TWI482165B - 在三維晶片堆疊後可修補記憶體的技術 - Google Patents

在三維晶片堆疊後可修補記憶體的技術 Download PDF

Info

Publication number
TWI482165B
TWI482165B TW100132840A TW100132840A TWI482165B TW I482165 B TWI482165 B TW I482165B TW 100132840 A TW100132840 A TW 100132840A TW 100132840 A TW100132840 A TW 100132840A TW I482165 B TWI482165 B TW I482165B
Authority
TW
Taiwan
Prior art keywords
coupled
type transistor
gate
backup
source
Prior art date
Application number
TW100132840A
Other languages
English (en)
Other versions
TW201312570A (zh
Inventor
Yung Fa Chou
Ding Ming Kwai
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW100132840A priority Critical patent/TWI482165B/zh
Priority to US13/294,181 priority patent/US8854853B2/en
Publication of TW201312570A publication Critical patent/TW201312570A/zh
Application granted granted Critical
Publication of TWI482165B publication Critical patent/TWI482165B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

在三維晶片堆疊後可修補記憶體的技術
本發明是有關於一種三維晶片，且特別是有關於一種在堆疊晶片後還能夠對記憶胞進行修補的三維晶片與方法。
三維晶片(3-D IC)是一種使用穿矽孔(through-silicon via；TSV)在垂直方向堆疊晶片的技術。穿矽孔的長度相當於晶片的厚度，通常短至100微米以下，因此系統晶片(system on chip；SoC)中的長繞線可以透過穿矽孔大幅減少傳輸延遲。此外，穿矽孔的密度可以達到每平方毫米100個以上，因此利用穿矽孔作為三維晶片內的傳輸線，可以同時擁有短延遲及高頻寬。
現今的記憶體晶片(memory chip)大多內建有備份記憶體(其具有多個備份記憶胞(spare memory cells)，通常以「備份行」或「備份列」(redundant column or redundant row)的形式嵌入於記憶體陣列(memory array)之中)，藉以替換損壞的記憶胞(damaged memory cell)之用。
然而，即便是已經測試與修補好的記憶體晶片，也可能在三維晶片形成穿矽孔、晶圓薄化或晶片堆疊的過程中再度遭到破壞。此時，備份記憶胞可能尚未用罄，堆疊晶片卻必須宣告失效，其係因：用以記錄轉址的熔絲電路(fuse circuit)在堆疊晶片後就不容易再次進行編程。例如，堆疊晶片後，中間層的晶片會被上層的晶片阻擋而可能無法進行熔絲燒斷的作業。顯然地，由於堆疊晶片後難以對記憶體進行修補來替換損壞的記憶胞，故而三維晶片的製造良率是目前重要的課題之一。
有鑒於此，一實施範例提供一種三維晶片，其至少包括：控制器晶片與記憶體晶片。控制器晶片包含一控制電路；而記憶體晶片包含有一具有外部啟動功能的可轉址電路。在控制器晶片與記憶體晶片完成堆疊之後，控制器晶片可反應於控制電路的設定與關聯於可外部啟動可轉址電路的一預設條件而透過至少一穿矽孔控制記憶體晶片中的可轉址電路，藉以啟動記憶體晶片中的至少一備份行及/或一備份列來修補堆疊之後記憶體晶片中新增的至少一個損壞的記憶胞。
另一實施範例提供一種在三維晶片堆疊後修補記憶體的方法，其包括：於控制器晶片中設計控制電路，並於記憶體晶片中設計具有外部啟動功能的可轉址電路；以及在控制器晶片與記憶體晶片完成堆疊之後，致使控制器晶片反應於控制電路的設定而透過至少一穿矽孔控制記憶體晶片中的可轉址電路，藉以啟動記憶體晶片中的至少一備份行及/或一備份列來修補記憶體晶片中的至少一損壞的記憶胞。
再一實施範例提供一種在三維晶片堆疊後修補記憶體的方法，其特徵在於其包括：藉由一堆疊控制器晶片啟動一堆疊記憶體晶片內部的至少一備份記憶胞，藉以修補所述堆疊記憶體晶片中的至少一損壞的記憶胞。
應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本發明所欲主張之範圍。
現將詳細參考本發明之示範性實施例，在附圖中說明所述示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
於此先值得一提的是，目前堆疊前之記憶體晶片的製程隨著時間的演進臻於成熟，需要修補的記憶胞(亦即失效位元)數愈來愈少，剩下未使用的備份記憶胞也愈來愈多。在此情況下，本發明提出一種堆疊晶片後的記憶體修補技術，藉由從堆疊的另一晶片啟用/啟動記憶體晶片內部的備份記憶胞。如此一來，除了可以解決堆疊晶片後內部熔絲電路使用不易的問題外，同時還可以增加備份記憶胞的使用彈性與三維晶片的良率。
為此，圖1繪示為一示範性實施例之三維晶片(3-D IC)10示意圖。請參照圖1，三維晶片10至少包括控制器晶片(controller chip)Die_1與記憶體晶片(memory chip)Die_0。假設在記憶體晶片Die_0內建一個備份行(spare column)R_col[0]與一個備份列(spare row)R_row[0]的情況下，但並不限制於此，控制晶片Die_1可以包含由二個子控制單元CB0與CB1所組成的控制電路(control circuit)；而記憶體晶片Die_0可以包含一具有外部啟動功能的可轉址電路(address translation circuit with a function of externally activating/enabling)。
於本示範性實施例中，在控制器晶片Die_1與記憶體晶片Die_0完成堆疊之後，控制器晶片Die_1可以反應於其控制電路的設定與關聯於可外部啟動可轉址電路的一預設條件(容後再詳述)而透過穿矽孔(through-silicon via；TSV)V0與V1控制記憶體晶片Die_0的可轉址電路，藉以啟動記憶體晶片Die_0中的備份行R_col[0]及/或備份列R_row[0]來修補記憶體晶片Die_0中由行col[0]與列row[0]所定義的損壞記憶胞DMC。
更清楚來說，記憶體晶片Die_0的可轉址電路可以包括P型電晶體P1與P2、N型電晶體N1與N2、由多個熔絲與多個N型電晶體所組成的熔絲集(fuse set)FS1與FS2，以及由P型電晶體P3~P5、N型電晶體N3~N9、反向器INV與啟動熔絲Fx所組成的可轉址電路外部啟動單元。此外，圖1之熔絲集僅繪示出主要電路元件，其他細節電路設計，如在熔絲集FS1與N型電晶體N1之間，可以存在其他避免短路電流的電路設計，例如一額外的N型電晶體，其汲極與熔絲集FS1相接，其源極與N型電晶體N1相接，而其閘極則接收控制訊號Pre。同理亦適用於熔絲集FS2與N型電晶體N2之間。本發明之N型電晶體N1與N2係各別插入熔絲集(FS1與FS2)與接地電位(ground)之間，形成新的電路開關。
於本實施例中，P型電晶體P1的閘極用以接收控制訊號Pre，而P型電晶體P1的源極則耦接至系統電壓VDD 。N型電晶體N1的閘極用以接收控制訊號SW，而N型電晶體N1的源極則耦接至接地電位。熔絲集FS1對應備份列R_row[0]，且耦接於P型電晶體P1與N型電晶體N1的汲極之間。熔絲集FS1中之熔絲的第一端耦接P型電晶體P1的汲極、熔絲集FS1中之N型電晶體的閘極用以接收輸入列位址(input row address)[A0 ,A0 B,A1 ,A1 B]、熔絲集FS1中之N型電晶體的汲極各別耦接熔絲集FS1中之熔絲的第二端，而熔絲集FS1中之N型電晶體的源極則耦接N型電晶體N1的汲極。其中，位址A0 與A0 B互補，而位址A1 與A1 B互補，且輸入列位址[A0 ,A0 B,A1 ,A1 B]乃是經由解碼後獲得。
P型電晶體P2的閘極用以接收控制訊號Pre，而P型電晶體P2的源極則耦接至系統電壓VDD 。N型電晶體N2的閘極用以接收控制訊號SW，而N型電晶體N2的源極則耦接至接地電位。熔絲集FS2對應備份行R_col[0]，且耦接於P型電晶體P2與N型電晶體N2的汲極之間。熔絲集FS2中之熔絲的第一端耦接P型電晶體P2的汲極、熔絲集FS2中之N型電晶體的閘極用以接收輸入行位址(input column address)[A2 ,A2 B,A3 ,A3 B]、熔絲集FS2中之N型電晶體的汲極各別耦接熔絲集FS2中之熔絲的第二端，而熔絲集FS2中之N型電晶體的源極則耦接N型電晶體N2的汲極。其中，位址A2 與A2 B互補，而位址A3 與A3 B互補，且輸入行位址[A2 ,A2 B,A3 ,A3 B]乃是經由解碼後獲得。
由P型電晶體P3~P5、N型電晶體N3~N9、反向器INV與啟動熔絲Fx所組成的可轉址電路外部啟動單元可以透過穿矽孔V0與V1而耦接至控制器晶片Die_1的控制電路，用以反應於控制器晶片Die_1之控制電路的設定與前述的預設條件而決定是否啟動備份行R_col[0]及/或備份列R_row[0]，並據以提供控制訊號SW。其中，N型電晶體N3的閘極耦接P型電晶體P1的閘極，而N型電晶體N3的汲極則耦接P型電晶體P1的汲極。
N型電晶體N4的閘極透過穿矽孔V0而耦接至控制器晶片Die_1之控制電路的子控制單元CB0，N型電晶體N4的汲極耦接N型電晶體N3的源極，而N型電晶體N4的源極則耦接至接地電位。N型電晶體N5的閘極耦接P型電晶體P2的閘極，而N型電晶體N5的汲極則耦接P型電晶體P2的汲極。N型電晶體N6的閘極透過穿矽孔V1而耦接至控制器晶片Die_1之控制電路的子控制單元CB1，N型電晶體N6的汲極耦接N型電晶體N5的源極，而N型電晶體N6的源極則耦接至接地電位。
P型電晶體P3的源極耦接至系統電壓VDD ，而P型電晶體P3的閘極則耦接P型電晶體P4的閘極。P型電晶體P4的閘極用以接收控制訊號Pre2，P型電晶體P4的源極耦接至系統電壓VDD ，而P型電晶體P4的汲極則耦接N型電晶體N4的閘極。P型電晶體P5的閘極用以接收控制訊號Pre2，P型電晶體P5的源極耦接至系統電壓VDD ，而P型電晶體P5的汲極則耦接N型電晶體N6的閘極。
N型電晶體N7的閘極耦接P型電晶體P4的閘極，而N型電晶體N7的汲極則耦接P型電晶體P3的汲極。N型電晶體N8的閘極用以接收控制訊號SW，而N型電晶體N8的汲極則耦接P型電晶體P4的汲極。N型電晶體N9的閘極用以接收控制訊號SW，而N型電晶體N9的汲極則耦接P型電晶體P5的汲極。反向器INV的輸入端耦接P型電晶體P3的汲極，而反向器INV的輸出端則用以輸出控制訊號SW。啟動熔絲Fx的第一端耦接N型電晶體N7~N9的源極，而啟動熔絲Fx的第二端則耦接至接地電位。於本示範性實施例中，前述的預設條件可以為啟動熔絲Fx已被燒斷的情況，表示其對應之備份行與備份列在堆疊前未曾使用，而均可於晶片堆疊後替換至少一個新增的損壞的記憶胞。
另一方面，控制器晶片Die_1之控制電路的子控制單元CB0對應備份列R_row[0]，且其包括P型電晶體P6、N型電晶體N10與XN0 、設定熔絲FT1 ，以及傳輸閘TG1。其中，P型電晶體P6的閘極用以接收控制訊號xPre，而P型電晶體P6的源極則耦接至系統電壓VDD 。N型電晶體N10的閘極耦接P型電晶體P6的閘極，而N型電晶體N10的汲極則耦接P型電晶體P6的汲極。設定熔絲FT1 的第一端耦接N型電晶體N10的源極，而設定熔絲FT1 的第二端則耦接至接地電位。傳輸閘TG1的輸入端耦接P型電晶體P6的汲極，而傳輸閘TG1的兩控制端則用以各別接收互補的二致能訊號en0與en0B。N型電晶體XN0 的閘極耦接傳輸閘TG1的輸出端，N型電晶體XN0 的汲極透過穿矽孔V0而耦接至N型電晶體N4的閘極，而N型電晶體XN0 的源極則耦接至接地電位。
控制器晶片Die_1之控制電路的子控制單元CB1對應備份行R_col[0]，且其包括P型電晶體P7、N型電晶體N11與XN1 、設定熔絲FT2 ，以及傳輸閘TG2。其中，P型電晶體P7的閘極用以接收控制訊號xPre，而P型電晶體P7的源極則耦接至系統電壓VDD 。N型電晶體N11的閘極耦接P型電晶體P7的閘極，而N型電晶體N11的汲極則耦接P型電晶體P7的汲極。設定熔絲FT2 的第一端耦接N型電晶體N11的源極，而設定熔絲FT2 的第二端則耦接至接地電位。傳輸閘TG2的輸入端耦接P型電晶體P7的汲極，而傳輸閘TG2的兩控制端則用以各別接收互補的二致能訊號en1與en1B。N型電晶體XN1 的閘極耦接傳輸閘TG2的輸出端，N型電晶體XN1 的汲極透過穿矽孔V1而耦接至N型電晶體N6的閘極，而N型電晶體XN1 的源極則耦接至接地電位。於本示範性實施例中，前述之控制電路的設定乃是關聯於設定熔絲FT1 與FT2 是否有被燒斷。
更清楚來說，圖2繪示為一示範性實施例之記憶體晶片Die_0的可轉址電路操作圖。請合併參照圖1與圖2，在啟動熔絲Fx被燒斷的情況下，由於控制訊號SW恆為低電位，故而N型電晶體N1與N2會被關閉，以至於熔絲集FS1與FS2的放電路徑也會被關閉。當控制訊號Pre由低電位轉位高電位時，由於穿矽孔V0與V1各別的S0端與S1端處於高電位，故而反應於N型電晶體N3~N6的導通，節點ND0與ND1上的電荷會被釋放至接地電位。
在此說明下，當設定熔絲FT1 與FT2 同時被燒斷時，則反應於控制訊號xPre與二互補之致能訊號en0/en1與en0B/en1B的控制，穿矽孔V0與V1各別的T0端與T1端會處於低電位，故而反應於N型電晶體N4與N6的關閉，節點ND0與ND1上的電荷會被抬升至系統電壓VDD 。顯然地，一旦同時燒斷設定熔絲FT1 與FT2 的話，則表示控制器晶片Die_1欲啟動記憶體晶片Die_0中的備份行R_col[0]與備份列R_row[0]，替換記憶體晶片Die_0中的行col[0]與列row[0]。
另外，當僅有設定熔絲FT1 被燒斷時，則反應於控制訊號xPre與二互補之致能訊號en0/en1與en0B/en1B的控制，穿矽孔V0與V1各別的T0端與T1端會分別處於低電位與高電位，故而反應於N型電晶體N4的關閉與N型電晶體N6的導通，節點ND0上的電荷會被抬升至系統電壓VDD ，而節點ND1上的電荷會釋放至接地電位。顯然地，一旦僅燒斷設定熔絲FT1 的話，則表示控制器晶片Die_1欲啟動記憶體晶片Die_0中的備份列R_row[0]，替換記憶體晶片Die_0中的列row[0]。
再者，當僅有設定熔絲FT2 被燒斷時，則反應於控制訊號xPre與二互補之致能訊號en0/en1與en0B/en1B的控制，穿矽孔V0與V1各別的T0端與T1端會分別處於高電位與低電位，故而反應於N型電晶體N4的導通與N型電晶體N6的關閉，節點ND0上的電荷會釋放至接地電位，而節點ND1上的電荷會被抬升至系統電壓VDD 。顯然地，一旦僅燒斷設定熔絲FT2 的話，則表示控制器晶片Die_1欲啟動記憶體晶片Die_0中的備份行R_col[0]，替換記憶體晶片Die_0中的行col[0]。
由此可知，只要在記憶體晶片Die_0與控制器晶片Die_1堆疊之前將啟動熔絲Fx燒斷的話，即使記憶體晶片Die_0與控制晶片Die_1已堆疊在一起(例如以記憶體晶片Die_0的面朝向控制器晶片Die_1的背的方式進行黏合的話)，也可以透過燒斷設定熔絲FT1 及/或FT2 的方式啟動記憶體晶片Die_0中的備份行R_col[0]及/或備份列R_row[0]來修補記憶體晶片Die_0中的損壞記憶胞DMC。
基於上述示範性實施例所揭示/教示的內容，本領域具有通常知識者應可自行類推出記憶體晶片Die_0中內建多個備份行與備份列之可轉址電路與其所對應之在控制器晶片Die_1中之控制電路的實施態樣，故而在此並不再加以贅述之。
另一方面，前述示範性實施例之記憶體晶片Die_0中之備份行R_col[0]與備份列R_row[0]係共用可轉址電路中的可轉址電路外部啟動單元，但本發明並不限制於此。更清楚來說，圖3繪示為本發明另一示範性實施例之記憶體晶片Die_0的可轉址電路示意圖。請合併參照圖1與圖3，圖1與圖3各別所示之可轉址電路的差異在於：圖3之記憶體晶片Die_0中之備份行R_col[0]與備份列R_row[0]係不共用可轉址電路外部啟動單元。換言之，圖3之記憶體晶片Die_0中之備份行R_col[0]與備份列R_row[0]各別具有獨立的可轉址電路外部啟動單元。
相似地，對應於記憶體晶片Die_0中之備份列R_row[0]的可轉址電路外部啟動單元可以透過穿矽孔V0而耦接至控制器晶片Die_1的控制電路，用以反應於控制器晶片Die_1之控制電路的設定(亦即設定熔絲FT1 是否有被燒斷)與一預設條件(亦即啟動熔絲Fx0 已被燒斷)而決定是否啟動記憶體晶片Die_0中的備份列R_row[0]，並據以提供控制訊號SW0。
另外，對應於記憶體晶片Die_0中之備份行R_col[0]的啟動單元可以透過穿矽孔V1而耦接至控制器晶片Die_1的控制電路，用以反應於控制器晶片Die_1之控制電路的設定(亦即設定熔絲FT2 是否有被燒斷)與一預設條件(亦即啟動熔絲Fx1 已被燒斷)而決定是否啟動記憶體晶片Die_0中的備份行R_col[0]，並據以提供控制訊號SW1。
顯然地，圖3所示之關聯於記憶體晶片Die_0中之備份行R_col[0]與備份列R_row[0]的可轉址電路可以適用於記憶體晶片Die_0在與控制器晶片Die_1堆疊之前已進行過部份損壞記憶胞的修補。於此，假設備份行R_col[0]已被使用來修補記憶體晶片Die_0中的另一損壞記憶胞，則已被使用的備份行R_col[0]所對應之可轉址電路啟動單元中的啟動熔絲Fx1 就不能被燒斷；而未被使用的備份列R_row[0]所對應之可轉址電路啟動單元中的啟動熔絲Fx0 則可以被燒斷。如此一來，即使記憶體晶片Die_0與控制器晶片Die_1已堆疊在一起(例如以記憶體晶片Die_0的面朝向控制器晶片Die_1的背的方式進行黏合的話)，也可以透過燒斷設定熔絲FT1 的方式啟動記憶體晶片Die_0中的備份列R_row[0]來修補記憶體晶片Die_0中損壞的記憶胞DMC，且不會影響已修補過的備份行R_col[0]。
除此之外，圖4繪示為本發明另一示範性實施例之記憶體晶片Die_0的轉址電路示意圖。請參照圖4，圖4所示之記憶體晶片Die_0內建有二備份行R_col[0]、R_col[1]，以及二備份列R_row[0]、R_row[1]，故而圖4所示之可轉址電路會比圖1更多出一倍的電路架構。其中，對應於二備份列R_row[0]、R_row[1]之可轉址電路外部啟動單元可以透過穿矽孔V0、V2而耦接至控制器晶片Die_1的控制電路(此時控制器晶片Die_1的控制電路具有4個子控制單元)，用以反應於控制器晶片Die_1之控制電路的設定與一預設條件(亦即啟動熔絲Fx0 已被燒斷)而決定是否啟動備份列R_row[0]及/或R_row[1]，並據以提供控制訊號SW0。
相似地，對應於二備份行R_col[0]、R_col[1]之可轉址電路外部啟動單元可以透過穿矽孔V1、V3而耦接至控制器晶片Die_1的控制電路(此時控制器晶片Die_1的控制電路具有4個子控制單元)，用以反應於控制器晶片Die_1之控制電路的設定與一預設條件(亦即啟動熔絲Fx1 已被燒斷)而決定是否啟動備份行R_col[0]及/或R_col[1]，並據以提供控制訊號SW1。
再者，圖5繪示為另一示範性實施例之記憶體晶片Die_0之可轉址電路的示意圖。請參照圖5，圖5所示之記憶體晶片Die_0內建有二備份行R_col[0]、R_col[1]，以及二備份列R_row[0]、R_row[1]，但是相較於圖4所示之可轉址電路，對應於備份行R_col[1]的可轉址電路外部啟動單元並無法啟動備份行R_col[0]；而對應於備份列R_row[1]的可轉址電路外部啟動單元也無法啟動備份列R_row[0]。
基於上述各示範性實施例所揭示/教示的內容，圖6繪示為一示範性實施例之在三維晶片堆疊後修補記憶體的方法流程圖。請參照圖6，本示範性實施例之在三維晶片堆疊後修補記憶體的方法包括：於控制器晶片中設計控制電路，並於記憶體晶片中設計一具有外部啟動功能的可轉址電路(步驟S601)；以及在控制器晶片與記憶體晶片完成堆疊之後，致使控制器晶片反應於控制電路的設定與關聯於可外部啟動可轉址電路的一預設條件而透過至少一穿矽孔控制記憶體晶片中的可轉址電路，藉以啟動記憶體晶片中的至少一備份行及/或一備份列來修補記憶體晶片中的至少一損壞的記憶胞(步驟S603)。
於此值得一提的是，雖然上述各示範性實施例係以控制器晶片透過穿矽孔(TSV)的方式來控制記憶體晶片中的可轉址電路，但並不限制於此。更清楚來說，於其它示範性實施例中，控制器晶片亦可透過例如微凸塊(microbump)、重佈層(RDL)等三維元件來控制記憶體晶片中的可轉址電路，一切端視實際設計需求而論。
綜上所述，本揭露提出一種堆疊晶片後的記憶體修補技術，藉由從堆疊的另一晶片啟用/啟動記憶體晶片內部的備份記憶胞，藉以修補記憶體晶片中損壞的記憶胞。如此一來，除了可以解決堆疊晶片後內部熔絲電路使用不易的問題外，同時還可以增加備份記憶胞的使用彈性與三維晶片的良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
10．．．三維晶片
Die_0．．．記憶體晶片
Die_1．．．控制器晶片
CB0、CB1．．．子控制單元
FS1、FS2．．．熔絲集
N1~N11、XN0 、XN1 ．．．N型電晶體
P1~P7．．．P型電晶體
V0~V3．．．穿矽孔
S0、S1、T0、T1、S2、S3．．．穿矽孔端點
FT1 、FT2 ．．．設定熔絲
Fx、Fx0 、Fx1 ．．．可轉址電路外部啟動單元中的啟動熔絲
INV‧‧‧反向器
TG1、TG2‧‧‧傳輸閘
Pre、xPre、Pre2、SW、SW0、SW1‧‧‧控制訊號
en0、en0B、en1、en1B‧‧‧致能訊號
R_col[0]、R_col[1]‧‧‧備份行
R_row[0]、R_row[1]‧‧‧備份列
col[0]‧‧‧行
row[0]‧‧‧列
DMC‧‧‧損壞記憶胞
ND0、ND1‧‧‧節點
VDD ‧‧‧系統電壓
A0 、A0 B、A1 、A1 B、A2 、A2 B、A3 、A3 B‧‧‧位址
S601、S603‧‧‧在三維晶片堆疊後修補記憶體的方法流程圖各步驟
下面的所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。
圖1繪示為一示範性實施例之三維晶片(3D IC)10示意圖。
圖2繪示為一示範性實施例之記憶體晶片Die_0的可轉址電路操作圖。
圖3~圖5分別繪示為另一示範性實施例之記憶體晶片Die_0的可轉址電路示意圖。
圖6繪示為一示範性實施例之在三維晶片堆疊後修補記憶體的方法流程圖。
10．．．三維晶片
Die_0．．．記憶體晶片
Die_1．．．控制器晶片
CB0、CB1．．．子控制單元
FS1、FS2．．．熔絲集
N1~N11、XN0 、XN1 ．．．N型電晶體
P1~P7．．．P型電晶體
V0、V1．．．穿矽孔
S0、S1、T0、T1．．．穿矽孔端點
FT1 、FT2 ．．．設定熔絲
Fx．．．可轉址電路外部啟動單元中的啟動熔絲
INV．．．反向器
TG1、TG2．．．傳輸閘
Pre、xPre、Pre2、SW．．．控制訊號
en0、en0B、en1、en1B．．．致能訊號
R_col[0]．．．備份行
R_row[0]．．．備份列
col[0]．．．行
row[0]．．．列
DMC．．．損壞記憶胞
ND0、ND1．．．節點
VDD ．．．系統電壓
A0 、A0 B、A1 、A1 B、A2 、A2 B、A3 、A3 B．．．位址

Claims (15)

  1. 一種三維晶片，包括：一控制器晶片，包含一控制電路，其中該控制電路具有至少一設定熔絲；以及一記憶體晶片，包含一具有外部啟動功能的可轉址電路，其中該可轉址電路具有至少一啟動熔絲，且在晶片堆疊之前，藉由燒斷所述至少一啟動熔絲以為了至少一未曾使用的備份行及/或一備份列來啟動該外部啟動功能，其中，在該控制器晶片與該記憶體晶片完成堆疊之後，該控制器晶片反應於該控制電路的設定與一關聯於可外部啟動該可轉址電路的預設條件而透過至少一穿矽孔控制該記憶體晶片中的該可轉址電路，藉以啟動該記憶體晶片中的至少一備份行及/或一備份列來修補該記憶體晶片中的至少一損壞的記憶胞，其中，在晶片堆疊之後且在所述至少一啟動熔絲已被燒斷的條件下，藉由燒斷該設定熔絲來啟動該記憶體晶片中的所述至少一備份行及/或一備份列。
  2. 如申請專利範圍第1項所述之三維晶片，其中所述至少一備份行包括一第一備份行，所述至少一穿矽孔包括一第一穿矽孔，而該可轉址電路包括：一第一P型電晶體，其閘極用以接收一第一控制訊號，而其源極則耦接至一系統電壓；一第一N型電晶體，其閘極用以接收一第二控制訊號，而其源極則耦接至一接地電位； 一第一熔絲集，對應該第一備份行，且耦接於該第一P型電晶體與該第一N型電晶體的汲極之間；以及一可轉址電路外部啟動單元，透過該第一穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與該預設條件而決定是否啟動該第一備份行，並據以提供該第二控制訊號。
  3. 如申請專利範圍第2項所述之三維晶片，其中該第一熔絲集包括：多個第一熔絲，其第一端耦接該第一P型電晶體的汲極；以及多個第二N型電晶體，其閘極用以接收一第一輸入位址，其汲極各別耦接該些第一熔絲的第二端，而其源極則耦接該第一N型電晶體的汲極。
  4. 如申請專利範圍第3項所述之三維晶片，其中該可轉址電路外部啟動單元包括：一第三N型電晶體，其閘極耦接該第一P型電晶體的閘極，而其汲極則耦接該第一P型電晶體的汲極；一第四N型電晶體，其閘極透過該第一穿矽孔而耦接至該控制電路，其汲極耦接該第三N型電晶體的源極，而其源極則耦接該接地電位；一第二P型電晶體，其閘極用以接收一第三控制訊號，其源極耦接至該系統電壓，而其汲極則耦接該第四N型電晶體的閘極；一第三P型電晶體，其源極耦接至該系統電壓，而其 閘極則耦接該第二P型電晶體的閘極；一第五N型電晶體，其閘極用以接收該第二控制訊號，而其汲極則耦接該第二P型電晶體的汲極；一第六N型電晶體，其閘極耦接該第二P型電晶體的閘極，而其汲極則耦接該第三P型電晶體的汲極；一反向器，其輸入端耦接該第三P型電晶體的汲極，而其輸出端則用以輸出該第二控制訊號；以及該啟動熔絲，其第一端耦接該第五與該第六N型電晶體的源極，而其第二端則耦接至該接地電位，其中，該預設條件為該啟動熔絲已被燒斷。
  5. 如申請專利範圍第4項所述之三維晶片，其中該控制電路包括：一第一子控制單元，對應該第一備份行，且該第一子控制單元包括：一第四P型電晶體，其閘極用以接收一第四控制訊號，而其源極則耦接至該系統電壓；一第七N型電晶體，其閘極耦接該第四P型電晶體的閘極，而其汲極則耦接該第四P型電晶體的汲極；一第一設定熔絲，其第一端耦接該第七N型電晶體的源極，而其第二端則耦接至該接地電位；一第一傳輸閘，其輸入端耦接該第四P型電晶體的汲極，而其兩控制端則用以各別接收互補的第一與第二致能訊號；以及一第八N型電晶體，其閘極耦接該第一傳輸閘的 輸出端，其汲極透過該第一穿矽孔而耦接至該第四N型電晶體的閘極，而其源極則耦接至該接地電位。
  6. 如申請專利範圍第5項所述之三維晶片，其中所述至少一備份列包括一第一備份列，所述至少一穿矽孔更包括一第二穿矽孔，而該可轉址電路更包括：一第五P型電晶體，其閘極用以接收該第一控制訊號，而其源極則耦接至該系統電壓；一第九N型電晶體，其閘極用以接收該第二控制訊號，而其源極則耦接至該接地電位；以及一第二熔絲集，對應該第一備份列，且耦接於該第五P型電晶體與該第九N型電晶體的汲極之間。
  7. 如申請專利範圍第6項所述之三維晶片，其中該可轉址電路外部啟動單元更透過該第二穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與該預設條件而決定是否啟動該第一備份列。
  8. 如申請專利範圍第7項所述之三維晶片，其中該第二熔絲集包括：多個第二熔絲，其第一端耦接該第五P型電晶體的汲極；以及多個第十N型電晶體，其閘極用以接收一第二輸入位址，其汲極各別耦接該些第二熔絲的第二端，而其源極則耦接該第九N型電晶體的汲極。
  9. 如申請專利範圍第8項所述之三維晶片，其中該可轉址電路外部啟動單元更包括： 一第十一N型電晶體，其閘極耦接該第五P型電晶體的閘極，而其汲極則耦接該第五P型電晶體的汲極；一第十二N型電晶體，其閘極透過該第二穿矽孔而耦接至該控制電路，其汲極耦接該第十一N型電晶體的源極，而其源極則耦接該接地電位；一第六P型電晶體，其閘極用以接收該第三控制訊號，其源極耦接至該系統電壓，而其汲極則耦接該第十二N型電晶體的閘極；以及一第十三N型電晶體，其閘極用以接收該第二控制訊號，其汲極耦接該第六P型電晶體的汲極，而其源極則耦接該啟動熔絲的第一端。
  10. 如申請專利範圍第9項所述之三維晶片，其中該控制電路更包括：一第二子控制單元，對應該第一備份列，且該第二子控制單元包括：一第七P型電晶體，其閘極用以接收該第四控制訊號，而其源極則耦接至該系統電壓；一第十四N型電晶體，其閘極耦接該第七P型電晶體的閘極，而其汲極則耦接該第七P型電晶體的汲極；一第二設定熔絲，其第一端耦接該第十四N型電晶體的源極，而其第二端則耦接至該接地電位；一第二傳輸閘，其輸入端耦接該第七P型電晶體的汲極，而其兩控制端則用以各別接收互補的第三與第四致能訊號；以及 一第十五N型電晶體，其閘極耦接該第二傳輸閘的輸出端，其汲極透過該第二穿矽孔而耦接至該第十二N型電晶體的閘極，而其源極則耦接至該接地電位。
  11. 如申請專利範圍第1項所述之三維晶片，其中所述至少一備份行包括一第一備份行，所述至少一備份列包括一第一備份列，所述至少一穿矽孔包括一第一與一第二穿矽孔，而該可轉址電路包括：一第一P型電晶體，其閘極用以接收一第一控制訊號，而其源極則耦接至一系統電壓；一第一N型電晶體，其閘極用以接收一第二控制訊號，而其源極則耦接至一接地電位；一第一熔絲集，對應該第一備份行，且耦接於該第一P型電晶體與該第一N型電晶體的汲極之間；一第一可轉址電路外部啟動單元，透過該第一穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與一預設條件而決定是否啟動該第一備份行，並據以提供該第二控制訊號；一第二P型電晶體，其閘極用以接收該第一控制訊號，而其源極則耦接至該系統電壓；一第二N型電晶體，其閘極用以接收一第三控制訊號，而其源極則耦接至該接地電位；一第二熔絲集，對應該第一備份列，且耦接於該第二P型電晶體與該第二N型電晶體的汲極之間；以及一第二可轉址電路外部啟動單元，透過該第二穿矽孔 而耦接至該控制電路，用以反應於該控制電路的設定與該預設條件而決定是否啟動該第一備份列，並據以提供該第三控制訊號。
  12. 如申請專利範圍第1項所述之三維晶片，其中所述至少一備份行包括一第一與一第二備份行，所述至少一備份列包括一第一與一第二備份列，所述至少一穿矽孔包括一第一至一第四穿矽孔，而該可轉址電路包括：一第一P型電晶體，其閘極用以接收一第一控制訊號，而其源極則耦接至一系統電壓；一第一N型電晶體，其閘極用以接收一第二控制訊號，而其源極則耦接至一接地電位；一第一熔絲集，對應該第一備份行，且耦接於該第一P型電晶體與該第一N型電晶體的汲極之間；一第二P型電晶體，其閘極用以接收該第一控制訊號，而其源極則耦接至該系統電壓；一第二N型電晶體，其閘極用以接收該第二控制訊號，而其源極則耦接至該接地電位；一第二熔絲集，對應該第二備份行，且耦接於該第二P型電晶體與該第二N型電晶體的汲極之間；一第一可轉址電路外部啟動單元，透過該第一與該第二穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與一預設條件而決定是否啟動該第一及/或該第二備份行，並據以提供該第二控制訊號；一第三P型電晶體，其閘極用以接收該第一控制訊 號，而其源極則耦接至該系統電壓；一第三N型電晶體，其閘極用以接收一第三控制訊號，而其源極則耦接至該接地電位；一第三熔絲集，對應該第一備份列，且耦接於該第三P型電晶體與該第三N型電晶體的汲極之間；一第四P型電晶體，其閘極用以接收該第一控制訊號，而其源極則耦接至該系統電壓；一第四N型電晶體，其閘極用以接收該第三控制訊號，而其源極則耦接至該接地電位；一第四熔絲集，對應該第二備份列，且耦接於該第四P型電晶體與該第四N型電晶體的汲極之間；以及一第二可轉址電路外部啟動單元，透過該第三與該第四穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與該預設條件而決定是否啟動該第一及/或該第二備份列，並據以提供該第三控制訊號。
  13. 如申請專利範圍第1項所述之三維晶片，其中所述至少一備份行包括一第一與一第二備份行，所述至少一備份列包括一第一與一第二備份列，所述至少一穿矽孔包括一第一與一第二穿矽孔，而該可轉址電路包括：一第一P型電晶體，其閘極用以接收一第一控制訊號，而其源極則耦接至一系統電壓；一第一熔絲集，對應該第一備份行，且耦接於該第一P型電晶體的汲極與一接地電位之間；一第二P型電晶體，其閘極用以接收該第一控制訊 號，而其源極則耦接至該系統電壓；一第一N型電晶體，其閘極用以接收一第二控制訊號，而其源極則耦接至該接地電位；一第二熔絲集，對應該第二備份行，且耦接於該第二P型電晶體與該第一N型電晶體的汲極之間；一第一可轉址電路外部啟動單元，透過該第一穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與一預設條件而決定是否啟動該第二備份行，並據以提供該第二控制訊號；一第三P型電晶體，其閘極用以接收該第一控制訊號，而其源極則耦接至該系統電壓；一第三熔絲集，對應該第一備份列，且耦接於該第三P型電晶體的汲極與該接地電位之間；一第四P型電晶體，其閘極用以接收該第一控制訊號，而其源極則耦接至該系統電壓；一第二N型電晶體，其閘極用以接收一第三控制訊號，而其源極則耦接至該接地電位；一第四熔絲集，對應該第二備份列，且耦接於該第四P型電晶體與該第二N型電晶體的汲極之間；以及一第二可轉址電路外部啟動單元，透過該第二穿矽孔而耦接至該控制電路，用以反應於該控制電路的設定與該預設條件而決定是否啟動該第二備份列，並據以提供該第三控制訊號。
  14. 一種在三維晶片堆疊後修補記憶體的方法，包括： 於一控制器晶片中設計具有至少一設定熔絲的一控制電路，並於一記憶體晶片中設計一具有外部啟動功能和至少一啟動熔絲的可轉址電路；在堆疊該記憶體晶片之前，藉由燒斷所述至少一啟動熔絲以為了至少一未曾使用的備份行及/或一備份列來啟動該外部啟動功能；以及在該控制器晶片與該記憶體晶片完成堆疊之後，致使該控制器晶片反應於該控制電路的設定與一關聯於可外部啟動該可轉址電路的預設條件而透過至少一穿矽孔控制該記憶體晶片中的該可轉址電路，藉以啟動該記憶體晶片中的至少一備份行及/或一備份列來修補該記憶體晶片中的至少一損壞的記憶胞，其中，在晶片堆疊之後且在所述至少一啟動熔絲已被燒斷的條件下，藉由燒斷該設定熔絲來啟動該記憶體晶片中的所述至少一備份行及/或一備份列。
  15. 一種在三維晶片堆疊後修補記憶體的方法，其特徵在於其包括：藉由一堆疊控制器晶片啟動一堆疊記憶體晶片內部的至少一備份記憶胞，藉以修補該堆疊記憶體晶片中的至少一損壞的記憶胞，其中，該堆疊控制器晶片具有至少一設定熔絲，其中，該堆疊記憶體晶片包含一具有外部啟動功能的可轉址電路，其中該可轉址電路具有至少一啟動熔絲，且在晶片堆疊之前，藉由燒斷所述至少一啟動熔絲以為了至少一未曾使用的備份行及/或一備份列來啟動該外部啟動 功能，其中，在晶片堆疊之後且在所述至少一啟動熔絲已被燒斷的條件下，藉由燒斷該設定熔絲來啟動該記憶體晶片內部的所述至少一備份記憶胞。
TW100132840A 2011-09-13 2011-09-13 在三維晶片堆疊後可修補記憶體的技術 TWI482165B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100132840A TWI482165B (zh) 2011-09-13 2011-09-13 在三維晶片堆疊後可修補記憶體的技術
US13/294,181 US8854853B2 (en) 2011-09-13 2011-11-11 Technology of memory repair after stacking of three-dimensional integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100132840A TWI482165B (zh) 2011-09-13 2011-09-13 在三維晶片堆疊後可修補記憶體的技術

Publications (2)

Publication Number Publication Date
TW201312570A TW201312570A (zh) 2013-03-16
TWI482165B true TWI482165B (zh) 2015-04-21

Family

ID=47829742

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100132840A TWI482165B (zh) 2011-09-13 2011-09-13 在三維晶片堆疊後可修補記憶體的技術

Country Status (2)

Country Link
US (1) US8854853B2 (zh)
TW (1) TWI482165B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI496256B (zh) * 2012-12-28 2015-08-11 Ind Tech Res Inst 半導體裝置的矽穿孔雙向修補電路
US9111647B2 (en) 2013-12-19 2015-08-18 Freescale Semiconductor, Inc. System in a package (SiP)
US10295588B2 (en) 2016-12-22 2019-05-21 Xcelsis Corporation Wafer testing without direct probing
US10997084B2 (en) * 2019-08-30 2021-05-04 International Business Machines Corporation Virtual to physical translation and media repair in storage class memory
US11164650B2 (en) 2019-08-30 2021-11-02 International Business Machines Corporation Scrub management in storage class memory

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768197A (en) * 1995-12-29 1998-06-16 Hyundai Electronics Industries Co., Ltd. Redundancy circuit for semiconductor memory device
US6154851A (en) * 1997-08-05 2000-11-28 Micron Technology, Inc. Memory repair
US6256237B1 (en) * 1999-12-28 2001-07-03 United Microelectronics Corp. Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell
US6650577B2 (en) * 2000-07-13 2003-11-18 Infineon Technologies Ag Integrated semiconductor memory having memory cells in a plurality of memory cell arrays and method for repairing such a memory
US7312109B2 (en) * 2002-07-08 2007-12-25 Viciciv, Inc. Methods for fabricating fuse programmable three dimensional integrated circuits
US20090180339A1 (en) * 2008-01-15 2009-07-16 Samsung Electronics Co., Ltd. Semiconductor memory device with three-dimensional array and repair method thereof
US20100085825A1 (en) * 2008-10-07 2010-04-08 Micron Technology, Inc. Stacked device remapping and repair
US20100193903A1 (en) * 2008-07-23 2010-08-05 Epworks Co., Ltd. Three dimensional semiconductor device, method of manufacturing the same and electrical cutoff method for using fuse pattern of the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275094A (ja) 1993-03-23 1994-09-30 Mitsubishi Electric Corp 半導体装置および半導体メモリ装置
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
JP3774500B2 (ja) * 1995-05-12 2006-05-17 株式会社ルネサステクノロジ 半導体記憶装置
US5574689A (en) * 1995-07-11 1996-11-12 Micron Technology, Inc. Address comparing for non-precharged redundancy address matching
KR0173946B1 (ko) * 1995-12-18 1999-04-01 김광호 동기형 반도체 메모리 장치의 컬럼 리던던시 회로
US5790462A (en) * 1995-12-29 1998-08-04 Sgs-Thomson Microelectronics, Inc. Redundancy control
US5999463A (en) 1997-07-21 1999-12-07 Samsung Electronics Co., Ltd. Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks
KR100266665B1 (ko) 1998-02-11 2000-10-02 김영환 반도체 메모리의 퓨즈 리페어회로
DE102007031411A1 (de) 2007-07-05 2009-01-08 Qimonda Ag Integrierte Schaltung und Verfahren zum Umladen eines Schaltungsteils der integrierten Schaltung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768197A (en) * 1995-12-29 1998-06-16 Hyundai Electronics Industries Co., Ltd. Redundancy circuit for semiconductor memory device
US6154851A (en) * 1997-08-05 2000-11-28 Micron Technology, Inc. Memory repair
US6256237B1 (en) * 1999-12-28 2001-07-03 United Microelectronics Corp. Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell
US6650577B2 (en) * 2000-07-13 2003-11-18 Infineon Technologies Ag Integrated semiconductor memory having memory cells in a plurality of memory cell arrays and method for repairing such a memory
US7312109B2 (en) * 2002-07-08 2007-12-25 Viciciv, Inc. Methods for fabricating fuse programmable three dimensional integrated circuits
US20090180339A1 (en) * 2008-01-15 2009-07-16 Samsung Electronics Co., Ltd. Semiconductor memory device with three-dimensional array and repair method thereof
US20100193903A1 (en) * 2008-07-23 2010-08-05 Epworks Co., Ltd. Three dimensional semiconductor device, method of manufacturing the same and electrical cutoff method for using fuse pattern of the same
US20100085825A1 (en) * 2008-10-07 2010-04-08 Micron Technology, Inc. Stacked device remapping and repair

Also Published As

Publication number Publication date
US20130064026A1 (en) 2013-03-14
TW201312570A (zh) 2013-03-16
US8854853B2 (en) 2014-10-07

Similar Documents

Publication Publication Date Title
US9177940B2 (en) Fault-tolerant unit and method for through-silicon via
US7602660B2 (en) Redundancy circuit semiconductor memory device
TWI482165B (zh) 在三維晶片堆疊後可修補記憶體的技術
US8689065B2 (en) Semiconductor memory apparatus including data compression test circuit
KR102058589B1 (ko) 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들
US8698276B2 (en) Semiconductor device having a plurality of repair fuse units
US8344520B2 (en) Stacked structure of chips
US8716809B2 (en) Hardened programmable devices
US6026036A (en) Synchronous semiconductor memory device having set up time of external address signal reduced
US20140376324A1 (en) Testing through-silicon-vias
JPH0689596A (ja) 並列試験回路
US7684266B2 (en) Serial system for blowing antifuses
KR20110107205A (ko) 스위치 장치 및 그것을 포함하는 반도체 집적 회로 장치
US9966956B2 (en) Semiconductor integrated circuit device
US20060215482A1 (en) Flash memory with reduced size and method for accessing the same
KR102029594B1 (ko) 반도체 기억 장치, 그 제조 방법 및 데이터 스트로브 신호의 출력 방법
US10381058B2 (en) Address control circuit and semiconductor device including the same
US10359961B2 (en) Storage device
US7580294B2 (en) Semiconductor memory device comprising two rows of pads
KR100521372B1 (ko) 통합 디큐 모드 테스트시 에스디알 또는 디디알 모드로테스트 가능한 반도체 메모리 장치
US7548479B2 (en) Semiconductor memory device and manufacturing method thereof
US8913414B2 (en) Semiconductor apparatus and semiconductor system for outputting internal information according to various mode and method for outputting internal information thereof
US8717834B2 (en) Programming circuit using antifuse
KR19990061991A (ko) 다수개의 리던던시 입출력 라인들을 구비하는 반도체 장치
US7379358B2 (en) Repair I/O fuse circuit of semiconductor memory device