JPH11102595A - 冗長ヒューズボックス及び半導体装置 - Google Patents
冗長ヒューズボックス及び半導体装置Info
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- JPH11102595A JPH11102595A JP10197603A JP19760398A JPH11102595A JP H11102595 A JPH11102595 A JP H11102595A JP 10197603 A JP10197603 A JP 10197603A JP 19760398 A JP19760398 A JP 19760398A JP H11102595 A JPH11102595 A JP H11102595A
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】カラム冗長ヒューズボックスの個数を削減し、
また、冗長ヒューズボックスの面積を小さくする。 【解決手段】正常メモリセル及び冗長メモリセルを含む
複数個のメモリブロック401及び403と、複数個の正常カ
ラム選択ラインドライバー409及び411と、複数個の冗長
カラム選択ラインドライバー405及び407と、共通のカラ
ム冗長ヒューズボックス413を具備する。正常カラム選
択ラインドライバー409及び冗長カラム選択ラインドラ
イバー405は全てヒューズを含み、カラム冗長ヒューズ
ボックス413は冗長カラム選択ラインドライバー405及び
407で共有される。また、冗長ヒューズボックス413は、
リペアアドレスを予めラッチし、入力アドレスとラッチ
されたリペアアドレスとを比較して入力アドレスがリペ
アアドレスと同一か否かを判断するリペアアドレス判断
部と、リペアアドレス判断部の出力信号に応答して冗長
イネーブル信号を発生する冗長イネーブル信号発生部と
を具備する。
また、冗長ヒューズボックスの面積を小さくする。 【解決手段】正常メモリセル及び冗長メモリセルを含む
複数個のメモリブロック401及び403と、複数個の正常カ
ラム選択ラインドライバー409及び411と、複数個の冗長
カラム選択ラインドライバー405及び407と、共通のカラ
ム冗長ヒューズボックス413を具備する。正常カラム選
択ラインドライバー409及び冗長カラム選択ラインドラ
イバー405は全てヒューズを含み、カラム冗長ヒューズ
ボックス413は冗長カラム選択ラインドライバー405及び
407で共有される。また、冗長ヒューズボックス413は、
リペアアドレスを予めラッチし、入力アドレスとラッチ
されたリペアアドレスとを比較して入力アドレスがリペ
アアドレスと同一か否かを判断するリペアアドレス判断
部と、リペアアドレス判断部の出力信号に応答して冗長
イネーブル信号を発生する冗長イネーブル信号発生部と
を具備する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
冗長ヒューズボックス及びこれを具備する半導体装置に
関する。
冗長ヒューズボックス及びこれを具備する半導体装置に
関する。
【０００２】
【従来の技術】半導体メモリ装置及びメモリとロジック
とが一つのチップに併合された半導体装置は、正常メモ
リセルに欠陥が発生した際、これを代替するために冗長
回路を具備している。この冗長回路は、一般に冗長メモ
リセル及び冗長フューズボックスを含む。冗長メモリセ
ルは、欠陥が発生したメモリセルを置き換えるために使
用される。冗長ヒューズボックスは、欠陥が発生したメ
モリセルのアドレスが入力された場合にこれを認識し
て、冗長メモリセルを駆動するための冗長イネーブル信
号を発生させるために使用される。
とが一つのチップに併合された半導体装置は、正常メモ
リセルに欠陥が発生した際、これを代替するために冗長
回路を具備している。この冗長回路は、一般に冗長メモ
リセル及び冗長フューズボックスを含む。冗長メモリセ
ルは、欠陥が発生したメモリセルを置き換えるために使
用される。冗長ヒューズボックスは、欠陥が発生したメ
モリセルのアドレスが入力された場合にこれを認識し
て、冗長メモリセルを駆動するための冗長イネーブル信
号を発生させるために使用される。
【０００３】図1は、従来のカラム冗長方式の半導体装
置におけるカラム冗長に関するブロックを示す図であ
る。図1に示すように、従来のカラム冗長方式の半導体
装置は、メモリセルを含む複数個のメモリブロック101
及び103と、各メモリブロック101及び103のカラム選択
ラインCSLn0及びCSLn1を各々駆動する複数個の正常カラ
ム選択ラインドライバー109及び111と、各メモリブロッ
ク101及び103のカラム選択ラインRCSL0及びRCSL1を各々
駆動する複数個のカラム選択ラインドライバー105及び1
07と、各冗長カラム選択ラインドライバー105及び107に
各々連結された複数個のカラム冗長ヒューズボックス11
3及び115を具備する。
置におけるカラム冗長に関するブロックを示す図であ
る。図1に示すように、従来のカラム冗長方式の半導体
装置は、メモリセルを含む複数個のメモリブロック101
及び103と、各メモリブロック101及び103のカラム選択
ラインCSLn0及びCSLn1を各々駆動する複数個の正常カラ
ム選択ラインドライバー109及び111と、各メモリブロッ
ク101及び103のカラム選択ラインRCSL0及びRCSL1を各々
駆動する複数個のカラム選択ラインドライバー105及び1
07と、各冗長カラム選択ラインドライバー105及び107に
各々連結された複数個のカラム冗長ヒューズボックス11
3及び115を具備する。
【０００４】各カラム冗長ヒューズボックス113及び115
に対応するメモリブロック101及び103に不良メモリセル
がある場合に、該不良メモリセルに対するアドレスが予
め保持される。これにより各カラム冗長ヒューズボック
ス113及び115は、入力されるカラムアドレス(CA)に応答
して、対応する冗長カラム選択ラインドライバー105及
び107を各々活性化させる。
に対応するメモリブロック101及び103に不良メモリセル
がある場合に、該不良メモリセルに対するアドレスが予
め保持される。これにより各カラム冗長ヒューズボック
ス113及び115は、入力されるカラムアドレス(CA)に応答
して、対応する冗長カラム選択ラインドライバー105及
び107を各々活性化させる。
【０００５】図2は、図1に示す正常カラム選択ラインド
ライバーの回路図であって、図3は、図1に示す冗長カラ
ム選択ラインドライバーの回路図である。図2及び図3に
示すように、正常カラム選択ラインドライバーにのみヒ
ューズF21が含まれている。
ライバーの回路図であって、図3は、図1に示す冗長カラ
ム選択ラインドライバーの回路図である。図2及び図3に
示すように、正常カラム選択ラインドライバーにのみヒ
ューズF21が含まれている。
【０００６】以上のような従来のカラム冗長方式の半導
体メモリ装置では、１本の冗長カラム選択ラインに１つ
のカラム冗長ヒューズボックスが割当てられるので、冗
長カラム選択ラインの個数だけカラム冗長ヒューズボッ
クスが必要となる。ところが、カラム冗長ヒューズボッ
クスは相当のレイアウト面積を占め、また、レーザー等
で切断可能にするためにヒューズの部位をオープンして
おくべきであるため、ヒューズボックスの個数の増加に
伴って、チップ面積も増加するという短所がある。
体メモリ装置では、１本の冗長カラム選択ラインに１つ
のカラム冗長ヒューズボックスが割当てられるので、冗
長カラム選択ラインの個数だけカラム冗長ヒューズボッ
クスが必要となる。ところが、カラム冗長ヒューズボッ
クスは相当のレイアウト面積を占め、また、レーザー等
で切断可能にするためにヒューズの部位をオープンして
おくべきであるため、ヒューズボックスの個数の増加に
伴って、チップ面積も増加するという短所がある。
【０００７】
【発明が解決しようとする課題】本発明の１つの目的
は、カラム冗長ヒューズボックスの個数を削減し、効率
よくカラムを代替し得る半導体装置を提供することにあ
る。
は、カラム冗長ヒューズボックスの個数を削減し、効率
よくカラムを代替し得る半導体装置を提供することにあ
る。
【０００８】本発明の他の目的は、使用するヒューズの
個数が少なく、電流の消耗が小さい冗長ヒューズボック
スを提供することにある。
個数が少なく、電流の消耗が小さい冗長ヒューズボック
スを提供することにある。
【０００９】本発明のさらに他の目的は、前記冗長ヒュ
ーズボックスを具備し、冗長回路の動作時の電流の消耗
が小さい半導体装置を提供することにある。
ーズボックスを具備し、冗長回路の動作時の電流の消耗
が小さい半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体装置は、複数個のメモリブロック
と、複数個の正常カラム選択ラインドライバーと、複数
個の冗長カラム選択ラインドライバーと、前記冗長カラ
ム選択ラインドライバーに連結されて共有されるカラム
冗長ヒューズボックスとを具備することを特徴とする。
の本発明による半導体装置は、複数個のメモリブロック
と、複数個の正常カラム選択ラインドライバーと、複数
個の冗長カラム選択ラインドライバーと、前記冗長カラ
ム選択ラインドライバーに連結されて共有されるカラム
冗長ヒューズボックスとを具備することを特徴とする。
【００１１】前記メモリブロックは、正常メモリセルと
冗長メモリセルとを含む。前記正常カラム選択ラインド
ライバーは、前記メモリブロックのうち対応するメモリ
ブロックに各々連結され、前記対応するメモリブロック
のカラム選択ラインを各々駆動する。前記カラム選択ラ
インドライバーは、前記メモリブロックのうち対応する
メモリブロックに各々連結され、前記対応するメモリブ
ロックの冗長カラム選択ラインを各々駆動する。特に、
前記カラム冗長ヒューズボックスは、前複数個の記冗長
カラム選択ラインドライバーに連結されて共有され、リ
ペアカラムアドレスが予め保持され、入力されるカラム
アドレスに応答して前記冗長カラム選択ラインドライバ
ーを活性化させる。
冗長メモリセルとを含む。前記正常カラム選択ラインド
ライバーは、前記メモリブロックのうち対応するメモリ
ブロックに各々連結され、前記対応するメモリブロック
のカラム選択ラインを各々駆動する。前記カラム選択ラ
インドライバーは、前記メモリブロックのうち対応する
メモリブロックに各々連結され、前記対応するメモリブ
ロックの冗長カラム選択ラインを各々駆動する。特に、
前記カラム冗長ヒューズボックスは、前複数個の記冗長
カラム選択ラインドライバーに連結されて共有され、リ
ペアカラムアドレスが予め保持され、入力されるカラム
アドレスに応答して前記冗長カラム選択ラインドライバ
ーを活性化させる。
【００１２】前記正常カラム選択ラインドライバー及び
前記冗長カラム選択ラインドライバーは全てヒューズを
含むか、または、前記正常カラム選択ラインドライバー
のみがヒューズを含み、前記冗長カラム選択ラインドラ
イバーはヒューズを含まない。前記リペアカラムアドレ
スは、前記正常メモリセルのうち欠陥のあるメモリセル
に対応するカラムアドレスである。
前記冗長カラム選択ラインドライバーは全てヒューズを
含むか、または、前記正常カラム選択ラインドライバー
のみがヒューズを含み、前記冗長カラム選択ラインドラ
イバーはヒューズを含まない。前記リペアカラムアドレ
スは、前記正常メモリセルのうち欠陥のあるメモリセル
に対応するカラムアドレスである。
【００１３】前記他の目的を達成するための本発明によ
る冗長ヒューズボックスは、リペアアドレス判断部と冗
長イネーブル信号発生部とを具備することを特徴とす
る。
る冗長ヒューズボックスは、リペアアドレス判断部と冗
長イネーブル信号発生部とを具備することを特徴とす
る。
【００１４】前記リペアアドレス判断部は、リペアアド
レスを予めラッチし、入力アドレスと前記ラッチされた
リペアアドレスとを比較して前記入力アドレスが前記リ
ペアアドレスと同一か否かを判断する。前記冗長イネー
ブル信号発生部は、前記リペアアドレス判断部に連結さ
れ、前記リペアアドレス判断部の出力信号に応答して冗
長イネーブル信号を発生する。前記リペアアドレスはメ
モリセルのうち欠陥のあるメモリセルに対するアドレス
である。前記入力アドレスと前記リペアアドレスとが同
一である場合に、前記冗長イネーブル信号が活性化され
る。
レスを予めラッチし、入力アドレスと前記ラッチされた
リペアアドレスとを比較して前記入力アドレスが前記リ
ペアアドレスと同一か否かを判断する。前記冗長イネー
ブル信号発生部は、前記リペアアドレス判断部に連結さ
れ、前記リペアアドレス判断部の出力信号に応答して冗
長イネーブル信号を発生する。前記リペアアドレスはメ
モリセルのうち欠陥のあるメモリセルに対するアドレス
である。前記入力アドレスと前記リペアアドレスとが同
一である場合に、前記冗長イネーブル信号が活性化され
る。
【００１５】前記リペアアドレス判断部は、前記リペア
アドレスをラッチさせるラッチ部と、前記ラッチ部の出
力信号と前記入力アドレスとを比較して前記リペアアド
レス判断部の出力信号を発生する比較部と、前記ラッチ
部を制御する制御部とを具備する。前記冗長イネーブル
信号発生部は、前記リペアアドレス判断部の出力信号及
び制御信号に応答して出力ノードを放電させる放電部
と、前記制御信号に応答して前記出力ノードをプリチャ
ージするプリチャージ部と、カラムアドレスストローブ
信号及びクロック信号を入力として前記制御信号を発生
する制御部と、前記出力ノードから出力される信号をバ
ッファリングして前記冗長イネーブル信号を発生するバ
ッファ部とを具備する。
アドレスをラッチさせるラッチ部と、前記ラッチ部の出
力信号と前記入力アドレスとを比較して前記リペアアド
レス判断部の出力信号を発生する比較部と、前記ラッチ
部を制御する制御部とを具備する。前記冗長イネーブル
信号発生部は、前記リペアアドレス判断部の出力信号及
び制御信号に応答して出力ノードを放電させる放電部
と、前記制御信号に応答して前記出力ノードをプリチャ
ージするプリチャージ部と、カラムアドレスストローブ
信号及びクロック信号を入力として前記制御信号を発生
する制御部と、前記出力ノードから出力される信号をバ
ッファリングして前記冗長イネーブル信号を発生するバ
ッファ部とを具備する。
【００１６】前記さらに他の目的を達成するための本発
明による半導体装置は、冗長リペア構造を含む半導体装
置において、リペアアドレス判断部と、冗長イネーブル
信号発生部と、アドレス入力バッファと、アドレス遮断
部とを具備することを特徴とする。
明による半導体装置は、冗長リペア構造を含む半導体装
置において、リペアアドレス判断部と、冗長イネーブル
信号発生部と、アドレス入力バッファと、アドレス遮断
部とを具備することを特徴とする。
【００１７】前記リペアアドレス判断部は、リペアアド
レスを予めラッチし、入力アドレスと前記ラッチされた
リペアアドレスとを比較して前記入力アドレスがリペア
アドレスと同一であるか否かを判断する。前記冗長イネ
ーブル信号発生部は、前記リペアアドレス判断部に連結
され、前記リペアアドレス判断部の出力信号に応答して
冗長イネーブル信号を発生する。前記アドレス入力バッ
ファは、前記入力アドレスをバッファリングしてチップ
内部に伝達する。前記アドレス遮断部は、前記冗長イネ
ーブル信号発生部及び前記アドレス入力バッファの間に
連結され、前記入力アドレスが前記リペアアドレスと同
一な場合に前記入力アドレスがアドレス入力バッファに
伝達されることを遮断する。
レスを予めラッチし、入力アドレスと前記ラッチされた
リペアアドレスとを比較して前記入力アドレスがリペア
アドレスと同一であるか否かを判断する。前記冗長イネ
ーブル信号発生部は、前記リペアアドレス判断部に連結
され、前記リペアアドレス判断部の出力信号に応答して
冗長イネーブル信号を発生する。前記アドレス入力バッ
ファは、前記入力アドレスをバッファリングしてチップ
内部に伝達する。前記アドレス遮断部は、前記冗長イネ
ーブル信号発生部及び前記アドレス入力バッファの間に
連結され、前記入力アドレスが前記リペアアドレスと同
一な場合に前記入力アドレスがアドレス入力バッファに
伝達されることを遮断する。
【００１８】前記リペアアドレスは、メモリセルのうち
欠陥のあるメモリセルに対応するアドレスである。前記
入力アドレスと前記リペアアドレスとが同一である場合
に、前記冗長イネーブル信号が活性化される。
欠陥のあるメモリセルに対応するアドレスである。前記
入力アドレスと前記リペアアドレスとが同一である場合
に、前記冗長イネーブル信号が活性化される。
【００１９】前記リペアアドレス判断部は、前記リペア
アドレスをラッチさせるラッチ部と、前記ラッチ部の出
力信号と前記入力アドレスとを比較して前記リペアアド
レス判断部の出力信号を発生する比較部と、前記ラッチ
部を制御する制御部とを具備する。前記冗長イネーブル
信号発生部は、前記リペアアドレス判断部の出力信号及
び制御信号に応答して出力ノードを放電させる放電部
と、前記制御信号に応答して前記出力ノードをプリチャ
ージさせるプリチャージ部と、カラムアドレスストロー
ブ信号及びクロック信号を入力として前記制御信号を発
生する制御部と、前記出力ノードから出力される信号を
バッファリングして前記冗長イネーブル信号を発生する
バッファ部とを具備する。前記アドレス遮断部は、前記
冗長イネーブル信号に応答して前記入力アドレスを前記
アドレス入力バッファに伝達する伝送ゲートを具備す
る。前記アドレス遮断部は前記冗長イネーブル信号が活
性化される際に、前記入力アドレスが前記アドレス入力
バッファに伝達されることを遮断する。
アドレスをラッチさせるラッチ部と、前記ラッチ部の出
力信号と前記入力アドレスとを比較して前記リペアアド
レス判断部の出力信号を発生する比較部と、前記ラッチ
部を制御する制御部とを具備する。前記冗長イネーブル
信号発生部は、前記リペアアドレス判断部の出力信号及
び制御信号に応答して出力ノードを放電させる放電部
と、前記制御信号に応答して前記出力ノードをプリチャ
ージさせるプリチャージ部と、カラムアドレスストロー
ブ信号及びクロック信号を入力として前記制御信号を発
生する制御部と、前記出力ノードから出力される信号を
バッファリングして前記冗長イネーブル信号を発生する
バッファ部とを具備する。前記アドレス遮断部は、前記
冗長イネーブル信号に応答して前記入力アドレスを前記
アドレス入力バッファに伝達する伝送ゲートを具備す
る。前記アドレス遮断部は前記冗長イネーブル信号が活
性化される際に、前記入力アドレスが前記アドレス入力
バッファに伝達されることを遮断する。
【００２０】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態を詳しく説明する。
の好適な実施の形態を詳しく説明する。
【００２１】図4に示すように、本発明の好適な実施の
形態に係るカラム冗長方式の半導体装置は、複数個のメ
モリブロック401及び403と、複数個の正常カラム選択ラ
インドライバー409及び411と、複数個の冗長カラム選択
ラインドライバー405及び407と、冗長カラム選択ライン
ドライバー405及び407に連結されて共有されるカラム冗
長ヒューズボックス413を具備する。
形態に係るカラム冗長方式の半導体装置は、複数個のメ
モリブロック401及び403と、複数個の正常カラム選択ラ
インドライバー409及び411と、複数個の冗長カラム選択
ラインドライバー405及び407と、冗長カラム選択ライン
ドライバー405及び407に連結されて共有されるカラム冗
長ヒューズボックス413を具備する。
【００２２】メモリブロック401及び403は、正常メモリ
セル及び冗長メモリセルを含む。正常カラム選択ライン
ドライバー409、411は、アドレス情報信号、即ちデコー
ドされたカラムアドレスパルスDCAに応答して各メモリ
ブロック401、403のカラム選択ラインCSLn0、CSLn1を各
々駆動する。
セル及び冗長メモリセルを含む。正常カラム選択ライン
ドライバー409、411は、アドレス情報信号、即ちデコー
ドされたカラムアドレスパルスDCAに応答して各メモリ
ブロック401、403のカラム選択ラインCSLn0、CSLn1を各
々駆動する。
【００２３】冗長カラム選択ラインドライバー405、407
は、冗長イネーブル信号RENiに応答して各メモリブロッ
クの冗長カラム選択ラインRCSL0、RCSL1を各々駆動す
る。特に、カラム冗長ヒューズボックス413は、複数個
の冗長カラム選択ラインドライバー405、407に連結され
て共有され、入力されるカラムアドレスCAに応答して出
力信号のイネーブル信号RENiを活性化させる。即ち、冗
長イネーブル信号RENiが活性化されると、冗長カラム選
択ラインドライバー405、407が動作を開始する。
は、冗長イネーブル信号RENiに応答して各メモリブロッ
クの冗長カラム選択ラインRCSL0、RCSL1を各々駆動す
る。特に、カラム冗長ヒューズボックス413は、複数個
の冗長カラム選択ラインドライバー405、407に連結され
て共有され、入力されるカラムアドレスCAに応答して出
力信号のイネーブル信号RENiを活性化させる。即ち、冗
長イネーブル信号RENiが活性化されると、冗長カラム選
択ラインドライバー405、407が動作を開始する。
【００２４】複数個のメモリブロック401及び403のうち
少なくとも何れか一つに不良メモリセルがある場合に、
共有された一つのカラム冗長ヒューズボックス413にリ
ペアカラムアドレス(または欠陥カラムアドレス)が予め
保持される。このリペアカラムアドレスは、正常メモリ
セルのうち欠陥のあるメモリセルに対するカラムアドレ
スである。
少なくとも何れか一つに不良メモリセルがある場合に、
共有された一つのカラム冗長ヒューズボックス413にリ
ペアカラムアドレス(または欠陥カラムアドレス)が予め
保持される。このリペアカラムアドレスは、正常メモリ
セルのうち欠陥のあるメモリセルに対するカラムアドレ
スである。
【００２５】正常カラム選択ラインドライバー409及び4
11並びに冗長カラム選択ラインドライバー405及び407
は、全てヒューズを含むように、または必要に応じて正
常カラム選択ラインドライバー409及び411のみがヒュー
ズを含むように構成される。詳細な動作説明は後述す
る。
11並びに冗長カラム選択ラインドライバー405及び407
は、全てヒューズを含むように、または必要に応じて正
常カラム選択ラインドライバー409及び411のみがヒュー
ズを含むように構成される。詳細な動作説明は後述す
る。
【００２６】図5は、図4に示す正常カラム選択ラインド
ライバー409(411）の一部の回路図である。各正常カラ
ム選択ラインドライバー409(411)は、複数のドライバー
で構成され、各ドライバーは、図5に示すように、ソー
スに電源供給電圧VDDが印加され、ゲートにデコードさ
れたカラムアドレスパルスDCAが印加される第1PMOSトラ
ンジスタP51と、ソースに第1PMOSトランジスタP51のド
レインが接続され、ゲートにカラム選択ラインディスエ
ーブル信号CSLDISが印加される第2PMOSトランジスタP53
と、ドレインに第2PMOSトランジスタP53のドレインが接
続され、ゲートにデコードされたカラムアドレスパルス
DCAが印加されるNMOSトランジスタN51と、一端がNMOSト
ランジスタN51のソースに接続され、他端が接地電圧VSS
に接続されるヒューズF51と、第2PMOSトランジスタP53
及びNMOSトランジスタN51のドレインから出力される信
号をラッチしてカラム選択ラインCSLni（i=0,1,...）に
伝達するラッチ501とを含んで構成される。
ライバー409(411）の一部の回路図である。各正常カラ
ム選択ラインドライバー409(411)は、複数のドライバー
で構成され、各ドライバーは、図5に示すように、ソー
スに電源供給電圧VDDが印加され、ゲートにデコードさ
れたカラムアドレスパルスDCAが印加される第1PMOSトラ
ンジスタP51と、ソースに第1PMOSトランジスタP51のド
レインが接続され、ゲートにカラム選択ラインディスエ
ーブル信号CSLDISが印加される第2PMOSトランジスタP53
と、ドレインに第2PMOSトランジスタP53のドレインが接
続され、ゲートにデコードされたカラムアドレスパルス
DCAが印加されるNMOSトランジスタN51と、一端がNMOSト
ランジスタN51のソースに接続され、他端が接地電圧VSS
に接続されるヒューズF51と、第2PMOSトランジスタP53
及びNMOSトランジスタN51のドレインから出力される信
号をラッチしてカラム選択ラインCSLni（i=0,1,...）に
伝達するラッチ501とを含んで構成される。
【００２７】ラッチ501は、入力端が第2PMOSトランジス
タP53及びNMOSトランジスタN51のドレインに共通に接続
され、出力端がカラム選択ラインCSLni（i=0,1,...）に
接続されるインバータI51と、入力端がインバータI51の
出力端に接続され、出力端がインバータI51の入力端に
接続されるインバータI53を含んで構成される。
タP53及びNMOSトランジスタN51のドレインに共通に接続
され、出力端がカラム選択ラインCSLni（i=0,1,...）に
接続されるインバータI51と、入力端がインバータI51の
出力端に接続され、出力端がインバータI51の入力端に
接続されるインバータI53を含んで構成される。
【００２８】図6は、図4に示す冗長カラム選択ラインド
ライバー405(409)の回路図である。各冗長カラム選択ラ
インドライバー405(407)は、複数個のドライバーで構成
され、各ドライバーは、図6に示すように、ソースに電
源供給電圧VDDが印加され、ゲートに冗長イネーブル信
号RENiが印加される第1PMOSトランジスタP61と、ソース
に第1PMOSトランジスタP61のドレインが接続され、ゲー
トにカラム選択ラインディスエーブル信号CSLDISが印加
される第2PMOSトランジスタP63と、ドレインに第2PMOS
トランジスタP63のドレインが接続され、ゲートに冗長
イネーブル信号RENが印加されるNMOSトランジスタN61
と、一端がNMOSトランジスタN61のソースに接続され、
他端が接地電圧VSSに接続されるヒューズF61と、第2PMO
SトランジスタP63及びNMOSトランジスタN61のドレイン
から出力される信号をラッチして冗長カラム選択ライン
RCSLi（i=0,1,...）に伝達するラッチ601とを含んで構
成される。
ライバー405(409)の回路図である。各冗長カラム選択ラ
インドライバー405(407)は、複数個のドライバーで構成
され、各ドライバーは、図6に示すように、ソースに電
源供給電圧VDDが印加され、ゲートに冗長イネーブル信
号RENiが印加される第1PMOSトランジスタP61と、ソース
に第1PMOSトランジスタP61のドレインが接続され、ゲー
トにカラム選択ラインディスエーブル信号CSLDISが印加
される第2PMOSトランジスタP63と、ドレインに第2PMOS
トランジスタP63のドレインが接続され、ゲートに冗長
イネーブル信号RENが印加されるNMOSトランジスタN61
と、一端がNMOSトランジスタN61のソースに接続され、
他端が接地電圧VSSに接続されるヒューズF61と、第2PMO
SトランジスタP63及びNMOSトランジスタN61のドレイン
から出力される信号をラッチして冗長カラム選択ライン
RCSLi（i=0,1,...）に伝達するラッチ601とを含んで構
成される。
【００２９】ラッチ601は、入力端が第2PMOSトランジス
タP63及びNMOSトランジスタN61のドレインに共通に接続
され、出力端が冗長カラム選択ラインRCSLi（i=0,
1,...）に接続されるインバータI61と、入力端がインバ
ータI61の出力端に接続され、出力端がインバータI61の
入力端に接続されるインバータI63を含んで構成され
る。図6に示した冗長カラム選択ラインドライバーは、
ヒューズF61を含んでいるが、必要に応じてヒューズを
含まない構成とすることもできる。
タP63及びNMOSトランジスタN61のドレインに共通に接続
され、出力端が冗長カラム選択ラインRCSLi（i=0,
1,...）に接続されるインバータI61と、入力端がインバ
ータI61の出力端に接続され、出力端がインバータI61の
入力端に接続されるインバータI63を含んで構成され
る。図6に示した冗長カラム選択ラインドライバーは、
ヒューズF61を含んでいるが、必要に応じてヒューズを
含まない構成とすることもできる。
【００３０】図7は、図4に示すカラム冗長ヒューズボッ
クス413の回路図である。なお、この構成は、ロー冗長
ヒューズボックスとして採用することもできる。
クス413の回路図である。なお、この構成は、ロー冗長
ヒューズボックスとして採用することもできる。
【００３１】カラム冗長ヒューズボックス413は、複数
個のヒューズボックスで構成され、各ヒューズボックス
は、図7に示すように、放電部701と、プリチャージ部70
3と、バッファ部705とを具備する。
個のヒューズボックスで構成され、各ヒューズボックス
は、図7に示すように、放電部701と、プリチャージ部70
3と、バッファ部705とを具備する。
【００３２】放電部701は、入力アドレスA0、A0B、A1、
A1B、...、Ai、AiBに応答して出力ノードND1を放電させ
る。入力アドレスA0、A0B、A1、A1B、...、Ai、AiBは、
図4におけるカラムアドレスCAに相当する。放電部701
は、リペアアドレス(または欠陥アドレス)を予め保持す
るアドレス保持ブロックであって、入力アドレスA0、A0
B、A1、A1B、...、Ai、AiBを予め保持されたリペアアド
レスと比較する。このリペアアドレスは、欠陥のあるメ
モリセルのアドレスを意味する。A0、...、Aiは、入力
アドレスの各ビットを示し、A0B、...、AiBは、入力ア
ドレスの各ビットを反転させた反転アドレスの各ビット
を示す。
A1B、...、Ai、AiBに応答して出力ノードND1を放電させ
る。入力アドレスA0、A0B、A1、A1B、...、Ai、AiBは、
図4におけるカラムアドレスCAに相当する。放電部701
は、リペアアドレス(または欠陥アドレス)を予め保持す
るアドレス保持ブロックであって、入力アドレスA0、A0
B、A1、A1B、...、Ai、AiBを予め保持されたリペアアド
レスと比較する。このリペアアドレスは、欠陥のあるメ
モリセルのアドレスを意味する。A0、...、Aiは、入力
アドレスの各ビットを示し、A0B、...、AiBは、入力ア
ドレスの各ビットを反転させた反転アドレスの各ビット
を示す。
【００３３】プリチャージ部703は、制御信号PCLKDに応
答して出力ノードND1をプリチャージする。バッファ部7
05は、制御信号PCLKDが２つのインバータI73及びI75で
バッファリングされた信号に応答して出力ノードND1か
ら出力される信号を反転バッファリングして冗長イネー
ブル信号RENiを発生する。
答して出力ノードND1をプリチャージする。バッファ部7
05は、制御信号PCLKDが２つのインバータI73及びI75で
バッファリングされた信号に応答して出力ノードND1か
ら出力される信号を反転バッファリングして冗長イネー
ブル信号RENiを発生する。
【００３４】放電部701は、それぞれの一端が出力ノー
ドND1に接続される複数個のヒューズF0、F0B、...、F
i、FiBと、それぞれのドレインに該複数個のヒューズの
該当するヒューズの他端が接続され、それぞれのゲート
に前記入力アドレスの該当するビットA0、A0B、...、A
i、AiBが接続される複数個のNMOSトランジスタN0、N0
B、...、Ni、NiBと、ドレインがNMOSトランジスタN0、N
0B、...、Ni、NiBのソースに接続され、ゲートに制御信
号PCLKDが印加され、ソースに接地電圧VSSが印加される
NMOSトランジスタN71を含んで構成される。
ドND1に接続される複数個のヒューズF0、F0B、...、F
i、FiBと、それぞれのドレインに該複数個のヒューズの
該当するヒューズの他端が接続され、それぞれのゲート
に前記入力アドレスの該当するビットA0、A0B、...、A
i、AiBが接続される複数個のNMOSトランジスタN0、N0
B、...、Ni、NiBと、ドレインがNMOSトランジスタN0、N
0B、...、Ni、NiBのソースに接続され、ゲートに制御信
号PCLKDが印加され、ソースに接地電圧VSSが印加される
NMOSトランジスタN71を含んで構成される。
【００３５】また、プリチャージ部703は、ソースに電
源供給電圧VDDが印加され、ゲートに制御信号PCLKDが印
加され、ドレインが出力ノードND1に接続されるPMOSト
ランジスタP71と、出力ノードND1の電圧を反転させるイ
ンバータI71と、ソースに電源供給電圧VDDが印加され、
ゲートにインバータI71の出力信号が印加され、ドレイ
ンが出力ノードND1に接続されるPMOSトランジスタP73を
含んで構成される。
源供給電圧VDDが印加され、ゲートに制御信号PCLKDが印
加され、ドレインが出力ノードND1に接続されるPMOSト
ランジスタP71と、出力ノードND1の電圧を反転させるイ
ンバータI71と、ソースに電源供給電圧VDDが印加され、
ゲートにインバータI71の出力信号が印加され、ドレイ
ンが出力ノードND1に接続されるPMOSトランジスタP73を
含んで構成される。
【００３６】バッファ部705は、出力ノードND1の出力信
号とインバータI75の出力信号とを入力とするNANDゲー
トND71と、その出力信号を反転させるインバータI77
と、該インバータI77の出力信号を反転させて冗長イネ
ーブル信号RENiを発生するインバータI79とを含んで構
成される。
号とインバータI75の出力信号とを入力とするNANDゲー
トND71と、その出力信号を反転させるインバータI77
と、該インバータI77の出力信号を反転させて冗長イネ
ーブル信号RENiを発生するインバータI79とを含んで構
成される。
【００３７】以下、図4乃至図7を参照しながら本発明の
好適な実施の形態に係るカラム冗長方式の半導体装置の
動作を説明する。
好適な実施の形態に係るカラム冗長方式の半導体装置の
動作を説明する。
【００３８】メモリブロック401及び403のうち少なくと
も何れか一つに不良メモリセルがある場合には、共有さ
れる１つのカラム冗長ヒューズボックス413、即ち図7に
示されたカラム冗長ヒューズボックスにその不良メモリ
セルのカラムアドレス（即ち、リペアカラムアドレス）
が予め保持される。これはカラム冗長ヒューズボックス
内のヒューズF0、F0B、...、Fi、FiBのうち当該リペア
アドレスに対応するヒューズを切断することにより行わ
れる。
も何れか一つに不良メモリセルがある場合には、共有さ
れる１つのカラム冗長ヒューズボックス413、即ち図7に
示されたカラム冗長ヒューズボックスにその不良メモリ
セルのカラムアドレス（即ち、リペアカラムアドレス）
が予め保持される。これはカラム冗長ヒューズボックス
内のヒューズF0、F0B、...、Fi、FiBのうち当該リペア
アドレスに対応するヒューズを切断することにより行わ
れる。
【００３９】さらに詳しく説明すれば、第1の例とし
て、メモリブロック401のカラムアドレスA0に不良メモ
リセルが存在し、メモリブロック403のA0には不良メモ
リセルが存在しない場合について説明する。この場合、
A0、即ちリペアアドレスが共有される１つのカラム冗長
ヒューズボックス413に予め保持される。また、メモリ
ブロック401の前記不良メモリセル（カラムアドレスA
0）に対応する正常カラム選択ラインドライバー409のヒ
ューズが切断され、メモリブロック403のカラムアドレ
スA0に対応する冗長カラム選択ラインドライバー407の
ヒューズが切断される。
て、メモリブロック401のカラムアドレスA0に不良メモ
リセルが存在し、メモリブロック403のA0には不良メモ
リセルが存在しない場合について説明する。この場合、
A0、即ちリペアアドレスが共有される１つのカラム冗長
ヒューズボックス413に予め保持される。また、メモリ
ブロック401の前記不良メモリセル（カラムアドレスA
0）に対応する正常カラム選択ラインドライバー409のヒ
ューズが切断され、メモリブロック403のカラムアドレ
スA0に対応する冗長カラム選択ラインドライバー407の
ヒューズが切断される。
【００４０】これにより正常カラム選択ラインドライバ
ー409の出力の正常カラム選択ラインCSLn0と冗長カラム
選択ラインドライバー407の出力の冗長カラム選択ライ
ンRCSL1は不活性化される。従って、カラム冗長ヒュー
ズボックス413に前記リペアアドレスと同じカラムアド
レスCAが入力される時、カラム冗長ヒューズボックス41
3の出力の冗長イネーブル信号RENiが活性化され、これ
により冗長カラム選択ラインドライバー405の出力の冗
長カラム選択ラインRCSL0のみが活性化される。これに
より前記不良メモリセルが冗長メモリセルによって代替
される。
ー409の出力の正常カラム選択ラインCSLn0と冗長カラム
選択ラインドライバー407の出力の冗長カラム選択ライ
ンRCSL1は不活性化される。従って、カラム冗長ヒュー
ズボックス413に前記リペアアドレスと同じカラムアド
レスCAが入力される時、カラム冗長ヒューズボックス41
3の出力の冗長イネーブル信号RENiが活性化され、これ
により冗長カラム選択ラインドライバー405の出力の冗
長カラム選択ラインRCSL0のみが活性化される。これに
より前記不良メモリセルが冗長メモリセルによって代替
される。
【００４１】第2の例として、メモリブロック401のカラ
ムアドレスA0に不良メモリセルが存在し、メモリブロッ
ク403のA0にも不良メモリセルが存在する場合について
説明する。この場合、カラムアドレスA0が共有される１
つのカラム冗長ヒューズボックス413に予め保持され
る。また、２つのメモリブロック401及び403の各不良メ
モリセルに対応する２つの正常カラム選択ラインドライ
バー409及び411のヒューズが共に切断され、２つの冗長
カラム選択ラインドライバー405及び407のヒューズは切
断されない。
ムアドレスA0に不良メモリセルが存在し、メモリブロッ
ク403のA0にも不良メモリセルが存在する場合について
説明する。この場合、カラムアドレスA0が共有される１
つのカラム冗長ヒューズボックス413に予め保持され
る。また、２つのメモリブロック401及び403の各不良メ
モリセルに対応する２つの正常カラム選択ラインドライ
バー409及び411のヒューズが共に切断され、２つの冗長
カラム選択ラインドライバー405及び407のヒューズは切
断されない。
【００４２】これにより、２つの正常カラム選択ライン
ドライバー409及び411の出力である正常カラム選択ライ
ンCSLn0及びCSLn1は共に不活性化される。従って、カラ
ム冗長ヒューズボックス413に前記リペアアドレスと同
じカラムアドレスCAが入力される時、カラム冗長ヒュー
ズボックス413の出力である冗長イネーブル信号RENiが
活性化され、これにより冗長カラム選択ラインドライバ
ー405及び407の出力である冗長カラム選択ラインRCSL0
及びRCSL1が共に活性化されることにより、２つのメモ
リブロック401及び403の各不良メモリセルが同時に各冗
長メモリセルによって代替される。
ドライバー409及び411の出力である正常カラム選択ライ
ンCSLn0及びCSLn1は共に不活性化される。従って、カラ
ム冗長ヒューズボックス413に前記リペアアドレスと同
じカラムアドレスCAが入力される時、カラム冗長ヒュー
ズボックス413の出力である冗長イネーブル信号RENiが
活性化され、これにより冗長カラム選択ラインドライバ
ー405及び407の出力である冗長カラム選択ラインRCSL0
及びRCSL1が共に活性化されることにより、２つのメモ
リブロック401及び403の各不良メモリセルが同時に各冗
長メモリセルによって代替される。
【００４３】第3の例として、メモリブロック401のカラ
ムアドレスA0には不良メモリセルが存在せず、メモリブ
ロック403のカラムアドレスA0には不良メモリセルが存
在する場合を考えると、この場合、第1の例と逆の動作
となる。
ムアドレスA0には不良メモリセルが存在せず、メモリブ
ロック403のカラムアドレスA0には不良メモリセルが存
在する場合を考えると、この場合、第1の例と逆の動作
となる。
【００４４】前述のように、正常カラム選択ラインドラ
イバー409及び411は全てヒューズを含み、冗長カラム選
択ラインドライバー405及び407は全てヒューズを含まな
いように構成することもできる。この場合、メモリブロ
ック401及び403のうち何れか１つのメモリブロックに不
良メモリセルが存在する場合、冗長カラム選択ラインド
ライバー405及び407が全て活性化される。即ち、２つの
冗長カラム選択ラインドライバー405及び407が全てヒュ
ーズを含んでいないので、カラム冗長ヒューズボックス
413にリペアアドレスと同一のカラムアドレスCAが入力
される時、２つの冗長カラム選択ラインドライバー405
及び407の出力の冗長カラム選択ラインRCSL0及びRCSL1
が全て活性化される。これにより、２つのメモリブロッ
ク401及び403に共に不良メモリセルが存在する場合の
他、２つのメモリブロックのうち何れか一つにのみ不良
メモリセルが存在する場合にも、同時に各冗長メモリセ
ルによって代替されることになる。
イバー409及び411は全てヒューズを含み、冗長カラム選
択ラインドライバー405及び407は全てヒューズを含まな
いように構成することもできる。この場合、メモリブロ
ック401及び403のうち何れか１つのメモリブロックに不
良メモリセルが存在する場合、冗長カラム選択ラインド
ライバー405及び407が全て活性化される。即ち、２つの
冗長カラム選択ラインドライバー405及び407が全てヒュ
ーズを含んでいないので、カラム冗長ヒューズボックス
413にリペアアドレスと同一のカラムアドレスCAが入力
される時、２つの冗長カラム選択ラインドライバー405
及び407の出力の冗長カラム選択ラインRCSL0及びRCSL1
が全て活性化される。これにより、２つのメモリブロッ
ク401及び403に共に不良メモリセルが存在する場合の
他、２つのメモリブロックのうち何れか一つにのみ不良
メモリセルが存在する場合にも、同時に各冗長メモリセ
ルによって代替されることになる。
【００４５】以上のように、本発明の好適な実施の形態
に係るカラム冗長方式の半導体メモリ装置によれば、１
つのカラム冗長ヒューズボックスが２つのメモリブロッ
クでに共有されるので、カラム冗長ヒューズボックスの
個数を従来の技術の半分に削減することができ、これに
よりチップの面積を小さくし、かつ効率よくカラムの代
替を行うことができる。
に係るカラム冗長方式の半導体メモリ装置によれば、１
つのカラム冗長ヒューズボックスが２つのメモリブロッ
クでに共有されるので、カラム冗長ヒューズボックスの
個数を従来の技術の半分に削減することができ、これに
よりチップの面積を小さくし、かつ効率よくカラムの代
替を行うことができる。
【００４６】図7に示す冗長ヒューズボックスは、半導
体装置に通用されるものであって、入力アドレスの各ビ
ット当り2本のヒューズを使用する。従って、入力アド
レスのビット数が増加すると、全体のヒューズの個数が
増加し、これによりチップの面積が大きくなる。また、
この冗長ヒューズボックスは動作時にDC電流が消耗する
ため、チップ全体の動作電流を増加させる。
体装置に通用されるものであって、入力アドレスの各ビ
ット当り2本のヒューズを使用する。従って、入力アド
レスのビット数が増加すると、全体のヒューズの個数が
増加し、これによりチップの面積が大きくなる。また、
この冗長ヒューズボックスは動作時にDC電流が消耗する
ため、チップ全体の動作電流を増加させる。
【００４７】図8は、本発明の好適な実施の形態に係る
冗長ヒューズボックスの回路図であって、この冗長ヒュ
ーズボックスは図4に示すカラム冗長ヒューズボックス4
13として好適である。
冗長ヒューズボックスの回路図であって、この冗長ヒュ
ーズボックスは図4に示すカラム冗長ヒューズボックス4
13として好適である。
【００４８】図8に示す冗長ヒューズボックスは、リペ
アアドレス判断部801と、冗長イネーブル信号発生部803
とを具備する。
アアドレス判断部801と、冗長イネーブル信号発生部803
とを具備する。
【００４９】リペアアドレス判断部801は、リペアアド
レスを予めラッチし、入力アドレスA0、A1、...、Ai
と、そのラッチされたリペアアドレスとを比較して、入
力アドレスA0、A1、...、Aiが該リペアアドレスと同一
か否かを判断する。冗長イネーブル信号発生部803は、
リペアアドレス判断部801の出力信号FREN0乃至FRENi、P
MASTに応答して冗長イネーブル信号RENiを発生する。
レスを予めラッチし、入力アドレスA0、A1、...、Ai
と、そのラッチされたリペアアドレスとを比較して、入
力アドレスA0、A1、...、Aiが該リペアアドレスと同一
か否かを判断する。冗長イネーブル信号発生部803は、
リペアアドレス判断部801の出力信号FREN0乃至FRENi、P
MASTに応答して冗長イネーブル信号RENiを発生する。
【００５０】リペアアドレス判断部801は、リペアアド
レスを保持・ラッチするラッチ部801aと、ラッチ部801a
の出力信号O0乃至Oiと入力アドレスA0、A1、...、Aiと
を比較して各ビットの比較結果を示す出力信号FREN0乃
至FRENiを発生する比較部801bと、カラムアドレススト
ローブ信号CASB、クロック信号CLK、制御信号PRを入力
としてラッチ部801aを制御する制御部801cを具備する。
レスを保持・ラッチするラッチ部801aと、ラッチ部801a
の出力信号O0乃至Oiと入力アドレスA0、A1、...、Aiと
を比較して各ビットの比較結果を示す出力信号FREN0乃
至FRENiを発生する比較部801bと、カラムアドレススト
ローブ信号CASB、クロック信号CLK、制御信号PRを入力
としてラッチ部801aを制御する制御部801cを具備する。
【００５１】ラッチ部801aは、電源供給電圧VDDに一端
が接続されるヒューズF01乃至Fi1及びFxと、ソースにヒ
ューズF01乃至Fi1及びFxの他端が各々接続され、ゲート
に制御部801cの出力信号が印加されるPMOSトランジスタ
P01乃至Pi1及びPxと、ドレインにPMOSトランジスタP01
乃至Pi1及びPxのドレインが各々接続され、ゲートに制
御部801cの出力信号が印加され、ソースに接地電圧VSS
が印加されるNMOSトランジスタN01乃至Ni1及びNxと、PM
OSトランジスタP01乃至Pi1及びPxとNMOSトランジスタN0
1乃至Ni1及びNxのドレインから各々出力される信号をラ
ッチしてラッチ部の出力信号O0乃至Oi及びOxとして出力
するラッチL0乃至Li及びLxを含んで構成される。
が接続されるヒューズF01乃至Fi1及びFxと、ソースにヒ
ューズF01乃至Fi1及びFxの他端が各々接続され、ゲート
に制御部801cの出力信号が印加されるPMOSトランジスタ
P01乃至Pi1及びPxと、ドレインにPMOSトランジスタP01
乃至Pi1及びPxのドレインが各々接続され、ゲートに制
御部801cの出力信号が印加され、ソースに接地電圧VSS
が印加されるNMOSトランジスタN01乃至Ni1及びNxと、PM
OSトランジスタP01乃至Pi1及びPxとNMOSトランジスタN0
1乃至Ni1及びNxのドレインから各々出力される信号をラ
ッチしてラッチ部の出力信号O0乃至Oi及びOxとして出力
するラッチL0乃至Li及びLxを含んで構成される。
【００５２】所定のアドレスに不良メモリセルが存在す
る場合は、ヒューズF01乃至Fi1のうち該当するヒューズ
を切断して該所定のアドレス、即ちリペアアドレスを保
持する。また、マスタ信号PMASTと関連するヒューズFx
は、不良メモリセルが存在する場合は切断され、不良メ
モリセルが存在しない場合は切断されない。
る場合は、ヒューズF01乃至Fi1のうち該当するヒューズ
を切断して該所定のアドレス、即ちリペアアドレスを保
持する。また、マスタ信号PMASTと関連するヒューズFx
は、不良メモリセルが存在する場合は切断され、不良メ
モリセルが存在しない場合は切断されない。
【００５３】比較部801bは、クロック信号CLKに応答し
て入力アドレスA0、A1、...、Aiの各ビットを伝達する
伝送ゲートT0乃至Tiと、伝送ゲートT0乃至Tiを介して伝
達された入力アドレスA0、A1、...、Aiの各ビットとラ
ッチ部801aの各出力信号O0乃至Oiとを比較して出力信号
FREN0乃至FRENiを発生する排他的ORゲートXOR0乃至XORi
と、ラッチ部801aの出力信号Oxを反転させてマスタ信号
PMASTを発生するインバータIxとを含で構成される。
て入力アドレスA0、A1、...、Aiの各ビットを伝達する
伝送ゲートT0乃至Tiと、伝送ゲートT0乃至Tiを介して伝
達された入力アドレスA0、A1、...、Aiの各ビットとラ
ッチ部801aの各出力信号O0乃至Oiとを比較して出力信号
FREN0乃至FRENiを発生する排他的ORゲートXOR0乃至XORi
と、ラッチ部801aの出力信号Oxを反転させてマスタ信号
PMASTを発生するインバータIxとを含で構成される。
【００５４】制御部801cは、カラムアドレスストローブ
信号CASBを反転させるインバータI84と、ローアドレス
ストローブチェーンマスタ信号PRとインバータI84の出
力信号との論理積を演算する、NANDゲートND1及びイン
バータ及びI85と、インバータI85の出力信号とクロック
信号CLKとの論理積の反転を出力してラッチ部801aを制
御するための制御信号を発生するNANDゲートND2とを含
んで構成される。
信号CASBを反転させるインバータI84と、ローアドレス
ストローブチェーンマスタ信号PRとインバータI84の出
力信号との論理積を演算する、NANDゲートND1及びイン
バータ及びI85と、インバータI85の出力信号とクロック
信号CLKとの論理積の反転を出力してラッチ部801aを制
御するための制御信号を発生するNANDゲートND2とを含
んで構成される。
【００５５】また、冗長イネーブル信号発生部803は、
リペアアドレス判断部801の出力信号FREN0乃至FRENi及
びPMAST及び制御信号CTに応答して出力ノードND2を放電
させる放電部803aと、制御信号CTに応答して出力ノード
ND2をプリチャージするプリチャージ部803bと、カラム
アドレスストローブ信号CASB及びクロック信号CLKを入
力として制御信号CTを発生する制御部803cと、出力ノー
ドND2から出力される信号をバッファリングして冗長イ
ネーブル信号RENiを発生するバッファ部803dとを具備す
る。
リペアアドレス判断部801の出力信号FREN0乃至FRENi及
びPMAST及び制御信号CTに応答して出力ノードND2を放電
させる放電部803aと、制御信号CTに応答して出力ノード
ND2をプリチャージするプリチャージ部803bと、カラム
アドレスストローブ信号CASB及びクロック信号CLKを入
力として制御信号CTを発生する制御部803cと、出力ノー
ドND2から出力される信号をバッファリングして冗長イ
ネーブル信号RENiを発生するバッファ部803dとを具備す
る。
【００５６】放電部803aは、それぞれのドレインに出力
ノードND2が接続され、それぞれのゲートにリペアアド
レス判断部801の出力信号FREN0乃至FRENi及びPMASTが各
々印加されるNMOSトランジスタN02乃至Ni2及びNx2と、
ドレインがNMOSトランジスタN02乃至Ni2及びNx2のソー
スに接続され、ゲートに制御信号CTが印加され、ソース
に接地電圧VSSが印加されるNMOSトランジスタNaとを含
んで構成される。
ノードND2が接続され、それぞれのゲートにリペアアド
レス判断部801の出力信号FREN0乃至FRENi及びPMASTが各
々印加されるNMOSトランジスタN02乃至Ni2及びNx2と、
ドレインがNMOSトランジスタN02乃至Ni2及びNx2のソー
スに接続され、ゲートに制御信号CTが印加され、ソース
に接地電圧VSSが印加されるNMOSトランジスタNaとを含
んで構成される。
【００５７】プリチャージ部803bは、ソースに電源供給
電圧VDDが印加され、ゲートに制御信号CTが印加され、
ドレインが出力ノードND2に接続されるPMOSトランジス
タP3と、出力ノードND2の電圧を反転させるインバータI
87と、ソースに電源供給電圧VDDが印加され、ゲートに
インバータI87の出力信号が印加され、ドレインが出力
ノードND2に接続されるPMOSトランジスタP4とを含んで
構成される。
電圧VDDが印加され、ゲートに制御信号CTが印加され、
ドレインが出力ノードND2に接続されるPMOSトランジス
タP3と、出力ノードND2の電圧を反転させるインバータI
87と、ソースに電源供給電圧VDDが印加され、ゲートに
インバータI87の出力信号が印加され、ドレインが出力
ノードND2に接続されるPMOSトランジスタP4とを含んで
構成される。
【００５８】制御部803cは、クロック信号CLKを反転さ
せるインバータI88と、インバータI88の出力信号及びカ
ラムアドレスストローブ信号CASBとの論理和演算して制
御信号CTを発生するNORゲートNR1とを含んで構成され
る。バッファ部803dは、直列に連結される偶数個のイン
バータI89及びI80を含んで構成される。
せるインバータI88と、インバータI88の出力信号及びカ
ラムアドレスストローブ信号CASBとの論理和演算して制
御信号CTを発生するNORゲートNR1とを含んで構成され
る。バッファ部803dは、直列に連結される偶数個のイン
バータI89及びI80を含んで構成される。
【００５９】以下、図8に示す冗長ヒューズボックスの
動作を説明する。
動作を説明する。
【００６０】まず、ラッチ部801aのラッチL0乃至Li及び
Lxにリペアアドレスがラッチされように、リペアアドレ
スを構成する複数ビットのうち論理"ハイ"のビットに対
応するヒューズのみを予め切断する。例えば、ヒューズ
F01が切断されていない場合、カラムアドレスストロー
ブ信号CASBが論理"ロー"であり、クロック信号CLKが論
理"ロー"から論理"ハイ"に遷移される時、PMOSトランジ
スタP01がターンオンされてラッチL0の出力信号O0は論
理"ロー"となる。一方、ヒューズF01が切断されている
場合、以前の状態、即ち論理"ロー"のクロック信号CLK
によりNMOSトランジスタN01がターンオンされてラッチL
0の出力信号O0は論理"ハイ"となる。
Lxにリペアアドレスがラッチされように、リペアアドレ
スを構成する複数ビットのうち論理"ハイ"のビットに対
応するヒューズのみを予め切断する。例えば、ヒューズ
F01が切断されていない場合、カラムアドレスストロー
ブ信号CASBが論理"ロー"であり、クロック信号CLKが論
理"ロー"から論理"ハイ"に遷移される時、PMOSトランジ
スタP01がターンオンされてラッチL0の出力信号O0は論
理"ロー"となる。一方、ヒューズF01が切断されている
場合、以前の状態、即ち論理"ロー"のクロック信号CLK
によりNMOSトランジスタN01がターンオンされてラッチL
0の出力信号O0は論理"ハイ"となる。
【００６１】次いで、排他的ORゲートXOR0がラッチL0の
出力信号O0と伝送ゲートT0を介して伝達された入力アド
レスビットA0とを比較して出力信号FREN0を発生する。
出力信号O0と伝送ゲートT0を介して伝達された入力アド
レスビットA0とを比較して出力信号FREN0を発生する。
【００６２】同様にして、他のヒューズF11乃至Fi1及び
Fxが切断されているか否かに応じて、ラッチL1乃至Li及
びLxの出力信号O1乃至Oi及びOxの値が決定され、排他的
ORゲートXOR1乃至XORiが出力信号O1乃至Oiと入力アドレ
スビットA1乃至Aiとを各々比較して出力信号FREN1乃至F
RENiを発生する。また、インバータIxが出力信号Oxを反
転してマスタ信号の出力信号PMASTを発生する。
Fxが切断されているか否かに応じて、ラッチL1乃至Li及
びLxの出力信号O1乃至Oi及びOxの値が決定され、排他的
ORゲートXOR1乃至XORiが出力信号O1乃至Oiと入力アドレ
スビットA1乃至Aiとを各々比較して出力信号FREN1乃至F
RENiを発生する。また、インバータIxが出力信号Oxを反
転してマスタ信号の出力信号PMASTを発生する。
【００６３】入力アドレスA0、A1、...、Aiがリペアア
ドレスと同一であれば、即ち入力アドレスA0、A
1、...、AiがラッチL0乃至Liの出力信号O0乃至Oiと同一
であれば、リペアアドレス判断部801の出力信号FREN0乃
至FRENiは全て論理"ロー"となり、またマスタ信号PMAST
も論理"ロー"となる。これにより、冗長イネーブル信号
発生部803における放電部803aのNMOSトランジスタN02乃
至Ni2及びNx2が全てターンオフされるので、出力ノード
ND2は放電されず、論理"ハイ"状態を保ち、冗長イネー
ブル信号RENiは論理"ハイ"となる。従って、冗長メモリ
セルがアクセスされ、不良メモリセルの代りに該冗長メ
モリセルが使用される。
ドレスと同一であれば、即ち入力アドレスA0、A
1、...、AiがラッチL0乃至Liの出力信号O0乃至Oiと同一
であれば、リペアアドレス判断部801の出力信号FREN0乃
至FRENiは全て論理"ロー"となり、またマスタ信号PMAST
も論理"ロー"となる。これにより、冗長イネーブル信号
発生部803における放電部803aのNMOSトランジスタN02乃
至Ni2及びNx2が全てターンオフされるので、出力ノード
ND2は放電されず、論理"ハイ"状態を保ち、冗長イネー
ブル信号RENiは論理"ハイ"となる。従って、冗長メモリ
セルがアクセスされ、不良メモリセルの代りに該冗長メ
モリセルが使用される。
【００６４】一方、入力アドレスA0、A1、...、Aiがリ
ペアアドレスと同一でない場合、即ち入力アドレスA0、
A1、...、AiがラッチL0乃至Liの出力信号O0乃至Oiと同
一でない場合は、リペアアドレス判断部801の出力信号F
REN0乃至FRENiのうち少なくとも何れか一つが論理"ハ
イ"となる。これにより放電部803aのNMOSトランジスタN
02乃至Ni2及びNx2のうち少なくとも何れか一つがターン
オンされる。また、この際、NMOSトランジスタNaは制御
信号CTによりターンオンされているので出力ノードND2
が放電されて論理"ロー"となり、冗長イネーブル信号RE
Niは論理"ロー"となる。従って、冗長メモリセルはアク
セスされない。
ペアアドレスと同一でない場合、即ち入力アドレスA0、
A1、...、AiがラッチL0乃至Liの出力信号O0乃至Oiと同
一でない場合は、リペアアドレス判断部801の出力信号F
REN0乃至FRENiのうち少なくとも何れか一つが論理"ハ
イ"となる。これにより放電部803aのNMOSトランジスタN
02乃至Ni2及びNx2のうち少なくとも何れか一つがターン
オンされる。また、この際、NMOSトランジスタNaは制御
信号CTによりターンオンされているので出力ノードND2
が放電されて論理"ロー"となり、冗長イネーブル信号RE
Niは論理"ロー"となる。従って、冗長メモリセルはアク
セスされない。
【００６５】図9は、本発明の好適な実施の形態に係る
半導体装置のアドレス遮断部及びアドレス入力バッファ
の図面である。図9に示すように、アドレス入力バッフ
ァ903の入力端にアドレス遮断部901が接続される。この
アドレス遮断部901は、入力アドレスA0、A1、...、Aiが
リペアアドレスと同じ場合に入力アドレスA0、A
1、...、Aiがアドレス入力バッファ903に伝達されるこ
とを遮断する。
半導体装置のアドレス遮断部及びアドレス入力バッファ
の図面である。図9に示すように、アドレス入力バッフ
ァ903の入力端にアドレス遮断部901が接続される。この
アドレス遮断部901は、入力アドレスA0、A1、...、Aiが
リペアアドレスと同じ場合に入力アドレスA0、A
1、...、Aiがアドレス入力バッファ903に伝達されるこ
とを遮断する。
【００６６】アドレス遮断部901は、冗長イネーブル信
号REN0乃至RENiに応答して入力アドレスA0、A1、...、A
iの各ビットをアドレス入力バッファ903の各バッファB0
乃至Biに伝達する伝送ゲートT09乃至Ti9を含む。従っ
て、入力アドレスA0、A1、...、Aiがリペアアドレスと
同一である場合、即ち冗長イネーブル信号REN0乃至RENi
が論理"ハイ"に活性化される場合、入力アドレスA0、A
1、...、Aiがアドレス入力バッファ903に伝達されるこ
とが遮断される。これにより、アドレス入力バッファの
動作が一時中断されることにより半導体装置の電流の消
耗が低減される。
号REN0乃至RENiに応答して入力アドレスA0、A1、...、A
iの各ビットをアドレス入力バッファ903の各バッファB0
乃至Biに伝達する伝送ゲートT09乃至Ti9を含む。従っ
て、入力アドレスA0、A1、...、Aiがリペアアドレスと
同一である場合、即ち冗長イネーブル信号REN0乃至RENi
が論理"ハイ"に活性化される場合、入力アドレスA0、A
1、...、Aiがアドレス入力バッファ903に伝達されるこ
とが遮断される。これにより、アドレス入力バッファの
動作が一時中断されることにより半導体装置の電流の消
耗が低減される。
【００６７】本発明の好適な実施の形態に係るカラム冗
長方式の半導体メモリ装置によれば、１つのカラム冗長
ヒューズボックスが２つのメモリブロックで共有される
ので、カラム冗長ヒューズボックスの個数が従来の技術
に比べて半分に削減され、チップの面積が小さくなる。
長方式の半導体メモリ装置によれば、１つのカラム冗長
ヒューズボックスが２つのメモリブロックで共有される
ので、カラム冗長ヒューズボックスの個数が従来の技術
に比べて半分に削減され、チップの面積が小さくなる。
【００６８】また、本発明の好適な実施の形態に係る冗
長ヒューズボックスによれば、使用されるヒューズの個
数が従来の技術に比べて1/2に削減され、チップの面積
が小さくなると共に電流の消耗が低減される。
長ヒューズボックスによれば、使用されるヒューズの個
数が従来の技術に比べて1/2に削減され、チップの面積
が小さくなると共に電流の消耗が低減される。
【００６９】また、本発明の好適な実施の形態に係るア
ドレス遮断部を含む半導体装置によれば、入力アドレス
がリペアアドレスと同一の場合に、入力アドレスがアド
レス入力バッファに伝達されることが遮断されるので、
アドレス入力バッファの動作が一時的に中断されて電流
の消耗が低減される。
ドレス遮断部を含む半導体装置によれば、入力アドレス
がリペアアドレスと同一の場合に、入力アドレスがアド
レス入力バッファに伝達されることが遮断されるので、
アドレス入力バッファの動作が一時的に中断されて電流
の消耗が低減される。
【００７０】以上、本発明を特定の実施の形態を挙げて
説明したが、本発明はこれに限定されず、本発明の技術
的思想の範囲内において様々な変形を成し得る。
説明したが、本発明はこれに限定されず、本発明の技術
的思想の範囲内において様々な変形を成し得る。
【００７１】
【発明の効果】本発明の１つの態様によれば、例えば、
カラム冗長ヒューズボックスの個数を削減し、効率よく
カラムを代替し得る。
カラム冗長ヒューズボックスの個数を削減し、効率よく
カラムを代替し得る。
【００７２】本発明の他の態様によれば、例えば、使用
するヒューズの個数を減らし、電流の消耗を低減するこ
とができる。
するヒューズの個数を減らし、電流の消耗を低減するこ
とができる。
【００７３】本発明のさらに他の態様によれば、冗長回
路の動作時の半導体装置の電流の消耗を低減することが
できる。
路の動作時の半導体装置の電流の消耗を低減することが
できる。
【００７４】
【図１】従来のカラム冗長方式の半導体装置のブロック
図である。
図である。
【図２】図1に示す正常カラム選択ラインドライバーの
回路図である。
回路図である。
【図３】図1に示す冗長カラム選択ラインドライバーの
回路図である。
回路図である。
【図４】本発明の好適な実施の形態に係るカラム冗長方
式の半導体装置のブロック図である。
式の半導体装置のブロック図である。
【図５】図4に示す正常カラム選択ラインドライバーの
構成例を示す回路図である。
構成例を示す回路図である。
【図６】図4に示す冗長カラム選択ラインドライバーの
構成例を示す回路図である。
構成例を示す回路図である。
【図７】図4に示すカラム冗長ヒューズボックスの構成
例を示す回路図である。
例を示す回路図である。
【図８】本発明の好適な実施の形態に係る冗長ヒューズ
ボックスの回路図である。
ボックスの回路図である。
【図９】本発明の好適な実施の形態に係る半導体装置の
一部の構成を示す図である。
一部の構成を示す図である。
Claims (34)
- 【請求項１】 正常メモリセルと冗長メモリセルを含む
複数個のメモリブロックと、 前記メモリブロックのうち対応するメモリブロックに各
々連結され、前記対応するメモリブロックのカラム選択
ラインを各々駆動する複数個の正常カラム選択ラインド
ライバーと、 前記メモリブロックのうち対応するメモリブロックに各
々連結され、前記対応するメモリブロックの冗長カラム
選択ラインを各々駆動する複数個の冗長カラム選択ライ
ンドライバーと、 前記複数個の冗長カラム選択ラインドライバーに連結さ
れて共有され、リペアカラムアドレスが予め保持され、
入力されるカラムアドレスに応答して前記冗長カラム選
択ラインドライバーを活性化させるカラム冗長ヒューズ
ボックスと、 を具備することを特徴とする半導体装置。 - 【請求項２】 前記正常カラム選択ラインドライバー及
び前記冗長カラム選択ラインドライバーが全てヒューズ
を含むことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記正常カラム選択ラインドライバーは
ヒューズを含み、前記冗長カラム選択ラインドライバー
はヒューズを含まないことを特徴とする請求項１に記載
の半導体装置。 - 【請求項４】 前記リペアカラムアドレスは、前記正常
メモリセルのうち欠陥のあるメモリセルに対応するカラ
ムアドレスであることを特徴とする請求項１に記載の半
導体装置。 - 【請求項５】 前記正常カラム選択ラインドライバー
は、 ソースに電源供給電圧が印加され、ゲートにデコードさ
れたカラムアドレスパルスが印加される第1PMOSトラン
ジスタと、 ソースに前記第1PMOSトランジスタのドレインが接続さ
れ、ゲートにカラム選択ラインディスエーブル信号が印
加される第2PMOSトランジスタと、 ドレインに前記第2PMOSトランジスタのドレインが接続
され、ゲートに前記デコードされたカラムアドレスパル
スが印加されるNMOSトランジスタと、 一端が前記NMOSトランジスタのソースに接続され、他端
が接地電圧に接続されるヒューズと、 前記第2PMOSトランジスタ及びNMOSトランジスタのドレ
インから出力される信号をラッチして前記カラム選択ラ
インに伝達するラッチと、 を具備することを特徴とする請求項２に記載の半導体装
置。 - 【請求項６】 前記冗長カラム選択ラインドライバー
は、 ソースに電源供給電圧が印加され、ゲートに前記ヒュー
ズボックスの出力の冗長イネーブル信号が印加される第
1PMOSトランジスタと、 ソースに前記第1PMOSトランジスタのドレインが接続さ
れ、ゲートにカラム選択ラインディスエーブル信号が印
加される第2PMOSトランジスタと、 ドレインに前記第2PMOSトランジスタのドレインが接続
され、ゲートに前記冗長イネーブル信号が印加されるNM
OSトランジスタと、 一端が前記NMOSトランジスタのソースに接続され、他端
が接地電圧に接続されるヒューズと、 前記第2PMOSトランジスタ及びNMOSトランジスタのドレ
インから出力される信号をラッチして前記冗長カラム選
択ラインに伝達するラッチと、 を具備することを特徴とする請求項２に記載の半導体装
置。 - 【請求項７】 前記正常カラム選択ラインドライバー
は、 ソースに電源供給電圧が印加され、ゲートにデコードさ
れたカラムアドレスパルスが印加される第1PMOSトラン
ジスタと、 ソースに前記第1PMOSトランジスタのドレインが接続さ
れ、ゲートにカラム選択ラインディスエーブル信号が印
加される第2PMOSトランジスタと、 ドレインに前記第2PMOSトランジスタのドレインが接続
され、ゲートに前記デコードされたカラムアドレスパル
スが印加されるNMOSトランジスタと、 一端が前記NMOSトランジスタのソースに接続され、他端
が接地電圧に接続されるヒューズと、 前記第2PMOSトランジスタ及びNMOSトランジスタのドレ
インから出力される信号をラッチして前記カラム選択ラ
インに伝達するラッチと、 を具備することを特徴とする請求項３に記載の半導体装
置。 - 【請求項８】 前記冗長カラム選択ラインドライバー
は、 ソースに電源供給電圧が印加され、ゲートに前記ヒュー
ズボックスの出力の冗長イネーブル信号が印加される第
1PMOSトランジスタと、 ソースに前記第1PMOSトランジスタのドレインが接続さ
れ、ゲートにカラム選択ラインディスエーブル信号が印
加される第2PMOSトランジスタと、 ドレインに前記第2PMOSトランジスタのドレインが接続
され、ゲートに前記冗長イネーブル信号が印加され、ソ
ースに接地電圧が印加されるNMOSトランジスタと、 前記第2PMOSトランジスタ及びNMOSトランジスタのドレ
インから出力される信号をラッチして前記冗長カラム選
択ラインに伝達するラッチと、 を具備することを特徴とする請求項３に記載の半導体装
置。 - 【請求項９】 リペアアドレスを予めラッチし、入力ア
ドレスと前記ラッチされたリペアアドレスとを比較して
前記入力アドレスが前記リペアアドレスと同一か否かを
判断するリペアアドレス判断部と、 前記リペアアドレス判断部に連結され、前記リペアアド
レス判断部の出力信号に応答して冗長イネーブル信号を
発生する冗長イネーブル信号発生部と、 を具備することを特徴とする半導体装置の冗長ヒューズ
ボックス。 - 【請求項１０】 前記リペアアドレスは、メモリセルの
うち欠陥のあるメモリセルに対するアドレスであること
を特徴とする請求項９に記載の半導体装置の冗長ヒュー
ズボックス。 - 【請求項１１】 前記入力アドレスと前記リペアアドレ
スとが同一である場合に、前記冗長イネーブル信号が活
性化されることを特徴とする請求項９に記載の半導体装
置の冗長ヒューズボックス。 - 【請求項１２】 前記リペアアドレス判断部は、 前記リペアアドレスをラッチさせるラッチ部と、 前記ラッチ部の出力信号と前記入力アドレスとを比較し
て前記リペアアドレス判断部の出力信号を発生する比較
部と、 前記ラッチ部を制御する制御部と、 を具備することを特徴とする請求項９に記載の半導体装
置の冗長ヒューズボックス。 - 【請求項１３】 前記ラッチ部は、 電源供給電圧に一端が接続されるヒューズと、 ソースに前記ヒューズの他端が接続され、ゲートに前記
制御部の出力信号が印加されるPMOSトランジスタと、 ドレインに前記PMOSトランジスタのドレインが接続さ
れ、ゲートに前記制御部の出力信号が印加され、ソース
に接地電圧が印加されるNMOSトランジスタと、 共通接続された前記PMOS及びNMOSトランジスタのドレイ
ンから出力される信号をラッチして前記ラッチ部の出力
信号として出力するラッチと、 を具備することを特徴とする請求項１２に記載の半導体
装置の冗長ヒューズボックス。 - 【請求項１４】 前記比較部は、 クロック信号に応答して前記入力アドレスを伝達する伝
送ゲートと、 前記伝送ゲートを介して伝えられた前記入力アドレスと
前記ラッチ部の出力信号とを比較して前記リペアアドレ
ス判断部の出力信号を発生する排他的論理和ゲートと、 を具備することを特徴とする請求項１２に記載の半導体
装置の冗長ヒューズボックス。 - 【請求項１５】 前記制御部は、 カラムアドレスストローブ信号を反転させるインバータ
と、 ローアドレスストローブチェーンマスタ信号と前記イン
バータの出力信号との論理積を演算するANDゲートと、 前記ANDゲートの出力信号とクロック信号との論理積の
反転を演算して前記ラッチ部を制御するための制御信号
を発生するNANDゲートと、 を具備することを特徴とする請求項１２に記載の半導体
装置の冗長ヒューズボックス。 - 【請求項１６】 前記冗長イネーブル信号発生部は、 前記リペアアドレス判断部の出力信号及び制御信号に応
答して出力ノードを放電させる放電部と、 前記制御信号に応答して前記出力ノードをプリチャージ
するプリチャージ部と、 カラムアドレスストローブ信号及びクロック信号を入力
として前記制御信号を発生する制御部と、 前記出力ノードから出力される信号をバッファリングし
て前記冗長イネーブル信号を発生するバッファ部と、 を具備することを特徴とする請求項９に記載の半導体装
置の冗長ヒューズボックス。 - 【請求項１７】 前記放電部は、 それぞれのドレインに前記出力ノードが接続され、それ
ぞれのゲートに対応する前記リペアアドレス判断部の出
力信号が印加される複数個のNMOSトランジスタと、 ドレインが前記NMOSトランジスタのソースに接続され、
ゲートに前記制御信号が印加され、ソースに接地電圧が
印加されるNMOSトランジスタと、 を具備することを特徴とする請求項１６に記載の半導体
装置の冗長ヒューズボックス。 - 【請求項１８】 前記プリチャージ部は、 ソースに電源供給電圧が印加され、ゲートに前記制御信
号が印加され、ドレインが前記出力ノードに接続される
第1PMOSトランジスタと、 前記出力ノードの電圧を反転させるインバータと、 ソースに電源供給電圧が印加され、ゲートに前記インバ
ータの出力信号が印加され、ドレインが前記出力ノード
に接続される第2PMOSトランジスタと、 を具備することを特徴とする請求項１６に記載の半導体
装置の冗長ヒューズボックス。 - 【請求項１９】 前記制御部は、 前記クロック信号を反転させるインバータと、 前記インバータの出力信号と前記カラムアドレスストロ
ーブ信号との論理和を演算して前記制御信号を発生する
NORゲートと、 を具備することを特徴とする請求項１６に記載の半導体
装置の冗長ヒューズボックス。 - 【請求項２０】 前記バッファ部は、直列に連結される
偶数個のインバータを具備することを特徴とする請求項
１６に記載の半導体装置の冗長ヒューズボックス。 - 【請求項２１】 冗長リペア構造を含む半導体装置にお
いて、 リペアアドレスを予めラッチし、入力アドレスと前記ラ
ッチされたリペアアドレスとを比較して前記入力アドレ
スがリペアアドレスと同一か否かを判断するリペアアド
レス判断部と、 前記リペアアドレス判断部に連結され、前記リペアアド
レス判断部の出力信号に応答して冗長イネーブル信号を
発生する冗長イネーブル信号発生部と、 前記入力アドレスをバッファリングしてチップ内部に伝
達するアドレス入力バッファと、 前記冗長イネーブル信号発生部と前記アドレス入力バッ
ファとの間に連結され、前記入力アドレスが前記リペア
アドレスと同一である場合に前記入力アドレスがアドレ
ス入力バッファに伝達されることを遮断するアドレス遮
断部と、 を具備することを特徴とする半導体装置。 - 【請求項２２】 前記リペアアドレスはメモリセルのう
ち欠陥のあるメモリセルに対応するアドレスであること
を特徴とする請求項２１に記載の半導体装置。 - 【請求項２３】 前記入力アドレスと前記リペアアドレ
スとが同一である場合に、前記冗長イネーブル信号が活
性化されることを特徴とする請求項２１に記載の半導体
装置。 - 【請求項２４】 前記リペアアドレス判断部は、 前記リペアアドレスをラッチするラッチ部と、 前記ラッチ部の出力信号と前記入力アドレスとを比較し
て前記リペアアドレス判断部の出力信号を発生する比較
部と、 前記ラッチ部を制御する制御部と、 を具備することを特徴とする請求項２１に記載の半導体
装置。 - 【請求項２５】 前記ラッチ部は、 電源供給電圧に一端が接続されるヒューズと、 ソースに前記ヒューズの他端が接続され、ゲートに前記
制御部の出力信号が印加されるPMOSトランジスタと、 ドレインに前記PMOSトランジスタのドレインが接続さ
れ、ゲートに前記制御部の出力信号が印加され、ソース
に接地電圧が印加されるNMOSトランジスタと、 前記PMOS及びNMOSトランジスタのドレインから出力され
る信号をラッチして前記ラッチ部の出力信号として出力
するラッチと、 を具備することを特徴とする請求項２４に記載の半導体
装置。 - 【請求項２６】 前記比較部は、 クロック信号に応答して前記入力アドレスを伝達する伝
送ゲートと、 前記伝送ゲートを介して伝達された前記入力アドレスと
前記ラッチ部の出力信号とを比較して前記リペアアドレ
ス判断部の出力信号を発生する排他的論理和ゲートと、 を具備することを特徴とする請求項２４に記載の半導体
装置。 - 【請求項２７】 前記制御部は、 カラムアドレスストローブ信号を反転させるインバータ
と、 ローアドレスストローブチェーンマスタ信号と前記イン
バータの出力信号との論理積を演算するANDゲートと、 前記ANDゲートの出力信号とクロック信号との論理積の
反転を演算して前記ラッチ部を制御するための制御信号
を発生するNANDゲートと、 を具備することを特徴とする請求項２４に記載の半導体
装置。 - 【請求項２８】 前記冗長イネーブル信号発生部は、 前記リペアアドレス判断部の出力信号及び制御信号に応
答して出力ノードを放電させる放電部と、 前記制御信号に応答して前記出力ノードをプリチャージ
するプリチャージ部と、 カラムアドレスストローブ信号及びクロック信号を入力
として前記制御信号を発生する制御部と、 前記出力ノードから出力される信号をバッファリングし
て前記冗長イネーブル信号を発生するバッファ部と、 を具備することを特徴とする請求項２１に記載の半導体
装置。 - 【請求項２９】 前記放電部は、 それぞれのドレインに前記出力ノードが接続され、それ
ぞれのゲートに対応する前記リペアアドレス判断部の出
力信号が印加される複数個のNMOSトランジスタと、 ドレインが前記NMOSトランジスタのソースに接続され、
ゲートに前記制御信号が印加され、ソースに接地電圧が
印加されるNMOSトランジスタと、 を具備することを特徴とする請求項２８に記載の半導体
装置。 - 【請求項３０】 前記プリチャージ部は、 ソースに電源供給電圧が印加され、ゲートに前記制御信
号が印加され、ドレインが前記出力ノードに接続される
第1PMOSトランジスタと、 前記出力ノードの電圧を反転させるインバータと、 ソースに電源供給電圧が印加され、ゲートに前記インバ
ータの出力信号が印加され、ドレインが前記出力ノード
に接続される第2PMOSトランジスタと、 を具備することを特徴とする請求項２８に記載の半導体
装置。 - 【請求項３１】 前記制御部は、 前記クロック信号を反転させるインバータと、 前記インバータの出力信号と前記カラムアドレスストロ
ーブ信号との論理和を演算して前記制御信号を発生する
NORゲートと、 を具備することを特徴とする請求項２８に記載の半導体
装置。 - 【請求項３２】 前記バッファ部は、直列に連結される
偶数個のインバータを具備することを特徴とする請求項
２８に記載の半導体装置。 - 【請求項３３】 前記アドレス遮断部は、前記冗長イネ
ーブル信号に応答して前記入力アドレスを前記アドレス
入力バッファに伝達する伝送ゲートを具備することを特
徴とする請求項２１に記載の半導体装置。 - 【請求項３４】 前記アドレス遮断部は、前記冗長イネ
ーブル信号が活性化される際に、前記入力アドレスが前
記アドレス入力バッファに伝達されることを遮断するこ
とを特徴とする請求項３３に記載の半導体装置。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000011680A (ja) * | 1998-04-23 | 2000-01-14 | Toshiba Corp | 半導体記憶装置 |
| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
Families Citing this family (62)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137157A (en) * | 1997-06-02 | 2000-10-24 | Townsend And Townsend And Crew Llp | Semiconductor memory array having shared column redundancy programming |
| US6205063B1 (en) * | 1998-08-26 | 2001-03-20 | International Business Machines Corporation | Apparatus and method for efficiently correcting defects in memory circuits |
| KR100334531B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 반도체 메모리 장치 |
| KR100370232B1 (ko) | 1999-04-28 | 2003-01-29 | 삼성전자 주식회사 | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 |
| JP3866451B2 (ja) * | 1999-06-24 | 2007-01-10 | Ｎｅｃエレクトロニクス株式会社 | 冗長プログラム回路及びこれを内蔵した半導体記憶装置 |
| KR100616491B1 (ko) * | 1999-11-12 | 2006-08-28 | 주식회사 하이닉스반도체 | 반도체메모리소자의 컬럼리던던시회로 |
| DE60011035T2 (de) * | 2000-03-02 | 2004-09-16 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur logischen Aufteilung einer nichtflüchtigen Speichermatrix |
| KR100337476B1 (ko) * | 2000-03-17 | 2002-05-23 | 윤종용 | 반도체 메모리 장치 및 이 장치의 리던던시 회로 및 방법 |
| JP2001338495A (ja) * | 2000-05-26 | 2001-12-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6373757B1 (en) | 2000-07-17 | 2002-04-16 | Integrated Device Technology, Inc. | Integrated circuit memory devices having control circuits therein that provide column redundancy capability |
| JP2002074981A (ja) * | 2000-09-05 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6288598B1 (en) * | 2000-11-02 | 2001-09-11 | Lsi Logic Corporation | Laser fuse circuit design |
| KR100725089B1 (ko) * | 2000-12-01 | 2007-06-04 | 삼성전자주식회사 | 리던던시 회로 |
| JP3954302B2 (ja) * | 2000-12-06 | 2007-08-08 | 株式会社東芝 | 半導体集積回路 |
| KR100379338B1 (ko) * | 2000-12-30 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 뱅크선택장치 |
| JP2002208294A (ja) * | 2001-01-12 | 2002-07-26 | Toshiba Corp | リダンダンシーシステムを有する半導体記憶装置 |
| TW594775B (en) * | 2001-06-04 | 2004-06-21 | Toshiba Corp | Semiconductor memory device |
| KR20030023763A (ko) * | 2001-06-21 | 2003-03-19 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 메모리 에러 복구 방법 및 회로 장치 |
| KR20030000766A (ko) * | 2001-06-27 | 2003-01-06 | 삼성전자 주식회사 | 반도체 메모리의 리던던시 회로 |
| JP3863410B2 (ja) * | 2001-11-12 | 2006-12-27 | 富士通株式会社 | 半導体メモリ |
| US6687170B2 (en) * | 2001-12-06 | 2004-02-03 | Infineon Technologies Richmond, Lp | System and method for storing parity information in fuses |
| US6781857B1 (en) | 2002-02-27 | 2004-08-24 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices that utilize multi-port CAM cells and control logic to support multiple overlapping search cycles that are asynchronously timed relative to each other |
| US6657878B2 (en) | 2002-02-27 | 2003-12-02 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having reliable column redundancy characteristics and methods of operating same |
| US7093156B1 (en) * | 2002-05-13 | 2006-08-15 | Virage Logic Corp. | Embedded test and repair scheme and interface for compiling a memory assembly with redundancy implementation |
| JP2004013930A (ja) * | 2002-06-03 | 2004-01-15 | Mitsubishi Electric Corp | 半導体装置 |
| US6674673B1 (en) * | 2002-08-26 | 2004-01-06 | International Business Machines Corporation | Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture |
| KR100464936B1 (ko) * | 2003-04-30 | 2005-01-06 | 주식회사 하이닉스반도체 | 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치 |
| KR100560764B1 (ko) * | 2003-08-07 | 2006-03-13 | 삼성전자주식회사 | 리던던시회로 |
| US6975238B2 (en) * | 2003-10-01 | 2005-12-13 | Infineon Technologies Ag | System and method for automatically-detecting soft errors in latches of an integrated circuit |
| KR101165027B1 (ko) * | 2004-06-30 | 2012-07-13 | 삼성전자주식회사 | 반도체 메모리 장치에서의 리던던시 프로그램 회로 |
| US7046560B2 (en) * | 2004-09-02 | 2006-05-16 | Micron Technology, Inc. | Reduction of fusible links and associated circuitry on memory dies |
| KR20060075310A (ko) * | 2004-12-28 | 2006-07-04 | 주식회사 하이닉스반도체 | 리페어 효율을 향상시킨 반도체 메모리 장치 |
| KR100739927B1 (ko) * | 2005-06-29 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리페어 입출력 퓨즈 회로 |
| KR20070038672A (ko) * | 2005-10-06 | 2007-04-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 칼럼 리페어 회로 |
| KR100827659B1 (ko) * | 2006-09-20 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US7864577B2 (en) * | 2007-03-16 | 2011-01-04 | Micron Technology, Inc. | Sharing physical memory locations in memory devices |
| KR100902122B1 (ko) * | 2007-04-17 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| JP2009099186A (ja) * | 2007-10-16 | 2009-05-07 | Panasonic Corp | 半導体装置 |
| TWI362665B (en) * | 2008-04-25 | 2012-04-21 | Etron Technology Inc | A trigger circuit for column redundant memory unit and column redundant memory unit device |
| KR101009337B1 (ko) * | 2008-12-30 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR101027346B1 (ko) * | 2009-03-25 | 2011-04-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US8775880B2 (en) * | 2009-06-11 | 2014-07-08 | STMicroelectronics Intenational N.V. | Shared fuse wrapper architecture for memory repair |
| KR101185549B1 (ko) * | 2009-12-29 | 2012-09-24 | 에스케이하이닉스 주식회사 | 결함 단위셀의 구제를 위한 리던던시 회로를 포함한 반도체 메모리 장치 |
| KR101124320B1 (ko) * | 2010-03-31 | 2012-03-27 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| JP2013016222A (ja) * | 2011-07-01 | 2013-01-24 | Elpida Memory Inc | 半導体装置 |
| TWI482165B (zh) | 2011-09-13 | 2015-04-21 | Ind Tech Res Inst | 在三維晶片堆疊後可修補記憶體的技術 |
| US8929165B2 (en) | 2011-12-21 | 2015-01-06 | Samsung Electronics Co., Ltd. | Memory device |
| US8976604B2 (en) | 2012-02-13 | 2015-03-10 | Macronix International Co., Lt. | Method and apparatus for copying data with a memory array having redundant memory |
| US8683276B2 (en) | 2012-02-15 | 2014-03-25 | Industrial Technology Research Institute | Apparatus and method for repairing an integrated circuit |
| US9165680B2 (en) | 2013-03-11 | 2015-10-20 | Macronix International Co., Ltd. | Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks |
| US9552244B2 (en) * | 2014-01-08 | 2017-01-24 | Qualcomm Incorporated | Real time correction of bit failure in resistive memory |
| TWI527392B (zh) | 2014-01-14 | 2016-03-21 | 財團法人工業技術研究院 | 建置電源網路之裝置與方法 |
| US9412473B2 (en) * | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
| US9773571B2 (en) | 2014-12-16 | 2017-09-26 | Macronix International Co., Ltd. | Memory repair redundancy with array cache redundancy |
| KR102227124B1 (ko) | 2014-12-26 | 2021-03-12 | 삼성전자주식회사 | 반도체 장치 |
| US20160218286A1 (en) | 2015-01-23 | 2016-07-28 | Macronix International Co., Ltd. | Capped contact structure with variable adhesion layer thickness |
| US9514815B1 (en) | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
| US9484114B1 (en) * | 2015-07-29 | 2016-11-01 | Sandisk Technologies Llc | Decoding data using bit line defect information |
| US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
| US10020067B2 (en) | 2016-08-31 | 2018-07-10 | Nxp Usa, Inc. | Integrated circuits and methods for dynamic allocation of one-time programmable memory |
| US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
| KR20190060527A (ko) | 2017-11-24 | 2019-06-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 동작 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4758993A (en) * | 1984-11-19 | 1988-07-19 | Fujitsu Limited | Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays |
| KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
| US4837747A (en) * | 1986-11-29 | 1989-06-06 | Mitsubishi Denki Kabushiki Kaisha | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| NL8900026A (nl) * | 1989-01-06 | 1990-08-01 | Philips Nv | Matrixgeheugen, bevattende standaardblokken, standaardsubblokken, een redundant blok, en redundante subblokken, alsmede geintegreerde schakeling bevattende meerdere van zulke matrixgeheugens. |
| US5210723A (en) * | 1990-10-31 | 1993-05-11 | International Business Machines Corporation | Memory with page mode |
| US5159572A (en) * | 1990-12-24 | 1992-10-27 | Motorola, Inc. | DRAM architecture having distributed address decoding and timing control |
| US5471426A (en) * | 1992-01-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Redundancy decoder |
| KR950000275B1 (ko) * | 1992-05-06 | 1995-01-12 | 삼성전자 주식회사 | 반도체 메모리 장치의 컬럼 리던던시 |
| KR950015041B1 (ko) * | 1992-11-23 | 1995-12-21 | 삼성전자주식회사 | 로우리던던시회로를 가지는 고집적 반도체 메모리 장치 |
| KR970011719B1 (ko) * | 1994-06-08 | 1997-07-14 | 삼성전자 주식회사 | 리던던시 기능을 가지는 반도체 메모리 장치 |
| KR0130030B1 (ko) * | 1994-08-25 | 1998-10-01 | 김광호 | 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법 |
| KR0140178B1 (ko) * | 1994-12-29 | 1998-07-15 | 김광호 | 반도체 메모리장치의 결함 셀 구제회로 및 방법 |
-
1998
- 1998-04-07 US US09/056,426 patent/US5999463A/en not_active Expired - Lifetime
- 1998-05-25 TW TW087108075A patent/TW399207B/zh not_active IP Right Cessation
- 1998-07-13 JP JP19760398A patent/JP3708714B2/ja not_active Expired - Lifetime
- 1998-07-21 KR KR1019980029292A patent/KR100295047B1/ko not_active IP Right Cessation
-
1999
- 1999-09-14 US US09/395,543 patent/US6118712A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000011680A (ja) * | 1998-04-23 | 2000-01-14 | Toshiba Corp | 半導体記憶装置 |
| JP4693197B2 (ja) * | 1998-04-23 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置 |
| JP2010080057A (ja) * | 1999-04-06 | 2010-04-08 | Thera Consultants Llc | 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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