JP3708714B2

JP3708714B2 - 冗長ヒューズボックス及び半導体装置

Info

Publication number: JP3708714B2
Application number: JP19760398A
Authority: JP
Inventors: 朴潤植; 金奎泓
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-07-21
Filing date: 1998-07-13
Publication date: 2005-10-19
Anticipated expiration: 2018-07-13
Also published as: KR100295047B1; TW399207B; KR19990014031A; US5999463A; JPH11102595A; US6118712A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、冗長ヒューズボックス及びこれを具備する半導体装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置及びメモリとロジックとが一つのチップに併合された半導体装置は、正常メモリセルに欠陥が発生した際、これを代替するために冗長回路を具備している。この冗長回路は、一般に冗長メモリセル及び冗長フューズボックスを含む。冗長メモリセルは、欠陥が発生したメモリセルを置き換えるために使用される。冗長ヒューズボックスは、欠陥が発生したメモリセルのアドレスが入力された場合にこれを認識して、冗長メモリセルを駆動するための冗長イネーブル信号を発生させるために使用される。
【０００３】
図1は、従来のカラム冗長方式の半導体装置におけるカラム冗長に関するブロックを示す図である。図1に示すように、従来のカラム冗長方式の半導体装置は、メモリセルを含む複数個のメモリブロック101及び103と、各メモリブロック101及び103のカラム選択ラインCSLn0及びCSLn1を各々駆動する複数個の正常カラム選択ラインドライバー109及び111と、各メモリブロック101及び103のカラム選択ラインRCSL0及びRCSL1を各々駆動する複数個のカラム選択ラインドライバー105及び107と、各冗長カラム選択ラインドライバー105及び107に各々連結された複数個のカラム冗長ヒューズボックス113及び115を具備する。
【０００４】
各カラム冗長ヒューズボックス113及び115に対応するメモリブロック101及び103に不良メモリセルがある場合に、該不良メモリセルに対するアドレスが予め保持される。これにより各カラム冗長ヒューズボックス113及び115は、入力されるカラムアドレス(CA)に応答して、対応する冗長カラム選択ラインドライバー105及び107を各々活性化させる。
【０００５】
図2は、図1に示す正常カラム選択ラインドライバーの回路図であって、図3は、図1に示す冗長カラム選択ラインドライバーの回路図である。図2及び図3に示すように、正常カラム選択ラインドライバーにのみヒューズF21が含まれている。
【０００６】
以上のような従来のカラム冗長方式の半導体メモリ装置では、１本の冗長カラム選択ラインに１つのカラム冗長ヒューズボックスが割当てられるので、冗長カラム選択ラインの個数だけカラム冗長ヒューズボックスが必要となる。ところが、カラム冗長ヒューズボックスは相当のレイアウト面積を占め、また、レーザー等で切断可能にするためにヒューズの部位をオープンしておくべきであるため、ヒューズボックスの個数の増加に伴って、チップ面積も増加するという短所がある。
【０００７】
【発明が解決しようとする課題】
本発明の１つの目的は、カラム冗長ヒューズボックスの個数を削減し、効率よくカラムを代替し得る半導体装置を提供することにある。
【０００８】
本発明の他の目的は、使用するヒューズの個数が少なく、電流の消耗が小さい冗長ヒューズボックスを提供することにある。
【０００９】
本発明のさらに他の目的は、前記冗長ヒューズボックスを具備し、冗長回路の動作時の電流の消耗が小さい半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体装置は、複数個のメモリブロックと、複数個の正常カラム選択ラインドライバーと、複数個の冗長カラム選択ラインドライバーと、前記冗長カラム選択ラインドライバーに連結されて共有されるカラム冗長ヒューズボックスとを具備することを特徴とする。
【００１１】
前記メモリブロックは、正常メモリセルと冗長メモリセルとを含む。前記正常カラム選択ラインドライバーは、前記メモリブロックのうち対応するメモリブロックに各々連結され、前記対応するメモリブロックのカラム選択ラインを各々駆動する。前記カラム選択ラインドライバーは、前記メモリブロックのうち対応するメモリブロックに各々連結され、前記対応するメモリブロックの冗長カラム選択ラインを各々駆動する。特に、前記カラム冗長ヒューズボックスは、前複数個の記冗長カラム選択ラインドライバーに連結されて共有され、リペアカラムアドレスが予め保持され、入力されるカラムアドレスに応答して前記冗長カラム選択ラインドライバーを活性化させる。
【００１２】
前記正常カラム選択ラインドライバー及び前記冗長カラム選択ラインドライバーは全てヒューズを含むか、または、前記正常カラム選択ラインドライバーのみがヒューズを含み、前記冗長カラム選択ラインドライバーはヒューズを含まない。前記リペアカラムアドレスは、前記正常メモリセルのうち欠陥のあるメモリセルに対応するカラムアドレスである。
【００１３】
前記他の目的を達成するための本発明による冗長ヒューズボックスは、リペアアドレス判断部と冗長イネーブル信号発生部とを具備することを特徴とする。
【００１４】
前記リペアアドレス判断部は、リペアアドレスを予めラッチし、入力アドレスと前記ラッチされたリペアアドレスとを比較して前記入力アドレスが前記リペアアドレスと同一か否かを判断する。前記冗長イネーブル信号発生部は、前記リペアアドレス判断部に連結され、前記リペアアドレス判断部の出力信号に応答して冗長イネーブル信号を発生する。前記リペアアドレスはメモリセルのうち欠陥のあるメモリセルに対するアドレスである。前記入力アドレスと前記リペアアドレスとが同一である場合に、前記冗長イネーブル信号が活性化される。
【００１５】
前記リペアアドレス判断部は、前記リペアアドレスをラッチさせるラッチ部と、前記ラッチ部の出力信号と前記入力アドレスとを比較して前記リペアアドレス判断部の出力信号を発生する比較部と、前記ラッチ部を制御する制御部とを具備する。前記冗長イネーブル信号発生部は、前記リペアアドレス判断部の出力信号及び制御信号に応答して出力ノードを放電させる放電部と、前記制御信号に応答して前記出力ノードをプリチャージするプリチャージ部と、カラムアドレスストローブ信号及びクロック信号を入力として前記制御信号を発生する制御部と、前記出力ノードから出力される信号をバッファリングして前記冗長イネーブル信号を発生するバッファ部とを具備する。
【００１６】
前記さらに他の目的を達成するための本発明による半導体装置は、冗長リペア構造を含む半導体装置において、リペアアドレス判断部と、冗長イネーブル信号発生部と、アドレス入力バッファと、アドレス遮断部とを具備することを特徴とする。
【００１７】
前記リペアアドレス判断部は、リペアアドレスを予めラッチし、入力アドレスと前記ラッチされたリペアアドレスとを比較して前記入力アドレスがリペアアドレスと同一であるか否かを判断する。前記冗長イネーブル信号発生部は、前記リペアアドレス判断部に連結され、前記リペアアドレス判断部の出力信号に応答して冗長イネーブル信号を発生する。前記アドレス入力バッファは、前記入力アドレスをバッファリングしてチップ内部に伝達する。前記アドレス遮断部は、前記冗長イネーブル信号発生部及び前記アドレス入力バッファの間に連結され、前記入力アドレスが前記リペアアドレスと同一な場合に前記入力アドレスがアドレス入力バッファに伝達されることを遮断する。
【００１８】
前記リペアアドレスは、メモリセルのうち欠陥のあるメモリセルに対応するアドレスである。前記入力アドレスと前記リペアアドレスとが同一である場合に、前記冗長イネーブル信号が活性化される。
【００１９】
前記リペアアドレス判断部は、前記リペアアドレスをラッチさせるラッチ部と、前記ラッチ部の出力信号と前記入力アドレスとを比較して前記リペアアドレス判断部の出力信号を発生する比較部と、前記ラッチ部を制御する制御部とを具備する。前記冗長イネーブル信号発生部は、前記リペアアドレス判断部の出力信号及び制御信号に応答して出力ノードを放電させる放電部と、前記制御信号に応答して前記出力ノードをプリチャージさせるプリチャージ部と、カラムアドレスストローブ信号及びクロック信号を入力として前記制御信号を発生する制御部と、前記出力ノードから出力される信号をバッファリングして前記冗長イネーブル信号を発生するバッファ部とを具備する。前記アドレス遮断部は、前記冗長イネーブル信号に応答して前記入力アドレスを前記アドレス入力バッファに伝達する伝送ゲートを具備する。前記アドレス遮断部は前記冗長イネーブル信号が活性化される際に、前記入力アドレスが前記アドレス入力バッファに伝達されることを遮断する。
【００２０】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を詳しく説明する。
【００２１】
図4に示すように、本発明の好適な実施の形態に係るカラム冗長方式の半導体装置は、複数個のメモリブロック401及び403と、複数個の正常カラム選択ラインドライバー409及び411と、複数個の冗長カラム選択ラインドライバー405及び407と、冗長カラム選択ラインドライバー405及び407に連結されて共有されるカラム冗長ヒューズボックス413を具備する。
【００２２】
メモリブロック401及び403は、正常メモリセル及び冗長メモリセルを含む。正常カラム選択ラインドライバー409、411は、アドレス情報信号、即ちデコードされたカラムアドレスパルスDCAに応答して各メモリブロック401、403のカラム選択ラインCSLn0、CSLn1を各々駆動する。
【００２３】
冗長カラム選択ラインドライバー405、407は、冗長イネーブル信号RENiに応答して各メモリブロックの冗長カラム選択ラインRCSL0、RCSL1を各々駆動する。特に、カラム冗長ヒューズボックス413は、複数個の冗長カラム選択ラインドライバー405、407に連結されて共有され、入力されるカラムアドレスCAに応答して出力信号のイネーブル信号RENiを活性化させる。即ち、冗長イネーブル信号RENiが活性化されると、冗長カラム選択ラインドライバー405、407が動作を開始する。
【００２４】
複数個のメモリブロック401及び403のうち少なくとも何れか一つに不良メモリセルがある場合に、共有された一つのカラム冗長ヒューズボックス413にリペアカラムアドレス(または欠陥カラムアドレス)が予め保持される。このリペアカラムアドレスは、正常メモリセルのうち欠陥のあるメモリセルに対するカラムアドレスである。
【００２５】
正常カラム選択ラインドライバー409及び411並びに冗長カラム選択ラインドライバー405及び407は、全てヒューズを含むように、または必要に応じて正常カラム選択ラインドライバー409及び411のみがヒューズを含むように構成される。詳細な動作説明は後述する。
【００２６】
図5は、図4に示す正常カラム選択ラインドライバー409(411）の一部の回路図である。各正常カラム選択ラインドライバー409(411)は、複数のドライバーで構成され、各ドライバーは、図5に示すように、ソースに電源供給電圧VDDが印加され、ゲートにデコードされたカラムアドレスパルスDCAが印加される第1PMOSトランジスタP51と、ソースに第1PMOSトランジスタP51のドレインが接続され、ゲートにカラム選択ラインディスエーブル信号CSLDISが印加される第2PMOSトランジスタP53と、ドレインに第2PMOSトランジスタP53のドレインが接続され、ゲートにデコードされたカラムアドレスパルスDCAが印加されるNMOSトランジスタN51と、一端がNMOSトランジスタN51のソースに接続され、他端が接地電圧VSSに接続されるヒューズF51と、第2PMOSトランジスタP53及びNMOSトランジスタN51のドレインから出力される信号をラッチしてカラム選択ラインCSLni（i=0,1,...）に伝達するラッチ501とを含んで構成される。
【００２７】
ラッチ501は、入力端が第2PMOSトランジスタP53及びNMOSトランジスタN51のドレインに共通に接続され、出力端がカラム選択ラインCSLni（i=0,1,...）に接続されるインバータI51と、入力端がインバータI51の出力端に接続され、出力端がインバータI51の入力端に接続されるインバータI53を含んで構成される。
【００２８】
図6は、図4に示す冗長カラム選択ラインドライバー405(409)の回路図である。各冗長カラム選択ラインドライバー405(407)は、複数個のドライバーで構成され、各ドライバーは、図6に示すように、ソースに電源供給電圧VDDが印加され、ゲートに冗長イネーブル信号RENiが印加される第1PMOSトランジスタP61と、ソースに第1PMOSトランジスタP61のドレインが接続され、ゲートにカラム選択ラインディスエーブル信号CSLDISが印加される第2PMOSトランジスタP63と、ドレインに第2PMOSトランジスタP63のドレインが接続され、ゲートに冗長イネーブル信号RENが印加されるNMOSトランジスタN61と、一端がNMOSトランジスタN61のソースに接続され、他端が接地電圧VSSに接続されるヒューズF61と、第2PMOSトランジスタP63及びNMOSトランジスタN61のドレインから出力される信号をラッチして冗長カラム選択ラインRCSLi（i=0,1,...）に伝達するラッチ601とを含んで構成される。
【００２９】
ラッチ601は、入力端が第2PMOSトランジスタP63及びNMOSトランジスタN61のドレインに共通に接続され、出力端が冗長カラム選択ラインRCSLi（i=0,1,...）に接続されるインバータI61と、入力端がインバータI61の出力端に接続され、出力端がインバータI61の入力端に接続されるインバータI63を含んで構成される。図6に示した冗長カラム選択ラインドライバーは、ヒューズF61を含んでいるが、必要に応じてヒューズを含まない構成とすることもできる。
【００３０】
図7は、図4に示すカラム冗長ヒューズボックス413の回路図である。なお、この構成は、ロー冗長ヒューズボックスとして採用することもできる。
【００３１】
カラム冗長ヒューズボックス413は、複数個のヒューズボックスで構成され、各ヒューズボックスは、図7に示すように、放電部701と、プリチャージ部703と、バッファ部705とを具備する。
【００３２】
放電部701は、入力アドレスA0、A0B、A1、A1B、...、Ai、AiBに応答して出力ノードND1を放電させる。入力アドレスA0、A0B、A1、A1B、...、Ai、AiBは、図4におけるカラムアドレスCAに相当する。放電部701は、リペアアドレス(または欠陥アドレス)を予め保持するアドレス保持ブロックであって、入力アドレスA0、A0B、A1、A1B、...、Ai、AiBを予め保持されたリペアアドレスと比較する。このリペアアドレスは、欠陥のあるメモリセルのアドレスを意味する。A0、...、Aiは、入力アドレスの各ビットを示し、A0B、...、AiBは、入力アドレスの各ビットを反転させた反転アドレスの各ビットを示す。
【００３３】
プリチャージ部703は、制御信号PCLKDに応答して出力ノードND1をプリチャージする。バッファ部705は、制御信号PCLKDが２つのインバータI73及びI75でバッファリングされた信号に応答して出力ノードND1から出力される信号を反転バッファリングして冗長イネーブル信号RENiを発生する。
【００３４】
放電部701は、それぞれの一端が出力ノードND1に接続される複数個のヒューズF0、F0B、...、Fi、FiBと、それぞれのドレインに該複数個のヒューズの該当するヒューズの他端が接続され、それぞれのゲートに前記入力アドレスの該当するビットA0、A0B、...、Ai、AiBが接続される複数個のNMOSトランジスタN0、N0B、...、Ni、NiBと、ドレインがNMOSトランジスタN0、N0B、...、Ni、NiBのソースに接続され、ゲートに制御信号PCLKDが印加され、ソースに接地電圧VSSが印加されるNMOSトランジスタN71を含んで構成される。
【００３５】
また、プリチャージ部703は、ソースに電源供給電圧VDDが印加され、ゲートに制御信号PCLKDが印加され、ドレインが出力ノードND1に接続されるPMOSトランジスタP71と、出力ノードND1の電圧を反転させるインバータI71と、ソースに電源供給電圧VDDが印加され、ゲートにインバータI71の出力信号が印加され、ドレインが出力ノードND1に接続されるPMOSトランジスタP73を含んで構成される。
【００３６】
バッファ部705は、出力ノードND1の出力信号とインバータI75の出力信号とを入力とするNANDゲートND71と、その出力信号を反転させるインバータI77と、該インバータI77の出力信号を反転させて冗長イネーブル信号RENiを発生するインバータI79とを含んで構成される。
【００３７】
以下、図4乃至図7を参照しながら本発明の好適な実施の形態に係るカラム冗長方式の半導体装置の動作を説明する。
【００３８】
メモリブロック401及び403のうち少なくとも何れか一つに不良メモリセルがある場合には、共有される１つのカラム冗長ヒューズボックス413、即ち図7に示されたカラム冗長ヒューズボックスにその不良メモリセルのカラムアドレス（即ち、リペアカラムアドレス）が予め保持される。これはカラム冗長ヒューズボックス内のヒューズF0、F0B、...、Fi、FiBのうち当該リペアアドレスに対応するヒューズを切断することにより行われる。
【００３９】
さらに詳しく説明すれば、第1の例として、メモリブロック401のカラムアドレスA0に不良メモリセルが存在し、メモリブロック403のA0には不良メモリセルが存在しない場合について説明する。この場合、A0、即ちリペアアドレスが共有される１つのカラム冗長ヒューズボックス413に予め保持される。また、メモリブロック401の前記不良メモリセル（カラムアドレスA0）に対応する正常カラム選択ラインドライバー409のヒューズが切断され、メモリブロック403のカラムアドレスA0に対応する冗長カラム選択ラインドライバー407のヒューズが切断される。
【００４０】
これにより正常カラム選択ラインドライバー409の出力の正常カラム選択ラインCSLn0と冗長カラム選択ラインドライバー407の出力の冗長カラム選択ラインRCSL1は不活性化される。従って、カラム冗長ヒューズボックス413に前記リペアアドレスと同じカラムアドレスCAが入力される時、カラム冗長ヒューズボックス413の出力の冗長イネーブル信号RENiが活性化され、これにより冗長カラム選択ラインドライバー405の出力の冗長カラム選択ラインRCSL0のみが活性化される。これにより前記不良メモリセルが冗長メモリセルによって代替される。
【００４１】
第2の例として、メモリブロック401のカラムアドレスA0に不良メモリセルが存在し、メモリブロック403のA0にも不良メモリセルが存在する場合について説明する。この場合、カラムアドレスA0が共有される１つのカラム冗長ヒューズボックス413に予め保持される。また、２つのメモリブロック401及び403の各不良メモリセルに対応する２つの正常カラム選択ラインドライバー409及び411のヒューズが共に切断され、２つの冗長カラム選択ラインドライバー405及び407のヒューズは切断されない。
【００４２】
これにより、２つの正常カラム選択ラインドライバー409及び411の出力である正常カラム選択ラインCSLn0及びCSLn1は共に不活性化される。従って、カラム冗長ヒューズボックス413に前記リペアアドレスと同じカラムアドレスCAが入力される時、カラム冗長ヒューズボックス413の出力である冗長イネーブル信号RENiが活性化され、これにより冗長カラム選択ラインドライバー405及び407の出力である冗長カラム選択ラインRCSL0及びRCSL1が共に活性化されることにより、２つのメモリブロック401及び403の各不良メモリセルが同時に各冗長メモリセルによって代替される。
【００４３】
第3の例として、メモリブロック401のカラムアドレスA0には不良メモリセルが存在せず、メモリブロック403のカラムアドレスA0には不良メモリセルが存在する場合を考えると、この場合、第1の例と逆の動作となる。
【００４４】
前述のように、正常カラム選択ラインドライバー409及び411は全てヒューズを含み、冗長カラム選択ラインドライバー405及び407は全てヒューズを含まないように構成することもできる。この場合、メモリブロック401及び403のうち何れか１つのメモリブロックに不良メモリセルが存在する場合、冗長カラム選択ラインドライバー405及び407が全て活性化される。即ち、２つの冗長カラム選択ラインドライバー405及び407が全てヒューズを含んでいないので、カラム冗長ヒューズボックス413にリペアアドレスと同一のカラムアドレスCAが入力される時、２つの冗長カラム選択ラインドライバー405及び407の出力の冗長カラム選択ラインRCSL0及びRCSL1が全て活性化される。これにより、２つのメモリブロック401及び403に共に不良メモリセルが存在する場合の他、２つのメモリブロックのうち何れか一つにのみ不良メモリセルが存在する場合にも、同時に各冗長メモリセルによって代替されることになる。
【００４５】
以上のように、本発明の好適な実施の形態に係るカラム冗長方式の半導体メモリ装置によれば、１つのカラム冗長ヒューズボックスが２つのメモリブロックでに共有されるので、カラム冗長ヒューズボックスの個数を従来の技術の半分に削減することができ、これによりチップの面積を小さくし、かつ効率よくカラムの代替を行うことができる。
【００４６】
図7に示す冗長ヒューズボックスは、半導体装置に通用されるものであって、入力アドレスの各ビット当り2本のヒューズを使用する。従って、入力アドレスのビット数が増加すると、全体のヒューズの個数が増加し、これによりチップの面積が大きくなる。また、この冗長ヒューズボックスは動作時にDC電流が消耗するため、チップ全体の動作電流を増加させる。
【００４７】
図8は、本発明の好適な実施の形態に係る冗長ヒューズボックスの回路図であって、この冗長ヒューズボックスは図4に示すカラム冗長ヒューズボックス413として好適である。
【００４８】
図8に示す冗長ヒューズボックスは、リペアアドレス判断部801と、冗長イネーブル信号発生部803とを具備する。
【００４９】
リペアアドレス判断部801は、リペアアドレスを予めラッチし、入力アドレスA0、A1、...、Aiと、そのラッチされたリペアアドレスとを比較して、入力アドレスA0、A1、...、Aiが該リペアアドレスと同一か否かを判断する。冗長イネーブル信号発生部803は、リペアアドレス判断部801の出力信号FREN0乃至FRENi、PMASTに応答して冗長イネーブル信号RENiを発生する。
【００５０】
リペアアドレス判断部801は、リペアアドレスを保持・ラッチするラッチ部801aと、ラッチ部801aの出力信号O0乃至Oiと入力アドレスA0、A1、...、Aiとを比較して各ビットの比較結果を示す出力信号FREN0乃至FRENiを発生する比較部801bと、カラムアドレスストローブ信号CASB、クロック信号CLK、制御信号PRを入力としてラッチ部801aを制御する制御部801cを具備する。
【００５１】
ラッチ部801aは、電源供給電圧VDDに一端が接続されるヒューズF01乃至Fi1及びFxと、ソースにヒューズF01乃至Fi1及びFxの他端が各々接続され、ゲートに制御部801cの出力信号が印加されるPMOSトランジスタP01乃至Pi1及びPxと、ドレインにPMOSトランジスタP01乃至Pi1及びPxのドレインが各々接続され、ゲートに制御部801cの出力信号が印加され、ソースに接地電圧VSSが印加されるNMOSトランジスタN01乃至Ni1及びNxと、PMOSトランジスタP01乃至Pi1及びPxとNMOSトランジスタN01乃至Ni1及びNxのドレインから各々出力される信号をラッチしてラッチ部の出力信号O0乃至Oi及びOxとして出力するラッチL0乃至Li及びLxを含んで構成される。
【００５２】
所定のアドレスに不良メモリセルが存在する場合は、ヒューズF01乃至Fi1のうち該当するヒューズを切断して該所定のアドレス、即ちリペアアドレスを保持する。また、マスタ信号PMASTと関連するヒューズFxは、不良メモリセルが存在する場合は切断され、不良メモリセルが存在しない場合は切断されない。
【００５３】
比較部801bは、クロック信号CLKに応答して入力アドレスA0、A1、...、Aiの各ビットを伝達する伝送ゲートT0乃至Tiと、伝送ゲートT0乃至Tiを介して伝達された入力アドレスA0、A1、...、Aiの各ビットとラッチ部801aの各出力信号O0乃至Oiとを比較して出力信号FREN0乃至FRENiを発生する排他的ORゲートXOR0乃至XORiと、ラッチ部801aの出力信号Oxを反転させてマスタ信号PMASTを発生するインバータIxとを含で構成される。
【００５４】
制御部801cは、カラムアドレスストローブ信号CASBを反転させるインバータI84と、ローアドレスストローブチェーンマスタ信号PRとインバータI84の出力信号との論理積を演算する、NANDゲートND1及びインバータ及びI85と、インバータI85の出力信号とクロック信号CLKとの論理積の反転を出力してラッチ部801aを制御するための制御信号を発生するNANDゲートND2とを含んで構成される。
【００５５】
また、冗長イネーブル信号発生部803は、リペアアドレス判断部801の出力信号FREN0乃至FRENi及びPMAST及び制御信号CTに応答して出力ノードND2を放電させる放電部803aと、制御信号CTに応答して出力ノードND2をプリチャージするプリチャージ部803bと、カラムアドレスストローブ信号CASB及びクロック信号CLKを入力として制御信号CTを発生する制御部803cと、出力ノードND2から出力される信号をバッファリングして冗長イネーブル信号RENiを発生するバッファ部803dとを具備する。
【００５６】
放電部803aは、それぞれのドレインに出力ノードND2が接続され、それぞれのゲートにリペアアドレス判断部801の出力信号FREN0乃至FRENi及びPMASTが各々印加されるNMOSトランジスタN02乃至Ni2及びNx2と、ドレインがNMOSトランジスタN02乃至Ni2及びNx2のソースに接続され、ゲートに制御信号CTが印加され、ソースに接地電圧VSSが印加されるNMOSトランジスタNaとを含んで構成される。
【００５７】
プリチャージ部803bは、ソースに電源供給電圧VDDが印加され、ゲートに制御信号CTが印加され、ドレインが出力ノードND2に接続されるPMOSトランジスタP3と、出力ノードND2の電圧を反転させるインバータI87と、ソースに電源供給電圧VDDが印加され、ゲートにインバータI87の出力信号が印加され、ドレインが出力ノードND2に接続されるPMOSトランジスタP4とを含んで構成される。
【００５８】
制御部803cは、クロック信号CLKを反転させるインバータI88と、インバータI88の出力信号及びカラムアドレスストローブ信号CASBとの論理和演算して制御信号CTを発生するNORゲートNR1とを含んで構成される。バッファ部803dは、直列に連結される偶数個のインバータI89及びI80を含んで構成される。
【００５９】
以下、図8に示す冗長ヒューズボックスの動作を説明する。
【００６０】
まず、ラッチ部801aのラッチL0乃至Li及びLxにリペアアドレスがラッチされように、リペアアドレスを構成する複数ビットのうち論理"ハイ"のビットに対応するヒューズのみを予め切断する。例えば、ヒューズF01が切断されていない場合、カラムアドレスストローブ信号CASBが論理"ロー"であり、クロック信号CLKが論理"ロー"から論理"ハイ"に遷移される時、PMOSトランジスタP01がターンオンされてラッチL0の出力信号O0は論理"ロー"となる。一方、ヒューズF01が切断されている場合、以前の状態、即ち論理"ロー"のクロック信号CLKによりNMOSトランジスタN01がターンオンされてラッチL0の出力信号O0は論理"ハイ"となる。
【００６１】
次いで、排他的ORゲートXOR0がラッチL0の出力信号O0と伝送ゲートT0を介して伝達された入力アドレスビットA0とを比較して出力信号FREN0を発生する。
【００６２】
同様にして、他のヒューズF11乃至Fi1及びFxが切断されているか否かに応じて、ラッチL1乃至Li及びLxの出力信号O1乃至Oi及びOxの値が決定され、排他的ORゲートXOR1乃至XORiが出力信号O1乃至Oiと入力アドレスビットA1乃至Aiとを各々比較して出力信号FREN1乃至FRENiを発生する。また、インバータIxが出力信号Oxを反転してマスタ信号の出力信号PMASTを発生する。
【００６３】
入力アドレスA0、A1、...、Aiがリペアアドレスと同一であれば、即ち入力アドレスA0、A1、...、AiがラッチL0乃至Liの出力信号O0乃至Oiと同一であれば、リペアアドレス判断部801の出力信号FREN0乃至FRENiは全て論理"ロー"となり、またマスタ信号PMASTも論理"ロー"となる。これにより、冗長イネーブル信号発生部803における放電部803aのNMOSトランジスタN02乃至Ni2及びNx2が全てターンオフされるので、出力ノードND2は放電されず、論理"ハイ"状態を保ち、冗長イネーブル信号RENiは論理"ハイ"となる。従って、冗長メモリセルがアクセスされ、不良メモリセルの代りに該冗長メモリセルが使用される。
【００６４】
一方、入力アドレスA0、A1、...、Aiがリペアアドレスと同一でない場合、即ち入力アドレスA0、A1、...、AiがラッチL0乃至Liの出力信号O0乃至Oiと同一でない場合は、リペアアドレス判断部801の出力信号FREN0乃至FRENiのうち少なくとも何れか一つが論理"ハイ"となる。これにより放電部803aのNMOSトランジスタN02乃至Ni2及びNx2のうち少なくとも何れか一つがターンオンされる。また、この際、NMOSトランジスタNaは制御信号CTによりターンオンされているので出力ノードND2が放電されて論理"ロー"となり、冗長イネーブル信号RENiは論理"ロー"となる。従って、冗長メモリセルはアクセスされない。
【００６５】
図9は、本発明の好適な実施の形態に係る半導体装置のアドレス遮断部及びアドレス入力バッファの図面である。図9に示すように、アドレス入力バッファ903の入力端にアドレス遮断部901が接続される。このアドレス遮断部901は、入力アドレスA0、A1、...、Aiがリペアアドレスと同じ場合に入力アドレスA0、A1、...、Aiがアドレス入力バッファ903に伝達されることを遮断する。
【００６６】
アドレス遮断部901は、冗長イネーブル信号REN0乃至RENiに応答して入力アドレスA0、A1、...、Aiの各ビットをアドレス入力バッファ903の各バッファB0乃至Biに伝達する伝送ゲートT09乃至Ti9を含む。従って、入力アドレスA0、A1、...、Aiがリペアアドレスと同一である場合、即ち冗長イネーブル信号REN0乃至RENiが論理"ハイ"に活性化される場合、入力アドレスA0、A1、...、Aiがアドレス入力バッファ903に伝達されることが遮断される。これにより、アドレス入力バッファの動作が一時中断されることにより半導体装置の電流の消耗が低減される。
【００６７】
本発明の好適な実施の形態に係るカラム冗長方式の半導体メモリ装置によれば、１つのカラム冗長ヒューズボックスが２つのメモリブロックで共有されるので、カラム冗長ヒューズボックスの個数が従来の技術に比べて半分に削減され、チップの面積が小さくなる。
【００６８】
また、本発明の好適な実施の形態に係る冗長ヒューズボックスによれば、使用されるヒューズの個数が従来の技術に比べて1/2に削減され、チップの面積が小さくなると共に電流の消耗が低減される。
【００６９】
また、本発明の好適な実施の形態に係るアドレス遮断部を含む半導体装置によれば、入力アドレスがリペアアドレスと同一の場合に、入力アドレスがアドレス入力バッファに伝達されることが遮断されるので、アドレス入力バッファの動作が一時的に中断されて電流の消耗が低減される。
【００７０】
以上、本発明を特定の実施の形態を挙げて説明したが、本発明はこれに限定されず、本発明の技術的思想の範囲内において様々な変形を成し得る。
【００７１】
【発明の効果】
本発明の１つの態様によれば、例えば、カラム冗長ヒューズボックスの個数を削減し、効率よくカラムを代替し得る。
【００７２】
本発明の他の態様によれば、例えば、使用するヒューズの個数を減らし、電流の消耗を低減することができる。
【００７３】
本発明のさらに他の態様によれば、冗長回路の動作時の半導体装置の電流の消耗を低減することができる。
【００７４】
【図面の簡単な説明】
【図１】従来のカラム冗長方式の半導体装置のブロック図である。
【図２】図1に示す正常カラム選択ラインドライバーの回路図である。
【図３】図1に示す冗長カラム選択ラインドライバーの回路図である。
【図４】本発明の好適な実施の形態に係るカラム冗長方式の半導体装置のブロック図である。
【図５】図4に示す正常カラム選択ラインドライバーの構成例を示す回路図である。
【図６】図4に示す冗長カラム選択ラインドライバーの構成例を示す回路図である。
【図７】図4に示すカラム冗長ヒューズボックスの構成例を示す回路図である。
【図８】本発明の好適な実施の形態に係る冗長ヒューズボックスの回路図である。
【図９】本発明の好適な実施の形態に係る半導体装置の一部の構成を示す図である。

Claims

正常メモリセルと冗長メモリセルを含む複数個のメモリブロックと、
前記メモリブロックのうち対応するメモリブロックに各々連結され、前記対応するメモリブロックのカラム選択ラインを各々駆動する複数個の正常カラム選択ラインドライバーと、
前記メモリブロックのうち対応するメモリブロックに各々連結され、前記対応するメモリブロックの冗長カラム選択ラインを各々駆動する複数個の冗長カラム選択ラインドライバーと、
前記複数個の冗長カラム選択ラインドライバーに連結されて共有され、リペアカラムアドレスが予め保持され、入力カラムアドレスに応答して前記冗長カラム選択ラインドライバーを活性化させるカラム冗長ヒューズボックスと、
前記入力カラムアドレスをバッファリングしてチップ内部に伝達するアドレス入力バッファと、
前記入力カラムアドレスが前記リペアカラムアドレスと同一である場合に前記入力カラムアドレスが前記アドレス入力バッファに伝達されることを遮断するアドレス遮断部と、
を具備することを特徴とする半導体装置。
前記正常カラム選択ラインドライバー及び前記冗長カラム選択ラインドライバーが全てヒューズを含むことを特徴とする請求項１に記載の半導体装置。
前記正常カラム選択ラインドライバーはヒューズを含み、前記冗長カラム選択ラインドライバーはヒューズを含まないことを特徴とする請求項１に記載の半導体装置。
前記リペアカラムアドレスは、前記正常メモリセルのうち欠陥のあるメモリセルに対応するカラムアドレスであることを特徴とする請求項１に記載の半導体装置。
前記正常カラム選択ラインドライバーは、
ソースに電源供給電圧が印加され、ゲートにデコードされたカラムアドレスパルスが印加される第1PMOSトランジスタと、
ソースに前記第1PMOSトランジスタのドレインが接続され、ゲートにカラム選択ラインディスエーブル信号が印加される第2PMOSトランジスタと、
ドレインに前記第2PMOSトランジスタのドレインが接続され、ゲートに前記デコードされたカラムアドレスパルスが印加されるNMOSトランジスタと、
一端が前記NMOSトランジスタのソースに接続され、他端が接地電圧に接続されるヒューズと、
前記第2PMOSトランジスタ及びNMOSトランジスタのドレインから出力される信号をラッチして前記カラム選択ラインに伝達するラッチと、
を具備することを特徴とする請求項２に記載の半導体装置。
前記冗長カラム選択ラインドライバーは、
ソースに電源供給電圧が印加され、ゲートに前記ヒューズボックスの出力の冗長イネーブル信号が印加される第1PMOSトランジスタと、
ソースに前記第1PMOSトランジスタのドレインが接続され、ゲートにカラム選択ラインディスエーブル信号が印加される第2PMOSトランジスタと、
ドレインに前記第2PMOSトランジスタのドレインが接続され、ゲートに前記冗長イネーブル信号が印加されるNMOSトランジスタと、
一端が前記NMOSトランジスタのソースに接続され、他端が接地電圧に接続されるヒューズと、
前記第2PMOSトランジスタ及びNMOSトランジスタのドレインから出力される信号をラッチして前記冗長カラム選択ラインに伝達するラッチと、
を具備することを特徴とする請求項２に記載の半導体装置。
前記正常カラム選択ラインドライバーは、
ソースに電源供給電圧が印加され、ゲートにデコードされたカラムアドレスパルスが印加される第1PMOSトランジスタと、
ソースに前記第1PMOSトランジスタのドレインが接続され、ゲートにカラム選択ラインディスエーブル信号が印加される第2PMOSトランジスタと、
ドレインに前記第2PMOSトランジスタのドレインが接続され、ゲートに前記デコードされたカラムアドレスパルスが印加されるNMOSトランジスタと、
一端が前記NMOSトランジスタのソースに接続され、他端が接地電圧に接続されるヒューズと、
前記第2PMOSトランジスタ及びNMOSトランジスタのドレインから出力される信号をラッチして前記カラム選択ラインに伝達するラッチと、
を具備することを特徴とする請求項３に記載の半導体装置。
前記冗長カラム選択ラインドライバーは、
ソースに電源供給電圧が印加され、ゲートに前記ヒューズボックスの出力の冗長イネーブル信号が印加される第1PMOSトランジスタと、
ソースに前記第1PMOSトランジスタのドレインが接続され、ゲートにカラム選択ラインディスエーブル信号が印加される第2PMOSトランジスタと、
ドレインに前記第2PMOSトランジスタのドレインが接続され、ゲートに前記冗長イネーブル信号が印加され、ソースに接地電圧が印加されるNMOSトランジスタと、
前記第2PMOSトランジスタ及びNMOSトランジスタのドレインから出力される信号をラッチして前記冗長カラム選択ラインに伝達するラッチと、
を具備することを特徴とする請求項３に記載の半導体装置。
リペアアドレスを予めラッチし、入力アドレスと前記ラッチされたリペアアドレスとを比較して前記入力アドレスが前記リペアアドレスと同一か否かを判断するリペアアドレス判断部と、
前記リペアアドレス判断部に連結され、前記リペアアドレス判断部の出力信号に応答して冗長イネーブル信号を発生する冗長イネーブル信号発生部と、を具備し、
前記冗長イネーブル信号発生部は、
前記リペアアドレス判断部の出力信号及び制御信号に応答して出力ノードを放電させる放電部と、
前記制御信号に応答して前記出力ノードをプリチャージするプリチャージ部と、
カラムアドレスストローブ信号及びクロック信号を入力として前記制御信号を発生する制御部と、
前記出力ノードから出力される信号をバッファリングして前記冗長イネーブル信号を発生するバッファ部と、を具備する、
ことを特徴とする半導体装置の冗長ヒューズボックス。
前記リペアアドレスは、メモリセルのうち欠陥のあるメモリセルに対するアドレスであることを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
前記入力アドレスと前記リペアアドレスとが同一である場合に、前記冗長イネーブル信号が活性化されることを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
前記リペアアドレス判断部は、
前記リペアアドレスをラッチさせるラッチ部と、
前記ラッチ部の出力信号と前記入力アドレスとを比較して前記リペアアドレス判断部の出力信号を発生する比較部と、
前記ラッチ部を制御する制御部と、
を具備することを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
前記ラッチ部は、
電源供給電圧に一端が接続されるヒューズと、
ソースに前記ヒューズの他端が接続され、ゲートに前記制御部の出力信号が印加されるPMOSトランジスタと、
ドレインに前記PMOSトランジスタのドレインが接続され、ゲートに前記制御部の出力信号が印加され、ソースに接地電圧が印加されるNMOSトランジスタと、
共通接続された前記PMOS及びNMOSトランジスタのドレインから出力される信号をラッチして前記ラッチ部の出力信号として出力するラッチと、
を具備することを特徴とする請求項１２に記載の半導体装置の冗長ヒューズボックス。
前記比較部は、
クロック信号に応答して前記入力アドレスを伝達する伝送ゲートと、
前記伝送ゲートを介して伝えられた前記入力アドレスと前記ラッチ部の出力信号とを比較して前記リペアアドレス判断部の出力信号を発生する排他的論理和ゲートと、
を具備することを特徴とする請求項１２に記載の半導体装置の冗長ヒューズボックス。
前記制御部は、
カラムアドレスストローブ信号を反転させるインバータと、
ローアドレスストローブチェーンマスタ信号と前記インバータの出力信号との論理積を演算するANDゲートと、
前記ANDゲートの出力信号とクロック信号との論理積の反転を演算して前記ラッチ部を制御するための制御信号を発生するNANDゲートと、
を具備することを特徴とする請求項１２に記載の半導体装置の冗長ヒューズボックス。
前記放電部は、
それぞれのドレインに前記出力ノードが接続され、それぞれのゲートに対応する前記リペアアドレス判断部の出力信号が印加される複数個のNMOSトランジスタと、
ドレインが前記NMOSトランジスタのソースに接続され、ゲートに前記制御信号が印加され、ソースに接地電圧が印加されるNMOSトランジスタと、
を具備することを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
前記プリチャージ部は、
ソースに電源供給電圧が印加され、ゲートに前記制御信号が印加され、ドレインが前記出力ノードに接続される第1PMOSトランジスタと、
前記出力ノードの電圧を反転させるインバータと、
ソースに電源供給電圧が印加され、ゲートに前記インバータの出力信号が印加され、ドレインが前記出力ノードに接続される第2PMOSトランジスタと、
を具備することを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
前記制御部は、
前記クロック信号を反転させるインバータと、
前記インバータの出力信号と前記カラムアドレスストローブ信号との論理和を演算して前記制御信号を発生するNORゲートと、
を具備することを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
前記バッファ部は、直列に連結される偶数個のインバータを具備することを特徴とする請求項９に記載の半導体装置の冗長ヒューズボックス。
冗長リペア構造を含む半導体装置において、
リペアアドレスを予めラッチし、入力アドレスと前記ラッチされたリペアアドレスとを比較して前記入力アドレスがリペアアドレスと同一か否かを判断するリペアアドレス判断部と、
前記リペアアドレス判断部に連結され、前記リペアアドレス判断部の出力信号に応答して冗長イネーブル信号を発生する冗長イネーブル信号発生部と、
前記入力アドレスをバッファリングしてチップ内部に伝達するアドレス入力バッファと、
前記入力アドレスが前記リペアアドレスと同一である場合に前記入力アドレスが前記アドレス入力バッファに伝達されることを遮断するアドレス遮断部と、
を具備することを特徴とする半導体装置。
前記リペアアドレスはメモリセルのうち欠陥のあるメモリセルに対応するアドレスであることを特徴とする請求項２０に記載の半導体装置。
前記入力アドレスと前記リペアアドレスとが同一である場合に、前記冗長イネーブル信号が活性化されることを特徴とする請求項２０に記載の半導体装置。
前記リペアアドレス判断部は、
前記リペアアドレスをラッチするラッチ部と、
前記ラッチ部の出力信号と前記入力アドレスとを比較して前記リペアアドレス判断部の出力信号を発生する比較部と、
前記ラッチ部を制御する制御部と、
を具備することを特徴とする請求項２０に記載の半導体装置。
前記ラッチ部は、
電源供給電圧に一端が接続されるヒューズと、
ソースに前記ヒューズの他端が接続され、ゲートに前記制御部の出力信号が印加されるPMOSトランジスタと、
ドレインに前記PMOSトランジスタのドレインが接続され、ゲートに前記制御部の出力信号が印加され、ソースに接地電圧が印加されるNMOSトランジスタと、
前記PMOS及びNMOSトランジスタのドレインから出力される信号をラッチして前記ラッチ部の出力信号として出力するラッチと、
を具備することを特徴とする請求項２３に記載の半導体装置。
前記比較部は、
クロック信号に応答して前記入力アドレスを伝達する伝送ゲートと、
前記伝送ゲートを介して伝達された前記入力アドレスと前記ラッチ部の出力信号とを比較して前記リペアアドレス判断部の出力信号を発生する排他的論理和ゲートと、
を具備することを特徴とする請求項２３に記載の半導体装置。
前記制御部は、
カラムアドレスストローブ信号を反転させるインバータと、
ローアドレスストローブチェーンマスタ信号と前記インバータの出力信号との論理積を演算するANDゲートと、
前記ANDゲートの出力信号とクロック信号との論理積の反転を演算して前記ラッチ部を制御するための制御信号を発生するNANDゲートと、
を具備することを特徴とする請求項２３に記載の半導体装置。
前記冗長イネーブル信号発生部は、
前記リペアアドレス判断部の出力信号及び制御信号に応答して出力ノードを放電させる放電部と、
前記制御信号に応答して前記出力ノードをプリチャージするプリチャージ部と、
カラムアドレスストローブ信号及びクロック信号を入力として前記制御信号を発生する制御部と、
前記出力ノードから出力される信号をバッファリングして前記冗長イネーブル信号を発生するバッファ部と、
を具備することを特徴とする請求項２０に記載の半導体装置。
前記放電部は、
それぞれのドレインに前記出力ノードが接続され、それぞれのゲートに対応する前記リペアアドレス判断部の出力信号が印加される複数個のNMOSトランジスタと、
ドレインが前記NMOSトランジスタのソースに接続され、ゲートに前記制御信号が印加され、ソースに接地電圧が印加されるNMOSトランジスタと、
を具備することを特徴とする請求項２７に記載の半導体装置。
前記プリチャージ部は、
ソースに電源供給電圧が印加され、ゲートに前記制御信号が印加され、ドレインが前記出力ノードに接続される第1PMOSトランジスタと、
前記出力ノードの電圧を反転させるインバータと、
ソースに電源供給電圧が印加され、ゲートに前記インバータの出力信号が印加され、ドレインが前記出力ノードに接続される第2PMOSトランジスタと、
を具備することを特徴とする請求項２７に記載の半導体装置。
前記制御部は、
前記クロック信号を反転させるインバータと、
前記インバータの出力信号と前記カラムアドレスストローブ信号との論理和を演算して前記制御信号を発生するNORゲートと、
を具備することを特徴とする請求項２７に記載の半導体装置。
前記バッファ部は、直列に連結される偶数個のインバータを具備することを特徴とする請求項２７に記載の半導体装置。
前記アドレス遮断部は、前記冗長イネーブル信号に応答して前記入力アドレスを前記アドレス入力バッファに伝達する伝送ゲートを具備することを特徴とする請求項２０に記載の半導体装置。
前記アドレス遮断部は、前記冗長イネーブル信号が活性化される際に、前記入力アドレスが前記アドレス入力バッファに伝達されることを遮断することを特徴とする請求項３２に記載の半導体装置。