KR19980055765A - 플래쉬 메모리 장치 - Google Patents

플래쉬 메모리 장치 Download PDF

Info

Publication number
KR19980055765A
KR19980055765A KR1019960075001A KR19960075001A KR19980055765A KR 19980055765 A KR19980055765 A KR 19980055765A KR 1019960075001 A KR1019960075001 A KR 1019960075001A KR 19960075001 A KR19960075001 A KR 19960075001A KR 19980055765 A KR19980055765 A KR 19980055765A
Authority
KR
South Korea
Prior art keywords
repair
cell array
address
block
blocks
Prior art date
Application number
KR1019960075001A
Other languages
English (en)
Other versions
KR100231723B1 (ko
Inventor
이풍엽
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019960075001A priority Critical patent/KR100231723B1/ko
Priority to US08/998,968 priority patent/US5835407A/en
Publication of KR19980055765A publication Critical patent/KR19980055765A/ko
Application granted granted Critical
Publication of KR100231723B1 publication Critical patent/KR100231723B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 읽기 동작을 위한 어드레스 입력 후, 메인 셀을 엑세스 하기 위한 어드레스로 메인 셀의 Y-디코더를 동작 시키는 동시에 리페어 셀을 엑세스 하기 위한 리페어 셀 Y-디코더를 구동시키고, 리던던시 퓨즈 블럭을 통해 입력되는 어드레스 및 리페어 어드레스를 비교하여 리페어 여부를 판단함으로써, 리페어 셀의 엑세스 시간을 단축 시킬 수 있는 플래쉬 메모리 장치에 관한 것이다.

Description

플래쉬 메모리 장치
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리 셀에서 발생되는 불량(fail) 셀을 컬럼(colum) 방향으로 리페어 셀(repair cell) 및 퓨즈 블럭(fuse block)을 이용하여 리페어 시킬 수 있도록 한 플래쉬 메모리 장치에 관한 것이다.
일반적으로 컬럼 리페어시 리페어 셀을 위한 Y-디코딩과 Z-디코딩을 위해 특정 어드레스로 변환 시킨 후 변환 된 어드레스를 Y-디코더 및 Z-디코더로 입력 시키므로써, 리페어 셀이 입력 된다. 이때, 어드레스 입력 후 이를 퓨즈 블럭에 저장된 리페어 어드레스와 비교환 후 두 어드레스가 매칭되면 리페어 셀을 엑세스(Access) 하기 위한 새로운 특정 어드레스를 만들어 준다. 상기 특덩 어드레스가 다시 Y-디코더와 Z-디코더로 입력되어 디코딩 된 후 Y-멀티플렉스(Y-MUX) 회로를 구동하게 됨으로써, 리페어 셀의 엑세스 시간이 오래 걸리게 되는 단점이 있다.
따라서, 본 발명은 읽기 동작을 위한 어드레스 입력 후, 메인 셀을 엑세스 하기 위한 어드레스로 메인 셀의 Y-디코더를 동작 시키는 동시에 리페어 셀을 엑세스 하기 위한 리페어 셀 Y-디코더를 구동시키고, 리던던시 퓨즈 블럭을 통해 입력되는 어드레스 및 리페어 어드레스를 비교하여 리페어 여부를 판단함으로써, 리페어 셀의 엑세스 시간을 단축 시킬 수 있는 플래쉬 메모리 장치를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 메인 셀 어레이 및 더미 셀 어레이로 구성된 셀 어레이 블럭과, 상기 셀 에레이 블럭의 데이터를 각각 입력으로 하는 제 1 및 제 2 멀티플렉스 블럭과, 상기 셀 에레이 블럭의 데이터를 각각 입력으로 하는 제 1 및 제 2 컬럼-멀티플렉스 블럭과, 상기 제 1 및 제 2 멀티플렉스 블럭을 제어하기 위한 제 1 및 제 2 리페어 멀티플레스 블럭과, 상기 제 1 및 제 2 컬럼-멀티플렉스 블럭을 제어하기 위한 제 3 내지 제 5 리페어 멀티플렉스 블럭과, 어드레스 입력에 따라 상기 셀 어레이 블럭 내의 메인 셀 어레이를 엑세스 하기 위한 제 1 내지 제 5 디코더 블럭과, 상기 어드레스 입력에 따라 상기 셀 어레이 블럭 내의 리페어 셀 어레이를 엑세스 하기 위한 제 6 및 제 7 디코더 블럭과, 상기 입력되는 어드레스 및 리페어 하기 위한 어드레스를 비교하여 리페어 여부를 판단하는 리던던시 퓨즈 블럭으로 구성된 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 블럭도
도 2는 도 1의 리던던시 퓨즈 블럭의 상세한 회로도.
도 3(a) 내지 3(c)는 도 1의 제 1 내지 제 5 리페어 멜티플렉스 블럭에 각기 적용되는 멀티플렉스 회로의 상세한 회로도.
*도면의 주요부분에 대한 부호의 설명*
1:셀 어레이 블럭
2 및 3:제 1 및 제 2 멀티플렉스 블럭
4 및 5:제 1 및 제 2 컬럼-멀티플렉스 블럭
6 및 7:제 1 및 제 2 리페어 멀티플렉스 블럭
8 및 10:제 3 내지 제 5 리페어 멀티플렉스 블럭
11 내지 15:제 1 내지 제 5 디코더
16 및 17:제 6 및 제 7 디코더 블럭
18:리던던시 퓨즈 블럭
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 블럭도이다. 메인 셀 어레이(Main cell array) 및 더미 셀 어레이(Dummy cell array)로 구성된 셀 어레이 블럭(1)과, 상기 셀 에레이 블럭(1)의 데이터를 각각 입력으로 하는 제 1 및 제 2 멀티플렉스 블럭(2 및 3)과, 상기 셀 에레이 블럭(1)의 데이터를 각각 입력으로 하는 제 1 및 제 2 컬럼-멀티플렉스 블럭(4 및 5)과, 상기 제 1 및 제 2 멀티플렉스 블럭(2 및 3)을 제어하기 위한 제 1 및 제 2 리페어 멀티플렉스 블럭(6 및 7)과, 상기 제 1 및 제 2 컬럼-멀티플렉스 블럭(4 및 5)을 제어하기 위한 제 3 내지 제 5 리페어 멀티플렉스 블럭(8 내지 10)과, 어드레스 입력에 따라 상기 셀 어레이 블럭(1) 내의 메인 셀 어레이를 엑세스 하기 위한 제 1 내지 제 5 디코더 블럭(11 내지 15)와, 어드레스 입력에 따라 상기 셀 어레이 블럭(1) 내의 리페어 셀 어레이를 엑세스 하기 위한 제 6 및 제 7 디코더 블럭(16 및 17)과, 입력되는 어드레스 및 리페어 하기 위한 어드레스를 비교하여 리페어 여부를 판단하는 리던던시 퓨즈 블럭(18)으로 구성된다.
제 1 디코더(11)는 제 1 멀티플렉스 블럭(2)의 8개의 멀티플렉스 블럭 중 어느 한 멀티플렉스 블럭을 선택하게 된다. 제 2 디코더(12)는 선택 된 1개의 멀티플렉스 블럭에서 8개의 콘트롤 게이트 중 어느 하나만을 선택하게 된다. 상기 제 1 및 제 2 디코더(11 및 12)의 출력은 리페어 신호의 입력 여부에 따라 제 1 및 제 2 리페어 멀티플렉스 블럭(6 및 7)을 통해 셀 어레이 블럭(1) 내의 메인 셀 어레이와 더미 셀 어레이를 엑세스하게 된다.
리던던시 퓨즈 블럭(18)은 리페어 가능한 어드레스를 미리 저장해 두는 단위 기억체로서, 기억되어 있는 리페어 어드레스와 입력되는 어드레스를 비교하여 리페어 여부를 판단해 주는 비교 블럭이다.
제 4 디코더 블럭(14)은 제 4 리페어 멀티플렉스 블럭(9)을 통해 셀 어레이 블럭(1) 내의 메인 셀 에레이 데이터를 입출력으로 하는 제 1 컬럼-멀티플렉스 블럭(4) 중 어느 한 블럭을 선택하기 위한 디코더이다. 제 3 및 제 5 디코더 블럭(13 및 15)은 제 3 및 제 5 리페어 멀티플렉스 블럭(8 및 10)을 통해 상기 제 4 디코더 블럭(14)에 의해 선택된 제 1 컬럼-멀티플렉스 블럭(4) 중 어느 한 블럭 내의 다수의 비트 라인 중 선택하고자 하는 비트 라인을 선택하기 위한 제어신호를 출력하도록 하는 디코더이다.
제 6 및 제 7 디코더 블럭(16 및 17)은 제 3 및 제 5 리페어 멀티플렉스 블럭(8 및 10)을 통해 셀 어레이 블럭(1)내의 리페어 셀 에레이를 엑세스 하고자 할 때, 요구되는 제어신호를 출력하기 위한 디코더이다.
상술한 바와 같은 플래쉬 메모리 장치는 어드레스 입력 후 메인 셀 어레이를 엑세스 하기 위해 발생되는 신호(ZB7:0, ZA7:0, YA15:1:2, YG14:0:2, YB7:0, YAEVEN, YAODD, YGEVEN, YGODD)와, 리페어 셀 어레이를 엑세스 하기 위해 발생되는 신호(YA_REP15:3:1:2, YG_REP14:0:2, YAEVEN_REP, YAODDREP, YGEVEN_REP, YGODD_REP)가 동시에 발생되어 디코딩 동작을 수행하게 된다. 또한, 동시에 리던던시 퓨즈 블럭(18)에서 리페어 여부를 비교 판단하여 리페어 신호를 발생하게 된다.
상기 발생되는 리페어 신호에 따라 제 1 내지 제 5 리페어 멀티플렉스 블럭(6 내지 10)이 셀 어레이 블럭(1) 내의 메인 셀 어레이와 더미 셀 어레이를 엑세스 하기 위해 제 1 멀티플렉스 블럭(2) 및 제 1 컬럼-멀티플렉스 블럭(4)에 요구되는 신호 (ZB'7:0, ZB_REP', ZA'7:0, ZA_REP', YA'15:1:2, YG'14:0:2, YB'7:0, YB_REP', YAEVEN', YAODD', YGEVEN', YGODD')들로 전단의 신호들을 여과하게 된다.
도 2는 도 1의 리던던시 퓨즈 블럭의 상세한 회로도이다.
입력되는 어드레스를 리페어 할 것인지를 판단하는 비교 블럭으로서, 어드레스 입력 후, 퓨즈 블럭(21)의 데이터를 리던던시 디코더 블럭(22)및 오알 게이트(23)를 통해 모든 어드레스가 매칭되는지를 판단하여 리페어 신호를 출력 시키게 된다.
도 3(a) 내지 3(c)는 도 1의 제 1 내지 제 5 리페어 멜티플렉스 블럭에 각기 적용되는 멀티플렉스 회로의 상세한 회로도이다. 셀 에레이 블럭(1) 내의 메인 셀 어레이 및 리페어 셀 어레이를 엑세스 하기 위해 디코딩 되어진 코딩(coding)신호를 리페어 여부에 따라 여과시켜 출력 하도록 하는 멀티플렉스 회로들을 나타 내었다.
상술한 바와 같이 본 발명에 의하면 읽기 동작을 위한 어드레스 입력 후, 메인 셀을 엑세스 하기 위한 어드레스로 메인 셀의 Y-디코더를 동작 시키는 동시에 리페어 셀을 엑세스 하기 위한 리페어 셀 Y-디코더를 구동시키고, 리던던시 퓨즈 블럭을 통해 입력되는 어드레스 및 리페어 어드레스를 비교하여 리페어 여부를 판단함으로써, 소자의 생산성 및 신뢰성 향상에 탁월한 효과가 있다.

Claims (2)

  1. 메인 셀 어레이 및 더미 셀 어레이로 구성된 셀 어레이 블럭과,
    상기 셀 에레이 블럭의 데이터를 각각 입력으로 하는 제 1 및 제 2 멀티플렉스 블럭과,
    상기 셀 에레이 블럭의 데이터를 각각 입력으로 하는 제 1 및 제 2 컬럼-멀티플렉스 블럭과,
    상기 제 1 및 제 2 멀티플렉스 블럭을 제어하기 위한 제 1 및 제 2 리페어 멀티플레스 블럭과,
    상기 제 1 및 제 2 컬럼-멀티플렉스 블럭을 제어하기 위한 제 3 내지 제 5 리페어 멀티플렉스 블럭과,
    어드레스 입력에 따라 상기 셀 어레이 블럭 내의 메인 셀 어레이를 엑세스 하기 위한 제 1 내지 제 5 디코더 블럭과,
    상기 어드레스 입력에 따라 상기 셀 어레이 블럭 내의 리페어 셀 어레이를 엑세스 하기 위한 제 6 및 제 7 디코더 블럭과,
    상기 입력되는 어드레스 및 리페어 하기 위한 어드레스를 비교하여 리페어 여부를 판단하는 리던던시 퓨즈 블럭으로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리던던시 퓨즈 블럭은 입력되는 어드레스 및 퓨즈 블럭 내의 리페어 어드레드스를 각각 입력으로하는 리던던시 디코더와,
    상기 리던던시 디코더를 통해 출력되는 두 어드레스를 비교하여 매칭 여부를 판단하여 리페어 신호를 출력 시키는 오알 게이트 회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
KR1019960075001A 1996-12-28 1996-12-28 플래쉬 메모리 장치 KR100231723B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019960075001A KR100231723B1 (ko) 1996-12-28 1996-12-28 플래쉬 메모리 장치
US08/998,968 US5835407A (en) 1996-12-28 1997-12-29 Flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960075001A KR100231723B1 (ko) 1996-12-28 1996-12-28 플래쉬 메모리 장치

Publications (2)

Publication Number Publication Date
KR19980055765A true KR19980055765A (ko) 1998-09-25
KR100231723B1 KR100231723B1 (ko) 1999-11-15

Family

ID=19491736

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960075001A KR100231723B1 (ko) 1996-12-28 1996-12-28 플래쉬 메모리 장치

Country Status (2)

Country Link
US (1) US5835407A (ko)
KR (1) KR100231723B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060075310A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 리페어 효율을 향상시킨 반도체 메모리 장치
US7227782B2 (en) 2004-11-22 2007-06-05 Samsung Electronics Co., Ltd. NAND flash memory device capable of improving read speed

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809325B1 (ko) 2006-03-15 2008-03-06 삼성전자주식회사 상변화 메모리 장치
CA3121746A1 (en) 2017-01-04 2018-07-12 Herriot TABUTEAU Pharmaceutical compositions comprising meloxicam

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471426A (en) * 1992-01-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Redundancy decoder
JPH0620494A (ja) * 1992-06-30 1994-01-28 Hitachi Ltd 半導体記憶装置
JP3425811B2 (ja) * 1994-09-28 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体メモリ
JP2710235B2 (ja) * 1995-08-30 1998-02-10 日本電気株式会社 欠陥救済判定回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227782B2 (en) 2004-11-22 2007-06-05 Samsung Electronics Co., Ltd. NAND flash memory device capable of improving read speed
KR20060075310A (ko) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 리페어 효율을 향상시킨 반도체 메모리 장치

Also Published As

Publication number Publication date
US5835407A (en) 1998-11-10
KR100231723B1 (ko) 1999-11-15

Similar Documents

Publication Publication Date Title
KR950024220A (ko) 용장 회로 장치
JPH0670880B2 (ja) 半導体記憶装置
US7317645B2 (en) Redundancy repair circuit and a redundancy repair method therefor
KR970012781A (ko) 컬럼 리던던시 회로를 가지는 반도체 메모리 장치
KR100268322B1 (ko) 반도체 기억 장치
US8339880B2 (en) Circuit for controlling redundancy in semiconductor memory apparatus
US6094381A (en) Semiconductor memory device with redundancy circuit
CN105590655B (zh) 修复电路、半导体存储器件及其操作方法
KR100231723B1 (ko) 플래쉬 메모리 장치
JP2755926B2 (ja) 冗長性実施回路
US5757716A (en) Integrated circuit memory devices and methods including programmable block disabling and programmable block selection
KR20020011848A (ko) 반도체 기억 장치
US6288964B1 (en) Method to electrically program antifuses
KR100504114B1 (ko) 불량 셀 구제 기능을 갖는 롬 메모리 장치 및 불량 셀구제 방법
KR0172748B1 (ko) 플래쉬 메모리 장치
KR0172527B1 (ko) 플래쉬 메모리 장치
KR0172349B1 (ko) 로우 리던던시 회로를 가지는 반도체 메모리 장치
TW377441B (en) Semiconductor memory device having improved row redundancy scheme and method for curing defective cell
KR100359778B1 (ko) 반도체 메모리 소자의 어드레스 발생 회로
KR100197997B1 (ko) 반도체 메모리 소자의 로우컬 리페어 컬럼라인 선택장치
KR950020754A (ko) 컬럼 리던던시 회로
KR100280478B1 (ko) 반도체메모리의 결함구제 회로
KR100725089B1 (ko) 리던던시 회로
KR19990013743A (ko) 반도체 메모리용 용장 회로
KR100943138B1 (ko) 불휘발성 메모리 소자의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee