KR20160013624A - 리프레쉬 회로 - Google Patents

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KR20160013624A
KR20160013624A KR1020140095632A KR20140095632A KR20160013624A KR 20160013624 A KR20160013624 A KR 20160013624A KR 1020140095632 A KR1020140095632 A KR 1020140095632A KR 20140095632 A KR20140095632 A KR 20140095632A KR 20160013624 A KR20160013624 A KR 20160013624A
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김홍중
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에스케이하이닉스 주식회사
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Abstract

본 기술은 리프레쉬 명령에 응답하여 제 1 파라미터(Parameter)에 따라 정해진 제 1 시간 내에서 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작을 수행하며, 상기 제 1 시간 내에 상기 복수의 메모리 뱅크 중에서 상기 제 1 리프레쉬 동작이 완료된 일부 메모리 뱅크들에 대한 제 2 리프레쉬 동작을 수행하도록 구성될 수 있다.

Description

리프레쉬 회로{REFRESH CIRCUIT}
본 발명은 반도체 장치에 관한 것으로서, 특히 리프레쉬 회로에 관한 것이다.
반도체 장치 특히, 휘발성 반도체 장치는 그 특성 상 메모리 셀에 기록된 데이터 값을 유지하기 위한 리프레쉬 동작이 필수적이다.
반도체 장치는 복수의 메모리 블록 예를 들어, 복수의 메모리 뱅크를 포함할 수 있다.
따라서 반도체 장치의 성능을 향상시키기 위해서는 복수의 메모리 뱅크를 효율적으로 리프레쉬 시키는 것이 중요하다.
본 발명의 실시예는 효율적인 리프레쉬를 수행할 수 있도록 한 리프레쉬 회로를 제공한다.
본 발명의 실시예는 리프레쉬 명령에 응답하여 제 1 파라미터(Parameter)에 따라 정해진 제 1 시간 내에서 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작을 수행하며, 상기 제 1 시간 내에 상기 복수의 메모리 뱅크 중에서 상기 제 1 리프레쉬 동작이 완료된 일부 메모리 뱅크들에 대한 제 2 리프레쉬 동작을 수행하도록 구성될 수 있다.
본 발명의 실시예는 초기 리프레쉬 명령에 따라 제 1 파라미터에 따라 정해진 제 1 시간 내에서 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작을 수행하는 동안 상기 제 1 시간 내에서 상기 제 1 리프레쉬 동작이 완료된 제 1 메모리 뱅크 그룹에 대한 제 2 리프레쉬 동작을 수행하며, 상기 초기 리프레쉬 명령 이후의 리프레쉬 명령에 응답하여 상기 제 1 시간 내에서 상기 제 1 메모리 뱅크 그룹 다음 순번의 메모리 뱅크를 시작으로 상기 복수의 메모리 뱅크에 대한 상기 제 1 리프레쉬 동작을 수행하는 동안 상기 제 1 시간 내에서 상기 제 1 리프레쉬 동작이 완료된 제 2 메모리 뱅크 그룹에 대한 제 2 리프레쉬 동작을 수행하도록 구성될 수 있다.
본 발명의 실시예는 로우 액티브 신호들 및 추가 리프레쉬 플래그들에 응답하여 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작 및 상기 복수의 메모리 뱅크 중에서 일부 메모리 뱅크들에 대한 제 2 리프레쉬 동작을 수행하도록 구성된 메모리 영역; 리프레쉬 명령에 응답하여 상기 제 1 리프레쉬 동작 및 상기 제 2 리프레쉬 동작 제어를 위한 예비 제어 신호들 및 상기 추가 리프레쉬 플래그들을 생성하도록 구성된 제어부; 상기 리프레쉬 명령에 응답하여 뱅크 카운트 신호를 생성하도록 구성된 카운팅부; 상기 뱅크 카운트 신호에 응답하여 상기 복수의 메모리 뱅크 중에서 상기 예비 제어 신호들에 의해 지정된 메모리 뱅크들의 순번을 변경하기 위한 제어 신호들을 생성하도록 구성된 스위칭부; 및 상기 복수의 메모리 뱅크 중에서 상기 제어 신호들에 대응되는 메모리 뱅크의 액티브 구간을 정의하는 상기 로우 액티브 신호들을 생성하도록 구성된 액티브 신호 생성부를 포함할 수 있다.
본 기술은 효율적인 리프레쉬 동작을 통해 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 리프레쉬 회로(100)의 블록도,
도 2A 및 도 2B는 도 1의 스위칭부(400)의 회로도이고,
도 3A 내지 도 4B는 도 1에 따른 리프레쉬 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 반도체 장치는 복수의 메모리 뱅크를 포함할 수 있다.
복수의 메모리 뱅크에 대한 리프레쉬를 수행함에 있어, 피크 전류(Peak Current) 증가를 방지하기 위하여 복수의 메모리 뱅크를 시차를 두고 리프레쉬하는 파일드(Piled) 리프레쉬 방식이 사용될 수 있다.
반도체 동작 특히, 리프레쉬 동작과 관련된 제 1 내지 제 4 파라미터들로서 tRFC, tRC, tRAS 및 tRP가 있다.
tRFC는 복수의 메모리 뱅크 모두에 대한 리프레쉬 동작이 이루어져야 하는 시간을 정의하는 파라미터이다.
tRC = tRAS + tRP이다.
tRAS는 액티브 명령 즉, 제 1 제어 신호들(FACTI<0:15>)의 인가 시점부터 프리차지 시작 시점까지의 시간을 나타내는 파라미터이다.
tRP는 프리차지 동작 시점부터 다음 액티브 명령이 인가되는 시점까지의 시간을 나타내는 파라미터이다.
기본적으로 한번의 리프레쉬 명령에 따른 복수의 메모리 뱅크에 대한 리프레쉬 동작은 tRFC 이내에 이루어져야 한다.
본 발명의 실시예는 리프레쉬 명령에 따라 tRFC 내에서 제 1 리프레쉬 동작 즉, 노멀(Normal) 리프레쉬를 수행하면서 여유 시간을 활용하여 일부 메모리 뱅크들에 대한 제 2 리프레쉬 동작 즉, 추가 리프레쉬 동작을 수행하도록 한 것이다.
본 발명의 실시예는 초기 리프레쉬 명령에 따라 tRFC 내에서 복수의 메모리 뱅크에 대한 노멀 리프레쉬를 수행하는 동안 제 1 메모리 뱅크 그룹 즉, 일부 앞선 순번의 메모리 뱅크들의 리프레쉬 동작이 완료된 이후의 여유 시간이 tRC 이상인 경우 제 1 메모리 뱅크 그룹에 대한 추가 리프레쉬 동작을 수행하도록 한 것이다.
즉, 여유 시간 내에 복수의 tRC가 포함되는 경우, 일부 메모리 뱅크들에 대한 복수 회의 리프레쉬 동작을 수행하도록 한 것이다.
이때 추가 리프레쉬 가능 메모리 뱅크들의 수는 tRFC, 파일드 딜레이, 전체 메모리 뱅크의 수 및 tRC에 따라 가변될 수 있다.
노멀 리프레쉬 동작 및 추가 리프레쉬 동작은 파일드 리프레쉬(Piled Refresh) 방식으로 이루어질 수 있다.
본 발명의 실시예는 초기 리프레쉬 명령 이후의 리프레쉬 명령에 응답하여 tRFC 내에서 제 1 메모리 뱅크 그룹 다음 순번의 메모리 뱅크를 시작으로 복수의 메모리 뱅크에 대한 노멀 리프레쉬를 수행하는 동안 제 2 메모리 뱅크 그룹 즉, 일부 앞선 순번의 메모리 뱅크들의 리프레쉬 동작이 완료된 이후의 여유 시간이 tRC 이상인 경우 제 2 메모리 뱅크 그룹에 대한 추가 리프레쉬 동작을 수행하도록 한 것이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 리프레쉬 회로(100)는 제어부(200), 카운팅부(300), 스위칭부(400), 액티브 신호 생성부(500) 및 메모리 영역(600)을 포함할 수 있다.
메모리 영역(600)은 복수의 단위 메모리 블록 즉, 복수의 메모리 뱅크(Memory Bank)(BK0 - BK15) 및 데이터 처리 회로(미 도시)를 포함할 수 있다.
이때 복수의 메모리 뱅크(BK0 - BK15)는 메모리 뱅크가 16개인 경우의 예를 든 것이다.
메모리 영역(600)은 로우 액티브 신호들(RACT<0:15>), 로우 어드레스 신호들(RA<0:12>) 및 추가 리프레쉬 플래그들(XRED_BG<0:3>)에 응답하여 복수의 메모리 뱅크(BK0 - BK15)에 대한 리프레쉬 동작을 수행하도록 구성될 수 있다.
로우 액티브 신호들(RACT<0:15>)은 복수의 메모리 뱅크(BK0 - BK15)의 액티브 동작을 선택적으로 지정할 수 있다.
로우 어드레스 신호들(RA<0:12>)은 로우 액티브 신호들(RACT<0:15>)에 의해 액티브 지정된 복수의 메모리 뱅크(BK0 - BK15) 중에서 어느 하나의 메모리 뱅크의 노멀 워드 라인들 중에서 하나를 선택할 수 있다.
추가 리프레쉬 플래그들(XRED_BG<0:3>)은 기 할당된 메모리 뱅크 그룹들에 대한 추가 리프레쉬 구간을 정의할 수 있다.
추가 리프레쉬 플래그들(XRED_BG<0:3>) 각각이 메모리 뱅크 그룹들(BK0 - BK3, BK4 - BK7, BK8 - BK11 및 BK12 - BK15) 각각에 대한 추가 리프레쉬 구간을 정의할 수 있다.
예를 들어, 메모리 뱅크들(BK0 - BK3)에 대한 추가 리프레쉬 동작이 이루어지는 동안 일부 메모리 뱅크들 예를 들어, BK12 - BK15에 대한 노멀 리프레쉬 동작은 아직 완료되지 않은 상태이다.
따라서 추가 리프레쉬 플래그들(XRED_BG<0:3>)을 메모리 뱅크 그룹들(BK0 - BK3, BK4 - BK7, BK8 - BK11 및 BK12 - BK15) 각각에 할당하고 순차적으로 활성화시킴으로써 추가 리프레쉬 동작이 이루어져야 할 메모리 뱅크들을 정확히 구분할 수 있도록 하였다.
메모리 영역(600)은 추가 리프레쉬 플래그들(XRED_BG<0:3>)의 비 활성화 구간 동안 로우 액티브 신호들(RACT<0:15>) 및 로우 어드레스 신호들(RA<0:12>)에 해당하는 메모리 뱅크들의 노멀 영역에 대한 노멀 리프레쉬 동작을 수행하도록 구성될 수 있다.
메모리 영역(600)은 추가 리프레쉬 플래그들(XRED_BG<0:3>)의 활성화 구간 동안 그에 해당하는 메모리 뱅크들의 리던던트(Redundant) 영역에 대한 추가 리프레쉬 동작을 수행하도록 구성될 수 있다.
제어부(200)는 리프레쉬 명령(REF)에 응답하여 복수의 메모리 뱅크(BK0 - BK15)의 노멀 리프레쉬 동작 및 복수의 메모리 뱅크(BK0 - BK15) 중에서 일부의 메모리 뱅크들의 추가 리프레쉬 동작 제어를 위한 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 및 추가 리프레쉬 플래그들(XRED_BG<0:3>)을 생성하도록 구성될 수 있다.
본 발명의 실시예는 메모리 뱅크가 16개인 경우의 예를 든 것으로서, tRFC 내에서 앞선 순번의 4개의 메모리 뱅크들(BK0 - BK3)의 노멀 리프레쉬 완료 후의 여유 시간이 tRC 이상이므로 해당 시간 동안 4개의 메모리 뱅크들(BK0 - BK3)에 대한 추가 리프레쉬 동작을 수행할 수 있다.
이때 노멀 리프레쉬 동작은 메모리 뱅크들(BK0 - BK15)의 노멀 메모리 셀들과 연결된 노멀 워드 라인을 활성화시켜 이루어질 수 있으며, 추가 리프레쉬 동작은 메모리 뱅크들(BK0 - BK3)의 리던던트 메모리 셀들과 연결된 리던던트 워드 라인을 활성화시켜 이루어질 수 있다.
제어부(200)는 제 1 제어기(210), 지연기(220), 제 2 제어기(230) 및 추가 리프레쉬 플래그 생성기(240)를 포함할 수 있다.
제 1 제어기(210)는 리프레쉬 명령(REF)에 응답하여 복수의 메모리 뱅크(BK0 - BK15)의 노멀 리프레쉬 동작을 위한 예비 제어 신호들(FACTI<0:15>/PREI<0:15>)을 생성하도록 구성될 수 있다.
제 1 제어기(210)는 지연된 리프레쉬 명령(REFD)에 응답하여 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 중에서 일부 신호 비트들(FACTI<0:3>/PREI<0:3>)을 비 활성화시키도록 구성될 수 있다.
일부 신호 비트들(FACTI<0:3>/PREI<0:3>)의 비 활성화는 일부 신호 비트들(FACTI<0:3>/PREI<0:3>)을 전송하기 위한 신호 라인들을 플로팅(Floating) 시켜 이루어질 수 있다.
이때 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 중에서 FACTI<0:15>는 해당 메모리 뱅크의 워드 라인의 액티브 타이밍을 지정하기 위한 신호일 수 있으며, PREI<0:15>는 해당 메모리 뱅크의 워드 라인의 프리차지 타이밍을 지정하기 위한 신호일 수 있다.
예를 들어, FACTI<0>는 메모리 뱅크(BK0)의 특정 워드 라인의 액티브 타이밍을 지정하기 위한 신호이며, PREI<0>는 메모리 뱅크(BK0)의 특정 워드 라인의 프리차지 타이밍을 지정하기 위한 신호일 수 있다.
제 1 제어기(210)는 리프레쉬 명령(REF)에 응답하여 카운트 업 신호(CNT_UP)를 생성하도록 구성될 수 있다.
제 1 제어기(210)는 리프레쉬 명령(REF)이 입력될 때마다 카운트 업 신호(CNT_UP)를 생성하도록 구성될 수 있다.
지연기(220)는 리프레쉬 명령(REF)을 기 설정된 지연시간만큼 지연시켜 지연된 리프레쉬 명령(REFD)을 출력하도록 구성될 수 있다.
이때 지연기(220)는 tRC에 해당하는 지연 시간을 갖도록 설계될 수 있다.
제 2 제어기(230)는 지연된 리프레쉬 명령(REFD)에 응답하여 복수의 메모리 뱅크(BK0 - BK15) 중에서 일부의 메모리 뱅크들의 추가 리프레쉬 동작을 위한 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)을 생성하도록 구성될 수 있다.
제 2 제어기(230)는 리프레쉬 명령(REF)에 응답하여 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)을 비 활성화시키도록 구성될 수 있다.
추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)의 비 활성화는 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)을 전송하기 위한 신호 라인들을 플로팅시켜 이루어질 수 있다.
이때 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)을 전송하기 위한 신호 라인들은 예비 제어 신호들(FACTI<0:3>/PREI<0:3>)을 전송하기 위한 신호 라인들과 각각 연결(short)될 수 있다.
추가 예비 제어 신호들(FACTID<0:3>)을 전송하기 위한 신호 라인들은 예비 제어 신호들(FACTI<0:3>)을 전송하기 위한 신호 라인들과 각각 연결될 수 있다.
추가 예비 제어 신호들(PREID<0:3>)을 전송하기 위한 신호 라인들은 예비 제어 신호들(PREI<0:3>)을 전송하기 위한 신호 라인들과 각각 연결될 수 있다.
상술한 도 1의 제 1 제어기(210)와 제 2 제어기(230)의 동작에 의해 예비 제어 신호들(FACTI<0:3>)이 입력되는 동안 추가 예비 제어 신호들(FACTID<0:3>)은 플로팅되며, 추가 예비 제어 신호들(FACTID<0:3>)이 입력되는 동안 예비 제어 신호들(FACTI<0:3>)은 플로팅된다.
예비 제어 신호들(FACTI<0:3>) 및 추가 예비 제어 신호들(FACTID<0:3>)은 상술한 바와 같이, 시차를 두고 입력될 뿐 동일한 신호 라인들을 통해 입력된다.
따라서 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)은 실질적으로 예비 제어 신호들(FACTI<0:3>/PREI<0:3>)로서 사용될 수 있다.
추가 리프레쉬 플래그 생성기(240)는 뱅크 카운트 신호(BKCNT<0:1>)와 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>) 중에서 일부 즉, FACTID<0> 및 PREID<3>에 응답하여 추가 리프레쉬 플래그들(XRED_BG<0:3>)을 생성하도록 구성될 수 있다.
추가 리프레쉬 플래그 생성기(240)는 뱅크 카운트 신호(BKCNT<0:1>)에 응답하여 추가 리프레쉬 플래그들(XRED_BG<0:3>)을 순차적으로 활성화시키도록 구성될 수 있다.
추가 리프레쉬 플래그들(XRED_BG<0:3>) 각각의 활성화 타이밍과 비 활성화 타이밍은 FACTID<0>와 PREID<3>에 의해 정해질 수 있다.
카운팅부(300)는 리프레쉬 명령(REF)에 응답하여 뱅크 카운트 신호(BKCNT<0:1>)를 생성하도록 구성될 수 있다.
카운팅부(300)는 리프레쉬 명령(REF)에 응답하여 뱅크 카운트 신호(BKCNT<0:1>)를 순차적으로 증가시키도록 구성될 수 있다.
카운팅부(300)는 카운트 업 신호(CNT_UP)에 응답하여 로우(Row) 어드레스 신호(RA<0:12>)를 생성하도록 구성될 수 있다.
카운팅부(300)는 카운트 업 신호(CNT_UP)에 응답하여 로우 어드레스 신호(RA<0:12>)를 순차적으로 증가시키도록 구성될 수 있다.
카운팅부(300)는 뱅크 카운터(310)를 포함할 수 있다.
카운팅부(300)는 어드레스 카운터(320)를 더 포함할 수 있다.
뱅크 카운터(310)는 리프레쉬 명령(REF)에 응답하여 뱅크 카운트 신호(BKCNT<0:1>)를 순차적으로 증가시키도록 구성될 수 있다.
어드레스 카운터(320)는 카운트 업 신호(CNT_UP)에 응답하여 로우 어드레스(RA<0:12>)를 순차적으로 증가시키도록 구성될 수 있다.
스위칭부(400)는 뱅크 카운트 신호(BKCNT<0:1>)에 응답하여 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)에 의해 메모리 뱅크들의 액티브 타이밍/프리차지 순번을 변경하기 위한 제어 신호들(FACTD<0:15>/PRED<0:15>)을 생성하도록 구성될 수 있다.
액티브 신호 생성부(500)는 제어 신호들(FACTD<0:15>/PRED<0:15>)에 응답하여 복수의 메모리 뱅크(BK0 - BK15)의 액티브 및 프리차지 구간을 정의하는 로우 액티브 신호들(RACT<0:15>)을 생성하도록 구성될 수 있다.
도 2A 및 도 2B에 도시된 바와 같이, 스위칭부(400)는 제 1 내지 제 8 스위칭 유닛(410 - 480)을 포함할 수 있다.
도 2A에 도시된 바와 같이, 제 1 내지 제 4 스위칭 유닛(410 - 440)은 뱅크 카운트 신호(BKCNT<0:1>)를 공통 입력 받으며, 예비 제어 신호들(FACTI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>)을 4 비트 단위로 입력 받도록 구성될 수 있다.
제 1 내지 제 4 스위칭 유닛(410 - 440)은 뱅크 카운트 신호(BKCNT<0:1>)에 응답하여 예비 제어 신호들(FACTI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>)을 제어 신호들(FACTD<0:15>)로서 출력할 수 있다.
제 1 내지 제 4 스위칭 유닛(410 - 440)은 뱅크 카운트 신호(BKCNT<0:1>)에 응답하여 순차적으로 순번이 변경된 제어 신호들(FACTD<0:15>)에 예비 제어 신호들(FACTI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>)이 매칭되도록 함으로써 복수의 메모리 뱅크(BK0 - BK15)의 액티브 순번을 변경할 수 있다.
제 1 스위칭 유닛(410)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(FACTI<0:3>) 및 추가 예비 제어 신호들(FACTID<0:3>)을 FACTD<0:3>, FACTD<4:7>, FACTD<8:11> 및 FACTD<12:15>에 순차적으로 매칭시킨다.
제 2 스위칭 유닛(420)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(FACTI<4:7>)을 FACTD<4:7>, FACTD<8:11>, FACTD<12:15> 및 FACTD<0:3>에 순차적으로 매칭시킨다.
제 3 스위칭 유닛(430)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(FACTI<8:11>)을 FACTD<8:11>, FACTD<12:15>, FACTD<0:3> 및 FACTD<4:7>에 순차적으로 매칭시킨다.
제 4 스위칭 유닛(440)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(FACTI<12:15>)을 FACTD<12:15>, FACTD<0:3>, FACTD<4:7> 및 FACTD<8:11>에 순차적으로 매칭시킨다.
도 2B에 도시된 바와 같이, 제 5 내지 제 8 스위칭 유닛(450 - 480)은 뱅크 카운트 신호(BKCNT<0:1>)를 공통 입력 받으며, 예비 제어 신호들(PREI<0:15>) 및 추가 예비 제어 신호들(PREID<0:3>)을 4 비트 단위로 입력 받도록 구성될 수 있다.
제 5 내지 제 8 스위칭 유닛(450 - 480)은 뱅크 카운트 신호(BKCNT<0:1>)에 응답하여 예비 제어 신호들(PREI<0:15>) 및 추가 예비 제어 신호들(PREID<0:3>)을 제어 신호들(PRED<0:15>)로서 출력할 수 있다.
제 5 내지 제 8 스위칭 유닛(450 - 480)은 뱅크 카운트 신호(BKCNT<0:1>)에 응답하여 순차적으로 순번이 변경된 제어 신호들(FACTD<0:15>)에 예비 제어 신호들(PREI<0:15>) 및 추가 예비 제어 신호들(PREID<0:3>)이 매칭되도록 함으로써 복수의 메모리 뱅크(BK0 - BK15)의 프리차지 순번을 변경할 수 있다.
제 5 스위칭 유닛(450)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(PREI<0:3>) 및 추가 예비 제어 신호들(PREID<0:3>)을 PRED<0:3>, PRED<4:7>, PRED<8:11> 및 PRED<12:15>에 순차적으로 매칭시킨다.
제 6 스위칭 유닛(460)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(PREI<4:7>)을 PRED<4:7>, PRED<8:11>, PRED<12:15> 및 PRED<0:3>에 순차적으로 매칭시킨다.
제 7 스위칭 유닛(470)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(PREI<8:11>)을 PRED<8:11>, PRED<12:15>, PRED<0:3> 및 PRED<4:7>에 순차적으로 매칭시킨다.
제 8 스위칭 유닛(480)은 뱅크 카운트 신호(BKCNT<0:1>)의 값이 변함에 따라 예비 제어 신호들(PREI<12:15>)을 PRED<12:15>, PRED<0:3>, PRED<4:7> 및 PRED<8:11>에 순차적으로 매칭시킨다.
도 3A 내지 도 4B를 참조하여, 본 발명의 실시예에 따른 리프레쉬 회로(100)의 동작을 설명하면 다음과 같다.
도 3A에 도시된 바와 같이, 리프레쉬 명령(REF)이 입력됨에 따라 예비 제어 신호들(FACTI<0:15>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
리프레쉬 명령(REF)이 입력되고 tRC에 상응하는 지연시간 이후에 추가 예비 제어 신호들(FACTID<0:3>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
도 3B에 도시된 바와 같이, 예비 제어 신호들(FACTI<0:15>) 각각의 활성화 타이밍으로부터 tRAS에 상응하는 지연시간 이후에 예비 제어 신호들(PREI<0:15>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
예비 제어 신호들(FACTID<0:3>) 각각의 활성화 타이밍으로부터 tRAS에 상응하는 지연시간 이후에 추가 예비 제어 신호들(PREID<0:3>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
도 3A 및 도 3B에서 생성된 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)에 의해 제어 신호들(FACTD<0:15>/PRED<0:15>)이 생성된다.
제어 신호들(FACTD<0:15>/PRED<0:15>)에 따라 로우 액티브 신호들(RACT<0:15>)이 생성된다.
이때 최초의 리프레쉬 명령(REF)에 의해 생성된 뱅크 카운트 신호(BKCNT<0:1>)에 의해 추가 리프레쉬 플래그들(XRED_BG<0:3>) 중에서 XRED_BG<0>는 비 활성화(로직 로우)를 유지하다가 FACTID<0>에 의해 활성화되고 PREID<3>에 의해 비 활성화된다.
한편, 나머지 추가 리프레쉬 플래그들(XRED_BG<1:3>)은 비 활성화 상태를 유지한다.
XRED_BG<0>가 비 활성화 상태(로직 로우)를 유지하는 동안, 메모리 영역(600)은 로우 액티브 신호들(RACT<0:15>) 및 로우 어드레스 신호들(RA<0:12>)에 따라 복수의 메모리 뱅크(BK0 - BK15)를 BK0, BK1, BK2, ..., BK14, BK15 순으로 노멀 워드 라인을 활성화시켜 노멀 파일드 리프레쉬 동작을 수행한다.
한편, XRED_BG<0>가 활성화 상태(로직 하이)를 유지하는 동안, 메모리 영역(600)은 복수의 메모리 뱅크(BK0 - BK15) 중에서 XRED_BG<0>에 해당하는 메모리 뱅크들(BK0 - BK3)에 대한 리던던트 파일드 리프레쉬 동작이 지정된 것을 판단할 수 있다.
메모리 영역(600)은 메모리 뱅크들(BK0 - BK15)의 노멀 파일드 리프레쉬 동작을 유지하면서, XRED_BG<0>에 해당하는 메모리 뱅크들(BK0 - BK3)을 BK0, BK1, BK2, BK3 순으로 리던던트 워드 라인을 활성화시켜 리던던트 파일드 리프레쉬 동작을 수행한다.
도 4A에 도시된 바와 같이, 리프레쉬 명령(REF)이 다시 입력됨에 따라 예비 제어 신호들(FACTI<0:15>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
리프레쉬 명령(REF)이 입력되고 tRC에 상응하는 지연시간 이후에 추가 예비 제어 신호들(FACTID<0:3>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
도 4B에 도시된 바와 같이, 예비 제어 신호들(FACTI<0:15>) 각각의 활성화 타이밍으로부터 tRAS에 상응하는 지연시간 이후에 예비 제어 신호들(PREI<0:15>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
예비 제어 신호들(FACTID<0:3>) 각각의 활성화 타이밍으로부터 tRAS에 상응하는 지연시간 이후에 추가 예비 제어 신호들(PREID<0:3>)이 파일드 딜레이 간격으로 순차적으로 활성화된다.
도 4A 및 도 4B에서 생성된 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)에 의해 제어 신호들(FACTD<0:15>/PRED<0:15>)이 생성된다.
제어 신호들(FACTD<0:15>/PRED<0:15>)에 따라 로우 액티브 신호들(RACT<0:15>)이 생성된다.
이때 리프레쉬 명령(REF)이 다시 입력됨에 따라 뱅크 카운트 신호(BKCNT<0:1>) 값이 증가된다.
뱅크 카운트 신호(BKCNT<0:1>) 값이 증가됨에 따라 상술한 도 2A 및 도 2B의 스위칭부(400)의 동작에 의해 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)이 서로 다른 순번의 제어 신호들(FACTD<0:15>/PRED<0:15>)과 매칭된다.
따라서 예비 제어 신호들(FACTI<0:15>/PREI<0:15>) 및 추가 예비 제어 신호들(FACTID<0:3>/PREID<0:3>)에 의해 메모리 뱅크들이 BK4, BK5, ..., BK0, BK1, BK2, BK3 순으로 리프레쉬 지정된다.
값이 증가된 뱅크 카운트 신호(BKCNT<0:1>)에 의해 추가 리프레쉬 플래그들(XRED_BG<0:3>) 중에서 XRED_BG<1>은 비 활성화(로직 로우)를 유지하다가 FACTID<0>에 의해 활성화되고 PREID<3>에 의해 비 활성화된다.
한편, 나머지 추가 리프레쉬 플래그들(XRED_BG<0, 2:3>)은 비 활성화 상태를 유지한다.
XRED_BG<1>가 비 활성화 상태(로직 로우)를 유지하는 동안, 메모리 영역(600)은 로우 액티브 신호들(RACT<0:15>) 및 로우 어드레스 신호들(RA<0:12>)에 따라 복수의 메모리 뱅크(BK0 - BK15)를 BK4, BK5, ..., BK2, BK3 순으로 노멀 워드 라인을 활성화시켜 노멀 파일드 리프레쉬 동작을 수행한다.
한편, XRED_BG<1>가 활성화 상태(로직 하이)를 유지하는 동안, 메모리 영역(600)은 복수의 메모리 뱅크(BK0 - BK15) 중에서 XRED_BG<1>에 해당하는 메모리 뱅크들(BK4 - BK7)에 대한 리던던트 파일드 리프레쉬 동작이 지정된 것을 판단할 수 있다.
메모리 영역(600)은 메모리 뱅크들(BK4, BK5, BK6, ..., BK3)의 노멀 파일드 리프레쉬 동작을 유지하면서, XRED_BG<1>에 해당하는 메모리 뱅크들(BK4 - BK7)을 BK4, BK5, BK6, BK7 순으로 리던던트 워드 라인을 활성화시켜 리던던트 파일드 리프레쉬 동작을 수행한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 리프레쉬 명령에 응답하여 제 1 파라미터(Parameter)에 따라 정해진 제 1 시간 내에서 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작을 수행하며,
    상기 제 1 시간 내에 상기 복수의 메모리 뱅크 중에서 상기 제 1 리프레쉬 동작이 완료된 일부 메모리 뱅크들에 대한 제 2 리프레쉬 동작을 수행하도록 구성되는 리프레쉬 회로.
  2. 제 1 항에 있어서,
    상기 제 1 리프레쉬 동작은 파일드(Piled) 리프레쉬 동작을 포함하는 리프레쉬 회로.
  3. 제 1 항에 있어서,
    상기 제 2 리프레쉬 동작은 파일드 리프레쉬 동작을 포함하는 리프레쉬 회로.
  4. 제 1 항에 있어서,
    상기 제 2 리프레쉬 동작은
    상기 제 1 시간을 기준으로 상기 제 1 리프레쉬 동작이 완료된 이후의 여유 시간이 제 2 파리미터 이상인 메모리 뱅크들에 대해서 이루어지는 리프레쉬 회로.
  5. 제 1 항에 있어서,
    상기 제 2 리프레쉬 동작은
    상기 복수의 메모리 뱅크 중에서 선택된 메모리 뱅크의 리던던트(Redundant) 영역에 대하여 이루어지는 리프레쉬 회로.
  6. 초기 리프레쉬 명령에 따라 제 1 파라미터에 따라 정해진 제 1 시간 내에서 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작을 수행하는 동안 상기 제 1 시간 내에서 상기 제 1 리프레쉬 동작이 완료된 제 1 메모리 뱅크 그룹에 대한 제 2 리프레쉬 동작을 수행하며,
    상기 초기 리프레쉬 명령 이후의 리프레쉬 명령에 응답하여 상기 제 1 시간 내에서 상기 제 1 메모리 뱅크 그룹 다음 순번의 메모리 뱅크를 시작으로 상기 복수의 메모리 뱅크에 대한 상기 제 1 리프레쉬 동작을 수행하는 동안 상기 제 1 시간 내에서 상기 제 1 리프레쉬 동작이 완료된 제 2 메모리 뱅크 그룹에 대한 제 2 리프레쉬 동작을 수행하도록 구성된 리프레쉬 회로.
  7. 제 6 항에 있어서,
    상기 제 1 리프레쉬 동작은 파일드 리프레쉬 동작을 포함하는 리프레쉬 회로.
  8. 제 6 항에 있어서,
    상기 제 2 리프레쉬 동작은 파일드 리프레쉬 동작을 포함하는 리프레쉬 회로.
  9. 제 6 항에 있어서,
    상기 제 2 리프레쉬 동작은
    상기 제 1 시간을 기준으로 상기 리프레쉬 동작이 완료된 이후의 여유 시간이 제 2 파리미터 이상인 메모리 뱅크들에 대해서 이루어지는 리프레쉬 회로.
  10. 제 6 항에 있어서,
    상기 제 2 리프레쉬 동작은
    상기 복수의 메모리 뱅크 중에서 선택된 메모리 뱅크의 리던던트 영역에 대하여 이루어지는 리프레쉬 회로.
  11. 로우 액티브 신호들 및 추가 리프레쉬 플래그들에 응답하여 복수의 메모리 뱅크에 대한 제 1 리프레쉬 동작 및 상기 복수의 메모리 뱅크 중에서 일부 메모리 뱅크들에 대한 제 2 리프레쉬 동작을 수행하도록 구성된 메모리 영역;
    리프레쉬 명령에 응답하여 상기 제 1 리프레쉬 동작 및 상기 제 2 리프레쉬 동작 제어를 위한 예비 제어 신호들 및 상기 추가 리프레쉬 플래그들을 생성하도록 구성된 제어부;
    상기 리프레쉬 명령에 응답하여 뱅크 카운트 신호를 생성하도록 구성된 카운팅부;
    상기 뱅크 카운트 신호에 응답하여 상기 복수의 메모리 뱅크 중에서 상기 예비 제어 신호들에 의해 지정되는 메모리 뱅크들의 순번을 변경하기 위한 제어 신호들을 생성하도록 구성된 스위칭부; 및
    상기 복수의 메모리 뱅크 중에서 상기 제어 신호들에 대응되는 메모리 뱅크의 액티브 구간을 정의하는 상기 로우 액티브 신호들을 생성하도록 구성된 액티브 신호 생성부를 포함하는 리프레쉬 회로.
  12. 제 11 항에 있어서,
    상기 제 1 리프레쉬 동작과 상기 제 2 리프레쉬 동작은 각각
    상기 복수의 메모리 뱅크 중에서 선택된 메모리 뱅크의 노멀 영역과 리던던트 영역에 대한 리프레쉬 동작인 리프레쉬 회로.
  13. 제 11 항에 있어서,
    상기 추가 리프레쉬 플래그들 각각은
    상기 복수의 메모리 뱅크들을 구분한 메모리 뱅크 그룹들 각각에 대하여 상기 제 2 리프레쉬 동작을 지정하도록 구성되는 리프레쉬 회로.
  14. 제 11 항에 있어서,
    상기 제어부는
    상기 리프레쉬 명령에 응답하여 상기 예비 제어 신호들을 생성하도록 구성된 제 1 제어기,
    상기 리프레쉬 명령을 지연시켜 지연된 리프레쉬 명령을 출력하도록 구성된 지연기,
    상기 지연된 리프레쉬 명령에 응답하여 추가 예비 제어 신호들을 생성하도록 구성된 제 2 제어기, 및
    상기 뱅크 카운트 신호와 상기 추가 예비 제어 신호들 중에서 일부에 응답하여 상기 추가 리프레쉬 플래그들을 생성하도록 구성된 추가 리프레쉬 플래그 생성기를 포함하는 리프레쉬 회로.
  15. 제 14 항에 있어서,
    상기 제 1 제어기는 상기 지연된 리프레쉬 명령에 응답하여 예비 제어 신호들 중에서 일부 신호 비트들을 비 활성화시키도록 구성되는 리프레쉬 회로.
  16. 제 14 항에 있어서,
    상기 지연기는 파라미터(tRC)에 해당하는 지연시간을 갖도록 설계되는 리프레쉬 회로.
  17. 제 14 항에 있어서,
    상기 제 2 제어기는 상기 리프레쉬 명령에 응답하여 상기 추가 예비 제어 신호들을 비 활성화시키도록 구성되는 리프레쉬 회로.
  18. 제 14 항에 있어서,
    상기 추가 예비 제어 신호들을 전송하기 위한 신호 라인들은 상기 예비 제어 신호들을 전송하기 위한 신호 라인들과 각각 연결(short)되는 리프레쉬 회로.
  19. 제 14 항에 있어서,
    상기 스위칭부는
    상기 뱅크 카운트 신호에 응답하여 순차적으로 순번이 변경된 제어 신호들에 상기 예비 제어 신호들이 매칭되도록 함으로써 상기 복수의 메모리 뱅크의 활성화 순번을 변경하기 위한 복수의 스위칭 유닛을 포함하는 리프레쉬 회로.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180043520A (ko) 2016-10-20 2018-04-30 에스케이하이닉스 주식회사 리프레쉬 타이밍 생성 회로, 리프레쉬 제어 회로 및 이를 포함하는 반도체 장치
KR102469113B1 (ko) * 2018-09-18 2022-11-22 에스케이하이닉스 주식회사 메모리 및 메모리의 리프레시 동작 방법
US10991413B2 (en) * 2019-07-03 2021-04-27 Micron Technology, Inc. Memory with programmable die refresh stagger

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4887240A (en) * 1987-12-15 1989-12-12 National Semiconductor Corporation Staggered refresh for dram array
EP0465050B1 (en) * 1990-06-19 1997-09-03 Dell Usa L.P. A digital computer having a system for sequentially refreshing an expandable dynamic RAM memory circuit
US5654929A (en) * 1995-09-14 1997-08-05 Samsung Electronics Co., Ltd. Refresh strategy for DRAMs
JP3964491B2 (ja) * 1997-03-25 2007-08-22 株式会社ルネサステクノロジ 半導体記憶装置及び半導体記憶装置の欠陥救済方法
KR100273293B1 (ko) * 1998-05-13 2001-01-15 김영환 리던던트 워드라인의 리프레쉬 구조
KR20020042030A (ko) 2000-11-29 2002-06-05 윤종용 리프레쉬 수행시간이 감소될 수 있는 다중 뱅크를구비하는 반도체 메모리 장치 및 리프레쉬 방법
US6515929B1 (en) * 2001-10-29 2003-02-04 Etron Technology, Inc. Partial refresh feature in pseudo SRAM
JP2003187578A (ja) * 2001-12-19 2003-07-04 Elpida Memory Inc 半導体記憶装置およびリフレッシュ制御方法
TWI262504B (en) * 2003-04-15 2006-09-21 Ibm Dynamic semiconductor memory device
KR100608370B1 (ko) * 2004-11-15 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 리프레쉬 수행 방법
US7266032B2 (en) * 2005-09-30 2007-09-04 Infineon Technologies Ag Memory device having low Vpp current consumption
JP5405007B2 (ja) * 2007-07-20 2014-02-05 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8411523B2 (en) * 2010-09-24 2013-04-02 Intel Corporation Reduced current requirements for DRAM self-refresh modes via staggered refresh operations of subsets of memory banks or rows
KR101212738B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법

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