JP2009080886A - 半導体装置、メモリシステム及び半導体装置の制御方法 - Google Patents
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Abstract
【解決手段】メモリ制御信号と、内部アドレス信号とを生成して、メモリの動作試験を自動的に行なう試験回路を備えた半導体装置において、試験回路4は、ダイレクトアクセスモードの設定時に、メモリ制御信号に同期するトリガ信号TRを出力することと、外部から入力される外部アドレス信号をトリガ信号に基づいてラッチするラッチ回路7a,7bと、ダイレクトアクセスモード時に、ラッチ回路7a,7bでラッチされた外部アドレス信号と試験回路から出力されるメモリ制御信号とを選択してメモリに出力する第一のセレクタ5gとを備えた。
【選択図】図1
Description
前記BIST4は、テストモード設定信号STとBIST制御信号BCに基づいて自動試験モードが設定されると、メモリの動作試験を行なうための制御信号及び試験パターンに対応したアドレス信号をセレクタ5eに出力する。
また、前記活性化信号ACTVあるいはプリチャージ信号PREが前記トリガ信号TRとして出力される。また、書き込み信号WRITEと、読み出し信号RDとがOR回路16に入力され、そのOR回路16の出力信号が前記アドレス選択信号SELとして出力される。
フリップフロップ回路7aでラッチされたロウアドレス信号RaXと前記期待値ErはEOR回路20に入力され、EOR回路20の出力信号はAND回路21に入力される。AND回路21には前記トリガ信号TRが入力され、そのAND回路21から判定信号Jrが出力される。
(1)BIST4による自動試験モードと、テスターから入力されるアドレス信号によるダイレクトアクセスモードとを選択することができる。BIST4に設定された試験パターン以外に、テスターから入力するアドレス信号による新たな試験パターンを拡充することができる。
(2)ダイレクトアクセスモードでは、テスターから入力されるロウアドレス信号Rowadd及びコラムアドレス信号Coladdと、BIST4で生成されるメモリ制御信号に基づいて、BIST4に設定されている試験パターンとは異なる試験パターンでメモリの動作試験を行なうことができる。従って、BIST4の設計変更を行なうことなく、試験パターンを拡充することができる。
(3)ダイレクトアクセスモードでテスターから入力するアドレス信号は、自動試験モードでBIST4のアドレス発生モジュール11で発生するアドレス信号に比して低速で入力することができる。従って、ダイレクトアクセスモードでは低速で動作するテスターでアドレス信号を生成して入力することができる。
(4)ダイレクトアクセスモードでは、テスターから入力されるロウアドレス信号Rowadd及びコラムアドレス信号Coladdをセレクタ5c,5dを介してフリップフロップ回路7a,7bに入力する。そして、そのアドレス信号をBIST4から出力されるトリガ信号TRでフリップフロップ回路7a,7bでラッチして、アドレス信号RaX,CaXとしてメモリに出力することができる。従って、テスターから入力されるアドレス信号と、BIST4で生成されるメモリ制御信号とを同期させることができる。
(5)フリップフロップ回路7a,7bでそれぞれラッチしたロウアドレス信号RaX及びコラムアドレス信号CaXをセレクタ5fに出力し、BIST4から出力される選択信号SELに基づいてロウアドレス信号RaX及びコラムアドレス信号CaXを交互に選択してメモリに出力することができる。従って、テスターからロウアドレス信号Rowadd及びコラムアドレス信号Coladdを並行して入力することができる。
(6)コンパレータ19a,19bにより、フリップフロップ回路7a,7bのセットアップ時間Tsとホールド時間Thを確保できるか否かを検証することができる。そして、セットアップ時間Tsあるいはホールド時間Thが確保できていない場合には、テスターから出力するロウアドレス信号Rowadd及びコラムアドレス信号Coladdのタイミングを調整することにより、セットアップ時間Ts及びホールド時間Thを調整することができる。
(第二の実施の形態)
図8〜図10は、第二の実施の形態を示す。この実施の形態は、テスターから入力されるアドレス信号をさらに低速化可能とするために、アドレス信号をメモリに出力する経路に、図8に示す切り替え回路22を備えたものであり、その他の構成は前記第一の実施の形態と同様である。
(1)続いて入力されるべき2つずつのロウアドレス信号及びコラムアドレス信号を並行してラッチ回路に入力し、ラッチ回路にラッチされた各アドレス信号を切り替え回路22で切り替えて順次出力するようにした。従って、第一の実施の形態に比して、テスターから入力するアドレス信号の入力速度を1/2としても、第一の実施の形態と同等の速度でメモリの動作試験を行なうことができる。
・論理ブロック1とメモリとを、異なるパッケージに収容してもよい。
・論理ブロック1とメモリとを、同一パッケージ内の異なるチップあるいは同一チップに搭載してもよい。
(付記1)
制御信号を生成して、メモリの動作試験を行なう試験回路を備えた半導体装置において、
前記試験回路は、
外部から入力される外部アドレス信号をトリガ信号に基づいてラッチするラッチ回路と、
ダイレクトアクセスモードの場合に、前記ラッチ回路でラッチされた外部アドレス信号と、前記制御信号とを選択して前記メモリに出力する第一のセレクタと
を備え、
前記トリガ信号は、前記ダイレクトアクセスモードの場合に、前記試験回路から前記制御信号に同期して出力されることを特徴とする半導体装置。
(付記2)
前記ダイレクトアクセスモードの場合に、入力端子に入力される前記外部アドレス信号を前記ラッチ回路に出力する第二のセレクタを備えたことを特徴とする付記1記載の半導体装置。
(付記3)
前記第二のセレクタは、通常モードの場合に前記入力端子に入力される信号を論理ブロックに出力することを特徴とする付記2記載の半導体装置。
(付記4)
少なくとも2つの前記ラッチ回路と、
少なくとも2つの前記入力端子と、
第三のセレクタとを有し、
2つの前記入力端子に前記外部アドレス信号として入力されるロウアドレス信号とコラムアドレス信号を、それぞれ前記第二のセレクタを介して前記ラッチ回路に並行してラッチし、
前記第三のセレクタは、前記試験回路から出力される選択信号に基づいて、前記各ラッチ回路にラッチされたロウアドレス信号及びコラムアドレス信号を交互に出力することを特徴とする付記2又は3記載の半導体装置。
(付記5)
少なくとも4つの前記ラッチ回路と、
少なくとも4つの前記入力端子と、
第四のセレクタとを有し、
4つの前記入力端子に前記外部アドレス信号として並行して入力される第一及び第二のロウアドレス信号と第一及び第二のコラムアドレス信号を、それぞれ前記第二のセレクタを介して4つの前記ラッチ回路に並行してラッチし、
前記第四のセレクタは、前記試験回路から出力される選択信号に基づいて、前記各ラッチ回路にラッチされたアドレス信号から第一のロウアドレス信号及び第一のコラムアドレス信号と、第二のロウアドレス信号及び第二のコラムアドレス信号とを交互に選択して出力することを特徴とする付記2又は3記載の半導体装置。
(付記6)
前記ラッチ回路は、前記トリガ信号に基づいて前記外部アドレス信号をラッチするフリップフロップ回路で構成され、該フリップフロップ回路のセットアップ・ホールド時間を検証する検証回路を備えたことを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
(付記7)
前記検証回路は、前記フリップフロップ回路にラッチされたアドレス信号と、前記試験回路から出力される期待値とを比較するコンパレータを備えたことを特徴とする付記6記載の半導体装置。
(付記8)
前記試験回路で生成される前記制御信号を前記トリガ信号として出力することを特徴とする付記1乃至7のいずれか1項に記載の半導体装置。
(付記9)
通常モードの場合に、前記メモリを制御する前記制御信号を前記第一のセレクタを介して前記メモリに出力するメモリコントローラを備えたことを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
(付記10)
前記第一のセレクタで選択された信号を前記メモリへの内部アドレスとすることを特徴とする付記1乃至9のいずれか1項に記載の半導体装置。
(付記11)
付記1乃至9のいずれか1項に記載の半導体装置と前記メモリとを1つのパッケージに収容したことを特徴とするメモリシステム。
(付記12)
試験回路で制御信号を生成し、
ダイレクトアクセスモードの場合に、前記試験回路から前記制御信号に同期してトリガ信号を出力し、
外部から入力される外部アドレス信号を前記トリガ信号に基づいてラッチし、
ダイレクトアクセスモードの場合に、前記ラッチ回路でラッチされた外部アドレス信号と、前記制御信号とを選択することを特徴とする半導体装置の制御方法。
3 メモリコントローラ
4 試験回路(BIST)
5c,5d 第二のセレクタ
5f 第三のセレクタ
5g 第一のセレクタ
6 ロジック回路
7a〜7d (ラッチ回路)フリップフロップ回路
19a,19b 検証回路(コンパレータ)
TR トリガ信号
Claims (10)
- 制御信号を生成して、メモリの動作試験を行なう試験回路を備えた半導体装置において、
前記試験回路は、
外部から入力される外部アドレス信号をトリガ信号に基づいてラッチするラッチ回路と、
ダイレクトアクセスモードの場合に、前記ラッチ回路でラッチされた外部アドレス信号と、前記制御信号とを選択して前記メモリに出力する第一のセレクタと
を備え、
前記トリガ信号は、前記ダイレクトアクセスモードの場合に、前記試験回路から前記制御信号に同期して出力されることを特徴とする半導体装置。 - 前記ダイレクトアクセスモードの場合に、入力端子に入力される前記外部アドレス信号を前記ラッチ回路に出力する第二のセレクタを備えたことを特徴とする請求項1記載の半導体装置。
- 前記第二のセレクタは、通常モードの場合に前記入力端子に入力される信号を論理ブロックに出力することを特徴とする請求項2記載の半導体装置。
- 少なくとも2つの前記ラッチ回路と、
少なくとも2つの前記入力端子と、
第三のセレクタとを有し、
2つの前記入力端子に前記外部アドレス信号として入力されるロウアドレス信号とコラムアドレス信号を、それぞれ前記第二のセレクタを介して前記ラッチ回路に並行してラッチし、
前記第三のセレクタは、前記試験回路から出力される選択信号に基づいて、前記各ラッチ回路にラッチされたロウアドレス信号及びコラムアドレス信号を交互に出力することを特徴とする請求項2又は3記載の半導体装置。 - 少なくとも4つの前記ラッチ回路と、
少なくとも4つの前記入力端子と、
第四のセレクタとを有し、
4つの前記入力端子に前記外部アドレス信号として並行して入力される第一及び第二のロウアドレス信号と第一及び第二のコラムアドレス信号を、それぞれ前記第二のセレクタを介して4つの前記ラッチ回路に並行してラッチし、
前記第四のセレクタは、前記試験回路から出力される選択信号に基づいて、前記各ラッチ回路にラッチされたアドレス信号から第一のロウアドレス信号及び第一のコラムアドレス信号と、第二のロウアドレス信号及び第二のコラムアドレス信号とを交互に選択して出力することを特徴とする請求項2又は3記載の半導体装置。 - 前記ラッチ回路は、前記トリガ信号に基づいて前記外部アドレス信号をラッチするフリップフロップ回路で構成され、該フリップフロップ回路のセットアップ・ホールド時間を検証する検証回路を備えたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。
- 前記検証回路は、前記フリップフロップ回路にラッチされたアドレス信号と、前記試験回路から出力される期待値とを比較するコンパレータを備えたことを特徴とする請求項6記載の半導体装置。
- 前記試験回路で生成される前記制御信号を前記トリガ信号として出力することを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
- 請求項1乃至8のいずれか1項に記載の半導体装置と前記メモリとを1つのパッケージに収容したことを特徴とするメモリシステム。
- 試験回路で制御信号を生成し、
ダイレクトアクセスモードの場合に、前記試験回路から前記制御信号に同期してトリガ信号を出力し、
外部から入力される外部アドレス信号を前記トリガ信号に基づいてラッチ回路でラッチし、
ダイレクトアクセスモードの場合に、前記ラッチ回路でラッチされた外部アドレス信号と、前記制御信号とを選択することを特徴とする半導体装置の制御方法。
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