JP2008022255A - リミッタ回路 - Google Patents

Abstract

【課題】ＰＩＮダイオードを用いた表面実装型のリミッタ回路において、高レベルの高周波信号の入力時における信号の抑圧比が十分に大きなリミッタ回路を提供すること。
【解決手段】それぞれが、ＰＩＮダイオード（１−１、１−２）と、該ＰＩＮダイオード及び接続部のインダクタンスを使用周波数において打ち消すキャパシタンス（６−１、６−２）を持つキャパシタからなる、第１直列回路と第２直列回路を、主マイクロストリップ線路と接地導体間に、λ／４間隔で接続する。
【選択図】図１

Description

本発明は、マイクロ波帯で使用するピン（ＰＩＮ）ダイオードを用いたリミッタ回路に関する。

マイクロ波帯等の高周波帯で用いられるリミッタ回路は、例えばレーダ装置においてレーダアンテナとレーダ受信機との間に配置され、レーダパルス送信時に漏洩する送信信号や近距離の目標から反射されるレーダパルス信号等、過大なレベルの信号が直接にレーダ受信機に印加されないように、レーダ受信機を保護する回路である。この種のリミッタ回路のリミッタ素子として、ＰＩＮダイオードやショットキーバリアダイオードなどが用いられる。

従来のリミッタ回路の一例の回路図を図６に示し、その実装例を図７に示す（非特許文献１参照）。この従来例のリミッタ回路において、４はマイクロストリップ線路中心導体（以下、本明細書において、マイクロストリップ線路、という）であり、誘電体基板５の表面に配置されている。誘電体基板５の裏面には、接地導体（図示されていない）が全面に設けられている。

マイクロストリップ線路４の信号線入力端７と反対側の信号線出力端８との間に、使用周波数帯域の中心周波数（例、３ＧＨｚ）のλ／４（λは波長を表す）の間隔を隔てて、２つのＰＩＮダイオード１−１，１−２が設けられる。λ／４の間隔は、従来のリミッタ回路において反射特性を改善するのに好適な距離である。これらＰＩＮダイオード１−１，１−２は、それぞれＰＩＮダイオードチップを内蔵してパッケージングされている構造のＰＩＮダイオードパッケージである。

これらＰＩＮダイオード１−１，１−２のアノード電極はマイクロストリップ線路４に接続され、そのカソードはビア（ＶＩＡ）ホール２−１，２−２を介して接地導体に接続されている。また、直流（ＤＣ）リターン線路３が、マイクロストリップ線路４と接地導体との間に、ＶＩＡホール２−３を介して接続されている。なお、ＶＩＡホール２−１〜２−３は、接続部分とホール部分を含む。

このようにして、この種のリミッタ回路は、回路パターンとＶＩＡホールを形成した誘電体基板にＰＩＮダイオードを自動実装可能な表面実装型リミッタ回路である。

この従来のリミッタ回路において、リミットがかからない低レベル（即ち、小信号）の高周波信号が入力端７に入力されると、２つのＰＩＮダイオード１−１，１−２はいずれも非導通（即ち、オフ）状態にあり、また、ＤＣリターン線路３は高周波信号に対しては高インピーダンスを有する。したがって、入力された高周波信号はほとんど減衰されることなくマイクロストリップ線路４を伝搬して、出力端８に現れる。

一方、リミットがかかる高レベル（即ち、大信号）の高周波信号が入力端７に入力された場合には、ＰＩＮダイオード１−１，１−２にはＤＣリターン線路３を介して整流電流が流れ、これらＰＩＮダイオード１−１，１−２はどちらも導通状態になる。このため、入力された高周波信号はほとんど反射されて、出力端８には僅かなレベルの高周波信号しか出力されないことが期待される。

このようにして、従来のリミッタ回路は、出力端８の後段に接続されたレーダ受信機等へ過大なレベルの高周波信号が入力されることを阻止するようにしている。
Ｏｈｉｏ Ｍｉｃｒｏｗａｖｅ Ｌｔｄ、"Ｐｉｎ Ｄｉｏｄｅ Ｌｉｍｉｔｅｒ ｓ ０．５ ＴＯ １８ ＧＨｚ"、［ｏｎｌｉｎｅ］、［平成１８年４月２０日検索］、 インターネット〈URL：ｈｔｔｐ：／／ｗｗｗ．ｏｈｉｏｍｉｃｒｏｗａｖｅ．ｃ ｏｍ／ｈｅｒｏｔｅｋ／ｈｅｒｏｔｅｋ７．ｈｔｍｌ〉

図６，図７に示すＰＩＮダイオードを用いる従来のリミッタ回路では、ＰＩＮダイオード自体のインダクタンスの他に、ＰＩＮダイオード１−１，１−２をマイクロストリップ線路４と接地導体との間に接続するためのＶＩＡホール２−１，２−２を含む接続部のインダクタンスを、ＰＩＮダイオードに直列に含んでしまう。

したがって、接続部を含むＰＩＮダイオード回路の等価回路は、小信号入力時のオフ状態時には、図８に示されるように、インダクタンスＬとキャパシタンスＣとの直列回路になり、また、大信号入力時のオン状態時には、図９に示されるように、インダクタンスＬと抵抗Ｒとの直列回路になる。なお、キャパシタンスＣは、ＰＩＮダイオードオフ時のキャパシタンスであり、抵抗Ｒは、ＰＩＮダイオードオン時の抵抗である。

このような等価回路で表される従来のリミッタ回路におけるリミッタ特性（反射特性Ｓ１１及び伝送特性Ｓ２１）を図１０及び図１１に示している。図１０は、低レベル（小信号）入力時の反射特性Ｓ１１と伝送特性Ｓ２１を示し、図１１は、高レベル（大信号）入力時の反射特性Ｓ１１と伝送特性Ｓ２１を示している。低レベル入力時には、図１０のように、中心周波数の３ＧＨｚ帯で反射特性Ｓ１１は良好であり、また伝送特性Ｓ２１は大きく伝送損失は小さい。しかし、図１１のように、高レベル入力時の伝送特性Ｓ２１は中心周波数の３ＧＨｚで約−１６ｄＢに留まり、リミッタ回路としての信号の抑圧比を十分に得ることはできていない。

このように、従来のリミッタ回路では、ＰＩＮダイオード回路が図８、図９のような等価回路で表されるため、高レベルの高周波信号が入力された場合に、インダクタンスＬにより、ＰＩＮダイオード回路のインピーダンスが十分小さな値とならず、特に周波数が高くなるほど信号の抑圧比が低下する問題があった。

本発明は、上記の事情を考慮してなされたものであって、マイクロ波帯で使用するＰＩＮダイオードを用いた表面実装型リミッタ回路において、高レベルの高周波信号の入力時における信号の抑圧比が十分に大きなリミッタ回路を提供することを目的とする。

請求項１に記載のリミッタ回路は、マイクロ波帯で使用するＰＩＮダイオードを用いた表面実装型のリミッタ回路において、
信号入力端と信号出力端との間に配置されたマイクロストリップ線路と、
前記マイクロストリップ線路の第１接続点と接地導体との間に第１経路接続部を介して直列に接続された、第１ＰＩＮダイオードと、該第１ＰＩＮダイオード及び前記第１経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ第１整合用キャパシタと、
前記第１ＰＩＮダイオードと並列に接続された第１直流リターン線路と、
前記第１接続点から使用周波数の電気長で実質的に１／４波長だけ離れた前記マイクロストリップ線路の第２接続点と接地導体との間に第２経路接続部を介して直列に接続された、第２ＰＩＮダイオードと、該第２ＰＩＮダイオード及び前記第２経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ第２整合用キャパシタと、
前記第２ＰＩＮダイオードと並列に接続された第２直流リターン線路と、
を備えることを特徴とする。

本発明のリミッタ回路によれば、マイクロ波帯回路で使用するＰＩＮダイオードを用いた表面実装型のリミッタ回路において、ＰＩＮダイオードやその接続部に寄生するインダクタンスが存在しても、高レベルの高周波信号の入力時における信号の抑圧比を十分に大きくすることができる。また、ＰＩＮダイオードがオフ状態となる小信号入力時に、低レベルの高周波信号の入力時の反射特性の劣化を少なくすることができる。

以下、本発明のリミッタ回路の実施例について、図を参照して説明する。本発明のマイクロ波帯で使用するＰＩＮダイオードを用いた表面実装型のリミッタ回路は、信号入力端と信号出力端との間に配置された主のマイクロストリップ線路の第１接続点と接地導体との間に、パッケージ型の第１ＰＩＮダイオードとチップ型の第１整合用キャパシタとを直列に接続する。この第１整合用キャパシタは、第１ＰＩＮダイオード及びその直列接続に伴う第１経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ。また、その第１接続点から使用周波数の電気長λ／４（但し、λは波長）だけ離れた主のマイクロストリップ線路の第２接続点と接地導体との間に、パッケージ型の第２ＰＩＮダイオードとチップ型の第２整合用キャパシタとを直列に接続する。この第２整合用キャパシタは、第２ＰＩＮダイオード及びその直列接続に伴う第２経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ。

本発明の実施例の表面実装型リミッタ回路について、図１〜図５を参照して説明する。図１は、実施例に係る表面実装型リミッタ回路の一例の回路図を示しており、図２は、その実装例を示している。

図１，図２において、主マイクロストリップ線路４は、信号入力端（または、信号線入力端、と言っても良い）７と信号出力端（または、信号線出力端、と言っても良い）８との間にあり、誘電体基板５の表面に配置されている。誘電体基板５の裏面には、接地導体（図示されていない）が全面に設けられている。

主マイクロストリップ線路４の一方側の信号線入力端７と反対側の信号線出力端８との間の第１接続点と接地導体との間に、第１ＰＩＮダイオード１−１と第１整合用キャパシタ６−１が接続部２−５を介して直列に接続される。この例では、第１接続点に第１整合用キャパシタ６−１の一端が接続され、その第１整合用キャパシタ６−１の他端に第１ＰＩＮダイオード１−１のアノードが接続され、そのカソードがＶＩＡホール２−１を介して接地導体に接続されている。接続部２−５とＶＩＡホール（接続部分とホール部分を含む、以下同じ）２−１とが、第１経路接続部になる。

この第１整合用キャパシタ６−１は、第１ＰＩＮダイオード１−１及び接続部２−５やＶＩＡホール２−１等の第１経路接続部のインダクタンスを使用周波数において打ち消すものであり、第１接続点から第１ＰＩＮダイオード１−１を見たインダクタンスを使用周波数（例えば、３ＧＨｚ）において実質的に零にするキャパシタンスを持っている。

主マイクロストリップ線路４の一方側の信号線入力端７と反対側の信号線出力端８との間であって、前述の第１接続点と使用周波数の電気長で実質的にλ／４だけ離れた第２接続点と接地導体との間に、第２ＰＩＮダイオード１−２と第２整合用キャパシタ６−２が接続部２−６を介して直列に接続される。この例では、第２接続点に第２整合用キャパシタ６−２の一端が接続され、その第２整合用キャパシタ６−２の他端に第２ＰＩＮダイオード１−２のアノードが接続され、そのカソードがＶＩＡホール２−２を介して接地導体に接続されている。接続部２−６とＶＩＡホール２−２とが、第２経路接続部になる。

この第２整合用キャパシタ６−２は、第２ＰＩＮダイオード１−２及び接続部２−６やＶＩＡホール２−２等の第２経路接続部のインダクタンスを使用周波数において打ち消すものであり、第２接続点から第２ＰＩＮダイオード１−２を見たインダクタンスを使用周波数（例えば、３ＧＨｚ）において実質的に零にするキャパシタンスを持っている。

第１ＤＣリターン線路３−１が、第１ＰＩＮダイオード１−１と並列に接続される。この例では、第１整合用キャパシタ６−１と第１ＰＩＮダイオード１−１との直列接続点である接続部２−５とＶＩＡホール２−３との間に第１ＤＣリターン線路３−１が接続されている。

また、第２ＤＣリターン線路３−２が、第２ＰＩＮダイオード１−２と並列に接続される。この例では、第２整合用キャパシタ６−２と第２ＰＩＮダイオード１−２との直列接続点である接続部２−６とＶＩＡホール２−４との間に第２ＤＣリターン線路３−２が接続されている。

本発明では、第１，第２ＰＩＮダイオード１−１，１−２にそれぞれ直列に第１、第２整合用キャパシタ６−１，６−２が接続されるから、その第１、第２整合用キャパシタ６−１，６−２で直流電流がカット（遮断）される。これに対応するために、２つのＤＣリターン線路３−１，３−２を用いて、第１ＰＩＮダイオード１−１に並列に第１ＤＣリターン線路３−１を接続して、ＤＣリターン電流の経路を確保し、また、第２ＰＩＮダイオード１−２に並列に第２ＤＣリターン線路３−２を接続して、ＤＣリターン電流の経路を確保している。これにより、第１，第２ＰＩＮダイオード１−１，１−２でそれぞれ検波整流されたＤＣ電流を、各々のＰＩＮダイオード１−１，１−２に帰還（自己バイアス）させている。

さて、本発明のリミッタ回路において、リミットがかからない低レベル（即ち、小信号）の高周波信号が信号入力端７に入力されると、第１，第２のＰＩＮダイオード１−１，１−２はいずれも非導通（即ち、オフ）状態にある。このオフ状態における第１，第２のＰＩＮダイオード回路（即ち、第１ＰＩＮダイオード１−１と第１経路接続部、及びＰＩＮダイオード１−２と第２経路接続部）の等価回路は、前述の図８のように、寄生インダクタンスＬとキャパシタンスＣの直列回路で表現される。

第１ＰＩＮダイオード１−１と第１整合用キャパシタ６−１との直列回路が接続される第１接続点と、第２ＰＩＮダイオード１−２と第２整合用キャパシタ６−２との直列回路が接続される第２接続点とは、使用周波数の電気長で実質的にλ／４だけ離れている。このオフ状態において、第１接続点での反射信号と第２接続点での反射信号とが相殺されるから、信号線入力端７における合成した反射信号は低いレベルとなる。

したがって、低レベル（小信号）入力時の反射特性Ｓ１１は良好（この場合は、反射係数がきわめて小さい）で、伝送特性Ｓ２１も良好（この場合は、伝送損失がほとんど無い）になる。図３は、本発明の実施例における、小信号入力時の反射特性Ｓ１１及び伝送特性Ｓ２１を示す図である。図３を参照すると、中心周波数の３ＧＨｚにおいて、反射特性Ｓ１１は３０ｄＢ以下に小さくなっており、また、伝送特性Ｓ２１も劣化がほとんど見られない。

次に、リミットがかかる高レベル（即ち、大信号）の高周波信号が信号入力端７に入力された場合には、第１ＰＩＮダイオード１−１には第１ＤＣリターン線路３−１を介して整流電流が流れ、また第１ＰＩＮダイオード１−２には第２ＤＣリターン線路３−２を介して整流電流が流れるから、これら第１，第２ＰＩＮダイオード１−１，１−２はどちらも導通（即ち、オン）状態になる。このオン状態における第１，第２のＰＩＮダイオード回路（ＰＩＮダイオード１−１，１−２とその接続部を含む）の等価回路は、前述の図９のように、寄生インダクタンスＬとオン抵抗Ｒの直列回路で表現される。

この第１，第２のＰＩＮダイオード１−１，１−２は、ＰＩＮダイオードチップを内蔵してパッケージングされている構造のパッケージ型のものでは例えば、オン時の抵抗値は３Ω程度の低抵抗であるが、ＰＩＮダイオード回路はＰＩＮダイオードパッケージ内のボンディングワイヤーやＶＩＡホールや接続部などの経路接続部の寄生インダクタンスを含んで０．８ｎＨ程度のインダクタンスを持つ。以下、具体的数値は例示である。

このため、マイクロ波帯におけるＰＩＮダイオード１−１，１−２を含むＰＩＮダイオード回路のオン状態のインピーダンスＺｏｎは、Ｒ＋ｊ２πｆＬ（Ω）となる。例えば、使用周波数ｆが３ＧＨｚでは３＋ｊ１５．１（Ω）となり、その絶対値は１５．４Ωとなる。このインピーダンスＺｏｎは、特性インピーダンスの５０Ωに対して十分に小さいインピーダンスとはみなせないために、信号出力端８へのリークが大きく、従来のリミッタ回路ではオン状態で大きな信号抑圧度を得ることができなかった。

本発明の実施例では、第１，第２のＰＩＮダイオード１−１，１−２にそれぞれ直列に、ＰＩＮダイオード及びその直列接続に伴う経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ第１，第２の整合用キャパシタ６−１，６−２を接続する。これら第１，第２の整合用キャパシタ６−１，６−２のキャパシタンスＣは、
２πｆＬ＝１／（２πｆＣ）から、Ｃ＝１／｛（２πｆ）²Ｌ｝＝３．５２ｐＦ、となる。

このキャパシタンスを持つ第１，第２の整合用キャパシタ６−１，６−２を第１，第２のＰＩＮダイオード１−１，１−２にそれぞれ直列に挿入することにより、直列共振が生じる。この結果、第１ＰＩＮダイオード１−１と第１整合用キャパシタ６−１との直列回路、及び第２ＰＩＮダイオード１−２と第２整合用キャパシタ６−２との直列回路のインピーダンスは、それぞれ３Ωの実抵抗となり、特性インピーダンスの５０Ωに対して十分に低いインピーダンスであり、信号出力側へのリークを減らすことができる。

第１，第２リターン回路３−１，３−２は、マイクロストリップ線路を用い、先端短絡の１／４波長線路とすることにより、第１接続点及び第２接続点からインピーダンスは無限大に近づき、使用周波数帯（３ＧＨｚ）では回路特性にほとんど影響を与えることはない。この第１，第２リターン回路３−１，３−２のマイクロストリップ線路を図２のようにその中間で折り曲げた形状とすることにより、リミッタ回路全体の形状を小型化できる。更に、この第１，第２リターン回路３−１，３−２のマイクロストリップ線路を図７のリターン回路３のようにメアンダ線路とすることで、所定のピッチを持って蛇行させることにより、更に小型化できる。また、第１，第２リターン回路３−１，３−２として、その１／４波長のマイクロストリップ線路の代わりに、インダクタンスを持つコイルを用いても良い。

ここで、第１，第２の整合用キャパシタ６−１，６−２を挿入したことによる、低レベル（即ち、小信号）入力時の動作を念のために具体的に見てみると、ＰＩＮダイオード回路のインダクタンスＬは先に示したように０．８ｎＨ程度であり、オフ時のキャパシタンスＣｏｆｆは０．５ｐＦ程度である。

従来の図７では、ＰＩＮダイオード回路のインピーダンスは、使用周波数ｆ＝３ＧＨｚにおいてｊ｛２πｆＬ−１／（２πｆＣｏｆｆ）｝＝−ｊ９１．１Ωとなる。一方、本発明では、第１ＰＩＮダイオード１−１と第１整合用キャパシタ６−１との直列回路、及び第２ＰＩＮダイオード１−２と第２整合用キャパシタ６−２との直列回路のインピーダンスは、使用周波数ｆ＝３ＧＨｚにおいてｊ｛２πｆＬ−１／（２πｆＣｏｆｆ）−１／２πｆＣ｝＝−ｊ１０６．２Ωとなる。

このように、本発明でのＰＩＮダイオード１−１，１−２のオフ時のインピーダンスは、従来例のものに比べて多少増加するが、２つのＰＩＮダイオード１−１，１−２は実質的に１／４波長の間隔で並列に接続されているから従来回路と同様に、反射特性は改善され、良好な伝送特性を維持できる。

図４は、本発明の実施例における、大信号入力時の反射特性Ｓ１１及び伝送特性Ｓ２１を示す図である。図４を参照すると、中心周波数の３ＧＨｚにおいて、反射特性Ｓ１１は十分に大きな値であり、また、伝送特性Ｓ２１は約−４０ｄＢ以上であり、従来の図１１の伝送特性Ｓ２１の約−１６ｄＢに比して、十分に小さな値に低減されている。

図５は、中心周波数３ＧＨｚにおけるリミッタ回路の入出力特性を示す図である。図５において、Ａが本発明の実施例におけるリミッタ特性であり、Ｂが従来例のリミッタ特性であり、Ｃが理想のリミッタ特性である。なお、リミッタ回路を設けないときの特性を、参考として特性Ｄで示している。これらのリミッタ特性Ａ，Ｂは過度的な状態を無視して、模式的に表したものである。

小信号入力に対しては、第１，第２ＰＩＮダイオード１−１，１−２はオフ状態にあり、並列インピーダンスが大きいため主マイクロストリップ線路４にほとんど影響を与えない。即ち、多少の伝送損失は生じるが、図中＋８ｄＢｍ以下の範囲では入力信号とほぼ同じレベルの出力信号が得られる。

入力信号レベル＋８ｄＢｍを超えて大きくなるにつれて第１、第２ＰＩＮダイオード１−１，１−２は次第に低抵抗に変化し、やがて完全にオン状態になる。

従来の図６，図７のリミッタ回路では伝送特性Ｓ２１は−１６ｄＢ程度となる。したがって、従来のリミッタ特性Ｂは、リミッタ回路を設けないときの特性Ｄから約−１６ｄＢ減じた特性となる。なお、従来のリミッタ特性Ｂで、入力信号レベルが約＋８ｄＢｍから約＋２５ｄＢｍの範囲では、模式的には理想のリミッタ特性Ｃと同様となる。

一方、本発明の実施例の図１，図２のリミッタ特性Ａは、リミッタ回路を設けないときの特性Ｄから−４０ｄＢ以上減じた特性（図５では−４０ｄＢで表現している）となる。なお、本発明のリミッタ特性Ａで、入力信号レベルが約＋８ｄＢｍから約＋４８ｄＢｍの範囲では、模式的には理想のリミッタ特性Ｃと同様となる。

このように、本発明の図１，図２のリミッタ特性Ａは、入力信号レベルの大きな範囲（約＋４８ｄＢｍ以上）において、−４０ｄＢの伝送特性の改善がなされているし、また、理想のリミッタ特性Ｃと同様のリミッタ特性を得られる範囲も拡大されている（約＋８ｄＢｍから約＋４８ｄＢｍの範囲）。

なお、第１ＰＩＮダイオード１−１と第１整合用キャパシタ６−１との直列回路及び第２ＰＩＮダイオード１−２と第２整合用キャパシタ６−２との直列回路において、第１ＰＩＮダイオード１−１と第２ＰＩＮダイオード１−２を主マイクロストリップ線路４側にし、第１整合用キャパシタ６−１と第２整合用キャパシタ６−２を接地導体側に配置することとしても良い。この場合にも、第１，第２ＤＣリターン線路３−１，３−２は、第１，第２ＰＩＮダイオードに、それぞれ並列に接続される。

本発明の実施例に係るリミッタ回路の一例の回路を示す図 本発明の実施例に係るリミッタ回路の実装例を示す図 本発明のリミッタ回路における小信号入力時のリミッタ特性を示す図 本発明のリミッタ回路における大信号入力時のリミッタ特性を示す図 中心周波数におけるリミッタ回路の入出力特性を示す図 従来のリミッタ回路を示す図 従来のリミッタ回路の実装例を示す図 オフ状態時のＰＩＮダイオード回路の等価回路を示す図 オン状態時のＰＩＮダイオード回路の等価回路を示す図 従来のリミッタ回路における小信号入力時のリミッタ特性を示す図 従来のリミッタ回路における大信号入力時のリミッタ特性を示す図

符号の説明

１−１，１−２ ＰＩＮダイオード
２−１〜２−４ ＶＩＡホール
２−５．２−６ 接続部
３−１、３−２ ＤＣリターン線路
４ 主マイクロストリップ線路
５ 誘電体基板
６−１〜６−２ キャパシタ
７ 信号入力端
８ 信号出力端

Claims (1)

1. マイクロ波帯で使用するＰＩＮダイオードを用いた表面実装型のリミッタ回路において、
   信号入力端と信号出力端との間に配置されたマイクロストリップ線路と、
   前記マイクロストリップ線路の第１接続点と接地導体との間に第１経路接続部を介して直列に接続された、第１ＰＩＮダイオードと、該第１ＰＩＮダイオード及び前記第１経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ第１整合用キャパシタと、
   前記第１ＰＩＮダイオードと並列に接続された第１直流リターン線路と、
   前記第１接続点から使用周波数の電気長で実質的に１／４波長だけ離れた前記マイクロストリップ線路の第２接続点と接地導体との間に第２経路接続部を介して直列に接続された、第２ＰＩＮダイオードと、該第２ＰＩＮダイオード及び前記第２経路接続部のインダクタンスを使用周波数において打ち消すキャパシタンスを持つ第２整合用キャパシタと、
   前記第２ＰＩＮダイオードと並列に接続された第２直流リターン線路と、
   を備えることを特徴とするリミッタ回路。
   

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