JPS61140217A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61140217A JPS61140217A JP59263567A JP26356784A JPS61140217A JP S61140217 A JPS61140217 A JP S61140217A JP 59263567 A JP59263567 A JP 59263567A JP 26356784 A JP26356784 A JP 26356784A JP S61140217 A JPS61140217 A JP S61140217A
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- JP
- Japan
- Prior art keywords
- transistor
- input
- gate
- voltage
- high voltage
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路に関し、特にＣＭＯＳ５積
回路における高耐圧入力ゲートに関するものである。
回路における高耐圧入力ゲートに関するものである。
通常、ＣＭＯＳマイクロコンピュータはＶＣＣ（＋５ｖ
程度）の電源電圧で動作しているが、例えば高耐圧出力
ポートにより蛍光表示管を駆動し、この駆動用電源（例
えばＶＣＣ〜３５Ｖの電源電圧）と同一の電源によりキ
ーマトリクスをスキャンしてキー人力を受けるようにし
たものでは、ＣＭＯＳインバータで構成された通常の入
力ポートではそりゲート耐圧が１０〜２０Ｖと低く、ゲ
ート破壊を起こすため、高耐圧の入力ゲートが必要とな
る。
程度）の電源電圧で動作しているが、例えば高耐圧出力
ポートにより蛍光表示管を駆動し、この駆動用電源（例
えばＶＣＣ〜３５Ｖの電源電圧）と同一の電源によりキ
ーマトリクスをスキャンしてキー人力を受けるようにし
たものでは、ＣＭＯＳインバータで構成された通常の入
力ポートではそりゲート耐圧が１０〜２０Ｖと低く、ゲ
ート破壊を起こすため、高耐圧の入力ゲートが必要とな
る。
第３図は従来のこの種の高耐圧入力ゲートを示す一実施
例であり、図において、１１は入力端子、１２は高耐圧
ｐチャネルＭＯＳトランジスタ、１３は高抵抗ｎチャネ
ルＭＯ５）ランジスタ、１４はＣＭＯＳバッファである
。トランジスタ１２のソースはＣＭＯＳバッファＩ４の
入力（ａ点）に接続されており、ドレインが入力端子１
１に接続されている。またそのゲートはグランド電位に
接続されている。トランジスタ１３のドレインはａ点に
接続され、ソースはグランド電位、ゲートは正電源１７
に接続されている。１５はデータ読込み信号Ｒで制御さ
れる開閉器で、１６が本回路の出力である。
例であり、図において、１１は入力端子、１２は高耐圧
ｐチャネルＭＯＳトランジスタ、１３は高抵抗ｎチャネ
ルＭＯ５）ランジスタ、１４はＣＭＯＳバッファである
。トランジスタ１２のソースはＣＭＯＳバッファＩ４の
入力（ａ点）に接続されており、ドレインが入力端子１
１に接続されている。またそのゲートはグランド電位に
接続されている。トランジスタ１３のドレインはａ点に
接続され、ソースはグランド電位、ゲートは正電源１７
に接続されている。１５はデータ読込み信号Ｒで制御さ
れる開閉器で、１６が本回路の出力である。
次に動作について説明する。トランジスタ１２及びトラ
ンジスタ１３は通常、導通状態であるので、等価的には
第４図に示すように抵抗１２．１３（抵抗値はＲ１及び
Ｒ２）が接続された回路となる。なおこの第４図におい
て、１８．１９はトランジスタ１３のドレインに寄生す
るダイオード。
ンジスタ１３は通常、導通状態であるので、等価的には
第４図に示すように抵抗１２．１３（抵抗値はＲ１及び
Ｒ２）が接続された回路となる。なおこの第４図におい
て、１８．１９はトランジスタ１３のドレインに寄生す
るダイオード。
コンデンサである。ここでバッファ１４の入カハイ、ロ
ウ閾値をそれぞれＶＩＨＢ、ＶＩＬＢとすると、この高
耐圧入力ゲートの回路全体の入力闇値（入力端子１１で
の入力閾値）は次式のようになる。
ウ閾値をそれぞれＶＩＨＢ、ＶＩＬＢとすると、この高
耐圧入力ゲートの回路全体の入力闇値（入力端子１１で
の入力閾値）は次式のようになる。
Ｖ Ｉ ＬＢ
ここで、ＲＩＨは入力ＶＩＮ−ＶＩＨの時のトランジス
タ１２のオン抵抗、ＲＩＬは入力ＶＩＮ＝ＶＩＬの時の
トランジスタ１２のオン抵抗である。
タ１２のオン抵抗、ＲＩＬは入力ＶＩＮ＝ＶＩＬの時の
トランジスタ１２のオン抵抗である。
なおトランジスタ１３のオン抵抗Ｒ２も厳密にはａ点の
電位により変化するが、今の場合はとんど同等であると
考える。ここで、トランジスタ１２．１３のトランジス
タサイズを適当に選んでＲ１＜＜Ｒ２とすると、Ｖ Ｉ
Ｈ＃Ｖ Ｉ ＨＢ 、 Ｖ Ｉ Ｌ’ｋＶ Ｉ Ｌ
Ｂとなって実用可能な入力閾値を選ぶことができる０例
えばＲ１／Ｒ２−１１５，ＶＩＨＢ＝ ０．５Ｖｃｃ、
Ｖ Ｉ ＬＢ −０，３Ｖｃｃ （Ｖｃｃ−正電源
電圧）とすると、Ｖ Ｉ Ｈ＝ ０．６Ｖｃｃ、 Ｖ
Ｉ Ｌ ＝０．３６Ｖｃｃとなる。
電位により変化するが、今の場合はとんど同等であると
考える。ここで、トランジスタ１２．１３のトランジス
タサイズを適当に選んでＲ１＜＜Ｒ２とすると、Ｖ Ｉ
Ｈ＃Ｖ Ｉ ＨＢ 、 Ｖ Ｉ Ｌ’ｋＶ Ｉ Ｌ
Ｂとなって実用可能な入力閾値を選ぶことができる０例
えばＲ１／Ｒ２−１１５，ＶＩＨＢ＝ ０．５Ｖｃｃ、
Ｖ Ｉ ＬＢ −０，３Ｖｃｃ （Ｖｃｃ−正電源
電圧）とすると、Ｖ Ｉ Ｈ＝ ０．６Ｖｃｃ、 Ｖ
Ｉ Ｌ ＝０．３６Ｖｃｃとなる。
従来の高耐圧入力ゲートは以上のように構成されている
ので、入力端子に常に入力電流が流れ込み（あるいは流
れ出し）、この高耐圧入力ゲートを使用した系全体で考
えた場合の消費電流を低減することができないという問
題があった。
ので、入力端子に常に入力電流が流れ込み（あるいは流
れ出し）、この高耐圧入力ゲートを使用した系全体で考
えた場合の消費電流を低減することができないという問
題があった。
この発明は上記のような問題点を解消するためになされ
たもので、データ読込み時以外の時間には、入力電流が
流れない半導体集積回路を得ることを目的とする。
たもので、データ読込み時以外の時間には、入力電流が
流れない半導体集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、高耐圧トランジスタ
をデータ読込み時のみ導通させ、それ以外の時間はこれ
を遮断するようにしたものである。
をデータ読込み時のみ導通させ、それ以外の時間はこれ
を遮断するようにしたものである。
この発明においては、高耐圧トランジスタは、データを
読込まない通常の時間には遮断されて、この時間には入
力電流は流れ込まず、あるいは流れ出さず、系全体の消
費電流を低減することができる。
読込まない通常の時間には遮断されて、この時間には入
力電流は流れ込まず、あるいは流れ出さず、系全体の消
費電流を低減することができる。
以下、この発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路を示し
、同図（ａ）において第３図と同一符号は同一のものを
示す、１２は高耐圧ｐチャネルＭＯＳトランジスタであ
り、このトランジスタ１２のゲートには従来のグランド
電位ではな（、マイクロコンピュータ本体（信号印加手
段）からのデータ読込み信号Ｒの反転信号■が接続され
ており、入力端子１１の値を読込む期間のみ導通状態と
される。トランジスタ１３のドレインはａ点に接続され
、ソースはグランド電位、ゲートは正電源１７に接続さ
れる。１５は上記マイクロコンピュータ本体からのデー
タ読込み信号Ｒで制御される開閉器で、１６が本回路の
出力である。
、同図（ａ）において第３図と同一符号は同一のものを
示す、１２は高耐圧ｐチャネルＭＯＳトランジスタであ
り、このトランジスタ１２のゲートには従来のグランド
電位ではな（、マイクロコンピュータ本体（信号印加手
段）からのデータ読込み信号Ｒの反転信号■が接続され
ており、入力端子１１の値を読込む期間のみ導通状態と
される。トランジスタ１３のドレインはａ点に接続され
、ソースはグランド電位、ゲートは正電源１７に接続さ
れる。１５は上記マイクロコンピュータ本体からのデー
タ読込み信号Ｒで制御される開閉器で、１６が本回路の
出力である。
第１図（ｂｌ、 （Ｃ）はそれぞれデータ読込み時及び
通常時（トランジスタ１２の遮断時）を等価的に表記し
たものである。同図（ｂｌ、 （Ｃ１において、１８゜
１９はトランジスタ１３のドレインに寄生するダイオー
ド、コンデンサ、ｉＢはバッファ１４の電源電流である
。
通常時（トランジスタ１２の遮断時）を等価的に表記し
たものである。同図（ｂｌ、 （Ｃ１において、１８゜
１９はトランジスタ１３のドレインに寄生するダイオー
ド、コンデンサ、ｉＢはバッファ１４の電源電流である
。
次に動作について説明する。データ読込み時は、トラン
ジスタ１２が導通し、第１図（ｂ）の等価回路となり、
従来回路の動作と同じとなり、データを入力することが
できる。説明を追加すると、入力端子１１電圧が（１）
式のＶＩＨよりも高い場合には出力端子１６には“Ｈ”
が出力され、入力端子１１電圧がＶＩＬよりも低い場合
には１Ｌ“が出力される。特に入力端子１１がグランド
レベルよりも低い場合はダイオード１８が導通しａ点が
グランドレベルとなり、出力１６には正しくＬ”が得ら
れる。
ジスタ１２が導通し、第１図（ｂ）の等価回路となり、
従来回路の動作と同じとなり、データを入力することが
できる。説明を追加すると、入力端子１１電圧が（１）
式のＶＩＨよりも高い場合には出力端子１６には“Ｈ”
が出力され、入力端子１１電圧がＶＩＬよりも低い場合
には１Ｌ“が出力される。特に入力端子１１がグランド
レベルよりも低い場合はダイオード１８が導通しａ点が
グランドレベルとなり、出力１６には正しくＬ”が得ら
れる。
入力のタイミングの点から見ても、高耐圧トランジスタ
１２のオン抵抗値をＲ１としてＲ１夕数１０Ω〜数にΩ
のものは容易に実現可能であり、かつＲ１＜＜Ｒ２，バ
ッファ１４の入力容量Ｃも０．１〜０．０１ｐＦと小さ
いものであるので、入力端子からバ・ソファ入力までの
遅延時間は１ｎＳのオーダであり、実使用上問題になら
ない。
１２のオン抵抗値をＲ１としてＲ１夕数１０Ω〜数にΩ
のものは容易に実現可能であり、かつＲ１＜＜Ｒ２，バ
ッファ１４の入力容量Ｃも０．１〜０．０１ｐＦと小さ
いものであるので、入力端子からバ・ソファ入力までの
遅延時間は１ｎＳのオーダであり、実使用上問題になら
ない。
データ読込み時以外の通常の場合は、読取り信号Ｒが“
Ｌ”となってトランジスタ１２が遮断され、かつ開閉器
１５も遮断される（第１図（Ｃ１参照）。
Ｌ”となってトランジスタ１２が遮断され、かつ開閉器
１５も遮断される（第１図（Ｃ１参照）。
従ってこの時入力電流ｉｌＮは流れない。またａ点はト
ランジスタ１３で接続され、グランド電位となっている
ので、バッファ１４の電源電流ｉＢも流れない。
ランジスタ１３で接続され、グランド電位となっている
ので、バッファ１４の電源電流ｉＢも流れない。
このように本実施例では、高耐圧トランジスタのゲート
をマイクロコンピュータ本体からのデータ読込み信号で
制御し、読込み時のみトランジスタが導通し、それ以外
の時間は遮断するようにしたので、データを読込まない
通常の時間には、入力電流が流れ込まず（あるいは流れ
出さず）、系全体の消費電流を低減することができる。
をマイクロコンピュータ本体からのデータ読込み信号で
制御し、読込み時のみトランジスタが導通し、それ以外
の時間は遮断するようにしたので、データを読込まない
通常の時間には、入力電流が流れ込まず（あるいは流れ
出さず）、系全体の消費電流を低減することができる。
同時に、□高抵抗トランジスタは従来通り常に導通状態
になるようにゲートを電源電圧に固定し、高耐圧トラン
ジスタが遮断状態でもバッファへの入力電位が固定され
るようにしたので、バッファの入力電位も通常の時間は
電源電位に固定され、バッファの電源電流を低減するこ
とができる。
になるようにゲートを電源電圧に固定し、高耐圧トラン
ジスタが遮断状態でもバッファへの入力電位が固定され
るようにしたので、バッファの入力電位も通常の時間は
電源電位に固定され、バッファの電源電流を低減するこ
とができる。
なお、上記実施例では高耐圧トランジスタとしてｐ≠ヤ
ネルトランジスタを用いたものを示したが、正電位入力
の高耐圧の場合は高耐圧トランジスタをｎチャネルトラ
ンジスタ２２とし、高抵抗トランジスタをｐチャネルト
ランジスタ２３とした、第２図に示す回路を用いればよ
い、この場合高耐圧トランジスタ２２のゲート入力は、
読込み信号Ｒであり、高抵抗トランジスタ２３のゲート
入力は接地し、ソース２０は正電源に接続する。
ネルトランジスタを用いたものを示したが、正電位入力
の高耐圧の場合は高耐圧トランジスタをｎチャネルトラ
ンジスタ２２とし、高抵抗トランジスタをｐチャネルト
ランジスタ２３とした、第２図に示す回路を用いればよ
い、この場合高耐圧トランジスタ２２のゲート入力は、
読込み信号Ｒであり、高抵抗トランジスタ２３のゲート
入力は接地し、ソース２０は正電源に接続する。
この第２図の回路も第１図の回路と同様の効果を奏する
。
。
以上のように、この発明に係る半導体集積回路によれば
、高耐圧入力ゲートの高耐圧トランジスタを、データ読
込み時のみ導通させるようにしたので、この高耐圧入力
ゲートを使用した系全体の消費電力を低減できる効果が
ある。
、高耐圧入力ゲートの高耐圧トランジスタを、データ読
込み時のみ導通させるようにしたので、この高耐圧入力
ゲートを使用した系全体の消費電力を低減できる効果が
ある。
第１図はこの発明の一実施例による半導体集積回路を示
し、第１図（ａｌはその回路図、第１図（ｂｌは第１図
（ａｌの回路のデータ読込み時の等価回路図。 第１図（Ｃ）は第１図（ａ）の通常時の等価回路図、第
２図は本発明の他の実施例の回路図、第３図は従来の高
耐圧入力ゲートの一実施例を示す図４、第４図はその等
価回路図である。 １１・・・入力端子、１２．２２・・・高耐圧トランジ
スタ、１３．２３・・・高抵抗トランジスタ、１４・・
・バッファ回路、２０・・・電源、Ｒ，Ｒ・・・データ
読込み信号及びその反転信号。
し、第１図（ａｌはその回路図、第１図（ｂｌは第１図
（ａｌの回路のデータ読込み時の等価回路図。 第１図（Ｃ）は第１図（ａ）の通常時の等価回路図、第
２図は本発明の他の実施例の回路図、第３図は従来の高
耐圧入力ゲートの一実施例を示す図４、第４図はその等
価回路図である。 １１・・・入力端子、１２．２２・・・高耐圧トランジ
スタ、１３．２３・・・高抵抗トランジスタ、１４・・
・バッファ回路、２０・・・電源、Ｒ，Ｒ・・・データ
読込み信号及びその反転信号。
Claims (2)
- （１）入力端子とバッファ回路の入力との間に接続され
た高耐圧トランジスタと、上記バッファ回路の入力と電
源との間に常時導通状態となるように接続された高抵抗
トランジスタと、上記高耐圧トランジスタをこれが上記
入力端子の値を読込む期間のみ導通状態とする信号印加
手段とを備えたことを特徴とする半導体集積回路。 - （２）上記高耐圧トランジスタがｐチャネルＭＯＳトラ
ンジスタ、上記高抵抗トランジスタがｎチャネルＭＯＳ
トランジスタ、上記電源がグランド電位、上記バッファ
回路がＣＭＯＳバッファ回路であることを特徴とする特
許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263567A JPS61140217A (ja) | 1984-12-12 | 1984-12-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59263567A JPS61140217A (ja) | 1984-12-12 | 1984-12-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61140217A true JPS61140217A (ja) | 1986-06-27 |
Family
ID=17391340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59263567A Pending JPS61140217A (ja) | 1984-12-12 | 1984-12-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61140217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343518A (ja) * | 1991-05-21 | 1992-11-30 | Nec Ic Microcomput Syst Ltd | 入力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137386A (en) * | 1975-05-22 | 1976-11-27 | Mitsubishi Electric Corp | Semiconductor protective circuit |
| JPS5331266A (en) * | 1976-07-03 | 1978-03-24 | Lucas Industries Ltd | Filter element |
-
1984
- 1984-12-12 JP JP59263567A patent/JPS61140217A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137386A (en) * | 1975-05-22 | 1976-11-27 | Mitsubishi Electric Corp | Semiconductor protective circuit |
| JPS5331266A (en) * | 1976-07-03 | 1978-03-24 | Lucas Industries Ltd | Filter element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04343518A (ja) * | 1991-05-21 | 1992-11-30 | Nec Ic Microcomput Syst Ltd | 入力回路 |
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