JPS6372216A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ等に用いられる遅延素
子の信号処理回路に関するものである。

従来の技術 ゲート遅延を利用した遅延素子、例えば複数個のＣ−Ｍ
ＯＳゲートで構成された遅延素子を、ＦＭ信号の遅延に
用いる場合があるが、この時、入力段で適切な入力バイ
アス電圧を与えなければ、出力信号に大なる２次歪を発
生し、ＦＭ信号の劣化につながっていた。

従来は、適切なバイアス電圧を外部よりポリウム等で調
整して与えるか、もしくは、入力段直後の１ゲートの出
力より入力段に負帰還をかけるかが行なわれていたが、
いずれも複数個のゲートの温度による特性変化等を吸収
できないため、出力信号に容易に２次歪を発生させてい
た。

発明が解決しようとする問題点 これら２次歪の発生は、ＦＭ信号の劣化となり、例えば
ＶＴＲ等では、キャリアリークの増大、つまり再生画質
の劣化となるため、大きな問題となっていた。

問題点を解決するための手段 本発明は、遅延素子の出力信号の直流成分を入力バイア
ス電圧に負帰還し、入力バイアス電圧を制御するように
構成したものである。

作用 これにより、出力信号の歪を軽減することが可能となり
、例えばＦＭ信号を入力信号とした場合では、２次歪を
大幅に軽減できることになる。

実施例 以下、本発明の信号処理回路の一実施例について、図面
を参照しながら説明する。

第１図は、本発明の構成を簡単に示したブロック図であ
る。端子より入力された入力信号は帰還回路４からの信
号と合成器５で合成された後、遅延素子２に入力される
。遅延素子２の出力は端子３に出力されると共に帰還回
路４にて入力に負帰還される。

次に第２図は、本発明の構成を簡単に示した回路図であ
る。入力端子１より入力されたＦＭ信号は、抵抗Ｒ，，
Ｒ２により所定のバイアスを与えられて遅延素子２に入
力される。遅延素子２は例えばＣ−ＭＯＳのゲート６を
約１万段程直列接属したもので、入力ＦＭ信号は２０μ
ｓｅｃ程度遅延して出力端子３に出力される。出力信号
は抵抗Ｒ，，Ｃ２によるローパスフィルタを通り、抵抗
Ｒ８により入力バイアスに負帰還されている。

今、遅延素子２の構成として、入力信号と出力信号とは
逆極性つまり反転して出力される場合を考え、入力信号
としてはＦＭ信号とし、かつ今Ｒ１−ｏｏ　を考える。

入力バイアス電圧が最適であった場合、第３図＋ａｌに
示す如く、出力信号はデユーティ５０％の２次歪のない
信号が得られる。

次に入力バイアス電圧が最適バイアス値より高かった場
合、出力信号は第３図（ｂｌのようになり、２次歪が大
となる。

次に入力バイアス電圧が、最適バイアス値より低かった
場合、第３図（Ｃ１の如く出力信号が得られる。

そこで、第１図のＲ，、Ｒ３，Ｃ２により帰還ループを
形成する。つまり、Ｒ４、Ｃ２によるローパスフィルタ
で直流成分を得、Ｒ３を通して入力バイアス電圧に帰還
する。これにより、例えば入力バイアスが高かった第３
図ｆｔ１１の如き出力信号であった場合も第２図の５の
電位がさがり、結局負帰還ループがかかることにより、
第３図（Ｍｌとほぼ同様な出力信号が得られることにな
る。

次に、遅延素子２の構成として、入力信号と出力信号が
、同極性で出力される場合を考える。

この場合第４図に示す如く帰還ループのＲ４゜Ｒ８の間
に反転回路４を挿入すれば良い６反転回路は、オペアン
プ７と抵抗Ｒ５，Ｒ６，Ｒ，で構成される如きである。

これにより、負帰還ループが形成されることになる。

本発明による効果の一例を、第５図に示す。

第４図は横軸に入力信号の周波数、縦軸に２次歪の量を
示したものである０本発明を用いることによって２次歪
が広い周波数領域にわたり、大幅に軽減されているのが
わかる。

次に、遅延素子としてＣＯＤを考える。

ＣＯＤは一般に同極性で出力されるため本実施例の第４
図の構成となる。

本発明を用いることにより、ＣＯＤの入力バイアス電圧
を常に最適に保つことができる。つま、す、リニアリテ
ィ特性の良い入力バイアス電圧を保つことができるため
、ＣＯＤによる波形歪を大幅に軽減し、かつ温度特性に
よる出力電位のドリフトをも抑えることができる。

発明の効果 以上の説明から明らかなように、本発明は、遅延素子の
出力信号の直流成分を、遅延素子の入力バイアス電圧に
負帰還することにより、出力信号の波形歪を大幅に軽減
するものであって、特にＦＭ信号をゲート遅延素子で遅
延させた時の２次歪を大幅に軽減するも゛のであり、Ｖ
ＴＲ等の信号処理系で本発明を用いることによる効果は
大なるものがある。

【図面の簡単な説明】

第１図は、本発明の構成を示すブロック図、第２図は、
本発明の構成を示す回路図、第３図は、本発明を説明す
る波形図、第４図は、本発明の構成を示す回路図、第５
図は、本発明の効果を示す特性図である。 ２・・・・・・遅延素子、４・・・・・・帰還回路、７
・・・・・・オペアンプ。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）入力信号を遅延素子に入力し、前記遅延素子の出
   力信号の直流成分を前記遅延素子の入力バイアス電圧に
   負帰還し、入力バイアス電圧を制御することを特徴とす
   る信号処理回路。
2. （２）遅延素子は、ゲート遅延を利用した遅延素子であ
   って複数個のＣ−ＭＯＳゲートを主要素として、構成さ
   れていることを特徴とする特許請求の範囲第（１）項記
   載の信号処理回路。
3. （３）入力信号は、ＦＭ信号であることを特徴とする特
   許請求の範囲第（１）項記載の信号処理回路。