KR970067856A - 반도체 기억장치 및 기억 시스템 - Google Patents
반도체 기억장치 및 기억 시스템 Download PDFInfo
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Abstract
본 발명의 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하는 메모리 셀을 포함하고, 상기 메모리 셀이 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나를 보유하는 경우에 메모리 셀의 외부로부터 입력되는 기록데이타와 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 상태를 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나로 하는 것을 특징으로 한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 9는 본 발명의 제1 실시 형태에 관한 디치 기억 NAND형 플래쉬 메모리의 구성을 도시한 구성도, 도 10은 도 9에 도시한 메모리 셀 어레이, 및 열 계통 회로의 구성을 도시한 구성도, 도 11은 4치 기억시의 메모리 셀 트랜지스터의 임계치 분포를 도시한 도면, 도 10에 도시한 데이타 회로의 블럭도, 도 13A 및 도 13B는 본 발명의 제1 실시 형태에 관한 장치에서의 판독 순서를 설명하는 도면으로서, 각각 메모리 셀의 임계치의 분포를 도시한 도면 및 판독순서의 개략을 도시한 도면.
Claims (91)
- 반도체 기억 장치에 있어서, 전기적으로 재기록이 가능한 n치(n은 3이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치 회로로 구성되는 데이타 회로를 포함하고, 상기 메모리 셀로부터의 데이타의 판독시에 있어서, 상기 메모리 셀로부터 판독되어 k기의 래치 회로(k<m)에 보유된 데이타가, 상기 데이타 회로의 다른(m-k)개의 래치 회로에 상기 메모리 셀로부터 판독된 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 데이타 회로는 메모리 셀에 기록되는 데이타를 보유하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항 또는 제2항에 있어서, 복수의 데이타 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서, “1”상태는 메모리 셀의 임계치 전압이 제1 임계치 정압 영역, “2”상태는 메모리 셀의 임계치 전압이 제1 임계치 전압 영역보다 큰 제2 임계치 전압 영역, …,“2n(n은 1이상의 자연수)”상태는 메모리 셀의 임계치가 제(2n-1) 임계치 전압 영역보다 큰 제2n 임계치 전압 영역에 속하도록 한 전기적 재개록이 가능한 2n치를 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀로부터 판독한 데이타를 보유하는 m개의 래치 회로로 구성되는 데이타 회로를 포함하고, 판독시에 있어서, 메모리 셀이“n”상태와 임계치 전압이 거의 동등 또는 작은 상태인지.“n+1”상태와 임계치 전압이 거의 동등 또는 큰 상태인지 어느 한쪽을 k개의 래치 회로(k<m)에서 판독하여 보유된 데이타가, 상기 데이타 회로를 구성하는 다른 m-k개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서, 전기적으로 재기록이 가능한 n치(n은 3이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀에 기록될 데이타를 보유하고, 상기 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치 회로, 제2 래치 회로,…,제m(m은 2이상의 자연수)래치 회로를 갖는 1개의 데이타 회로를 포함하고, 상기 메모리 셀에 기록될 데이타 중, 선두 어드레스로부터 ((i-1)×t+1)번째의 데이타로부터 t개의 데이타는 상기 t개의 데이타 회로 내의 각각의 제i(1≤i≤m;i는 자연수)의 래치 회로에 로드되는 것을 특징으로 하는 반도체 기억 장치.
- 제5항에 있어서, 판독시에 있어서, 상기 제1 래치 회로에 판독 보유된 데이타가 데이타 회로를 구성하는 다른 m-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되고, 상기 제2 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-2개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 상기 제j(1≤j≤m;j는 자연수)의 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-j개의 래치 회로에 상기판독 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억 장치.
- 제5항에 있어서, 판독시에 있어서, 상기 제1 래치 회로에 판독 보유된 데이타가 데이타 회로를 구성하는 다른 m-1개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되고, 상기 제(m-1)래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 m-2개의 래치 회로에 상기 판독 데이타가 보유되기 전에 출력되며, 제p(1≤p≤m;p는 자연수)의 래치 회로에 판독 보유된 데이타가 상기 데이타 회로를 구성하는 다른 p-1개의 래치 회로에 상기판독 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서, 전기적으로 재기록이 가능한 n치(n은 3이상의 자연수)을 기억하는 메모리 셀이 매트릭스형으로 배치되어 있는 메모리 셀 어레이와, 상기 메모리 셀에 기록될 데이타를 보유하고, 상기 메모리 셀로부터 판독한 데이타를 보유하는 제1 래치 회로, 제2 래치 회로,…,제m(m은 2이상의 자연수)래치 회로로 구성되는 t개의 데이타 회로를 포함하고, 메모리 셀에 기록하는 데이타를 우선 선두 어드레스로부터 최초의 t개의 데이타는 상기 각 데이타 회로내의 제1 래치 회로에 로드되고,다음의 t개의 데이타는 상기 각 데이타 회로 내의 제2 래치 회로에 로드되며, 최초로부터(i×t+1)번째부터 t개의 데이타는 각 데이타 회로 내의 제(i+1)(1≤i≤m-i; i는 자연수)의 래치 회로에 로드되며, 상기 데이타 회로 내의 m개의 래치 회로 중, 외부로부터 기록 데이타가 입력되지 않는 f개의 래치 회로에는 상기 데이타 회로에 기초한 기록이 가장 단시간이 되도록 외부로부터 기록 데이타가 입력되지 않는 f개의 래치 회로의 데이타를 설정하는 것을 특징으로 하는 반도체 기억 장치.
- 제5항에 있어서,상기 메모리 셀로부터의 데이타의 판독시에 있어서, 상기 메모리 셀로부터 판독되어 k개의 래치 호로(k<m)에 보유된 데이타가 상기 데이타 회로의 다른 (m-k)개의 래치 회로에 상기 메모리 셀로부터 판독된 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억 장치.
- 제9항에 있어서,상기 메모리 셀로부터 판독되고 m-k개의 래치 회로 중 d개의 래치 회로(d<m-k)에 보유된 데이타가 상기 데이타 회로의 다른 m-k-d개의 래치 회로에 상기 메모리 셀로부터의 판독 데이타가 보유되기 전에 출력되는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나를 보유하는 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 상태를 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나로 하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로에의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와,상기 메모리 셀이 “1”상태, “2”상태,…,“m-1”상태, “m”상태 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1,상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1<△Vpp2인 것을 특징으로 하는 반도체 기억 장치.
- 제11항 또는 제12항에 있어서, “1”상태가 소거 상태이고, “2”상태,"3"상태,…,“m-1”상태, “m”상태의 임계치 분포폭이 m+1상태, m+2상태,…,“k-1”상태,“k”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 “1”상태,“2”상태,…,“2m-1-1”상태, “2m-1-1”상태(m은 n=2m을 만족시키는 자연수)중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“2m-1”상태,“2m”상태 중 어느 하나로 하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하며, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 “1”상태 또는 “2”상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와,상기 메모리 셀이 “1”상태, “2”상태,…,“2m-1-1”상태, “2m-1-1”상태(m은 n=2m을 만족시키는 자연수) 중 어느 하나의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,,2m-1상태,2m상태 중 어느 하나의 임계치 레벨로 하는 제m의 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1,상기 제m 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppm으로 했을 때 △Vpp1<△Vppm인 것을 특징으로 하는 반도체 기억 장치.
- 제15항에 있어서, “2”상태의 임계치 분포폭이“2m-1+1”상태, “2m-1+2”상태, …, “2m-1-1”상태, “2m”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 제14항 또는 제15항에 있어서, “1”상태는 소거 상태이고, “2”상태,“3”상태,…, “2m-1-1”상태, “2m-1-1”상태의 임계치 분포폭이 2m-1+1상태, 2m-1+2상태, …, “2m-1-1”상태, 2m-1+2m상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 상기 메모리 셀이 “1”상태 또는 “2”상태를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 “1”상태,“2”상태, “3”상태 또는 4상태로 하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하며, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타에 기초하여, 상기 메모리 셀을 “1”상태 또는 “2”상태 중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와,상기 메모리 셀이 “1”상태 또는“2”상태 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여, 상기 메모리 셀을 “1”상태,“2”상태, “3”상태, 또는 "4"상태 중 어느 하나의 임계치 레벨로 하는 제2의 기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1,상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2으로 했을 때 △Vpp1<△Vpp2인 것을 특징으로 하는 반도체 기억 장치.
- 제18항 또는 제19항에 있어서, “1”상태가 소거 상태이고, “2”상태의 임계치 분포폭이 “3”상태 및 "4"상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록한 메모리 셀을 포함하고, 상기 메모리 셀이 “1”상태,“2”상태,…,“r-1”상태, “r”상태(r은 2이상의 자연수)중 어느 하나를 보유하는 경우에 메모리 셀의 외부로부터 입력되는 기록데이타와 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 상태를 “1”상태,“2”상태,…,“s-1”상태,“s”상태(s는 r 보다 큰 자연수)중 어느 하나로 하고,상기 메모리 셀이 “1”상태,“2”상태,…,“s-1”상태, “s”상태 중 어느 하나를 보유하는 경우에 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀을 보유하는 데이타에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“t-1”상태,“t”상태(t는 s 보다 큰 자연수)중 어느 하나로 하는 것을 특징으로 하는 반도체기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀 셀이 “1”상태,“2”상태,…,“r-1”상태, “r”상태(r은 2이상의 자연수)중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“s-1”상태,“s”상태(s는r보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2 이상의 자연수)의 기록 모드와,상기 메모리 셀이 “1” 상태,“2”상태, …,“s-1”상태, “s”상태 중 어느 하나의 임계치 레벨인 경우에 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀이 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“t-1”상태,“t”상태(t는 s 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j+1의 기록 모드를 가지며, 상기 제j 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppj,상기 제j+1의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp(j+1)로 했을 때 △Vppj<△Vpp(j+1)인 것을 특징으로 하는 반도체 기억 장치.
- 제21항 또는 제22항에 있어서, “r+1”상태, “r+2”상태,…. “s-1”상태, “s” 상태의 임계치 분포폭이 “s+1”상태, “s+2”상태,…, “t-1”상태, “t”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 제21항 내지 제23항중 어느 한 항에 있어서, “1”상태가 소거 상태이고, “2”상태,“3”상태,…,“r-1”상태, “r”상태의 임계치 분포폭이 “r+1”상태, “r+2”상태,…. “s-1”상태, “s” 상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하는 메모리 셀을 포함하고, 상기 메모리 셀이 “1”상태,“2”상태,…,2k-1-1상태, 2k-1상태(k는 2이상의 자연수) 중 어느 하나로 하고,상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“2k-1”상태,… “2k-1”상태,… “2k”상태 중 어느 하나로 하고 상기 메모리 셀의 “1”상태,“2”상태,…,“2k-1”상태,“2k”상태 중 어느 하나를 보유하는 경우에 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 메모리 셀이 보유하는 데이타에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“2k-1-1”상태,… “2k-1”상태 중 어느 하나로 하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단과, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 1상태,“2”상태,…,“2k-1-1”상태, “2k-1”상태(k는 2이상의 자연수) 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“2k-1”상태,… “2k-1”상태,“2k”상태 중 어느 하나의 임계치 레벨로 하는 제k 기록 모드와,상기 메모리 셀이 “1”상태,“2”상태,…,“2k-1”상태,“2k”상태 중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“2k-1-1”상태,… “2k-1”상태,중 어느 하나의 임계치 레벨로 하는 제k+1의 기록 모드를 가지며, 상기 제k의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk, 상기 제k+1의 기록 모드를 가지며, 상기 제k의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk, 상기 제k+1의 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp(k+1)로 했을 때 △Vppk<△Vpp(k+1)인 것을 특징으로 하는 반도체 기억 장치.
- 제25항 또는 제26항에 있어서, “2k-1+1”상태, “2k-1+2”상태, …, “2k-1”상태, “2k”상태의 임계치 분포폭이 “2k+1”상태, “2k+2, …,“2k-1-1”상태, “2k-1”상태의 임계치 보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 제25항 내지 제27항 중 어느 한 항에 있어서, “1”상태가 소거 상태이고, '2”상태, “3”상태,…,“2k-1-1”상태, “2k-1”상태의 임계치 분포폭이 “2k-1+1”상태, “2k-1+2”상태, …, “2k-1”상태, “2k”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 제25항 내지 제27항 중 어느 한 항에 있어서, “1”상태가 소거 상태이고,“2”상태의 임계치 분포폭이 “3”상태,“4”상태,…,“2k-1-1”상태, “2k-1”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1기록 동작시에 상기 메모리 셀은 제1논리 레벨이 입력되면 “1”상태가 되고, 제2논리 레벨이 입력되면 “2”상태가 되며, 2k-1(k는 2 이상의 자연수)의 기록 동작 결과 “A”상태인 상기 메모리 셀은 제k의 기록 동작시에 제2k-1의 논리 레벨을 입력되면 “A”상태로 되고, 제2k논리 레벨이 입력되면 “A+2k-1”상태로 되는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 제1기록 동작시에 상기 메모리 셀은 제1논리 레벨이 입력되면 “1”상태가 되고, 제2논리 레벨이 입력되면 “2”상태가 되며, 2k-1(k는 2 이상의 자연수)의 기록 동작 결과 “A”상태인 상기 메모리 셀은 제k의 기록 동작시에 제2k-1의 논리 레벨을 입력되면 “A”상태로 되고, 제2k논리 레벨이 입력되면 “A+2k-1”상태로 되며, 상기 제1 기록 동작을 행하는 제1기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1, 상기 제k의 기록 동작을 행하는 제k기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vppk로 했을 때 △Vpp1<△Vppk인 것을 특징으로 하는 반도체 기억 장치.
- 제30항 또는 제31항에 있어서, “1”상태가 소거 상태이고, “2”상태의 임계치 분포폭이 “A+2k-1”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 제30항 또는 제31항에 있어서, “A”상태의 임계치 분포폭이 “A+2k-1”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고, 제1 기록 동작시에 상기 메모리 셀은 제1논리 레벨이 입력되면 “1”상태로 되고, 제2논리 레벨이 입력되면 “2”상태로 되고, 제1기록 동작 결과,“1”상태인 상기 메모리 셀은 제2기록 동작시에,제3논리 레벨이 입력되면 “1”상태로 되고, 제4논리 레벨이 입력되면 “3”상태로 되고, 제1기록 동작 결과,“2”상태인 상기 메모리 셀은 제2기록 동작시에,제3논리 레벨이 입력되면 “2”상태로 되며, 제4논리 레벨이 입력되면 4상태로 되는 것을 특징으로하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 제1기록 동작시에 상기 메모리 셀은 제1논리 레벨이 입력되면 “1”상태가 되고, 제2논리 레벨이 입력되면 “2”상태가 되며, 제1기록 동작 결과,“1”상태인 상기 메모리 셀은 제2기록 동작시에,제3논리 레벨이 입력되면 “1”상태로 되고, 제4논리 레벨이 입력되면 “3”상태로 되고, 제1기록 동작 결과,“2”상태인 상기 메모리 셀은 제2기록 동작시에,제3논리 레벨이 입력되면 “2”상태로 되며, 제4논리 레벨이 입력되면 4상태로 되고 상기 제1기록 동작을 행하는 제1기록 모드에 있어서의 상기 바이어스치의 증가팍을△Vpp1,상기 제2기록 동작을 행하는 제2기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2로 했을 때 △Vpp1<△Vpp2인 것을 특징으로하는 반도체 기억 장치.
- 제34항 또는 제35항에 있어서, “1”상태가 소거 상태이고, “2”상태의 임계치 분포폭이 “3”상태,및 “4”상태의 임계치 분포폭보다 좁은 것을 특징으로하는 반도체 기억 장치.
- 제34항 내지 제36항중 어느 한 항에 있어서, 상기 제3임계치 레벨이 제2임계치 레벨보다 큰 것을 특징으로하는 반도체 기억 장치.
- 제37항에 있어서, “3”상태의 임계치 분포와 “4”상태의 임계치 분포간의 전압차가 “2”상태의 임계치 분포와 “3”상태의 임계치 분포간의 전압차와 동일한 것을 특징으로하는 반도체 기억 장치.
- 제37항에 있어서, “3”상태의 임계치 분포와 “4”상태의 임계치 분포간의 전압차가 “2”상태의 임계치 분포와 “3”상태의 임계치 분포간의 전압차보다 큰 것을 특징으로하는 반도체 기억 장치.
- 제34항 내지 제36항중 어느 한 항에 있어서, 상기 제3임계치 레벨이 제2임계치 레벨보다 작은 것을 특징으로하는 반도체 기억 장치.
- 제40항에 있어서, “2”상태의 임계치 분포와 “4”상태의 임계치 분포간의 전압차가 “3”상태의 임계치 분포와 “2”상태의 임계치 분포간의 전압차와 동일한 것을 특징으로하는 반도체 기억 장치.
- 제40항에 있어서, “2”상태의 임계치 분포와 “4”상태의 임계치 분포간의 전압차가 “3”상태의 임계치 분포와 “2”상태의 임계치 분포간의 전압차보다 큰 것을 특징으로하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀을 포함하고,제1기록 동작시에 상기 메모리 셀은 제1논리 레벨이 입력되면 “1”상태가 되고, 제2논리 레벨이 입력되면 “2”상태가 되며, 제1기록 동작 결과,“1”상태인 상기 메모리 셀은 제2기록 동작시에,제3논리 레벨이 입력되면 상기 메모리 셀에 보유되는 “1”데이타와 제3논리 레벨에 기초하여 “1”상태로 되며, 제4논리 레벨이 입력되면 상기 메모리 셀에 보유되는 “1”데이타와 제4논리 레벨에 기초하여 “3”상태로 되며, 제1기록 동작 결과,“2”상태인 상기 메모리 셀은 제2기록 동작시에,제3논리 레벨이 입력되면 상기 메모리 셀에 보유되는 “2”데이타와 제3논리 레벨에 기초하여 “2”상태로 되며, 제4논리 레벨이 입력되면 상기 메모리 셀에 보유되는 “2”데이타와 제4논리 레벨에 기초하여 “4”상태로 되는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기입 데이타를 보유하는 데이타 회로를 포함하고, 제1기록 동작시에 상기 메모리 셀은 데이타 회로에 보유되는 제1기록 데이타에 따라 기록 데이타가 제1논리 레벨인 겅우에는 “1”상태가 되고,기록 데이타가 제2논리 레벨인 경우이며, “2”상태가 되며, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 제2기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에, 상기 메모리 셀이 “1”상태이고 제2기록 데이타가 제3논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 “1”상태로 되고, 상기 메모리 셀이 “1”상태이고 제2기록 데이타가 제4논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은“3”상태로 되고, 상기 메모리 셀이 “2”상태이고 제2기록 데이타가 제3논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 “2”상태로 되고, 상기 메모리 셀이 “2”상태이고 제2기록 데이타가 제4논리 레벨로 상기 데이타 회로에 보유되는 경우, 상기 메모리 셀은 “4”상태로 되는 것을 특징으로 하는 반도체 기억 장치.
- 제34항 내지 제44항중 어느 한항에 있어서, 상기 제1논리 레벨과 상기 제3논리 레벨이 동일하고, 상기 제2논리 레벨과 상기 제4논리 레벨이 동일한 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 메모리 셀이 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)를 보유하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록데이타 및 메모리 셀로부터 판독된 데이타를 보유한 후에 상기 데이타를 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나로 하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와,상기 메모리 셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 상기 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에 상기 데이타 화로가 상기 메모리 셀의 외부로 부터 입력되는 기록 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와,상기 메모리 셀이 “1”상태, “2”상태,…,“m-1”상태, “m”상태 중 어느 하나의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록중 어느 하나의 임계치 레벨인 경우에 상기 메모리 셀의 외부로부터 입력되는 기록 데이타 및 상기 메모리로부터 판독된 데이타을 보유한 후에,상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2기록 모드를 가지며, 상기 제1 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1,상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1,상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2 로 했을 때 △Vpp1<△Vpp2인 것을 특징으로 하는 반도체 기억 장치.
- 제46항 또는 제47항에 있어서, “1”상태가 소거 상태이고, “2”상태,“3”상태,…,“m-1”상태, “m”상태의 임계치 분포폭이 “m+1”상태, “m+2”상태,…,“k-1”상태,“k”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고, 상기 메모리 셀이 “1”상태 또는“2”상태를 보유하는 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 “1”상태,“2”상태,“3”상태,“4”상태로 하는 것을 특징으로 하는 반도체 기억 장치.
- “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하도록 한 메모리 셀과, 상기 메모리 셀에 기록 데이타를 보유하는 데이타 회로와, 상기 메모리셀에 바이어스를 공급하여 원하는 임계치 레벨동안 상기 메모리 셀의 임계치를 시프트시키는 기록 수단과, 상기 메모리 셀에 소정 시간 바이어스가 공급될 때마다 원하는 임계치 레벨 동안 메모리 셀의 임계치가 시프트했는지 여부를 검출하여 임계치가 시프트할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복하는 검증 수단으로서, 상기 기록 수단에 의한 상기 메모리 셀로의 바이어스의 공급을 반복할 때 반복 횟수에 따라 바이어스치가 단계적으로 증가하는 검증 수단을 포함하고, 상기 메모리 셀이 “1”상태의 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 “1”상태,“2”상태중 어느 하나의 임계치 레벨로 하는 제1기록 모드와,상기 메모리 셀이 “1”상태 또는“2”상태 중 어느 하나의 임계치 레벨인 경우에 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력되는 기록데이타 및 상기 메모리로부터 판독된 데이타를 보유한 후에, 상기 데이타 회로에 보유한 데이타를 기초로 하여 상기 메모리 셀을 “1”상태,“2”상태,“3”상태,또는 "4"상태 중 어느 하나의 임계치 레벨로 하는 제2 기록 모드를 가지며,상기 제1기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp1,상기 제2 기록 모드에 있어서의 상기 바이어스치의 증가폭을 △Vpp2 로 했을 때 △Vpp1<△Vpp2인 것을 특징으로 하는 반도체 기억 장치.
- 제49항 또는 제50항에 있어서, “1”상태가 소거 상태이고,“2”상태의 임계치 분포폭이 “3”상태 및 “4”상태의 임계치 분포폭보다 좁은 것을 특징으로 하는 반도체 기억 장치.
- 제1항 내지 제11항중 어느 한 항에 있어서, 상기 메모리 셀은 워드선을 공유하여 상기 메모리 셀 어레이를 구성하는 것을 특징으로 하는 반도체 기억 장치.
- 복수 비트의 데이타 기억이 가능한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하고,상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 했을 때, 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제1기록 데이타가 입력되어 일시적으로 기억된 후 상기 상위 비트의 데이타의 기록 동작이 행해지고, 상기 상위 비트의 데이타의 기록 동작 종료 후에 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제2기록 데이타가 입력되어 일시적으로 기억된 후 상기 하위 비트 데이타의 기록 동작이 행해지는 것을 특징으로하는 반도체 기억 장치.
- 제53항에 있어서, 상기 하위 비트의 데이타 기록 동작은 상기 데이타 회로가 메모리 셀의 외부로부터 입력된 제2기록 데이타 및 상기 메모리 셀로부터 판독된 상기 상위 비트의 데이타를 보유한 후에 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로를 포함하며, 상기 복수의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 하고, 상기 페이지를 형성하는 상기 메모리 셀군의 각각에 대하여 상기 복수 비트의 데이타를 기록하는데 있어서, 상기 상위 비트의 데이타의 기록을 행하는 동작을 상위 페이지의 기록 동작, 상기 하위 비트의 데이타의 기록을 행하는 동작을 하위 페이지의 기록 동작에서 했을 때, 상기 페이지를 형성하는 상기 각 메모리 셀군의 각각에 대하여 상위 페이지의 기록 동작이 종료한 후 하위 페이지의 기록 동작이 개시되는 것을 특징으로 하는 반도체 기억 장치.
- 제55항에 있어서, 상기 데이타 회로에 상기 메모리 셀의 외부로부터 제1기록 데이타가 입력되어 일시적으로 기억된 후 상기 상위 페이지의 기록 동작이 행해지고,이어서 상기 데이타 회로에 상기 메모리 셀이 외부로부터 제2기록 데이타가 입력되어 일시적으로 기억된 후 상기 하위 페이지의 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제55항 또는 제56항에 있어서, 상기 데이타 회로는 복수개의 메모리 셀로 이루어진 메모리 셀군에 대응하여 복수개 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지를 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀에의 기록 동작을 반복하는 검증 수단을 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 했을 때, 상기 상위 비트의 데이타에 대하여 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 행하고, 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후에, 상기 하위 비트의 데이타에 대하여 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제58항에 있어서, 상기 하위 비트의 데아타의 기록 동작은 상기 상위 비트의 데이타가 기록된 후, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력된 기록 데이타 및 상기 메모리 셀로부터 판독된 상기 상위 비트의 데이타를 보유한 후에 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지를 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 상기 복수 비트의 데이타 중 먼저 상기 메모리 셀에 기록되는 것을 상위 비트의 데이타, 나중에 상기 메모리 셀에 기록되는 것을 하위 비트의 데이타로 하고, 상기 페이지를 형성하는 상기 메모리 셀군의 각각에 대하여 상기 복수 비트의 데이타를 기록하는데 있어서, 상기 상위 비트의 데이타의 기록을 행하는 동작을 상위 페이지의 기록 동작, 상기 하위 비트의 데이타의 기록을 행하는 동작을 하위 페이지의 기록 동작에서 했을 때, 상기 페이지를 형성하는 상기 각 메모리 셀군의 각각에 대하여, 상기 기록 수단에 의한 상위 페이지의 기록 동작을 행하고, 상기 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후에, 상기 기록 수단에 의한 하위 페이지의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 제60항에 있어서, 상기 하위 페이지의 기록 동작은 상기 상위 페이지의 기록동작 후, 상기 데이타 회로가 상기 메모리 셀의 외부로부터 입력된 기록 데이타 및 상기 메모리 셀로부터 판독된 데이타를 보유한 후에 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제60항 또는 제61항에 있어서, 상기 데이타 회로는 복수개의 메모리 셀로 이루어진 메모리 셀군에 대응하여 복수개 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서,복수 비트의 데이타의 기억이 가능한n치(n은 3이상의 자연수) 기억 메모리 셀을 포함하며, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군의 기록단위가 되는 페이지를 형성하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1페이지에 속하는 제1메모리 셀에 제p기록 동작을 행하고, 제2페이지에 속하는 제2메모리 셀에 제p기록 동작을 행한 후, 제1메모리 셀에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지를 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1페이지에 속하는 제1메모리 셀에 제p기록 동작을 행하고, 제2페이지에 속하는 제2메모리 셀에 제p기록 동작을 행한 후, 제1메모리 셀에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 제63항 또는 제64항에 있어서,상기 제1메모리 셀로의 제p+1 기록 동작에 이어서 상기 제2메모리 셀에 제p+1 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 제64항에 있어서, 제1메모리 셀로의 제p 기록 동작 결과, 제1메모리 셀에 원하는 기록이 행해졌는지를 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2메모리 셀로의 제p 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제64항에 있어서, 제2메모리 셀로의 제p 기록 동작 결과, 제2메모리 셀에 원하는 기록이 행해진것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제1메모리 셀로의 제p+1 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제63항 내지 제67항 중 어느 한항에 있어서, 상기 제p 기록 동작이 제1기록 동작이고, 상기 제p+1 기록 동작이 제2기록 동작인 것을 특징으로 하는 반도체 기억 장치.
- 제68항에 있어서, 상기 메모리 셀은 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 가지며, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1기록이 행해지고, 상기 메모리 셀을 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는제1 기록 모드와, 상기 메모리 셀이 “1”상태,“2”상태,…,“m-1”상태, “m”상태중 어느 하나의 임계이 레벨인 경우에 상기 제2기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀이 임계치 레벨에 기초하여 상기 메모리 상태를 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2기록 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제63항 내지 제67항중 어느 한항에 있어서, 상기 메모리 셀은 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 갖고, “3”상태는 제3의 임계치 레벨을 가지며, “i”상태(i는 n 이하의 자연수이고 n은 4 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 “1”상태,“2”상태, …,“r-1”상태, “r”상태(r은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고,상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“s-1”상태,“s”상태(s는 r 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 j(j는 2이상의 자연수)의 기록모드와, 상기 메모리 셀이 “1”상태,“2”상태,…,“s-1”상태,“s”상태 중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p+1기록이 행해지고,상기메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“t-1”상태,“t”상태(t는 s 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 j+1기록 모드를 갖는 것을 특징으로 하는 반도체기억 장치.
- 반도체 기억 장치에 있어서,복수 비트의 데이타의 기억이 가능한n치(n은 3이상의 자연수) 기억 메모리 셀을 포함하며, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군의 기록단위가 되는 페이지를 형성하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1페이지에 속하는 메모리 셀군에 제p기록 동작을 행하고, 제2페이지에 속하는 메모리 셀군에 제p기록 동작을 행한 후, 상기 제1페이지에 속하는 메모리 셀군에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억장치에 있어서, 복수 비트의 데이타의 기억이 가능한 복수의 메모리 셀로서, 소정수의 상기 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하는 메모리 셀과, 상기 메모리 셀의 기록 데이타를 보유하는 데이타 회로와, 상기 데이타 회로에 보유된 기록 데이타에 따라 상기 메모리 셀로의 기록 동작을 행하는 기록 수단과, 상기 데이타 회로에 보유된 기록 데이타가 상기 메모리 셀에 기록되었는지 여부를 검출하여 원하는 기록이 행해졌는지를 검출할 때까지 상기 기록 수단에 의한 상기 메모리 셀로의 기록 동작을 반복하는 검증 수단을 포함하고, 제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1페이지에 속하는 메모리 셀군에 제p기록 동작을 행하고, 제2페이지에 속하는 메모리 셀군에 제p기록 동작을 행한 후,상기 제1페이지에 속하는 메모리 셀군에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 제71항 또는 제72항에 있어서,상기제1페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작에 이어서 상기 제2페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 반도체 기억 장치.
- 제72항에 있어서, 상기 제1페이지에 속하는 메모리 셀군으로의 제p 기록 동작 결과,제1페이지를 형성하는 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2페이지에 속하는 메모리 셀군으로의 제p 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제72항에 있어서, 상기 제2페이지에 속하는 메모리 셀군으로의 제p 기록 동작 결과,제2페이지를 형성하는 메모리 셀군의 모든 메모리 셀에서 원하는 기록이 행해진 것을 상기 검증 수단으로 검출한 후, 상기 기록 수단에 의한 상기 제2페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작이 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제71항 내지 제75항 중 어느 한항에 있어서, 상기 제p 기록 동작이 제1기록 동작이고, 상기 제p+1 기록 동작이 제2기록 동작인 것을 특징으로 하는 반도체 기억 장치.
- 제76항에 있어서, 상기 메모리 셀은 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 갖고, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1기록이 행해지고, 상기 메모리 셀을 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 “1”상태,“2”상태,…,“m-1”상태, “m”상태중 어느 하나의 임계치 레벨인 경우에 제2기록이 행해지고 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2기록 모드를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제71항 내지 제75항중 어느 한항에 있어서, 상기 메모리 셀은 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 갖고, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 “1”상태,“2”상태, …,“r-1”상태, “r”상태(r은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고,상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“s-1”상태,“s”상태(s는 r 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2이상의 자연수)의 기록모드와,상기 메모리 셀이 “1”상태,“2”상태,…,“s-1”상태, “s”상태 중 어느 하나의 임계치 레벨인 경우에 상기 p+1기록이 행해지고,상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“t-1”상태,“t”상태(t는 s 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 j+1기록 모드를 갖는 것을 특징으로 하는 반도체기억 장치.
- 제71항 내지 제78항중 어느 한항에 있어서, 장치 내의 모든 페이지에 속하는 메모리 셀군에 대하여 각각 상기 제p 기록 동작이 행해진 후, 제1페이지에 속하는 메모리 셀군에의 상기 제p+1 기록 동작이 행해지는 것을 특징으로 하는 반도체기억 장치.
- 제63항 내지 제79항중 어느 한 항에 있어서, 상기 제p+1 기록 동작이 행해지는 횟수가 각 페이지마다 기억되고 이 횟수에 기초하여 기록 순서가 결정되는 것을 특징으로 하는 반도체기억 장치.
- 기억 시스템에 있어서, 복수 비트의 데이타의 기억이 가능한 메모리 셀을 구비한 반도체 기억 장치를 복수개 기억부로서 포함하고, 상기 메모리 셀은 상기 각 반도체 기억 장치마다 각각 소정수의 메모리 셀로 이루어진 메모리 셀군이 기록 단위가 되는 페이지를 형성하고,제p(p는 1이상의 자연수)의 기록 동작 및 제p+1의 기록 동작에 의한 상기 메모리 셀로의 복수 비트의 데이타의 기록시, 제1반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p기록 동작을 행하고, 제2반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p기록 동작을 행한 후,상기 제1반도체 기억 장치내의 페이지에 속하는 메모리 셀군에 제p+1의 기록 동작을 행하는 것을 특징으로 하는 기억시스템.
- 제81항에 있어서,상기 제1반도체 기억 장치 내의 페이지에 속하는 메모리 셀군으로의 제p+1 기록 동작에 이어서 상기 제2 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 기억시스템.
- 제82항에 있어서,상기 제1반도체 기억 장치 내의 일부의 페이지에 속하는 메모리 셀군에만 상기 제p+1 기록 동작을 행한 후, 상기 제2 반도체 기억 장치 내의 페이지에 속하는 메모리 셀군에 제p+1 기록 동작을 행하는 것을 특징으로 하는 기억시스템.
- 제81항 내지 제83항 중 어느 한 항에 있어서, 상기 제p 기록 동작이 제1 기록 동작이고, 상기 제p+1 기록 동작이 제2기록 동작인 것을 특징으로 하는 기억시스템.
- 제84항에 있어서, 상기 메모리 셀은 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 갖고, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 3 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 “1”상태의 임계치 레벨인 경우에, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타에 기초하여 상기 제1기록이 행해지고, 상기 메모리 셀을 “1”상태,“2”상태,…,“m-1”상태, “m”상태(m은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 제1 기록 모드와, 상기 메모리 셀이 “1”상태,“2”상태,…,“m-1”상태, “m”상태중 어느 하나의 임계치 레벨인 경우에 제2기록이 행해지고, 상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“k-1”상태,“k”상태(k는 m 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제2기록 모드를 갖는 것을 특징으로 하는 기억시스템.
- 제81항 내지 제83항중 어느 한항에 있어서, 상기 메모리 셀은 “1”상태는 제1의 임계치 레벨을 갖고, “2”상태는 제2임계치 레벨을 갖고, “3”상태는 제3의 임계치 레벨을 갖고, “i”상태(i는 n 이하의 자연수이고 n은 4 이상의 자연수)는 제i의 임계치 레벨을 갖는 n치를 기억하고, 상기 메모리 셀이 “1”상태,“2”상태, …,“r-1”상태, “r”상태(r은 2이상의 자연수)중 어느 하나의 임계치 레벨로 하는 경우에 상기 제p 기록이 행해지고,상기 메모리 셀의 외부로부터 입력되는 기록데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“s-1”상태,“s”상태(s는 r 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 제j(j는 2이상의 자연수)의 기록모드와,상기 메모리 셀이 “1”상태,“2”상태,…,“s-1”상태, “s”상태 중 어느 하나의 임계치 레벨인 경우에 상기 p+1기록이 행해지고,상기 메모리 셀의 외부로부터 입력되는 기록 데이타와 상기 메모리 셀의 임계치 레벨에 기초하여 상기 메모리 셀을 “1”상태,“2”상태,…,“t-1”상태,“t”상태(t는 s 보다 큰 자연수)중 어느 하나의 임계치 레벨로 하는 j+1기록 모드를 갖는 것을 특징으로 하는 기억시스템.
- 제81항 내지 제86항중 어느 한 항에 있어서, 상기 기억부를 구성하는 모든 반도체 기억 장치 내의 모든 페이지에 속하는 상기 메모리 셀군에 대하여 각각 상기 제p 기록 동작이 행해진 후, 제1반도체 기억 장치 내의 페이지에 속하는 메모리 셀군으로의 상기 제p+1 기록 동작이 행해지는 것을 특징으로 하는 기억 시스템.
- 제81항 내지 제86항중 어느 한 항에 있어서, 상기 반도체 기억 장치의 동작을 제어하는 수단을 더 포함하는 것을 특징으로 하는 기억 시스템.
- 제88항에 있어서, 상기 반도체 기억 장치의 동작을 제어하는 수단은 상기 페이지를 형성하는 상기 각 메모리 셀군으로의 기록순서를 제어하는 것을 특징으로 하는 기억 시스템.
- 제89항에 있어서, 상기 기록순서는 페이지 단위로 결정되는 것을 특징으로 하는 기억 시스템.
- 제89항에 있어서, 상기 기록순서는 장치 단위로 결정되는 것을 특징으로 하는 기억 시스템.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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