KR20100133616A - 불휘발성 메모리 소자 및 이의 프로그램 방법 - Google Patents

불휘발성 메모리 소자 및 이의 프로그램 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자 및 이의 프로그램 방법에 관한 것으로, 다수의 메모리 셀들이 비트라인에 연결된 메모리 셀 어레이와, 상기 비트라인을 선택하여 프리차지하는 비트라인 선택부, 및 프리차지된 상기 비트라인을 프로그램 데이터에 대응하는 전위로 디스차지하는 전위 제어부를 포함하며, 메모리 셀이 연결된 비트라인을 프리차지하는 단계와, 프로그램 데이터에 대응하는 프로그램 데이터 신호에 응답하여 응답하여 상기 비트라인을 상기 프로그램 데이터에 대응하는 전위로 디스차지하는 단계, 및 상기 메모리 셀의 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 불휘발성 메모리 소자 및 이의 프로그램 방법을 개시한다.
프로그램, MLC, 전위 제어, 프로그램 데이터

Description

불휘발성 메모리 소자 및 이의 프로그램 방법{Non volatile memory device and program method of the same}
본 발명은 불휘발성 메모리 소자 및 이의 프로그램 방법에 관한 것으로 프로그램 동작 시간을 단축시킬 수 있는 불휘발성 메모리 소자 및 이의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM(Random Access Memory) 제품과 한번 데이터를 입력하면 그 상태를 유지할 수 있는 불휘발성(non volatile)으로 구분할 수 있다.
이러한 불휘발성 메모리 중에서 전기적으로 데이터의 입, 출력이 가능한 플래시 메모리(flash memory)에 대한 수요가 늘고 있다. 플래시 메모리는 회로를 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고 데이터를 보전하기 위한 리프레쉬(reflash) 기능이 불필요하다는 장점이 있다.
플래시 메모리는 크게 노아(NOR)형과 낸드(NAND)형으로 분류되는데, 노아형은 2셀(cell)당 1개의 콘택(contact)이 필요하며 고집적화에 불리하지만 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드형은 셀 전류가 적어 고속화에는 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서 낸드형 플래시 메모리 장치는 MP3, 디지털 카메라(digital camera), 모바일(mobile) 및 보조 기억 장치 등 디지털 기기의 사용 급증에 따라서 차세대 메모리 소자로 각광받고 있다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
상기 MLC는 2 비트의 데이터 정보를 저장하는 것에서 발전하여 4비트, 8비트의 데이터 정보를 저장할 수 있는 것이 개발되고 있다. 상기 플래시 메모리 소자는 저장할 수 있는 비트의 수가 늘어날수록 문턱 전압의 분포가 세분화되는데, 문턱 전압 분포의 폭이 좁을수록 그 성능이 우수하다 할 수 있다.
일반적으로 2비트의 데이터 정보를 저장하는 MLC는 프로그램 동작시 먼저 하위 비트 데이터 프로그램 동작(LSB 프로그램)을 먼저 실시한 후, 상위 비트 데이터 프로그램 동작(MSB 프로그램)을 실시한다. 또한 4비트 이상의 예를 들어 8비트, 16비트의 데이터 정보를 저장하는 MLC는 프로그램 동작 횟수가 비례적으로 증가하게 되어 많은 데이터 정보를 저장하는 MLC는 프로그램 동작시간이 길어지게 되는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 메모리 셀 어레이의 비트 라인과 연결된 전위 제어부를 이용하여 다수의 비트 데이터 각각에 대응하는 비트 라인 전위를 제어함으로써, 멀티 레벨 셀의 프로그램 동작시 하위 비트 프로그램 또는 상위 비트 프로그램 동작의 구분 없이 한 번의 프로그램 동작으로 프로그램 동작을 완료할 수 있는 불휘발성 메모리 소자 및 이의 프로그램 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자는 다수의 메모리 셀들이 비트라인에 연결된 메모리 셀 어레이와, 상기 비트라인을 선택하여 프리차지하는 비트라인 선택부, 및 프리차지된 상기 비트라인을 프로그램 데이터에 대응하는 전위로 디스차지하는 전위 제어부를 포함한다.
상기 비트라인 선택부는 프리차지 신호에 응답하여 상기 비트라인에 공급 전원을 인가하여 프리차지한다.
상기 전위 제어부는 상기 프로그램 데이터에 대응하는 프로그램 데이터 신호에 응답하여 상기 비트라인의 전위를 제어한다.
상기 전위 제어부는 상기 프로그램 데이터에 대응하는 프로그램 데이터 신호에 응답하여 전위 레벨이 제어되는 디스차지 신호를 생성하는 디스차지 신호 발생부, 및 상기 디스차지 신호에 응답하여 프리차지된 상기 비트라인의 전위를 디스차 지하는 디스차지부를 포함한다.
상기 메모리 셀은 다수의 비트 데이터를 저장하는 멀티 레벨 셀이다.
상기 프로그램 데이터가 "11"일 때 상기 비트라인 전위는 제1 전위, 상기 프로그램 데이터가 "01"일 때 상기 비트라인 전위는 제2 전위, 상기 프로그램 데이터가 "10"일 때 상기 비트라인 전위는 제3 전위, 상기 프로그램 데이터가 "00"일 때 상기 비트라인 전위는 제4 전위로 디스차지되며, 상기 비트라인 전위의 크기는 상기 제1 전위> 상기 제2 전위> 상기 제3 전위> 제4 전위 순으로 크다.
상기 디스차지 신호 발생부는 전원 전압과 출력 노드 사이에 연결되고, 초기화 신호에 응답하여 상기 출력 노드를 프리차지하는 제1 트랜지스터와, 상기 출력 노드와 접지 전원 사이에 연결되고, 상기 데이터 프로그램 신호 중 제1 데이터 프로그램 신호에 응답하여 상기 출력 노드의 전위를 디스차지하는 제2 트랜지스터와, 및 상기 출력 노드와 상기 접지 전원 사이에 연결되고, 상기 데이터 프로그램 신호 중 제2 데이터 프로그램 신호에 응답하여 상기 출력 노드의 전위를 디스차지하는 제3 트랜지스터를 포함한다.
같은 시간 동안 상기 제2 트랜지스터를 통해 디스차지되는 전류량은 상기 제3 트랜지스터를 통해 디스차지되는 전류량보다 크다.
상기 프로그램 데이터가 "11"일 때 상기 디스차지 신호는 제1 로직 레벨, 상기 프로그램 데이터가 "01"일 때 상기 디스차지 신호는 제2 로직 레벨, 상기 프로그램 데이터가 "10"일 때 상기 디스차지 신호는 제3 로직 레벨, 상기 프로그램 데이터가 "00"일 때 상기 디스차지 신호는 제4 로직 레벨로 생성되며, 상기 디스차지 신호의 로직 레벨의 전위 크기는 상기 제4 로직 레벨> 상기 제3 로직 레벨> 상기 제2 로직 레벨> 제1 로직 레벨 순으로 크다.
상기 비트라인 선택부와 감지 노드를 통해 연결된 페이지 버퍼를 더 포함한다.
상기 페이지 버퍼는 제1 및 제2 래치를 포함하며, 상기 제1 래치 및 제2 래치에는 상기 프로그램 데이터가 각각 저장되며, 프로그램 검증 동작시 검증 데이터와 상기 제1 래치 및 제2 래치에 저장된 데이터를 비교하여 검증 동작을 실시한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은 메모리 셀이 연결된 비트라인을 프리차지하는 단계와, 프로그램 데이터에 대응하는 프로그램 데이터 신호에 응답하여 상기 비트라인을 상기 프로그램 데이터에 대응하는 전위로 디스차지하는 단계, 및 상기 메모리 셀의 워드라인에 프로그램 전압을 인가하는 단계를 포함한다.
상기 프로그램 데이터가 "11"일 때 상기 비트라인 전위는 제1 전위, 상기 프로그램 데이터가 "01"일 때 상기 비트라인 전위는 제2 전위, 상기 프로그램 데이터가 "10"일 때 상기 비트라인 전위는 제3 전위, 상기 프로그램 데이터가 "00"일 때 상기 비트라인 전위는 제4 전위로 디스차지되며, 상기 비트라인 전위의 크기는 상기 제1 전위> 상기 제2 전위> 상기 제3 전위> 제4 전위 순으로 크다.
본 발명의 일실시 예에 따르면, 메모리 셀 어레이의 비트 라인과 연결된 전위 제어부를 이용하여 다수의 비트 데이터 각각에 대응하는 비트 라인 전위를 제어함으로써, 멀티 레벨 셀의 프로그램 동작시 하위 비트 프로그램 또는 상위 비트 프로그램 동작의 구분 없이 한 번의 프로그램 동작으로 프로그램 동작을 완료하여 프로그램 시간을 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 구성도이다.
도 1을 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 비트라인 선택부(120), 전위 제어부(130), 및 페이지 버퍼(140)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함하며, 다수의 메모리 셀들은 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 직렬 연결되어 있다.
비트라인 선택부(120)는 이븐 비트라인(BLe) 및 오드 비트라인(BLo)과 페이지 버퍼(140)의 감지 노드(SO) 사이에 연결되며, 프로그램 동작시 선택된 비트라 인(이븐 또는 오드 비트라인 중 어느 하나)을 설정된 전위(Vdc)로 프리차지하고, 검증 동작시 선택된 비트라인(이븐 또는 오드 비트라인 중 어느 하나)을 감지 노드(SO)와 연결하여 검증 데이터를 페이지 버퍼(140)로 전송한다.
전위 제어부(130)는 프로그램 데이터 신호(X0 및 X1)에 응답하여 선택된 비트라인(이븐 또는 오드 비트라인 중 어느 하나)의 전위를 일정 전위로 조절한다. 예를 들어 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀의 경우, 전위 제어부(130)는 4가지의 레벨로 선택된 비트 라인의 전위를 조절한다.
페이지 버퍼(140)는 프리차지부(141), 제1 래치 내지 제3 래치(142 내지 144)를 포함한다. 프리차지부(141)는 감지 노드(SO)에 연결되고, 감지 노드(SO)를 일정 레벨로 프리차지한다. 제1 래치 내지 제3 래치(142 내지 144)는 감지 노드(SO)와 입출력 노드(YA) 사이에 연결되어 검증 동작시 프로그램 데이터와 검증 데이터를 비교하여 프로그램 동작의 패스 또는 페일을 판별한다.
도 2는 본 발명의 일실시 예에 따른 전위 제어부(130)의 상세 회로도이다.
전위 제어부(130)는 디스차지 신호 발생부(131)와 디스차지부(132)를 포함한다.
디스차지 신호 발생부(131)는 프로그램 데이터 신호(X0 및 X1)에 응답하여 다수의 전위 레벨 중 하나의 전위 레벨을 갖는 디스차지 신호(DIS)를 출력한다.
디스차지부(132)는 선택된 비트라인(이븐 또는 오드 비트라인(BLe/ BLo))과 접지 전원(Vss) 사이에 연결된 NMOS 트랜지스터(NM1)로 구성될 수 있다. 디스차지 부(132)는 디스차지 신호(DIS)의 전위 레벨에 각각 대응하여 일정 전위로 프리차지된 선택된 비트라인(이븐 또는 오드 비트라인(BLe/ BLo))을 일정 전위로 디스차지한다.
도 3은 도 2의 디스차지 신호 발생부(131)를 구성하는 회로도이다.
도 3을 참조하면, 디스차지 신호 발생부(131)는 PMOS 트랜지스터(PM), NMOS 트랜지스터(NM2 및 NM3), 및 저항(R)을 포함한다. PMOS 트랜지스터(PM)는 전원 전압(VDD)과 출력 노드(A) 사이에 연결되고, 일정시간 동안 인간되는 초기화 신호(RST_b)에 응답하여 출력 노드(A)를 전원 전압(VDD) 레벨로 프리차지한다.
NMOS 트랜지스터(NM2)는 출력 노드(A)와 접지 전원(Vss) 사이에 연결되고, 프로그램 데이터 신호(X1)에 응답하여 출력 노드(A)의 전위를 디스차지하는 전류 패스를 형성한다. NMOS 트랜지스터(NM3) 및 저항(R)은 출력 노드(A)와 접지 전원(Vss) 사이에 직렬 연결되고, NMOS 트랜지스터(NM3)는 프로그램 데이터 신호(X0)에 응답하여 출력 노드(A)의 전위를 디스차지하는 전류 패스를 형성한다. 이때 저항(R)에 의해 NMOS 트랜지스터(NM2)를 통해 디스차지되는 전류량이 NMOS 트랜지스터(NM3)를 통해 디스차지되는 전류량보다 크다. 따라서 동일한 시간동안 프로그램 데이터 신호(X0, 및 X1)을 인가하게 되면, 출력 노드(A)의 전위가 서로 다르게 디스차지되어 생성되는 디스차지 신호(DIS)의 전위가 각각 다르게 생성된다.
도 4는 본 발명의 일실시 예에 따른 비트라인 선택부(120)의 상세 회로도이다.
도 4를 참조하면, 비트라인 선택부(120)는 다수의 NMOS 트랜지스터(NM4 내지 NM7)를 포함한다. NMOS 트랜지스터(NM4 및 NM5)는 이븐 및 오드 비트라인(BLe 및 BLo)에 각각 연결되고, 프리차지 신호(PREe 및 PREo)에 각각 응답하여 공급 전압(VIRPWR)을 이븐 또는 오드 비트라인(BLe 또는 BLo)에 공급하여 일정 전위 레벨(Vdc)로 프리차지한다.
NMOS 트랜지스터(NM6 및 NM7)는 이븐 및 오드 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 각각 연결되고, 비트라인 선택 신호(SELe 및 SELo)에 각각 응답하여 이븐 또는 오드 비트라인(BLe 또는 BLo)을 감지 노드(SO)에 연결한다.
도 5는 본 발명의 일실시 예에 따른 프로그램 데이터 값에 따른 프로그램 데이터 신호(X0, X1)를 나타내는 그래프이다.
도 5를 참조하면, 2비트의 메모리 셀의 경우 4가지의 문턱 전압 폭을 갖는다.("11", "01", "10", 및 "00") 이때, 프로그램 데이터 신호(X0)는 하위 비트 데이터 값을 이용한 신호이며, 프로그램 데이터 신호(X1)는 상위 비트 데이터 값을 이용한 신호로 설정할 수 있다. 예를 들어 "10"인 프로그램 데이터를 프로그램할 경우 프로그램 데이터 신호(X0)는 로우 레벨의 로직 신호로, 프로그램 데이터 신호(X1)는 하이 레벨의 로직 신호로 생성된다.
도 6은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작시 디스차지 신호(DIS)와 선택된 비트라인(예를 들어 이븐 비트라인(BLe))의 전위를 나타내는 파형도이다.
도 1 내지 도 6을 참조하여, 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
본 발명의 일실시 예에서는 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀의 프로그램 동작을 일예로 설명한다.
1) 비트라인 프리차지 구간
프로그램하려는 메모리 셀이 연결된 비트라인(예를 들어 이븐 비트라인(BLe))을 일정 전위(Vdc) 레벨로 프리차지한다. 프리차지 동작은 비트라인 선택부(120)에 프리차지 신호(PREe)가 프리차지 구간 동안 하이 레벨로 인가된다. 이로 인하여 하이 레벨의 공급 전압(VIRPWR)이 이븐 비트라인(BLe)에 인가되어 이븐 비트라인(BLe))을 일정 전위(Vdc) 레벨로 프리차지한다.
2) 비트라인 디스차지 구간
전위 제어부(130)에 프로그램 하려는 데이터 값에 대응하는 프로그램 데이터 신호(X0, 및 X1)가 인가된다. 이때 프로그램 하려는 데이터 값이 "11"일 경우 프로그램 데이터 신호(X0, 및 X1)는 모두 하이 레벨로 인가되고, "01"일 경우 프로그램 데이터 신호(X0)는 로우 레벨, 프로그램 데이터 신호(X1)는 하이 레벨로 인가된다. 또한 "10"일 경우 프로그램 데이터 신호(X0)는 하이 레벨, 프로그램 데이터 신호(X1)는 로우 레벨로 인가되고, "00"일 경우 프로그램 데이터 신호(X0, 및 X1)는 모두 하이 레벨로 인가된다. 이로 인하여 디스차지 신호 발생부(131)는 프로그램 하려는 데이터 값이 "11"일 경우 디스차지 신호(DIS)가 제1 전위 레벨(OV), "01"일 경우 디스차지 신호(DIS)가 제2 전위 레벨(Va_dis), "10"일 경우 디스차지 신호(DIS)가 제3 전위 레벨(Vb_dis), "00"일 경우 디스차지 신호(DIS)가 제4 전위 레벨(Vc_dis)로 생성한다. 이때 디스차지 신호(DIS)들의 전위 크기는 제1 전위 레벨(OV)<제2 전위 레벨(Va_dis)<제3 전위 레벨(Vb_dis)<제4 전위 레벨(Vc_dis)인 것이 바람직하다.
디스차지부(132)는 프로그램 하려는 데이터값에 대응하여 생성되는 디스차지 신호(DIS)에 응답하여 하이 레벨 전위(Vdc)로 프리차지되어 있는 이븐 비트라인(BLe)을 프로그램 하려는 데이터값에 대응하는 전위로 디스차지한다. 즉, 디스차지 신호(DIS)가 제1 전위 레벨(OV)로 생성되면 이븐 비트라인(BLe)은 하이 레벨 전위(Vdc)를 유지하고, 디스차지 신호(DIS)가 제2 전위 레벨(Va_dis)로 생성되면 이븐 비트라인(BLe)은 Va 전위로 디스차지된다. 또한, 디스차지 신호(DIS)가 제3 전위 레벨(Vb_dis)로 생성되면 이븐 비트라인(BLe)은 Vb 전위로 디스차지되고, 디스차지 신호(DIS)가 제4 전위 레벨(Vc_dis)로 생성되면 이븐 비트라인(BLe)은 Vc 전위로 디스차지된다. 이때, 전위들의 크기는 Va>Vb>Vc>0V 인 것이 바람직하다.
3) 프로그램 구간
이븐 비트라인(BLe)의 전위가 프로그램 데이터에 대응하도록 제어되면, 메모리 셀에 연결된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 실시한다. 이때 프로그램 데이터 값에 대응하도록 이븐 비트라인(BLe)이 서로 다른 전위를 갖 으므로, 동일한 프로그램 전압을 워드라인에 인가하였을 때 서로 다른 문턱 전압 분포를 갖게 된다.
본 발명의 일실시 예에 따른 프로그램 동작의 검증 동작을 간략히 설명하면 다음과 같다. 먼저 프로그램 동작의 비트라인 프리차지 및 비트라인 디스차지 구간을 진행할 때, 페이지 버퍼(140)의 제1 및 제2 래치(142, 143)에 프로그램 데이터 중 하위 비트 데이터와 상위 비트 데이터를 각각 입력한다. 입력 방법은 제1 래치(142)에 하위 비트 데이터를 입력한 후, 이를 제2 래치(143)으로 전송하여 저장하고, 다시 제1 래치(142)에 상위 비트 데이터를 입력할 수 있다.
이 후, 검증 동작을 실시하여 메모리 셀의 검증 데이터를 비트라인 선택부(120)에 의해 감지 노드(SO)로 전송하고, 감지 노드(SO)에 전송된 데이터를 제2 래치(143)에 저장한다. 이 후, 제1 래치(142)와 제2 래치(143)의 저장된 데이터를 이용하여 검증 동작을 실시한다.
상술한 것과 같이 본 발명의 일실시 예에 따르면, 다수의 비트 데이터를 저장할 수 있는 멀티 레벨 셀의 프로그램 동작시 하위 비트 데이터 및 상위 비트 데이터의 구분 없이 한번의 프로그램 및 프로그램 검증 동작만으로 프로그램 동작을 완료하여 소자의 동작 시간을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 구성도이다.
도 2는 본 발명의 일실시 예에 따른 전위 제어부(130)의 상세 회로도이다.
도 3은 도 2의 디스차지 신호 발생부(131)를 구성하는 회로도이다.
도 4는 본 발명의 일실시 예에 따른 비트라인 선택부(120)의 상세 회로도이다.
도 5는 본 발명의 일실시 예에 따른 프로그램 데이터 값에 따른 프로그램 데이터 신호(X0, X1)를 나타내는 그래프이다.
도 6은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 프로그램 동작시 디스차지 신호(DIS)와 선택된 비트라인(예를 들어 이븐 비트라인(BLe))의 전위를 나타내는 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
110 : 메모리 셀 어레이 120 : 비트라인 선택부
130 : 전위 제어부 140 : 페이지 버퍼

Claims (13)

  1. 다수의 메모리 셀들이 비트라인에 연결된 메모리 셀 어레이;
    상기 비트라인을 선택하여 프리차지하는 비트라인 선택부; 및
    프리차지된 상기 비트라인을 프로그램 데이터에 대응하는 전위로 제어하는 전위 제어부를 포함하는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 비트라인 선택부는 프리차지 신호에 응답하여 상기 비트라인에 공급 전원을 인가하여 프리차지하는 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 전위 제어부는 상기 프로그램 데이터에 대응하는 프로그램 데이터 신호에 응답하여 상기 비트라인의 전위를 제어하는 불휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 전위 제어부는 상기 프로그램 데이터에 대응하는 프로그램 데이터 신호 에 응답하여 전위 레벨이 제어되는 디스차지 신호를 생성하는 디스차지 신호 발생부; 및
    상기 디스차지 신호에 응답하여 프리차지된 상기 비트라인의 전위를 디스차지하는 디스차지부를 포함하는 불휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 메모리 셀은 다수의 비트 데이터를 저장하는 멀티 레벨 셀인 불휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 프로그램 데이터가 "11"일 때 상기 비트라인 전위는 제1 전위, 상기 프로그램 데이터가 "01"일 때 상기 비트라인 전위는 제2 전위, 상기 프로그램 데이터가 "10"일 때 상기 비트라인 전위는 제3 전위, 상기 프로그램 데이터가 "00"일 때 상기 비트라인 전위는 제4 전위로 디스차지되며, 상기 비트라인 전위의 크기는 상기 제1 전위> 상기 제2 전위> 상기 제3 전위> 제4 전위 순으로 큰 불휘발성 메모리 소자.
  7. 제 4 항에 있어서,
    상기 디스차지 신호 발생부는 전원 전압과 출력 노드 사이에 연결되고, 초기화 신호에 응답하여 상기 출력 노드를 프리차지하는 제1 트랜지스터;
    상기 출력 노드와 접지 전원 사이에 연결되고, 상기 데이터 프로그램 신호 중 제1 데이터 프로그램 신호에 응답하여 상기 출력 노드의 전위를 디스차지하는 제2 트랜지스터; 및
    상기 출력 노드와 상기 접지 전원 사이에 연결되고, 상기 데이터 프로그램 신호 중 제2 데이터 프로그램 신호에 응답하여 상기 출력 노드의 전위를 디스차지하는 제3 트랜지스터를 포함하는 불휘발성 메모리 소자.
  8. 제 7 항에 있어서,
    같은 시간 동안 상기 제2 트랜지스터를 통해 디스차지되는 전류량은 상기 제3 트랜지스터를 통해 디스차지되는 전류량보다 큰 불휘발성 메모리 소자.
  9. 제 4 항에 있어서,
    상기 프로그램 데이터가 "11"일 때 상기 디스차지 신호는 제1 로직 레벨, 상기 프로그램 데이터가 "01"일 때 상기 디스차지 신호는 제2 로직 레벨, 상기 프로그램 데이터가 "10"일 때 상기 디스차지 신호는 제3 로직 레벨, 상기 프로그램 데 이터가 "00"일 때 상기 디스차지 신호는 제4 로직 레벨로 생성되며, 상기 디스차지 신호의 로직 레벨의 전위 크기는 상기 제4 로직 레벨> 상기 제3 로직 레벨> 상기 제2 로직 레벨> 제1 로직 레벨 순으로 큰 불휘발성 메모리 소자.
  10. 제 1 항에 있어서,
    상기 비트라인 선택부와 감지 노드를 통해 연결된 페이지 버퍼를 더 포함하는 불휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 페이지 버퍼는 제1 및 제2 래치를 포함하며, 상기 제1 래치 및 제2 래치에는 상기 프로그램 데이터가 각각 저장되며, 프로그램 검증 동작시 검증 데이터와 상기 제1 래치 및 제2 래치에 저장된 데이터를 비교하여 검증 동작을 실시하는 불휘발성 메모리 소자.
  12. 메모리 셀이 연결된 비트라인을 프리차지하는 단계;
    프로그램 데이터에 대응하는 프로그램 데이터 신호에 응답하여 상기 비트라인을 상기 프로그램 데이터에 대응하는 전위로 제어하는 단계; 및
    상기 메모리 셀의 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 불휘발성 메모리 소자의 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 프로그램 데이터가 "11"일 때 상기 비트라인 전위는 제1 전위, 상기 프로그램 데이터가 "01"일 때 상기 비트라인 전위는 제2 전위, 상기 프로그램 데이터가 "10"일 때 상기 비트라인 전위는 제3 전위, 상기 프로그램 데이터가 "00"일 때 상기 비트라인 전위는 제4 전위로 디스차지되며, 상기 비트라인 전위의 크기는 상기 제1 전위> 상기 제2 전위> 상기 제3 전위> 상기 제4 전위 순으로 큰 불휘발성 메모리 소자의 프로그램 방법.
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