TW550795B - Nonvolatile semiconductor memory - Google Patents

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550795 A7 _____B7 五、發明説明（1 ) 發明背景 發明的技術領域 本發明係關於非揮發性半導體記憶體，特別係關於可使 用於多值 NAND 單元型 EEPROM ( Multi-level NAND cell type EEPROM :多值π與非”單元型電可除可編程唯讀記憶 體），例如可使用於4值NAND單元型EEPROM之非揮發性 半導體記憶體。 相關技術 NAND單元型EEPROM屬於一般所習知之非揮發性半導 體記憶體之一種，此EEPROM具有由多數NAND單元部所 構成之記憶單元陣列。各NAND單元部係由串聯連接之多 數記憶單元與於其兩端各連接1個之2個選擇電晶體所構 成，且被連接於位元線與源極線之間。 各記憶單元.係由η通道MOS (金屬-氧化物-半導體）電晶 體所構成，該η通道MOS電晶體具有控制閘極重疊於浮動 閘極上之所謂堆疊閘構造。各選擇電晶體與記憶單元一 樣，·係由具有上部電極重疊於下部電極上之構造之η通道 MOS電晶體所構成。但實際上發揮作為選擇電晶體之閘極 機能的是例如下部電極。 在NAND單元部内之多數電晶體（記憶單元、選擇電晶 體）中互相鄰接之2個電晶體中，1個源極區域或1個汲極 區域由此等2個電晶體所共用。 以下說明有關NAND單元型EEPROM之具體的構造。圖 29係表示NAND單元型EEPROM之記憶單元陣列之一部 4 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7

分。 NAND單元部係由串聯連接之多數（4、8、“等）個記憶 單元與於其兩端各連接丨個之2個選擇電晶體所構成，且 被連接於位元線BLi與源極線SL之間。源極線乩以特定處 連接於紹、多晶矽等導電體所構成之基準電位線。 源極線SL向列方向延伸，位元線BLi及基準電位線向行 方向延伸。例如咅源極線SL與64條位元線BL〇、."BL63相 父叉之母1處設置源極線认與基準電位線之接觸部。基準 電位線連接於配置在記憶單元陣列之周邊部之所謂周邊電 路上。 字元線（控制閘線）WL1、…WLn向列方向延伸，選擇閘 線SGI、SG2也向列方向延伸。連接於1條字元線（控制閘 線）WU之記憶單元之集合體稱為1頁。又，連接於挾在2 條選擇閘線SGI、SG2間之字元線（控制閘線）WL1、…WLn 之記憶單元之集合體稱為1NAND區塊或僅稱1區塊。 1頁例如係由256位元組（256 X 8個）之記憶單元所構成。 對於1頁中之記憶單元，可大致同時施行資料之寫入。 又’ 1頁由256位元組之記憶單元所構成，1個NAND單元 部由8個記憶單元所構成時，1區塊則由2〇48位元組（2〇48 X 8個）之記憶單元所構成。對於1區塊中之記憶單元，可 大致同時施行資料之消除。 圖30係表示記憶單元陣列内之丨個nanD單元部之平面 圖’圖31A係表示沿著圖3〇中之χχΧΙΑ-χχχΐΑ線之剖面 ® ’圖31Β係表示沿著圖30中之ΧΧΧΙΒ-ΧΧΧΙΒ線之剖面 __ -5- V紙狀度通用巾國國家標準(CNi) Α4規格(2ι〇χ297公董) 550795 A7 B7

圖，圖32係表〜示圖30之NAND單元部之等效電路圖。 P型基板(p-sub)ll-l内形成有由n型井區域（CeU卜㈣丨丨)^ 2及p型井區域（Cell p-well)ll-3所構成之所謂雙井區域。記 憶單元及選擇電晶體係形成於p型井區域丨丨_3内。 圮憶單元及選擇電晶體係被配置於p型井區域丨丨_3内之 元件區域内。元件區域被形成於p型井區域丨^上之元件 分離氧化膜（元件，分離區域）12所包圍。 在本實施例中，1個NAND單元部係由串聯連接之8個記 憶單元Ml〜M8與於其兩端各連接1個之2個選擇電晶體 SI、S2所構成。 記憶單元由形成於p型井區域（Cell ρ-λν6ΐ1)11-3上之矽氧 化膜（閘絕緣膜）13、矽氧化膜13上之浮動閘極14 ( 141、 142、…148)、浮動閘極14(141、142、…148)上之矽氧化 膜（中間閘絕緣膜）15、矽氧化膜15上之控制閘極16 ( 161、 162、…168 )及ρ型井區域（Cell p_wdl) j 1-3内之源極·汲極 區域19所構成。 又，選擇電晶體係由形成於P型井區域n_3上之矽氧化 膜（閘絕緣膜）、此石夕氧化膜上之閘極14( 149、141〇)、 16(169、1610)、與p型井區域丨^内之源極•汲極區域19 所構成。 選擇電晶體之構造近似於記憶單元之理由係為了利用同 一製程同時形成記憶單元與選擇電晶體，藉以利用製程之 步驟數之減少，謀求製造成本之降低之故。 在NAND單元部内之多數電晶體（記憶單元、選擇電晶 -6 - 本紙張尺度適财SS家標準(CNS)A4規格(210X297公爱） ---- 550795 A7

體）中’互相呼接之2個電晶體中，1個源極區域（n+型擴 散層）19或1個汲極區域（n+型擴散層）19由此等2個電晶體 所共用。 記憶單元及選擇電晶體係被CVD (化學氣相沉積）法所形 成之碎氧化膜（CVD氧化膜）17所覆蓋。CVD氧化膜17上配 置著連接於NAND單元部之一端（n+型擴散層19)之位元線 18 ° 圖33係表示NAND單元型EEPROM之井構造。p型基板（p-sub) 11-1内形成有由η型井區域（Cell n-well) 11-2及p型井區 域（Cell p-well) 11-3所構成之所謂雙井區域、η型井區域（η-well) 11-4 及 ρ 型井區域（p-well) 11-5 ,。 雙井區域形成於記憶單元陣列部，η型井區域114及ρ型 井區域11-5·形成於周邊電路部。 記憶單元形.成於ρ型井區域11-3内，η型井區域11-2及ρ 型井區域11·3係被設定於同電位。 被施加高於電源電壓之高電壓η通道M0S電晶體係形成 於ρ型基板（p-sub)ll-l上，被施加電源電壓之低電壓ρ通道 MOS電晶體係形成於η型井區域（n_well) 11-4上，被施加電 源電壓之低電壓η通道MOS電晶體係形成於p型井區域（p-well) 11-5 上。 其次，說明NAND單元型EEPROM之基本動作。首先， 為使以下之說明容易暸解起見，將相關前提條件規定如 下··假設記憶單元中記憶著2值資料之”〇”、”丨”，將記憶 單元之臨限值電壓較低之狀態（例如臨限值電壓為負值之 -7- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550795 A7 ___ B7 _______ 五、發明説明（5 ) 狀態）設定為”0"狀態，將記憶單元之臨限值電壓較高之狀 態（例如臨限值電壓為正值之狀態）設定為” 1 ”狀態。 通常，在2值NAND單元型EEPROM中，係將記憶單元之 臨限值電壓較低之狀態設定為”1”狀態，將記憶單元之臨 限值電壓較高之狀態設定為”0”狀態。但如後所述，本發 明主要係以多值（例如4值）NAND單元型EEPROM為對象， 故考慮此因素之f要，如上所示，將記憶單元之臨限值電 壓較低之狀態設定為"0”狀態，將記憶單元之臨限值電壓 較高之狀態設定為” Γ狀態。 又，在記憶單元方面，將”0"狀態設定為消除狀態，將 ”1”狀態設定為寫入狀態。稱’’寫入”時，包含”〇”寫入與”1” 寫入，所稱之”〇”寫入，係指維持消除狀態（”0"狀態）之 意，所稱之；”1”寫入，係指由”0”狀態變化為”1”狀態之意。 寫入動作（Program operation) 在寫入動作中，位元線之電位係連接於該位元線之被選 擇之記憶單元的寫入資料所對應之值，例如寫入資料為 "Γ時（"1”寫入時），係設定於接地電位（0 V) Vss，寫入資 料為”0”時（”0”寫入時），係設定於電源電位Vcc。 被選擇之區塊（即含被選擇之記憶單元之NAND單元部） 内之位元線側（沒極侧）之選擇閘線SG1之電位係設定於電 源電位Vcc，源極側之選擇閘線SG2之電位係設定於接地 電位（0 V) Vss。 非選擇之區塊（即不含被選擇之記憶單元之Nand單元 部）内之2條選擇閘線SGI、SG2之電位均設定於接地電位 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7

550795 A7 —______B7___ 五、發明説明（7 ) "~" --- 另一方面、在”0”寫入之對象之記憶單元方面，由於通 道電位為Vcc-Vthsg或Vcc-Vthcell之電位，且通道處於浮動 狀態，因此，當Vpp或Vpass施加至字元線時，會因浮動閘 極與通道之間之電容耦合而使通道電位上升，其結果， ”i”寫入所必要之高電壓不被施加至浮動閘極與通道（ca p-well)之間，使被選擇之記憶單元之臨限值電壓維持現狀 (維持消除狀態）。， 消除動作（Erase operation) 資料之消除係以區塊為單位進行，被選擇之區塊中之記 憶單元的資料大致可同時加以消除。具體的消除動作如 下：首先，將被選擇之區塊内之全部字元線（控制閘極）設 定於0 V，且將非選擇之區塊内之全部字元線（控制閘極） 及全部區堍内之全部選擇閘線設定於初期電位Va後，使 其處於浮動狀態。 其後，將消除用之高電位VppE (例如約20 V )施加至p型 井區域（Cell p-well)及 η 型井區域（Cell n_well)。 此時，在選擇區塊内之記憶單元方面，由於字元線（控 制閘極）電位為0V ’雙井區域之電位為vppE，故可將施行 消除用之充分高電壓施加至控制閘極與雙井區域之間。 因此’在選擇區塊内之記憶單元會因隧道效應，使浮動 閘極内之電子移動至雙井區域，而使記憶單元之臨限值電 壓降低（例如使臨限值電壓變成負值）。 另一方面，非選擇區塊内之全部字元線之電位因字元線 與雙井區域之電容耦合而由初期電位％上升至VppE或其 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（ 附近。同樣像形，全部區塊内之全部選擇閘線之電位也因 選擇閘線與雙井區域之電容耦合而由初期電位Va上升至 VppE或其附近。 因此’在非選擇區塊内之記憶單元方面，施行消除用之 充分南電壓不會被施加至控制閘極與雙井區域之間。即浮 動電極内之電子不會移動，故記憶單元之臨限值電壓不變 (維持現狀）。 ·· 讀出動作（Read operation) 資料之讀出係使位元線之電位依照記憶單元之資料發生 變化，利用檢測此變化來施行資料之讀出。首先，對資料 之讀出對象之記憶單元所連接之位元線（採用全部位元線 或位元線防護讀出方法等時，指一部分位元線）預充電， 將此位元‘设定於預充電電位（例如電源電位)後，使 其呈現浮動狀態。 其後，將被選擇之字元線，即被選擇之記憶單元之控制 閘極設疋於0 V，將非選擇之字元線（非選擇之記憶單元之 控制閘極）及選擇閘線設定於電源電位Vcc (例如約3 v )， 將源極設定於0 V。 此時，被選擇之記憶單元之資料為”丨，，時（記憶單元之臨 限值電壓Vth為Vth>0時），被選擇之記憶單元變成斷電狀 態，故此記憶單元所連接之位元線維持預充電電位（例如 電源電位Vcc )。 另一方面，被選擇之記憶單元之資料為，，〇，，時（記憶單元 之臨限值電壓Vth為Vth<0時），被選擇之記憶單元變呈通 _ -11 - I紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） " --—---- 550795 A7 B7 五、發明説明（9 ) 電狀態，其結〜果，被選擇之記憶單元所連接之位元線之電 荷被放電，使該位元線之電位由預充電電位下降Δν。 如此，由於位元線之電位會依照記憶單元之資料而變 化，故如利用感測放大器電路檢測此變化，即可讀出記憶 單元之資料。 然而，近年來，基於增加單一晶片之記憶容量，以降低 位元單位之成本等目的，1個記憶單元記憶3值以上之資 訊之所謂多值NAND單元型EEPROM已逐漸被開發，並邁 入實用化之階段。 在前述NAND單元型EEPROM中，雖可使記憶單元記憶2 值（1位元）之資料（”0”、”1”），但n(n為3以上之自然數）值 NAND單元型EEPROM確具有可使記憶單元記憶η值資料之 特徵。 例如，4值NAND單元型EEPROM具有可使記憶單元記憶 4 值（2 位元）資科（”00’’、"0Γ、”10”、”11”）。多值NAND 單 元型EEPROM之習知例有例如日本特願平8-98627號（文獻 1) 0 通常，在η值NAND單元型EEPROM中，對應於被選擇之 記憶單元所連接之1條位元線，設有多數個閂鎖電路。 即，對被選擇之記憶單元，寫入或讀出η值資料時，多數 個閂鎖電路具有暫時地記憶η值資料之作用。 例如，在文獻1也有記載，在4值NAND單元型EEPROM 中，寫入或讀出時，為暫時地記憶4值（2位元）資料，對 應於被選擇之記憶單元所連接之1條位元線，設有2個閂 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7

鎖電路。此問鎖電路係由认鹰（3論ram :靜態隨機存 取記憶體）所構成。 但SRAM單元所構成之閃鎖電路具有大的面積，且“固 記憶單元所記憶之資料數增加時（11值增加時），連帶地對 應於被選擇之記憶單元所連接之丨條位元線所設置之閂鎖 電路數也會增加。 例如在4(=22)偉NAND單元型EEpR〇M中，對應於被選擇 之圮憶單元所連接之丨條位元線，設有2個閂鎖電路，在 8 (=23)值NAND單元型EEPR〇M中，對應於被選擇之記憶單 元所連接之1條位元線，設有3個閂鎖電路。 如此，隨著記憶於記憶單元之資料之多值化（n值化）及 η值之增加，就會產生記憶晶片内之閂鎖電路數增加，進 而導致晶片面積大增之問題。 有鑑於此’本案申請人乃在有關日本特願號 專利申請案之非揮發性半導體中，提案利用1個閂鎖電路 與DRAM ( Dynamic RAM :動態隨機存取記憶體）單元構成 連接之資料電路，以便對應於例如4值記憶體之各位元 線’暫時地記憶寫入資料或讀出資料。 如眾所週知，DRAM單元之面積遠比SRAM單元面積為 小’故依據日本特願平1 U45299號揭示之構成，閂鎖電路 之面積可望予以縮小。 但即使採用上述提案之構成，問鎖電路内之元件數增加 及晶片面積大增之問題之解決仍然未必充分。 發明概述 -13 - 550795 A7

本發明之目、的在於透過以下之創新技術，提供可有效解 決閂鎖電路内之元件數增加及晶片面積大增之問題之非揮 發性半導體記憶體。 即，本發明第一種創新技術之非揮發性半導體記憶體係 包含·记憶單元部，其係包含記憶n值（n為3以上）之至少、 1個記憶單元者；纟元線，其係連接於前述記憶單元部之 一端者；資料輸出入電路，其係用於施行資料輸出入者； 及貝料電路，其係連接於前述位元線及前述資料輪出入電 路，且用於將寫入資料或讀出資料記憶於2位元以上之前 述=憶單元部，在寫人動作中，，由前述記憶單元部讀: 之讀出資料保持於前述位元線，Μ保持由外部輸 ^ 資料者。 焉入 又，本杳明第二種創新技術之非揮發性半導體記憶體係 包含：記憶單元部，其係包含記憶至少1個η值 上)一之，憶單元者；位元線’其係連接於前述記憶單元部 ::姑貝料輸出入電路’其係用於施行資料輸出入 !料=其係連接於前述位元線，且用於將寫入 貝科或明出資料記憶於2位元以上之前述記憶單元部，在 寫入動作中，寫人脈衝施加至前述記憶單^之期間 由外部輸人之寫人資料，並在調查前述記憶單元是否被充 分寫入之檢驗讀出動作中，將由前述記憶單元讀出 保持於前述位元線’且保持由外部輸入之寫入資料者厂 二：本己：：第三種創新技術之非揮發性半導體記憶體係 己憶…’其係包含記憶至少值⑽3以 -14- 550795 五、發明説明（ 上）之記憶單元者；位元線，其係連接於前述記憶單 之一端者；及資料電路，其係連接於前述位元線，且用二 將寫入資料或讀出資料記憶於2位元以上之前述記憶： 在匕動作中’由前述記憶單元讀出之讀出；料： /查刖述§己憶單元是否被充分寫人之檢驗讀出動作 特疋期間，被保持於前述資料電路者。 又，本發明第四種創新技術之非揮發性半導體記憶體係 包含··記憶單元部，i禕白人#浩s , .平 ，、係包含圮憶至少1個η值（n為3以 上）之記憶單元者：位元線，其係連接於前述記憶單元部 之一端者；及資料電路，其係'包含⑽電路與電容器並 連接於前述位元線’且用於將寫入資料或讀出資料記憶於 2位7L以上之前述記憶單元部，在寫人動作中之調查前述 記憶，元是否被充分寫人之檢驗讀出動作中，在調査前述 s己憶單元是否被充分寫入之檢驗讀出動作之特定期間，將 :前述記憶單元讀出之資料記憶於前述問鎖電路，在此特 定期間，#由外部輸人之寫人資料保持於前述電容器者。 又’本發明第五種創新技術之非揮發性半導體記憶體係 包含：記憶單元部’其係包含記憶3值以上資訊之記憶單 疋者；位元線，其係連接於前述記憶單元部之一端者；及 資料電路’其係包含問鎖電路，並連接於前述位元線且 :於將寫入資料或讀出資料記憶於2位元以上之前述記憶 單元β Τ依據由5己憶體外部輸入而記憶於前述問鎖電路 之貢料與由前述記憶單元讀出而保持於前述位元線之資 料’對前述記憶單元施行寫入者。 ^紙張尺度適财® ®轉準(CNS) Α4祕(2^Γ297公釐)--—--- 550795 A7

又’本發明第六種創新技術之非揮發性半導體記憶體係 包含·記憶單元部，其係包含記憶3值以上資訊之記憶單 元，且該3值以上資訊包含被第一位址選擇之第一資料盥 被第=位址選擇之第二資料者；位元線，其係連接於前述 記憶單元部之一端者；及資料電路，其係包含閂鎖電路， 並連接於前述位元線，且用於將寫入資料或讀出資料記憶 於刖述έ己憶單元部，在前述第一位址被選擇之第一寫入動 作中，可依據記憶於前述閃鎖電路而由記憶體外部輸入之 第一資料，施行寫入，在前述第二位址被選擇之第二寫入 動作中，可依據由记憶體外部輸入而記憶於前述閂鎖電路 之第二資料與由前述記憶單元讀出而保持於前述位元線之 前述第一資料，對前述記憶單元施行寫入者。 又，本發明第七種創新技術之非揮發性半導體記憶體係 包含·圮憶單元部，其係包含記憶η值（η為3以上之自然 數）之記憶單元，該記憶單元之”丨，，狀態包含第一臨限值位 準’ ”2"狀態包含第二臨限值位準，，，3”狀態包含第三臨限 值位準，”i”狀態（i為n以下之自然數）包含第丨臨限值位 準，且該η值包含被第一列位址選擇之第一資料與被第二 列位址選擇之第二資料者；位元線，其係連接於前述記憶 單元部之一端者；及資料電路，其係包含閂鎖電路，並連 接於前述位元線，且用於將寫入資料或讀出資料記憶於前 述0己憶平元部，在前述第一列位址被選擇之第一寫入動作 中’可依據記憶於前述閂鎖電路而由記憶體外部輸入之第 一資料，施行”1”、”2”、…” m-1”、，，m ”狀態（111為自然數） - 16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 ______ B7 五、發5説明（14~~~'------ 之寫入’在前述第二列位址被選擇之第二寫入動作中，。 依據由記憶體外部輸入而記憶於前述閂鎖電路之第-次y 及由前述記憶單元讀出而保持於前述位元線之前述第^ 料’對前述記憶單元施行"r，、，，2"、.n"、"k"狀態^為 大於m之自然數）之寫入者。 圖式之簡單說明 圖1係表示本弩明之多值NAND單元型eepr〇m之概要 圖。 圖2係表示圖1之記憶體内之資料電路之圖。 圖3係表示圖1之記憶體内之記憶單元陣列之圖。 圖4係表示圖1之記憶體内之行解碼器之一部分之圖。 圖5係表示圖1之記憶體内之成批檢知電路之圖。 圖6係表示圖1之記憶體内之字元線控制電路之圖。 圖7係表示圖6之第一記憶單元區塊内之裝置構造圖。 圖8係表示圖6之第二記憶單元區塊内之裝置構造圖。 圖9係表示圖6之列位址解碼器rAdd1之圖。 圖10係表示圖6之字元線驅動器RMAIN1之圖。 圖Π係表示圖6之列位址解碼器RADD2之圖。 圖12係表示圖6之字元線驅動器RMAIN2之圖。 圖13係表示4值資料與記憶單元之臨限值電壓之關’、 圖。 圖14係表示偶數頁資料寫入後之記憶單元之臨限值電座 分布圖。 圖15係表示奇數頁資料寫入後之記憶單元之臨限值電朦 __ - 17- 家料(CNS) A4規格(2Ϊ^Γ297公爱 550795 五、發明説明（

分布圖。 圖16係表示有 圖。 頁貝料之讀出之動作時間之波形 圖17係表示有關奇數 圖。 貝出之動作時間之波形 圖18係表示有關4奴 圖。 ° # Χ料之讀出之動作時間之波形 圖19係表示偶數頁資 si 孫主、 1寫入動作之一連串流程圖 之波形圖。 冑作中之寫人脈衝施加之動作時間 圖21係表示有關耷 之動作時間 有關寫入動作中之"01"檢驗讀出 之波形圖。 阳 圖22係·表示有

Detect :寫入完全關檢寫^動作中之"⑽咖U响i〇n 檢測之動作時間之波形圖。 圖23係表示奇數頁資 ^ 之寫入動作之一連串流程圖。 圖24係表示有關京 1寫入動作中之，，1〇Α，，檢驗讀出之動作時 間之波形圖。 卞時 圖25係表示有關寫人# 間 馬入動作中之"〇〇，，檢驗讀出之動作時 之波形圖。 圖26係表示有關消除動作中 之波形圖。 之消除脈衝施加之動作時 間 間 圖27係表示有關消除動作中之消除檢驗讀出之動作時 之波形圖。 圖28係表不有關消除動作中之"Erase Completion -18 - 本紙張尺度適用中國國家標準(CNS) A4i^ITx 297公爱) 550795 A7 B7 五、發明説明（I6 )

Detection :消除完全檢測’’之動作時間之波形圖。 圖29係表示NAND單元型EEPROM之記憶單元陣列之電 路圖。 圖30係表示NAND單元部之元件構造之平面圖。 圖3 1A係表示沿著圖30中之XXXIA-XXXIA線之剖面圖。 圖3 1B係表示沿著圖30中之XXXIB-XXXIB線之剖面圖。 圖32係表示圖^0之NAND單元部之等效電路圖。 圖33係表示NAND單元型EEPROM之井構造圖。 發明之實施形m 以下，一面參照圖式，一面詳細說明本發明之實施例之 非揮發性半導體記憶體。 ， 在以下之實施形態中，係以4值NAND單元型EEPROM， 作為其代表例加以說明。但本發明並非限定於4值NAND 單元型EEPROM，可適用於記憶單元記憶η值（η為3以上之 自然數）值資料之非揮發性半導體記憶體。 記憶單元中可記憶4值資料（"00”、Π0Γ、"10"、”11")， 並將記憶單元之臨限值電壓最低狀態（例如臨限值電壓為 負值之狀態）設定為Π1Γ (或π0”狀態），將記憶單元之臨限 值電壓次低狀態（例如臨限值電壓為正值之狀態）設定為 ”10π (或”1”狀態），將記憶單元之臨限值電壓第三低狀態 (例如臨限值電壓為正值之狀態）設定為”01”（或”2’’狀態）， 將記憶單元之臨限值電壓最高狀態（例如臨限值電壓為正 值之狀態）設定為（或Π3Π狀態）。 又，由於記憶單元要記憶4值資料，例如在寫入/讀出 -19- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（π ~ --- 時，需^有奇數頁資料之寫入/讀出動作與偶數頁資料之 寫 出動作。在此’將2位元所示之資料” * *，，中，左側 之"又疋為偶數頁資料，右側之*設定為奇數頁資料。 又在C憶單元方面，以記憶資料，，U ”之狀態作為消除 狀態，記憶資料”1〇，，、”〇1”、”〇〇”之狀態分別作為寫入狀 離。 圖1係表示本煢明之4值NAND單元型eepr〇m之主要部 之方塊圖。 1為圮憶單元陣列，記憶單元陣列丨具有由串聯連接之 多數記憶單元與於其兩端各連接1個之2個選擇電晶體所 構成之記憶單元部。記憶單元陣列j之具體的構造如圖Μ 至圖32所示。 圮憶單元陣列丨之構造及等效電路大致與2值nand單元

型EEPRO Μ相.同，所不同的是在4值nand單元型EEPROM 中，記憶單元要記憶4值資料。 "貝料電路2含有記憶電路，用於暫時地記憶寫入時寫入 於前述記憶單元之2位元（4值）之寫入資料與讀出時由前 述記憶單元讀出之2位元（4值）讀出資料。 字元線控制電路3之詳細情形，參照圖6在後面再加以 說明’此電路含有列位址解碼器及字元線驅動器，係採用 僅在記憶單元陣列1之一方側配置列位址解碼器，在記憶 單元陣列1之兩側各配置字元線驅動器之設計。 上述字元線控制電路3係依據動作模式（寫入、消除、讀 出等）及列位址訊號，控制記憶單元陣列1之各字元線之電 -20- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公爱） 550795 A7 ______B7___ 五、發明説明（18 ) 位。此時，將用於連接記憶單元陣列1之一方側之列位址 解碼器與他方側之字元線驅動器之訊號線配置於記憶單元 陣列1上。為了將此訊號線對記憶單元之動作產生之不良 影響抑制在最小限度，如後所述，已採行適當措施，加以 防患。 行解碼器4依據行位址訊號選擇記憶單元陣列1之行。 寫入時，輸入資料經由資料輸出入緩衝器7及I/O (輸入/輸 出）感測放大器6被輸入至屬於被選擇之行之資料電路内之 記憶電路。又，在讀出時，屬於被選擇之行之資料電路内 之記憶電路之輸出資料經由PO感測放大器6及輸出入緩衝 器7被輸出至記憶晶片1 1之外部。. 被輸入至列位址訊號經由位址緩衝器5被輸入至字元線 控制電路3。行位址訊號經由位址緩衝器5被輸入至行解 碼器4。 井電位控制電路8係依據動作模式（寫入、消除、讀出 荨），控制配置§己憶單元之井區域（例如n井與p井構成之 雙井區域）之電位。在本實施例中，p井與n井係偏壓於同 電位。 電位產生電路（升壓電路）9Α例如在寫入時，可產生寫 入電位（例如約20 V) Vpp及轉送電位（例如約1〇 ν) Vpass。 此等電位Vpp、Vpass經由切換電路9B被分配至例如被選 擇之區塊内之多數條之字元線。 又，電位產生電路9A例如在消除時，可產生消除電位 (例如約20 V)VPPE，並將此電位VppE施加至配置記憶單 ___-21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公---------- 550795 五、發明説明（：一") ------- 疋之井區域（例如n井與p井之雙方）。 “ ^抵檢知電路10在寫入時，檢驗特定資料是否正確寫入 。己2早疋，在消除時，檢驗特定資料是否完全被消除。 、，、刚述資料電路2詳細内容留待後述，在此先作簡單敘 述。身料電路2包含對應於被選擇之記憶單元所連接之i 條位疋線而被連接之1個閂鎖電路（例如SRAM單元）、與暫 時地儲存此閃鎖電路之資料之1個電容器。此種構成與i 個門鎖電路使用2個電容器之情形相比，晶片面積可大幅 加以縮小。' 在寫入動作中，由前述記憶單元被讀出之資料被保持於 1立兀線，由外部被輸入之寫入資料被保持於閂鎖電路。 即，在寫入動作中，在寫入電壓被施加於記憶單元之期 間:由外部被輸人之寫人資料被保持於閃鎖電路，在調查 資料是否被充.分寫入於記憶單元之檢驗讀出動作中，由= 这記憶單元被讀出之資料被保持於位元線，由外部被輸入 之寫入貝料被保持於閂鎖電路。又，由記憶單元被讀出之 賣料被保持於位元線，以作為檢驗讀出動作中之位元線預 充電電位。 又，在寫入動作中，僅在調查記憶單元是否被充分寫入 之檢驗讀出動作之特定期間，將由記憶單元讀出之資料保 持於閃鎖電路（特定期間以外之期間，則保持於位元線， 以作為位元線預充電電位）。 又:在調查在寫人動作中之記憶單元^被充分寫入之 檢驗讀出動作中，由記憶單元被讀出之資料在調查記憶單 -22-

550795 A7 B7

動作之特定期間，係被記憶 由外部被輸入之寫入資料被 元是否被充分寫入之檢驗讀出動作 於閃鎖電路，在此特定期間，由外 保持於電容器。 以下，詳細說明有關本實施 EEPROM之構成及動作。 例之4值NAND單元型 圖2係表示圖1之資料電路2之 一例，圖3係表示圖2之記

於記憶單元陣列1之多數行之多數資料電路所構成。 又，在本實施例中，1行内配置2條位元線BLe、BLo， 在此2條位元線BLe、BLo連接著1個資料電路。如此，1 個貧料電路連接2條位元線BLe、BL〇之理由在於可獲得 (a)在讀出時，防止互相鄰接之位元線間因電容耦合所產 生之雜訊、（b)可減少資料電路數，縮小晶片面積等之效 又，在本實施例中，係以使1個記憶單元記憶4值資料 (2位元資料）為前提，因此，在1個資料電路内例如設有 閃鎖電路LATCH，以作為暫時地記憶寫入/讀出時之4值資 料暫時記憶用之記憶電路。 閃鎖電路LATCH係由時控反相器CINV1、CINV2構成之 觸發器電路（SRAM單元）所構成，閂鎖電路LATCH係被控 制訊號SEN、SENB、LAT、LATB所控制。 又，訊號，，***B”係表示訊號，，***，，之反轉訊號之意，即 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（21 ) 訊號”***B’’之位準與訊號”***”之位準互為反相（一方為 ，’H’’時，他方為"L")，此在以下之說明中亦同。 又，在圖2中，附有記號’’HN** ( *代表數字、英文字母 等）”之MOS電晶體係具有例如約〇·6 V之臨限值電壓之高 電壓增強型N通道MOS電晶體。高於電源電壓Vcc之電壓 被施加至此MOS電晶艟，閘極為0 V時，此MOS電晶體成 為斷電狀態。 又，附有記號’’DLN**”之MOS電晶體係具有例如約-IV 之臨限值電壓之低電壓耗盡型N通道MOS電晶體，被施加 電源電壓Vcc以下之電壓。在本實施例中，係使用此MOS 電晶體作為MOS電容器。 又，附有記號’fTN**”之MOS電晶體係具有例如約0.6 V 之臨限值電壓之低電壓增強型N通道MOS電晶體，被施加 電源電壓Vcc以下之電壓，閘極為0 V時，此MOS電晶體成 為斷電狀態。 MOS電晶體HNle、HNlo、HN2e、HN2o例如在讀出 時，·具有使2條位元線BLe、BLo中一條作為資料被讀出之 位元線，使剩下之一條作為防護位元線之機能。 即，BLCRL被設定於接地電位Vss。又，BIASo為，Ή”， BIASe為nL”時，資料被讀出至位元線BLe，位元線BLo成 為防止資料被讀出至位元線BLe時之雜訊之防護位元線。 另一方面，BIASe為’Ή”，BIASo為’’L"時，資料被讀出至 位元線BLo，位元線BLe成為防止資料被讀出至位元線BLo 時之雜訊之防護位元線。 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（22 ) MOS電晶致TN7係位元線預充電用MOS電晶體’在讀出 時，用於將2條位元線BLe、BLo中資料被讀出之一條位元 線設定於例如預充電電源電位Vpre。MOS電晶體TN7係被 控制訊號BLPRE所控制。 MOS電晶體TN9係控制位元線BLe、BLo與資料電路（主 要部）之電性連接/切斷之箝位用MOS電晶體，MOS電晶體 TN9例如在讀出時，將位元線BLe、BLo預充電後，具有使 位元線BLe、BLo處於浮動狀態之機能，直到被讀出於位 元線BLe、KLo之資料感測為止。MOS電晶體TN9係被控制 訊號BLCLMP所控制。 MOS電晶體TNI、TN2、TN4、，TN6、TN8係在寫入/讀 出時（或檢驗讀出時），為控制奇數/偶數頁資料，或在寫 入/消除時‘，檢驗讀出之後，為調查對被選擇之全部記憶 單元是否完全寫入/消除而設置（Program/Erase completion detection)。又，輸出訊號 COMi 係在 Program/Erase completion detection 時使用。 MOS電晶體TP1係將感測節點DTNij預置於Vdd之預置用 電晶體，MOS電晶體TP1係被控制訊號nPRST所控制。 MOS電晶體TN5係插設在閂鎖電路LATCH之輸出節點 Naij與感測節點DTNij間之開關用MOS電晶體。此MOS電 晶體TN5係被控制訊號BCL2所控制。

MOS電晶體TN11、TN12具有作為決定閂鎖電路LATCH 之2個輸出節點Naij、Nbij與輸出入線IOj、nIOj之電性連 接/切斷之行開關之機能。行選擇訊號CSLi為’Ή”時，MOS _____-25j___ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795 A7 B7 五、發明説明（23 ) 電晶體TN11、TN12處於通電狀態，可使閂鎖電路之輸出 節點Naij、Nbij與輸出入線IOj、nIOj保持電性連接。 上述行選擇訊號CSLi係由圖1之行解碼器4所輸出。行 解碼器例如係如圖4所示，由AND電路與”電路）所構 成，gp，例如CAkl、CBK2、CCK3均為時，行選擇訊 號CSLi才成為’Ή”。 又，在圖2中，，Vdd (例如約2·3 V )係低於外部電源電位 Vcc之晶片内電源電位。晶片内電源電位Vdd係利用降壓 電路，由外部電源電位Vcc產生，但也可取代晶片内電源 電位Vdd，而將外部電源電位Vcc供應至資料電路。 圖5係表示圖1之成批檢知電路,10之主要部。成批檢知 電路10具有在檢驗讀出後，調查對被選擇之全部記憶單元 是否完全寫入 / 消除（Program/Erase completion detection)之機 能。 第一資料電路〜第八資料電路係分別對應於由外部輸入 之8個輸出入針腳（I/O pin)而設置，各具有圖2所示之構 成。· REG2-k (k=0、1、2、3 )相當於第k+Ι及第k+5資料電路 内之REG2 (參照圖2 )。也就是說，第一資料電路及第五資 料電路之REG2係被REG2-0所控制，第二資料電路及第六 資料電路之REG2係被REG2-1所控制，第三資料電路及第 七資料電路之REG2係被REG2-2所控制，第四資料電路及 第八資料電路之REG2係被REG2-3所控制。 第一至第四資料電路之輸出節點COMi被共通連接，其 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 ____ Β7_ 五、發明説明（24 ) 連接節點COMil被連接至p通道MOS電晶體TP2之閘極。 同樣情形，第五至第八資料電路之輸出節點COMi也被 共通連接，其連接節點COMi2被連接至P通道MOS電晶體 TP3之閘極。 P 通道 MOS 電晶體 TP13、TP14 在 Program/Erase completion detection時，具有使節點COMil、COMi2在設定於晶片内 電源電位V d d後，，處於浮動狀態之機能。MOS電晶體 TN13、TN14係被控制訊號c〇MHn所控制。 N 通道 MOS 電晶體 TN15 在 Program/Erase completion detection時，具有使節點NCOM在設定於晶片内接地電位 Vss後，處於浮動狀態之機能。MQS電晶體TN15係被控制 訊號NCOML所控制。 在對應於 Program/Erase completion detection 時未充分被寫 入/消除之記憶單元之資料電路中，COMi (參照圖2 )之電 位位準會由”Ηπ降低至”L”，因此，節點NCOM會由"L"變成 ’Ή”，使 FLAG 成為”L”。 另一方面，對全部記憶單元充分施行寫入/消除時，全 部資料電路之輸出訊號COMi (參照圖2)之電位位準均維持 於”H”，因此，節點NCOM —直保持"L"，使FLAG成為 ，，H，，。 如此，可藉檢測節點FLAG之電位位準，調查對被選擇 之全部記憶單元是否完全寫入/消除。又，有關 Program/Erase completion detection 時之動作，容後再予詳 述。 _____-27- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 五 、發明説明（ 25 在本實施例〜中，將8個資料電路彙總成i個，對此8個資 ^電路所對應之8行之記憶單元，利用檢測節點FLAG之電 查位準之方式，調查是否充分施行寫入/消除。 如此，將8個資料電路彙總成1個之目的係為了以此等8 個資料電路所對應之8行作為i個單位，利用冗餘電路（未 予圖示）施行記憶單元之置換之故。也就是說，切斷溶絲 70件（虛線圍成 '部分）時，連接於此等8個資料電路之記 憶單元經常處於非選擇狀態，故改為選擇冗餘區域之預備 兄憶單元，以資取代。 因此^為了以n(n為自然數）個資料電路所對應之^行作 為個單位，利用几餘電路（未予圖示）施行記憶單元之置 換，故將n個資料電路彙總成i個。 又’ flag為對應於全部之行之共通節點，例如行數為 2048時，以8個資料電路（行）作為冗餘置換之單位時，在 晶片内就有256個圖5所示之電路存在，此2兄個電路被連 接於共通節點FLAG。 圖係表示圖1之子元線控制電路3之具體例。記憶單元 陣列1由配置於行方向之多數個記憶單元區塊所構成，各 α己It單疋區塊具有配置於列方向之多數單元部。有 關記憶單it陣列UNAND單元部之具體例㈣29至圖32 所示。 在本只施例中，對應於i個記憶單元區塊，設有1個列 位址解碼器與1個字元線驅動器。 例如’第- 5己憶單元區塊内之字元線wli、…肌16及選 本紙張尺度適财a a家標準(cns)1^(210 x 297公石 550795 A7 B7 五、發明説明（26 ) 擇閘線SGI、SG2連接於第一字元線驅動器RMAIN1，第一 字元線驅動器RMAIN1接受決定第一記憶單元區塊之選擇/ 非選擇之第一列位址解碼器RADD1之輸出訊號（解碼結 果）。 如此，第i (i=l、2、…）記憶單元區塊内之字元線WL1 、…WL16及選擇閘線SGI、SG2連接於第i字元線驅動器 RMAINi，第i字元線驅動器RMAINi接受決定第i記憶單元 區塊之選擇/非選擇之第i列位址解碼器RADDi之輸出訊號 (解碼結果）-。 此時，在本實施例中，係將字元線驅動器配置於記憶單 元陣列1之兩側（列方向之2個端部,）。 具體而言，對應於奇數號之記憶單元區塊之字元線驅動 器RMAIN1 ·、RMAIN3、…係配置於記憶單元陣列1之列方 向之2個端部中之一方（圖6中記憶單元陣列1之左側），對 應於偶數號之記憶單元區塊之字元線驅動器RMAIN2、 RMAIN4、…係配置於記憶單元陣列1之列方向之2個端部 中之他方（圖6中記憶單元陣列1之右側）。 如此，將字元線驅動器RMAINi配置於記憶單元陣列1之 兩側，可使字元線驅動器RMAINi之設計更為容易（或擴大 設計之自由度），也就是說，在本實施例之情形，1個字元 線驅動器在行方向，可確保記憶單元區塊2個份之設計空 間。 又，1個記憶單元區塊内之字元線WL1、…WL16及選擇 閘線SGI、SG2可藉對應於此記憶單元區塊之字元線驅動 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795

器，經常由記憶單元陣列1中之一方側被驅動，因此，在 被選擇之區塊内之特定1個NAND單元部内之記憶單元及 選擇電晶體，不會產生供應驅動訊號之時間差異。 另一方面，列位址解碼器RADDi(i=l、2、…）係僅配置 於記憶單元陣列1之列方向之2個端部中之一方（單側）。 此時，由於僅將對列位址解碼器RADDi供應列位址訊號用 之訊號線（位址總線）配置於記憶單元陣列1之單側即可， 故可減少位址總線之面積，結果，可對晶片面積之縮小有 所貢獻。' 也就是說，假設與字元線驅動器RMAINi —樣地，將列 位址解碼器RADDi分別配置於記憶單元陣列i之列方向之2 個端部時，位址總線也必須分別配置於記憶單元陣列丄之 列方向之2個端部，對晶片面積之縮小較為不利。 僅將列位址解碼器RADDi配置於記憶單元陣列i之列方 向之2個端部中之一方（單侧）之結果，在本實施例中，將 訊號線22配置於記憶單元陣列丨上，訊號線22係用來將對 應於偶數號之記憶單元區塊之列位址解碼器RADD2、 RADD4、…之輸出訊號（解碼結果）RDECADS供應至字元線 驅動器 RMAIN2、RMAIN4、…。 在通常動作時，訊號RDECADS被傳送至此訊號線22， 從而，在通常動作時，此訊號線22之電位有必要防止其對 記憶單疋之動作產生不良影響。因此，在本實施例中，構 成列位址解碼器RADDi及字元線驅動器RMAiNi ,以避免 此訊號線22之電位對記憶單元之動作產生不良影響。有關 -30- 本紙張尺度適财國國家標準(〇雨A4規格(21()χ挪公爱) 550795 A7 __B7__ 五、發明説明（28 ) 此列位址解碼器RADDi及字元線驅動器RMAINi之構成留 待後面再加以詳述。 電位產生電路9A具有升壓電路（充電泵電路）’可產生 例如寫入時使用之寫入電位Vpp或轉送電位Vpass。電位產 生電路9A連接於切換電路9B，切換電路9B具有將寫入電 位Vpp、轉送電位Vpass、晶片内電源電位Vdd、接地電位 Vss等之電位分配至對應於字元線WL1、…WL16之訊號線 CGI、" CG16 之機能。 訊號線CGI、連接於字元線驅動器RMAINi，即 ，訊號線CGI、."CG16經由字元線驅動器RMAINi内之電位 轉送用電晶體HNtl、HNt2、·，·ΗΝΠ6 (後述）而連接於字元 線 WL1、"·λ\^16。 圖7係表·示圖6之奇數號之記憶單元區塊之行方向之剖 面。奇數號之記憶單元區塊中，列位址解碼器RADD1、 RADD3···及字元線驅動器RMAINI、RMAIN3...均配置於記 憶單元陣列1之同一侧，因此，連接列位址解碼器 RADDI ' RADD3···及字元線驅動器 RMAINI、RMAIN3···之 訊號線不配置在記憶單元陣列1上。 以下’說明具體的構造。在Ρ型矽基板11-1内形成由η型 井區域11-2及ρ型井區域11-3構成之雙井區域。例如串聯 連接之16個記憶單元Ml、…Μ16係形成於ρ型井區域11-3 上’各記憶單元由N通道M0S電晶體所構成，且具有浮動 閘極與控制閘極構成之堆疊閘構造。 串聯連接之16個記憶單元Ml、…M16之2個端部分別連 __ -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 χ 297公爱） 550795

接選擇電曰曰體S1、S2，選擇電晶體si、S2由；^通道MOS電 晶體所構成，例如，位元線側之選擇電晶體S 1之擴散層 (及極）24連接於第一配線層M〇内之金屬配線B，源極線側 之選擇電晶體S2之擴散層（源極）25連接於第一配線層M0 内之源極線SL。 選擇電晶體S1之閘極（選擇閘線（多晶矽））為降低其選擇 問線之配線電阻，，被連接於第一配線層M0内之金屬配線 SG1 ’選擇閘線（多晶矽）與金屬配線SG2之接觸部例如係 設置於選擇閘線與528條位元線之各交又處。 同樣情形，選擇電晶體S2之閘極（選擇閘線（多晶矽為 降低其選擇閘線之配線電阻，被埤接於第一配線層M〇内 之金屬配線SG2，選擇閘線（多晶矽）與金屬配線SG2之接 觸°卩例如係設置於選擇閘線與528條位元線之各交叉處。 没於第一配線層M0上之第二配線層Ml内配置位元線 BL ’位元線BL向行方向延伸，且經由第一配線層M〇内之 金屬配線B而連接於選擇電晶體si之擴散層（汲極）24。 又，第一及第二配線層MO、Ml内之各訊號線例如係由 紹、銅、及此等之合金等所構成。 在記憶單元Ml、…M16上，於金屬配線SGI、SG2間配 置列防護線（Row shield line) 23，列防護線23係以防止寫入 /讀出時產生之所謂耦合雜訊及消除時使非選擇字元線之 電位充分上升等為目的而設置。列防護線23通常設定於與 雙井區域（Cell well) 11-2、11-3電位相同之電位。 寫入/讀出時，雙井區域之電位通常設定於接地電位 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 550795 A7 _______B7 五、發明説明（3〇 )

Vss ’故此時之列防護線23也被固定於接地電位vss。此 時，位元線BL與字元線WL間幾乎沒有電容耦合，故可防 止對傳過位元線之資料產生耦合雜訊。 又，在寫入/讀出時，非選擇區塊内之選擇閘線（金屬配 線）SGI、SG2設定於接地電位Vss，故選擇閘線（金屬配 線）SGI、SG2也具有作為寫入/讀出時之防護線之機能。 如此’在寫入/讀出時，由於將列防護線23及非選擇區 塊内之選擇閘線（金屬配線）SG1、SG2分別設定於接地電 位Vss，可減少位元線bl與字元線WL間之電容耦合，故 可防止耦合雜訊施加至傳過位元線之資料。 另一方面，消除時，將列防箄線23設定於消除電位 Vera(例如約20 V)，其理由係在於希望藉此使非選擇區塊 内之字元線WL電位充分上升。 即，消除時·，非選擇區塊之字元線（控制閘線）W]L處於 浮動狀態，將消除電位Vera(例如約2〇 v)施加至雙井區域 (Cell well) 11-2、11-3時，因電容耦合會使非選擇區塊之字 元線WL電位上升。 因此，消除時，如事先將列防護線23設定於消除電位 Vera，在使雙井區域（Cdl wdl)丨1-2、丨丨_3之電位例如由接 地電位Vss上升至消除電位Vera時，字元線WL電位即不受 列防護線23電位之影響，而可使非選擇區塊内之字元線 WL電位充分上升至與消除電位…以相同之程度。 由於非選擇區塊内之字元線WL電位充分上升至與消除 電位Vera相同之程度，故在非選擇記憶單元中，不致於有

550795 A7 B7 五、發明説明（31 ) 大的電場施加〜至浮動閘極與雙井區域間之隧道氧化膜，因 此也可防止錯誤消除之發生。 而此時假定不將列防護線23設定於消除電位Vera，而設 定於接地電位Vss或電源電位Vcc時，字元線w L電位變合 受到列防護線23之電位（Vss或Vcc )之影響而不能上升至與 消除電位Vera相同之程度，故在非選擇記憶單元中，有時 會有大的電場施加至隧道氧化膜，以致於有時會有錯誤消 除之發生。 圖8係表示圖6之偶數號記憶單元區塊内之行方向之剖 面圖。在偶數號記憶單元區塊中，列位址解碼器RADD2、 RADD4、…係配置於記憶單元陣列i之列方向之一端，字 元線驅動器RMAIN2、RMAIN4、…係配置於記憶單元陣列 1之列方向之他端。因此，連接列位址解碼器RADD2、 RADD4、…與字元線驅動器rMAIN2、RMAIN4、···之訊號 線22係被配置於記憶單元陣列1上。 以下’説明具體的構造。在p型石夕基板1丨内形成由η型 井區域11-2及ρ型井區域11-3構成之雙井區域。例如串聯 連接之16個記憶單元Μ 1、…Μ16係形成於ρ型井區域11-3 上’各ά己憶早元由ν通道MOS電晶體所構成，曰百有浮動 閘極與控制閘極構成之堆疊閘構造。 串聯連接之16個記憶單元Ml、…Μ16之2個端部分別連 接選擇電晶體SI、S2，選擇電晶體SI、S2由N通道M0S電 晶體所構成。例如，位元線側之選擇電晶體S1之擴散層 (及極）24連接於第一配線層M0内之金屬配線b，源極線側

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之選擇電晶體S2之擴散層（源極）25連接於第一配線層M〇 内之源極線SL。 選擇電晶體S1之閘極（選擇閘線（多晶矽））為降低其選擇 問線之配線電阻，被連接於第一配線層M0内之金屬配線 SG1 ’選擇閘線（多晶矽）與金屬配線SG2之接觸部例如係 設置於選擇閘線與528條位元線之各交叉處。 同樣情形，選擇電晶體S2之閘極（選擇閘線（多晶矽））為 降低其選擇閘線之配線電阻，被連接於第一配線層M〇内 之金屬配線SG2，選擇閘線（多晶矽）與金屬配線SG2之接 觸部例如係設置於選擇閘線與528條位元線之各交叉處。 设於第一配線層M0上之第二配線層Ml内配置位元線 BL，位元線BL向行方向延伸，且經由第一配線層M〇内之 金屬配線&而連接於選擇電晶體S1之擴散層（汲極）24。 又’第一第二配線層M0、M1内之各訊號線例如係由鋁、 銅、及此等之合金等所構成。 在記憶單元Μ 1、…M16上，於金屬配線SGI、SG2間配 置構成訊號RDECADS之經路之訊號線22。偶數號之記憶 單元區塊之裝置特徵係在於設置訊號線22，以取代奇數號 之記憶單元區塊之裝置之列防護線23 (參照圖7 )。 訊號線22如圖6所說明，具有將列位址解碼器之輸出訊 號RDECADS傳達至字元線驅動器之作用，因此，訊號線 22之電位不能與列防護線相同。 圖6中之字元線控制電路3可依照動作模態，將訊號線 22之電位設定於最適當值，藉以防止寫入/讀出時產生之 -35 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公董) 550795

所謂輕合雜訊及消除時使非選擇字元線之電位充分上升。 以下，參照圖9至圖12說明字元線控制電路3 (圖6 )之各 電路之構成，同時說明在各動作模態中之訊號線22 (圖7及 圖8 )之電位變化情形。 首先，將圖9至圖12所附之記號之定義說明如下：附有 5己號’’ HN** (*代表數字、英文字母等）"之MOS電晶體係具 有例如約0·6 V之臨限值電壓之高電壓增強通道 曰曰體。兩於電源電壓Vcc之電壓被施加至此MOS電晶體， 閘極為〇 V時，此MOS電晶體成為斷電狀態。 附有記號” IHN** (*代表數字、英文字母等）”之M〇s電 曰曰體係具有例如約〇 ·丨V之臨限值零壓之高電壓增強型N通 道MOS電晶體。高於電源電壓Vcc之電壓被施加至此M〇s 電晶體。附有記號”DHN**，，之MOS電晶體係具有例如約 -1 V之臨限值電壓之高電壓耗盡型n通道m〇s電晶體。使 問極與沒極處於電源電位Vcc時，可將汲極電位Vcc轉送 至源極。又，源極與汲極處於Vee時，如使閘極為〇 v，則 可使此MOS電晶體成為斷電狀態。 又，附有記號"TN**之MOS電晶體係具有例如約〇·6 V之 臨限值電壓之低電壓增強型Ν通道M0S電晶體，被施加電 源電壓Vcc以下之電壓。附有記號”Τρ**”之MOS電晶體係 具有例如約0.6 V之臨限值電壓之低電壓增強型ρ通道m〇s 電晶體。 圖9係對應於奇數號之記憶單元區塊所設之列位址解碼 器之主要部。此列位址解碼器RADD1正確而言，具有作為 -36- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 550795 A7 B7 五、發明説明（34 ) 區塊解碼器之儀能。即，例如當第一記憶單元區塊被選擇 時，列位址訊號AROWi、-"AROWj全部變成"H”，使輸出 訊號RDECAD也變成"H"。有關列位址解碼器RADD1之動 作容後再予詳述。 圖10係對應於奇數號之記憶單元區塊所設之字元線驅動 器之主要部。字元線驅動器RMAIN1之主要構成要素為高 電壓開關電路26與轉送用MOS電晶體HN5、HN6、HNtl、 •••HNtl6。圖10之電路另外包含反相器13及MOS電晶體 HN7、HN8。 高電壓開關電路26具有MOS電容器DHN4及MOS電晶體 IHN1構成之第一升壓單元、與MOS電容器DHN5及MOS電 晶體IHN2構成之第二升壓單元。 MOS電‘體HN3之閘極連接於MOS電晶體IHN1、IHN2 之連接節點B。此時，MOS電晶體HN3之閘極與源極之電 位位準一面維持反相，一面與時鐘訊號〇wc同步地使各節 點A、B、TransferGl之電位上升，故可提高升壓效率。 高電壓開關電路26在列位址解碼器RADD1之輸出訊號 RDECAD為"H”時，成為動作狀態。即，輸出訊號RDECAD 為”Η”時，NAND電路NANDI之輸出訊號變成與時鐘訊號 Owe反相之時鐘訊號。NAND電路NAND1之輸出訊號分別 直接及經由反相器12施加至MOS電容器DHN4、DHN5之一 端。 其結果，升壓電位被施加至轉送用MOS電晶體HN5、 HN6、HNtl、"·ΗΝί16之閘極，而使轉送用Μ Ο S電晶體 ____-37^_ 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 550795 A7 _B7_ 五、發明説明（35 ) HN5、HN6、HNtl、. 成為通電狀態。 列位址解碼器RADD1之輸出訊號RDECAD為·Ή”時， MOS電晶體ΗΝ7、ΗΝ8成為斷電狀態。此時，訊號線 SGD、SGS例如成為晶片内電源電位Vdd，此Vdd經由轉送 用MOS電晶體HN5、HN6而供應至選擇閘線SGI、SG2。 又，訊號線CGI、CG2、."CG16係利用切換電路9B (參 照圖1 )，依照動作模態而設定於特定之電位。而訊號線 CGI、CG2、，"CG16之電位經由轉送用MOS電晶體HNtl、 •••HNtl6供應至字元線WL1、WL2、…WL16。 圖11係對應於偶數號之記憶單元區塊所設之列位址解碼 器之主要部之圖。列位址解碼器RADD2包含與圖9所示之 列位址解碼器RADD1相同之電路（虛線XI圍成之部分）、 反相器14 \時控反相器CINV3、CINV4及耗盡型高電壓 MOS電晶體DHN6、DHN7。又，在圖11中，與圖9相同之 部分附以同一號碼。 時控反相器CINV4具有下列機能：在消除（ERASE)時， 使對應於被選擇之記憶單元區塊之列位址解碼器之輸出訊 號RDECADS (圖8之訊號線22之電位）成為接地電位Vss， 並使對應於非選擇之記憶單元區塊之列位址解碼器之輸出 訊號RDECADS成為晶片内電源電位Vdd。 MOS電晶體DHN6協同後述圖12之MOS電晶體DHN9，使 訊號線22 (參照圖8 )成為浮動狀態。 消除時，在被選擇之記憶單元區塊中，訊號RDECADS1 成為"H(Vdd)"，在非選擇之記憶單元區塊中，訊號 ____-38-___ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（36 ) RDECADS1 成為”L(Vss)"。 假設與以往一樣地，將此訊號RDECADS1施加至記憶單 元陣列上之訊號線22 (參照圖8 )時，在非選擇之記憶單元 區塊中，記憶單元陣列上之訊號線22 (參照圖8 )會成為 nL(Vss)"。而在此時，利用雙井區域與字元線之耦合電 容，在消除電位Vera施加至雙井區域時，想要使非選擇之 記憶單元區塊内冬字元線電位上升之際，因受到處於接地 電位Vss之訊號線22 (參照圖8 )之影響，而不能使字元線電 位充分地上升。 但在本實施例中，由於設有時控反相器CINV4，消除 時，在被選擇之記憶單元區塊中.，輸出訊號RDECADS成 為’’L(Vss)”在非選擇之記憶單元區塊中，輸出訊號 RDECADS成為”H(Vdd)"。即，在非選擇之記憶單元區塊 中，記憶單元陣列上之訊號線2 2 (參照圖8 )會成為 ’’H(Vdd)"且利用MOS電晶體DHN6與MOS電晶體DHN9 (圖 12 )之截止而成為浮動狀態。因此，利用雙井區域與字元 線之耦合電容，使非選擇之記憶單元區塊内之字元線電位 上升時，因處於晶片内電源電位Vdd之訊號線22 (參照圖 8 )之影響變少，故可使字元線電位充分地上升。 圖1 2係對應於偶數號之記憶單元區塊所設之字元線驅 動器之主要部分。字元線驅動器RMAIN2含有與圖10所示 之字元線驅動器RMAIN1相同之電路（虛線X2圍成之部 分），即高電壓開關電路26與轉送用MOS電晶體HN5、 HN6、HNtl、. ·ΗΝί16、時控反相器 CINV5、CINV6、 -39 ~ 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（37 ) CINV7、耗盡型高電壓N通道MOS電晶體DHN8、DHN9及 增強型P通道MOS電晶體TP6、TP7。又，在圖12中’與圖 10相同之部分附以同一號碼。 時控反相器CINV7具有下列機能：在消除（ERASE)時， 使對應於被選擇之記憶單元區塊之列位址解碼器之輸出訊 號RDECADS (圖8之訊號線22之電位）由接地電位Vss回到 晶片内電源電位Vdd，並使對應於非選擇之記憶單元區塊 之列位址解碼器之輸出訊號RDECADS由晶片内電源電位 Vdd回到接_地電位Vss後，施加至虛線X2内之電路，以作 為訊號RDECADS2。 MOS電晶體DHN9與圖11之MOS電晶體DHN6共同地，使 訊號線22 (參照圖8 )成為浮動狀態。 又，在圖9至圖12中，係使用Vdd (低於外部電源電位 Vcc之晶片内電源電位）作為電源電位，但也可利用例如外 部電源電位Vcc加以取代。 其次，說明在各動作模態中，訊號線22 (參照圖8 )之電 位位準之變化情形。在此僅說明訊號線22之電位位準，包 含訊號線22之電位位準之字元線控制電路之動作則容後再 加詳述。 在本實施例中，訊號線22 (圖8 )係連接對應於偶數號之 記憶單元區塊之列位址解碼器（圖11 )與字元線驅動器（圖 12 )。因此，一面參照圖11及圖12，一面說明傳達於訊號 線22 (圖8)之字元線驅動器選擇訊號RDECADS之電位位 準。 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（38 ) 列位址解碼、器RADD2之輸出訊號RDECADS之電位位準 因動作模態而異。 在消除動作以外之動作（寫入、讀出、檢驗讀出）模態 中，將 ROWERASE1B 、ROWPROG1 、ROWERASE2B 、 ROWERASE3n、ROWGATE分別設定於電源電位Vdd (低於 外部電源電位Vcc之晶片内電源電位，但也可使用外部電 源電位 Vcc)，將 ROWERASE1 、 ROWPROG1B 、 ROWERASE2分別設定於接地電位Vss。 此時，時_控反相器CINV3、CINV5、CINV6成為動作狀 態，時控反相器CINV4、CINV7成為非動作狀態，又， MOS電晶體TP6成為斷電狀態。 在被選擇之記憶單元區塊中，虛線XI (圖11 )圍成之部 分之輸出訊號RDECADS1成為"H”，即成為晶片内電源電 位Vdd，列位址解碼器RADD2之輸出訊號RDECADS之電位 位準也成為"H”，即成為晶片内電源電位Vdd。 另一方面，在非選擇之記憶單元區塊中，虛線XI (圖 11)圍成之部分之輸出訊號RDECADS1成為”L”，即成為接 地電位Vss。又，列位址解碼器RADD2之輸出訊號 RDECADS之電位位準也成為”L·’即成為接地電位Vss。 因此，在消除動作以外之動作中，在配置在非選擇之記 憶單元區塊内之記憶單元陣列上之訊號線22 (參照圖8 )會 成為接地電位Vss，在非選擇之記憶單元區塊内之選擇閘 線SGI、SG2也成為接地電位Vss，此等訊號線22、選擇閘 線SGI、SG2具有作為位元線與字元線間之防護線之機 __-41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7 B7 五、發明説明（39 ) 能。其結果、可減低傳達於位元線之資料所生之耦合雜 訊。 在消除動作中，將ROWERASE1B 、ROWPROG1 、 ROWERASE2B、ROWERASE3n、ROWGATE 分別設定於接 地電位 Vss，將 ROWERASE1、ROWPROG1B、ROWERASE2 分別設定於晶片内電源電位Vdd。又，也可用電源電位 Vcc取代晶片内電,源電位Vdd。 此時，時控反相器CINV4、CINV7成為動作狀態，時控 反相器（：ΙΝΫ3、CINV5、CINV6成為非動作狀態，又， MOS電晶體ΤΡ6成為通電狀態。 在被選擇之記憶單元區塊中，虛線XI (圖11)圍成之部 分之輸出訊號RDECADS1成為"Η”，即成為晶片内電源電 位Vdd，列·位址解碼器RADD2之輸出訊號RDECADS成為 ”L”，即成為接地電位Vss。 另一方面，在非選擇之記憶單元區塊中，虛線XI (圖 11)圍成之部分之輸出訊號RDECADS1成為”L”，即成為接 地電位Vss，列位址解碼器RADD2之輸出訊號RDECADS之 電位位準成為”H’’即成為晶片内電源電位Vdd。 又，因ROWGATE為接地電位Vss，非選擇之記憶單元區 塊内之訊號線22 (參照圖8 )在其電位（RDECADS之電位）達 到1〜1.5 V之程度時，因MOS電晶體DHN6、DHN9被截止而 成為浮動狀態。 如此’在消除動作中，配置於非選擇之記憶單元區塊内 之訊號線22(參照圖8)之電位為1〜1.5 V，且成為浮動狀 -42 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795

悲。即，施奴消除電位Vera至雙井區域時，訊號線22 (參 照圖8)之電位也與字元線同樣地因電容耦合而上升，故訊 號線22不會抑制字元線電位之上升。 因此，施加消除電位Vera至雙井區域時，可藉雙井區域 與字το線間之電容耦合，而可獲得使非選擇之記憶單元區 塊内之字元線電位容易上升之效果。 同時，不致於有大的電場施加至在非選擇記憶單元區塊 内之α己隱單元之隧道氧化膜，因此也可防止在非選擇記憶 單元區區塊之錯誤消除。 而圖11之虛線X内之熔絲元件在將對應於該熔絲元件 (列位址解碼器元件）之記憶單元區區塊設定為用戶用之通 常之記憶區域時，不會被切斷。此在圖9之熔絲元件之情 形亦同。 但在將對應於該熔絲元件（列位址解碼器元件）之記憶單 元區塊設定為例如記憶設備碼之R〇M · BL〇CK區域時，則 將該熔絲元件切斷，使用戶不能對R〇M · BL〇CK區域進行 寫入/消除。 没置此ROM · BLOCK區域具有以下之意義。近年來， NAND型快閃記憶體已在各種電子機器之記憶體中廣被使 用，但有時NAND型快閃記憶體也常被應用作為記憶與著 作權有關之 > 料之§己憶體，例如，作為利用電話通訊記憮 音樂資訊用之記憶體等。 " 因此，為防止非法仿冒.，將晶片號碼，即設備碼記憶在 NAND型快閃記憶體中。 " 43 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7 B7 五、發明説明（41 ) 此設備碼為<各個NAND型快閃記憶體固有的代碼，如果 用戶可自由地改寫此設備碼，就不能達成設備碼本來的目 的。 因此，設備碼在產品出貨前，即寫入於NAND型快閃記 憶體之ROM · BLOCK區域中，使用戶不能對ROM · BLOCK 區域進行寫入/消除。也就是說，在產品出貨前，在構成 寫入設備碼之ROM · BLOCK區域之記憶單元區塊中，必須 將熔絲元件切斷。 因此，例如要由資訊提供側之NAND型快閃記憶體，將 音樂資訊拷貝至資訊接受側之NAND型快閃記憶體之情 形，如果資訊提供侧之NAND型快閃記憶體之設備碼與資 訊接受側之NAND型快閃記憶體之設備碼不同時，即不能 拷貝。 … 熔絲元件在將設備碼寫入構成ROM · BLOCK區域之記憶 單元區區塊後，立即加以切斷。 因為如不立即加以切斷，則在不切斷熔絲元件之狀態 下，施行出貨前試驗時，設備碼會在此試驗中被消除。 即，在出貨前試驗中，為縮短試驗時間，會同時選擇全 部區塊施行寫入/消除。也就是說，因全部列位址訊號 AROWi、".AROWj均為1Ή’，，如不切斷熔絲元件，即使 CMD ROMBA 為 ’’L”，RDECADS1 也會變成”H”（在圖 9 中， RDECAD為”H”），以致於會選擇到構成ROM · BLOCK區域 之記憶單元區塊。 另一方面，在出貨前試驗中，即使全部列位址訊號 ____-44-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 ___ B7 五、發明説明（42 )~"~ AROWi 、...AilOWj均為，Ή，，只要有切斷炼絲元件，即可使 CMD ROMBA 為"L”，並使 RDECADS1 變成"L"(在圖 9 中， RDECAD為”L”），故不會選擇到構成ROM · BLOCK區域之 記憶單元區區塊。 即使切斷熔絲元件，也有必要讀出記憶於ROM · BLOCK 區域之設備碼。 對ROM · BLOCK區域之資料之讀出可利用使CMD ROMBA為·Ή”之方式加以達成。也就是說，當CMD ROMBA為”Η” ，ROM · BLOCK區域内之列位址訊號 AROWi、···AROWj為”Η”時，就會選擇到構成ROM · BLOCK區域之記憶單元區塊。 又，即使切斷熔絲元件後，也可藉輸入特殊之指令，使 CMD ROM运A及ROM · BLOCK區域内之列位址訊號 AROWi、 · ΑΙΙΟλν』為”H”，以改寫ROM · BLOCK區域内之 資料。此時，使CMD ROMBA成為"H”之指令可防止一般之 用戶在非公開及非法之情況下，改寫ROM · BLOCK區域内 之資料。 又’在本實施例中，係就切斷ROM · BLOCK區域内之溶 絲之情形加以說明。但圖9之熔絲及圖11之虛線X内之溶 絲在記憶單元區塊屬於不良區塊時，也會被切斷。此時， 此不良區塊會被冗餘電路（未予圖示）置換成預備區塊。 以下’說明有關讀出、寫入、消除、測試（老化測試）等 各動作模態之本發明之4值NAND單元型EEPROM (圖1 )之 主要部之動作，即具體地說明有關資料電路（圖2 )、成批 一~ 45 ~ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) ~ 550795 A7 __ ___B7 五、發明説明（Μ ) 檢知電路（圖5 )及字元線控制電路（圖6、圖9至圖12 )之動 作。 在進行動作之說明之前，首先，簡單地說明記憶單元之 臨限值電壓與資料寫入方法之一例。圖13係表示4值 NAND單元型EEPROM之記憶單元所記憶之2位元之4值資 料（"11”、"10”、，，01”、，，〇〇，，）與記憶單元之臨限值電壓 (Vth)之分布。 消除狀態”11”之記憶單元具有負的臨限值電壓Vth。 又，寫入狀態”10”、”01”、”00”之記憶單元具有正的臨限 值電壓Vth。又，在寫入狀態中，”10,，狀態之臨限值電壓 最低，”00”狀態之臨限值電壓最高，”01，，狀態具有”1〇，，狀 態與·’00”狀態間之臨限值電壓。 與曰本轉開平10_3792號公報所載之情形同樣，1個記憶 單元之2位元資料相當於互異之列位址（偶數頁與奇數 頁）。因此，4值資料（2位元資料）由偶數頁資料與奇數頁 資料所構成，偶數頁資料與奇數頁資料係利用個別之寫入 動作’也就是說，利用2次之寫入動作，寫入於記憶單 元。 首先，施行偶數頁資料之寫入。假設全部之記憶單元均 處於消除狀態，即”11”狀態。在此狀態下，如圖14所示， 施行偶數頁資料之寫入時，記憶單元之臨限值電壓Vth之 分布可依偶數頁資料之值（” 1”、”〇，，）分成2部分。 即’偶數頁資料為”1"時，不使高電場施加至記憶單元 之隧道氧化膜，以防止記憶單元之臨限值電壓Vth之上 ___________ - 46 - 本紙張尺度適用中國國家標準(CNS) A4規格(21GX 297公爱) 一 550795 A7

除狀態（”1Γ狀態）（偶數頁 升。其結果，記憶單元維持消 資料為”1”之寫入）。 另一方面，偶數頁資料為” σ 马0時，將高電場施加至記憶 单兀之隧道氧化膜，將電子括 植入汗動閘極，使記憶單元之 臨限值電壓vth上升特定量。且沾 /、、、^果，記憶單元變成寫入 狀態（"01”狀態）（偶數頁資料為”〇”之寫入）。 其後，施行奇數頁資料之宜Λ ，叶之寫入。奇數頁資料之寫入係依 照由晶片之外部輸入之窝入咨扭 .“、貝枓（即奇數頁資料）、與已寫 入於記憶單元之偶數頁資料加以寫入。 即，如圖I5所示，奇數頁資斛盔 只貝枓為1時，不使高電場施 加至記憶單元之隧道氯化脸：^ , 、乳化膜以防止記憶單元之臨限值電 壓Vth之上升。其結果，"η丨，仲能γ Α人 11狀態（消除狀態）之記憶單元 仍然維持”11”狀態，”01丨丨狀離之 ― M t 5己憶早兀仍然維持，，01，，狀 態（奇數頁資料為”1”之寫入）。 广方面，奇數頁資料為，，〇"時’將高電場施加至記憶 单兀之隧道氧化膜’將電子植入浮動閘極’使記憶單元之 臨限值電壓川上升教量。其結果，”u"狀態（消除狀 態）之記憶單元變成"01"狀態，"01"狀態之記憶單元變成 ”00”狀態（奇數頁資料為”〇，’之寫入）。 也就疋說，在本實施例中，偶數頁資料為"1 ”，奇數頁 資料為”1”時，資料”11”被寫入記憶單元；偶數頁資料為 奇數頁資料為”1”時，資料，，01”被寫入記憶單元。 又，偶數頁資料為”1"，奇數頁資料為”〇，，時，資料”〇1 ”被 寫入3己憶早元，偶數頁資料為”〇”，奇數頁資料為時， -47- 550795

資料”〇〇”被寫入記憶單元。 如此，可利用2次之寫入動作一 將汜憶早70之臨限值電 壓Vth之分布分成4個部分（"Η"、"1〇”、"〇1"、"〇〇")。 以了，利用動作時間圖’說明其具體的動作情形。 1·讀出動作（Read operation) 讀出動作由偶數頁資料之讀出動作與奇數頁資料之讀出 動作所構成。 ^ ι·-ι.偶k頁資料之讀出動作 如圖Π所-示，狀態與"10"狀態之偶數頁資料為"Γ ，01狀恕與”00”狀態之偶數頁資料為，，〇”。也就是說， 偶數頁資料為"Γ或，可由i次之讀出動作”READ〇1，，加 以判斷。 1·_1·_1· "READ01” 圖16係表示"READ01”動作之情形。”READ〇1，，動作係將 讀出電位（被選擇之字元線之電位）設定於Vcgr01 (例如約 〇·7 V) ’藉以辨識記憶單元之資料為"〇1 ”、"〇〇，，中之一個 或其他之資料”11”、”10”之動作。 首先，在列位址解碼器（圖9、圖11 )中，將RDECPB設 定於 ’’L”。it匕時，RDECAD (圖 9)及 RDECADS1 (圖 11 )均為 ”L(Vss)"，全部之記憶單元區塊呈現非選擇狀態。 其後，RDECPB由”L”變成"H”。此時，MOS電晶體TP4 成為斷電狀態，MOS電晶體TN21成為通電狀態（圖9、圖 11) ° 又，在被選擇之記憶單元區塊中，全部列位址訊號 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（46 ) AROWi、" AROWj 變成，Ή”，RDECAD (圖 9)及 RDECADS1 (圖11 )均為” Η ”。在非選擇之記憶單元區塊中，列位址訊 號 AROWi、···AROWj 至少有 1 個為 ’’L”，故 RDECAD (圖 9) 及 RDECADS1 (圖 11)維持，，L”。 在被選擇之記憶單元區塊内之字元線驅動器（圖10、圖 12)中，輸入訊號RDECAD及RDECADS1為，Ή”，故利用振 盪訊號（時鐘訊號）Owe，使高電壓開關電路（NMOS充電泵 電路）26執行其動作。 因此，在被選擇之記憶單元區塊内之字元線驅動器（圖 10、圖12 )中，電位VRDEC被轉送至高電壓開關電路26之 輸出節點。 · 例如，第一記憶單元區塊内之字元線驅動器RMAIN1 (圖 10)被選擇時，電位VRDEC(例如約6 V)被轉送至輸出節點 TransferGl，另一方面，第二記憶單元區塊内之字元線驅 動器RMAIN2 _( ·圖12 )被選擇時，電位VRDEC (例如約6 V )被 轉送至輸出節點TransferG2。 其結果，轉送用電晶體HNtl、HNt2、."ΗΝΐ16之閘極電 位變成VRDEC，因此，訊號線CGI、CG2、."CG16之電位 經由轉送用電晶體HNtl、HNt2、轉送至字元線（控 制閘線）WL1、WL2、···WLM。 又，訊號線SGD、SGS之電位也經由轉送用電晶體 HN5、HN6轉送至選擇閘線SGI、SG2。 在此，訊號線CGI、CG2、."CG16中被選擇之1條訊號 線之電位利用切換電路（圖1 )設定於VcgrOl (約〇·7 V )，剩 ______ -49- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 ___B7 五、發明説明（47~" 下之非選擇之訊號線之電位利用切換電路（圖1 )設定於 Vread (約3.5 V)。又，訊號線SGD、SGS之電位也設定於 Vread (約 3·5 V)。 另一方面，在非選擇之記憶單元區塊内之字元線驅動器 (圖10、圖12 )中，電位RDECAD及RDECADS2被轉送至高 電壓開關電路26之輸出節點TransferGl、TransferG2。 也就是說，在$選擇之記憶單元區塊内之字元線驅動器 (圖10、圖12)中，輸出節點TransferGl、TransferG2均為接 地電位Vss。- 其結果，轉送用電晶體HNtl、HNt2、"·ΗΝΗ6變成斷電 狀態，字元線（控制閘線）WL1、WL2、…WL16處於浮動狀 態。又，選擇閘線SGI、SG2藉訊號線SGS、SGD而接地。 茲就圖16之動作時間波形，詳細說明如下： 假設連接於位元線BLe之記憶單元被選擇，且位元線 BLo為防護位元線。在列方向側（字元線控制電路側），首 先，在時刻RCLK1，BSTON變成”H”。此時，在被選擇之 記憶單元區塊中，Vdd ( RDECAD或RDECADS2 )被轉送至字 元線驅動器内之高電壓開關電路之輸出節點（TransferGl或 TransferG2) 〇 又，在時刻RCLK2，BSTON變成"L”在時刻RCLK3， VRDEC變成ysgHH ,故在被選擇之記憶單元區塊中，字元 線驅動器内之高電壓開關電路之輸出節點（TransferGl或 TransferG2 )之電位上升至VsgHH。 被選擇之字元線CG select之電位被設定於VcgrOl (例如約 _ -50- 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（48 ) 0.7 V)，非選擇之字元線CG unselect之電位及選擇閘線SG1 之電位SGD被設定於Vread(例如約3.5V)。 另一方面，在行方向侧（資料電路側），在時刻RCLK2， BLPRE成為Vdd (例如約2·3 V )。又，在時刻RCLK3，BIASe 為接地電位Vss，BIASo成為Vsghh，在時刻RCLK4，BLSe 變成Vsghh時，位元線BLe被預充電，位元線BLo成為接地 電位Vss。 在施行位元線BLe預充電正當中之BLCLMP之電位為 Vclmp (例如約2 V )，故位元線BLe上升至約0.8 V後，便成 為浮動狀態。而在時刻RCLK7，對位元線BLe之預充電即 告結束。 而在時刻RCLK7，將選擇閘線SG2之電位SGS設定於 Vread時，即可依照被選擇之記憶單元之資料降低或維持 位元線BLe之電位。 即，被選擇之記憶單元之資料為”11”、”10”時，利用 VcgrOl，使此被選擇之記憶單元成為通電狀態，故位元線 BLe之電荷被放電，使位元線BLe之電位降低至0.3 V以下 (選擇區塊内之非選擇之記憶單元因Vread而成為通電狀 態）。 另一方面，被選擇之記憶單元之資料為"0Γ、"00”時， 利用VcgrOl，使此被選擇之記憶單元不成為通電狀態，故 位元線BLe之電荷不致於被放電，於是，位元線BLe維持 預充電電位（約〇·8 V)。 在時刻SCLK6，SEN及LAT均為"L，，，SENB及LATB均為 __— —_^5L·：_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（49 ) ’Ή，，，閂鎖電路LATCH，即時控反相器CINV1、CINV2處於 非動作狀態（圖2 )。 在時刻 SCLK7，BLC 成為 Vsg (約 4·5 V)，nPRST 成為”L" 時，感測節點（DTNij)成為Vdd。又，在時刻SCLK8，當 nPRST成為”H"時，感測節點即處於浮動狀態。又，在時 刻 SCLK9，BLCLMP 成為 Vsense (例如約 1·6 V)，位元線 BLe 之電位傳達至感測節點。 此時，記憶單元之資料為"1Γ、"10”時，位元線BLe之 電位因在0.3~V以下，故感測節點（DTNij)之電位由Vdd下降 至0.3 V以下之電位。記憶單元之資料為”01”、"00’’時，位 元線BLe之電位因維持預充電電位（約0.8 V)，故截止箝位 用MOS電晶體TN9 (參照圖9 )，感測節點（DTNij)之電位維 持 Vdd 〇 其後，在時刻SCLK13，SEN為”H"，SENB為"L”，時控 反相器CINV1處於動作狀態（圖2 )。 其結果，記憶單元之資料為"1Γ、’’10”時，時控反相器 CINV1之輸出節點Nbij成為Vdd 〇記憶單元之資料為·，0Γ、 ”00f，時，時控反相器CINV1之輸出節點Nbij成為Vss。 而後，在時刻 SCLK14，LAT 為 f’H”，LATB 為”L”，，時 控反相器CINV2處於動作狀態（圖2)。即，讀出資料（感測 節點之資料）被閂鎖電路L A T C Η鎖定。 此時，記憶單元之資料為"1Γ、”10”時（偶數頁資料為 ’Τ之記憶單元），輸出節點Naij成為Vss，輸出節點Nbij成 為Vdd。記憶單元之資料為’’0Γ、"00"時（偶數頁資料為 -52- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（5〇 ) 之記憶單元），輸出節點Naij成為Vdd，輸出節點Nbij成 為 Vss 〇 保持於閂鎖電路LATCH之輸出節點Naij之資料如表1中 之”第一READ0H4n所示。 【表1】 讀出 "11” ! ”10” "01，， ，-〇〇，· 栓鎖節點Nl(Naij) 【第一讀出ReadO 1後】 - L L Η Η 感測節點DTNij 【第二讀出ReadlO :放 L Η Η Η 電後】 栓鎖節點N1 【第二讀出ReadlO :感 • * L Η L L 測節點放電後】 感測節點DTNij 【第三讀出ReadOO : BL L L L Η 放電後】 栓鎖節點N1 【第三讀出ReadOO :感 L Η L Η 測節點充電後】 對於所讀出之資料之處理情形為：其後，藉使CSLi (圖 1 )成為”H”，將閂鎖電路LATCH之資料（偶數頁資料）輸出 至I/O線（IOj、nIOj )，且輸出至記憶晶片之外部。 1. -2.奇數頁資料之讀出動作 由圖13可以明悉："1Γ狀態與”01”狀態之奇數頁資料為 ”1”，而”10"狀態與”00”狀態之奇數頁資料為”0”。因此， 奇數頁資料到底為”1"或”0”之問題，可接續在偶數頁資料 -53 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（51 ) 之讀出動作〜’’READ01”之後，利用2次的讀出動作 ，別八010”、”11£八000”加以判斷。 1· -1· -2· "READ10” 圖17表示"READ 10”動作時間之情形。"READ 10”動作係 將讀出電位（被選擇之字元線之電位）設定於VcgrlO (例如 0.15 V)，以辨識記憶單元之資料為"1Γ或其他之"10”、 ”01”、”00” 之動作。 "READ10”動作除了讀出電位（被選擇之字元線之電位）之 位準以外，與"READ01”動作大致相同。 首先，由時刻RCLK1至時刻RCLK6，除了被選擇之字元 線之電位之位準以外，施行與”READ01"動作大致相同之動 作。即，使被選擇之字元線之電位成為VcgrlO，使選擇區 塊内之非選擇之字元線之電位成為Vread，將位元線BLe預 充電後，處於浮動狀態，並使位元線BLo處於接地電位 Vss 0 其後，在時刻RCLK7，將選擇閘線SG2之電位SGS設定 於Vread時，可依照被選擇之記憶單元之資料，降低或維 持位元線BLe之電位。 即，施行"READ01"動作後，在”READ10”之時刻RCLK8 之時點，被選擇之記憶單元之資料為"1 Γ或” 1 0 ”時，利用 VcgrlO，使此被選擇之記憶單元成為通電狀態。因此，位 元線BLe之電荷被放電，使位元線BLe之電位下降至0.3 V 以下（選擇區塊内之非選擇之字元線之電位因Vread而處於 通電狀態）。 _-54-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（52 ) 相對地，技選擇之記憶單元之資料為”01”或”00”時，此 被選擇之記憶單元不會因VcgrlO而成為通電狀態。因此， 位元線BLe之電荷不會被放電，使位元線B L維持預充電電 位（約 0·8 V)。 在時刻SCLK9之感測節點之資料如表1中之” READ10 : BL放電後”所示。 其後，在時刻,SCLK11，REG2成為Vsg，資料為π01"、 "00”時，CAP 2ij為” Η ’’，故感測節點由COMi被放電至Vss 而變成”L”。此時，圖5之COMHn被設定於Vdd，COMVss 被設定於Vdd。 其後，與”READ01”動作同樣，位元線BLe之電位被感測 ，且被鎖定於閂鎖電路LATCH。保持於閂鎖電路LATCH之 輸出節點Naij之資料如表1中之"ReadlO :感測節點放電後’’ 所示。 但在此階段，奇數頁資料為”1”或”0”仍然不明朗，因 此，需要接在前述讀出動作"READ10"之後，施行讀出動作 "READ00”。 1· -2· -1· ’’READ00，， 圖18係表示"READ00”動作之情形。"READ00”動作係將 讀出電位（被選擇之字元線之電位）設定於VcgrOO (例如約 1·45 V)，藉以辨識記憶單元之資料為”11”、”10”、”01”中 之任一個或之動作。 f’READ00”動作除了讀出電位（被選擇之字元線之電位）之 位準以外，與”READ01"動作大致相同。 -55- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（53 ) 首先，使被選擇之字元線之電位成為VcgrOO，使選擇區 塊内之非選擇之字元線之電位成為Vread，將位元線BLe預 充電後，處於浮動狀態，並使位元線BLo處於接地電位 Vss ( BLe為選擇位元線，BLo為防護位元線）。 其後，在時刻RCLK7，將選擇閘線SG2之電位SGS設定 於Vread時，可依照被選擇之記憶單元之資料，降低或維 持位元線BLe之電位。 5厂，施行”1^人010”動作後，在”1^八010”之時刻110^：8 之時點，被選擇之記憶單元之資料為"1Γ、”10”、"01” 時，利用VcgrOO，使此被選擇之記憶單元成為通電狀態。 因此，位元線BLe之電荷被放電，，使位元線BLe之電位下 降至0.3 V以下（選擇區塊内之非選擇之記憶單元因Vread而 處於通電狀態）。 相對地，故選擇之記憶單元之資料為”00”時，此被選擇 之記憶單元不會因VcgrOO而成為通電狀態。因此，位元線 BLe之電荷不會被放電，使位元線BLe維持預充電電位（約 0·8 V)。 在時刻SCLK10之感測節點之資料如表1中之"READ00 : BL放電後’’所示。 其後，在時刻SCLK11，REG2成為Vsg，資料為”10”時， CAP2ij為’Ή”，故感測節點由COMi被充電至Vdd而變成 ”H”。此時，圖5之COMHn變成於Vss，COMVss也變成 Vss ° 其後，與”READ01”動作同樣，位元線BLe之電位被感 -56- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 、發明説明（ 測，且被鎖定、於閃鎖電路LATCH。㈣於閃鎖電路μ⑶ ^輸出節點Naij之資料如表i中之"Rea_ :感測節點放電 後’’所示。 也就是說’在奇數頁資料為"i"之記憶單元中閃鎖電 路"LATCH之輸出節點呵之電位為Vss，在奇數頁資料為 〇之記憶單元中，閃鎖電路LATCH之輸出節點叫之電位 為 Vdd。 ! 其後，藉使C S Li成為"Η "，將閃鎖電路LATCH之資料 (奇數頁資料）輸出至1/0線（I〇j ' nI〇j)，且輸出至記憶晶 片之外部。 2.寫入動作（Program operation). 寫入動作如圖14及圖15中其概要說明所述係由2次之 寫入動作’即偶數頁資料之寫人動作與奇數頁資料之寫入 動作所構成。 2· -1·偶數頁資料之寫入動作 首先-兒日月偶數頁資料之寫入動作之概要（動作流程）， 然後再說明具體的電路動作（動作時間）。 圖19係表示偶數頁資料之寫入動作之概要。首先將 80 ( 16進制數）指令輸入於晶片β，其後將位址訊號輸 入於晶片β ’接著，將偶數頁之寫入資料輸入於晶片内。 此寫入資料係由晶片外部，經由晶片内部之線ι〇」·、 nI〇j輸入於資料電路内之閃鎖電路latch(圖2)(步驟 ST1 〜ST2)。 其次，例如，將”10(16進制數），，指令輸入於晶片内。於 -57· 本紙强：尺度適用中國國豕標準(CNS) A4規格(210X 297公复） 550795 五、發明説明（55 是，寫入脈、衝被施加至記憶單元之字元線 ST3〜ST4)。 此時’在本實施例中，為縮短寫人時間（增進寫入之高 速化），在施加第n次寫入脈衝（步驟ST4)之同時，採用利 用第W次寫入脈衝之施加’檢測是否充分施行％"寫入 之順序處理（並聯處理）（步驟ST5 )。 ’ 但，如以下所不，作為達成縮短寫入時間（增進寫入之 门速化）之另方法，在本實施例中，同時採用使寫入電 位（寫入脈衝之大小）逐漸上升，並在寫人動作之最初，不 施行，，〇1”檢驗讀出之順序處理方法。 因此，在本實施例中，不施行"01，，檢驗讀出時，也不檢 測是否充分施行”01”之寫入（步驟ST5 ) β 寫入脈衝施加至字元線之數在特定之次數（例如9文）以 下時，省略”〇1"之檢驗讀出而持續施加寫入脈衝（步驟 ST6)。在寫入動作之最初’省略檢驗讀出之用意係為了謀 求增進寫入之南速化。 又，所謂實，之檢驗讀出（VERIFY〇1)，係指在對施行 ，，〇γ寫入之記憶單A ’檢驗是否已完全寫入資料"〇1"之檢 驗動作中’為施行其檢驗’而利用檢驗讀出電位 VcgvOl (圖13 )，讀出記憶單元之資料之動作而言。 在本實施例中，係將寫入電位（寫入脈衝之位準）設定於 初期值而開始施行寫入脈衝之施加，其後，每當施加寫入 脈衝-次’使施加至字元線之電位逐次上升各：定值(例 如約0·2 V)。 -58· 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公|) 550795 A7 — 丨丨------— __B7 五、發明説明~ " — 幻如使寫入電位逐次上升約〇 2 v時，在理想上，可 將10寫入狀態之記憶單元之臨限值電壓分布幅度設定為 〇·2 V程度。在實際之動作中，|因檢驗讀出所生之所謂 數、、且雜訊使01 ’寫入狀態之記憶單元之臨限值電壓分布 幅度變成0·4 V程度。 又，在圖13中，寫入狀態（”1〇,，、” 〇1”、，，〇〇”）之記憶單 70之臨限值電壓兮布幅度係以〇 4 V程度為前提。 在由寫入動作開始至例如施加第9次寫入脈衝為止之期 間中，寫入電位係設定於充分低之值，因此，對施行 寫入之記憶單元，不致於施行過剩之寫入（臨限值電壓超 過檢驗讀出電位VcgrOi之寫入）。 如此，最初將具有低寫入電位之脈衝施加至字元線，而 後每當施加脈衝一次，即逐次地使寫入電位上升。其用音 係為了逐次少量地將電子植入浮動電極，最後將特定量之 電子蓄積於浮動電極中。 此情形例如與利用i次之寫入脈衝而一次將特定量之電 子植入浮動電極之情形相比，可降低因i次之寫入脈衝而 施加於記憶單元之隧道氧化膜之電場，故可提高隧道氧化 膜之可靠性。 又’寫入電位（寫入脈衝之位準）係由低值逐次向高值上 升。也就是說，使寫入電位逐次上升之情形，與將最初之 寫入電位設定於高值，而後使寫入電位逐次下降之产护相 比，在經驗上，可縮小記憶單元臨限值電壓分布幅度之 故。 -59- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 五、發明説明（57 ) 對字元線之寫入脈衝施加次數例如超過10次以上時，對 方也行"or寫入之記憶單元，為檢驗是否已完全寫入資料 ”01" ’在將寫入脈衝施加至字元線後，施行”01，，之檢驗讀 出（步驟ST6〜ST7)。 又，利用’〇 1"之檢驗讀出，由記憶單元讀出之資料係表 示〇 1寫入疋否已充分進行之資料，此資料係被記憶於資 料電路之閂鎖電路LATCH中。 其後，與將次一寫入脈衝施加至字元線之動作（步驟 ST4)並聯地、，依據問鎖電路LATCH之資料，執行檢驗剛完 成之前一寫入脈衝是否充分施行”〇1"寫入之動作驟 ST5) 。 / 具體而言，在偶數頁資料之寫入動作中，如圖μ所示， 存在著，，11”寫入動作與"01"寫入動作。所謂,寫入動 作，係指維持消除("U")狀態之意’所謂"〇1，，寫入動作， 係指利㈣人脈衝使臨限值電壓上升 "or，狀態之意。 1 “變成 :特定了 u"、”01"已充分被寫入全部被選擇之記 憶早疋⑷時（實際上，係指資料"01"已充分被寫入"0 入對象之記憶單元之情形時），偶數皆 ·’·、 告結束。 貝貝枓之寫入動作即 當特定之資料"U"、"01"並未充分 撰檯之々户留一"^ 汉馬入於至少1個被 選擇之δ己隐早π⑷時(實際上’係指資料"0 被寫入"01"寫入對象之記憶單元之情形 ' 刀 "01”之檢驗讀出及寫入脈衝之施加。'、’則繼續施行 -60- 本紙張尺度適财@ s家標準(CNS)7^^GX撕公董） 550795 A7 ___B7 1、發明説明（58~" — 再者，一般而言，對於寫入充分之記憶單元，需要避免 其後將高電場施加至其隧道氧化膜，而僅將高電場持續施 加（重寫入）至寫入不充分之記憶單元之隧道氧化膜，以防 止對寫入特性良好之記憶單元，施行過剩之寫入。 而在本實施例中，對寫入之充分/不充分之檢驗動作 (Program completion detection)係與將寫入脈衝施加至字元線 之動作並聯地進行，但例如也可在剛完成” 0 1 ”之檢驗讀 * 出之後，立即施行 Program completion detection，其後， Program completion detection之結果不充分時，再度施行寫 入脈衝之施加。 有關偶數頁資料之寫入動作之相兄要，大致如以上所述。 如上所述，偶數頁資料之寫入動作係由寫入脈衝之施 加、’，0Γ 之檢驗讀出（VERIFY01))及 Program completion detection (是否充分施行寫入之檢測）所構成。 以下，將此等3種動作依次詳細說明。 2. -1· -1.寫入脈衝之施加 厨20係表示有關寫入脈衝之施加之動作時間之波形圖。 在資料電路（行）側，首先，施行”01 ”寫入時（將偶數頁資 料” 0 ”寫入記憶單元時），由晶片外部將寫入資料輸入於閂 鎖電路LATCH (圖2 )，並將”L”鎖定於閂鎖電路LATCH之節 點 Naij 〇 又，施行，，U，，寫入時（將偶數頁資料"1”寫入記憶單元 時），由晶片外部將寫入資料輸入於閂鎖電路LATCH (圖 2 )，並將”H”鎖定於閂鎖電路LATCH之節點Naij。 -61 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795 A7 _____B7 五、發明説明（59 ) 另一方面，在字元線控制電路（列）側，首先，在列位址 解碼器（圖9、圖1 1 )中，將RDECPB設定於”L·’。此時， RDECAD (圖 9 )及 RDECADS1 (圖 1 1 )均為 ’’L(Vss)"，全部之 記憶單元區塊處於非選擇狀態。 其後，RDECPB由’’L"變為”H”。此時，MOS電晶體TP4 為斷電狀態，MOS電晶體T N 2 1為通電狀態（圖9、圖 11)。 又，在被選擇之記憶單元區塊中，全部列位址訊號 AROWi 、 ".AROWj 變成，Ή” ， RDECAD (圖 9)及 RDECADS1 (圖11)均為，Ή，， 。在非選擇之記憶單元區塊 中，列位址訊號AROWi、."AROWj之至少1個為"L”，故 RDECAD (圖 9)及 RDECADS1 (圖 11)維持”L”。 在被選择之記憶單元區塊内之字元線驅動器（圖10、圖 12 )中，因輸入訊號RDECAD及RDECADS1為，Ή”，故利用 振盪訊號（時鐘訊號）Owe，使高電壓開關電路（NMOS充電 泵電路）26執行其動作。 因此，在被選擇之記憶單元區塊内之字元線驅動器（圖 10、圖12 )中，依據電位VRDEC產生之升壓電位VpgmH (比 寫入電位Vpgm高出2 V程度之電位）被轉送至高電壓開關 電路2 6之輸出節點。 例如，第一記憶單元區塊内之字元線驅動器RMAIN1 (圖 10)被選擇時，電位VpgmH (例如約18〜22 V)被轉送至輸出 節點TransferGl，第二記憶單元區塊内之字元線驅動器 RMAIN2 (圖12 )被選擇時，電位V p g m Η被轉送至輸出節點 -62- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（60 )

TransferG2 ° - 其結果，轉送用電晶體HNtl、HNt2、"·ΗΝΗ6之閘極電 位變成充分高之電位，因此，訊號線CGI、CG2、"*CG16 之電位可在無所謂臨限值降低之情況下，經由轉送用電晶 體HNtl、HNt2、，··ΗΝί16轉送至字元線（控制閘線）WL1、 WL2、" WL16。 又，訊號線SGD、SGS之電位也經由轉送用電晶體 ΗΝ5、ΗΝ6轉送至選擇閘線SGI、SG2。 在此，訊號線CGI、CG2、."CG16中被選擇之1條訊號 線之電位係利用切換電路（圖1)設定於Vpgm (例如約 16〜20 V )，剩下之非選擇訊號線之電位利用切換電路（圖 1)設定於Vpass (例如約10 V)。 又，訊號線SGD之電位設定於Vdd，SGS之電位設定於 Vss 〇 另一方面，在非選擇之記憶單元區塊内之字元線驅動器 (圖10、圖12 )中，電位RDECAD及RDECADS2被轉送至高 電壓開關電路2 6之輸出節點TransferGl、TransferG2。 也就是說，在非選擇之記憶單元區塊内之字元線驅動器 (圖10、圖12)中，輸出節點TransferGl、TransferG2均為接 地電位Vss。 其結果’轉送用電晶體HNtl、HNt2、."HNtl6變成斷電 狀態’字元線（控制閘線）WL1、WL2、…WL16處於浮動狀 態。選擇閘線SGI、SG2藉訊號線SGS、SGD而接地。 茲就圖20之動作時間波形，加以詳細說明。又，在本實 _____ _-63-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7 B7 五、發明説明（61 ) 施例中，係以、選擇連接於位元線BLe之記憶單元之情形為 例加以說明。 在列方向側（字元線控制電路侧），首先，在時刻 PCLK1，BSTON變成”H”。此時，在被選擇之記憶單元區 塊中，Vdd ( RDECAD或RDECADS2 )被轉送至字元線驅動器 内之高電廢開關電路之輸出節點（TransferGl或 TransferG2 ) 〇 在時刻 PCLK3，BSTON 變成"L"在時刻 PCLK4，VRDEC 變成VpgmH、故在被選擇之記憶單元區塊中，字元線驅動 器内之高電壓開關電路之輸出節點（TransferGl或 TransferG2 )之電位上升至VpgmH。 另一方面，在行方向側（資料電路側），在時刻PCLK1， BLC及BLCLMP分別為Vsg (例如約6 V )，在時刻PCLK4， BLSe為VsgHH。其結果，閂鎖電路LATCH與位元線BLe被 電性連接，閂4貞電路LATCH之資料被轉送至位元線BLe。

Vss由閂鎖電路LATCH (閂鎖電路之節點Naij為Vss )轉送 至柄如施行”01”寫入之記憶單元所連接之位元線（選擇位 元線）BLe。又，Vdd由閂鎖電路LATCH (閂鎖電路之節點 Naij為Vdd )轉送至施行” 11”寫入（維持消除狀態）之記憶單 元所連接之位元線（選擇位元線）BLe。 又，非選擇位元線BLo之電位設定於Vdd。即，BLSo常 被設定於Vss，在時刻PCLK4，BIASo成為VsgHH，BLCRL 成為Vdd，故Vdd由BLCRL轉送至位元線BLo。 而在位元線BLe、BLo之充電完畢後，在時刻PCLK5， ____-64-______ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7 B7 五、發明説明（62 ) 將非選擇之字元線CG unselect之電位設定於Vpass (例如約 10 V)。又，在時刻PCLK6，將被選擇之字元線CG select之 電位設定於Vpgmm (例如約16〜20 V程度）。 連接寫入”1〇”之記憶單元之選擇位元線BLe之電位為Vss ，故其記憶單元之通道電位也為Vss。因此，在寫入"10” 之記憶單元中，高電場會施加至通道與控制電極（被選擇 之字元線）之間，並由通道將電子植入浮動電極。 連接寫入”11”之記憶單元之非選擇位元線BLe之電位為 Vdd，選擇閘線SG1也為Vdd。也就是說，連接於寫入"1Γ 之記憶單元與位元線之間之選擇電晶體會被截止。 因此，非選擇位元線之電位變成Vpass，被選擇之位元 線之電位變成Vpgm時，因連接於寫入"1Γ之記憶單元之通 道與字元線之間之電容耦合，會使寫入”11"之記憶單元之 通道電位上升至8V程度。 其結果，在寫入"1Γ之記憶單元中，高電場不會施加至 通道與控制電極（被選擇之字元線）之間，電子不會由通道 植入浮動電極（禁止寫入”01"，即維持消除狀態）。 而位元線BLo之電位為Vdd，因此，當選擇閘線SG1變成 Vdd時，連接於位元線BLo之選擇電晶體會被截止。也就 是說，連接於位元線BLo之非選擇記憶單元中，通道電位 會上升而禁止寫入”01”。 又，在由時刻PCLK6至時刻CCLK10/PRCV1之期間，寫 入脈衝被施加至被選擇之字元線。 而在時刻PRCV1，將被選擇之字元線之電荷放電，使被 -65 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 ___B7 五、發明説明（63~" 選擇之字元線之電位由Vpgm變成Vss。又，在時刻 PRCV2，將非選擇之字元線之電荷放電，使非選擇之字元 線由轉送電位Vpass變成Vss。再於時刻PRCV3，將位元線 BLe、BLo之電荷放電。 2· -1. -2· "VERIFY01” 圖21係表示’’0Γ檢驗讀出之動作時間之波形圖。在”01" 檢驗讀出（VERIF^Ol)之動作中，將位元線預充電後，使被 選擇之字元線之電位成為VcgvOl (例如約1.75 V )，檢測位 元線之電位變化，以讀出記憶單元之資料。 在此，因寫入資料已經被鎖定於閂鎖電路LATCH (圖 2 )，故在檢驗讀出之動作中，必須防止讀出資料與寫入資 料相衝突。 因此，在對位元線施行預充電或放電（讀出單元之資料） 之期間，需要.將記憶於閂鎖電路LATCH之寫入資料轉送至 節點CAP2ij，且暫時記憶起來。 具體的作法如下： 首先’在時刻RCLK1，將CAPCRG及VREG分別設定於 Vdd，在時刻RCLK4，將BOOT設定於Vss，在時刻RCLK5 ，當VREG變成Vss時，節點CAP2ij被復置於Vss。又，在 此期間，DTG2之電位變成Vss。 在時刻 RCLK9/SCLK1，CAPCRG 為 Vss，節點CAP2ij 成 為浮動狀態。其後，在時刻SCLK2，DTG2變成Vsg (例如 約4·5 V)’被閂鎖電路LATCH鎖定之寫入資料經由MOS電 晶體TN2被轉送至節點CAP2ij，且被暫時記憶起來。 -66- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（64 ) 即，偶數頁、之寫入資料為”0”時（施行"0Γ寫入時），因閂 鎖電路LATCH之節點Naij為"L”，故節點CAP2ij之電位變成 Vss 〇 又，偶數頁之寫入資料為”1"時（施行"1Γ寫入時），因閂 鎖電路LATCH之節點Naij為” Η ”，故節點CAP2ij之電位變 成 Vdd。 其後，在時刻$CLK3，DTG2變成Vdd，在時刻SCLK4， BOOT 變成 Vdd。 此時，偶數頁之寫入資料為”0"時（施行"0Γ寫入時），節 點CAP2ij之電位依然為Vss。又，偶數頁之寫入資料為”1" 時（施行”11"寫入時），節點CAP2ij之電位因被電容器 DLN(C2)所提升，故由Vdd(例如約2.3 V)上升至3·5 V程 度。 · 其後，在時刻SCLK5，DTG2變成Vss，節點CAP2ij由閂 鎖電路LATCH被電性分離。 另一方面，記憶單元之資料與通常之讀出動作（READ01) 同樣被讀出至位元線BLe。 即，施行位元線BLe之預充電等之後，在時刻RCLK7， SGS變成Vread，位元線BLe之電位依照記憶單元之資料發 生變化。 例如，在施行”11"寫入之選擇記憶單元（偶數頁之寫入 資料為”1"之選擇記憶單元）中，因VcgvOl而使其選擇記憶 單元處於通電狀態，故會將位元線BLe之電荷放電，使位 元線BLe呈現0.3 V以下之電位。 -67- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（65 ) 又，在施行”01"寫入之選擇記憶單元（偶數頁之寫入資 料為之選擇記憶單元）中，"or寫入不充分時，利用 VcgvOl而使其選擇記憶單元處於通電狀態，故可將位元線 BLe之電荷放電，使位元線BLe呈現0.3 V以下之電位。 又，在施行”01”寫入之選擇記憶單元（偶數頁之寫入資 料為”0”之選擇記憶單元）中，"0Γ寫入充分時，利用 VcgvOl而使其選—記憶單元處於斷電狀態，故位元線BLe 之電荷不會被放電，於是，位元線BLe維持0.8 V。 其後，在時刻SCLK6，SEN及LAT均為nL”，SENB及 LATB均為”H”，資料電路内之閂鎖電路L A T C Η，即時控 反相器CINV1、CINV2處於非動作,狀態。 又，此時，寫入資料已經被轉送至節點CAP2ij，且在時 刻SCLK5之聘點，節點CAP2ij由閂鎖電路LATCH被電性切 斷。 在時刻 SCLK7，BLC 成為 Vsg (約 4.5 V)，nPRST 成為"L" 時，感測節點（DTNij)被充電，使感測節點成為Vdd (Naij也 成為Vdd)。又，在時刻SCLK8，當nPRST成為Vdd時，感 測節點（DTNij)即處於浮動狀態。 在時刻SCLK9，BLCLMP成為Vsense (例如約1.6V )，被讀 出至位元線BLe之記憶單元之資料會傳達至感測節點 (DTNij)。 即，在施行”11"寫入之選擇記憶單元（偶數頁之寫入資 料為”1"之選擇記憶單元）與施行”01”寫入之選擇記憶單元 (偶數頁之寫入資料為”0”之選擇記憶單元）中寫入不充分 -68- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 _______B7___ 五、發明説明（66 ) 之記憶單元方〜面，由於位元線BLe呈現0·3 V以下之電位， 故感測節點（DTNij)也下降至〇 3 ν以下之電位。 在施行”01”寫入之選擇記憶單元（偶數頁之寫入資料為 ”〇"之選擇記憶單元）中寫入充分之記憶單元方面，由於位 元線Ble之電位維持0.8 V，故截止箝位用MOS電晶體TN9 ，使感測節點（DTNij)維持v d d之電位。 在時刻SCLK10，感測節點（DTNij)之電位如表2中之 ’’VerifyOl : BL放電後”所示。 【表2】 偶數頁之檢驗讀出 ”〇r寫入 "11"寫入 <失敗> <通過〉 栓鎖節點N1 Η L L 【資料載入後】 感測節點Ns L L H 【第一檢驗讀出VerfyOl : BL 放電後】 感測節點Ns Η —-—— L H 【第一檢驗讀出VerfyOl :感 測節點充電後】 栓鎖節點N1 Η L H 【重寫入資料】 此後，異於通常之讀出動作（REAP01)，在"01’’檢驗讀出 中，在時刻SCLK11，REG2變成V#，M0S電晶體T N 6呈 現通電狀態。 施行，，1Γ，寫入時（偶數頁之寫入賁料為”1·，時），因，Ή”被 鎖定於節點CAP2ij，故MOS電晶踱TN1呈現通電狀態。也 就是說，COMi (設定於Vdd)與感測節點（DTNlj)短路，其結 ____ ·69)-- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795 A7 B7 五、發明説明（67 ) 果，感測節點、(DTNij)之電位變成Vdd。 施行”0Γ寫入時（偶數頁之寫入資料為”〇”時），因”L”被 鎖定於節點CAP2ij，故MOS電晶體TN1呈現斷電狀態。也 就是說，COMi (設定於Vdd )與感測節點（DTNij)被電性分 離，故感測節點（DTNij)之電位無變化。 因此，在時刻SCLK12之感測節點（DTNij)之電位如表2中 之” VERIFY01 :感測節點充電後”所示。 此後，在時刻S CLK13，SEN為Vdd，SENB為Vss，時控 反相器CINV~1處於動作狀態，可感測節點DTNij之電位。 如表2所示，”u”寫入時及”01"寫入充分時，因感測節 點（DTNij)分別均為”H”，故時控反相器CINV1之輸出節點 Nbij為Vss。又，”〇1”寫入不充分時，因感測節點（DTNij) 為”L”，故控反相器CINV1之輸出節點Nbij為Vdd。 其後’在時刻SCLK14，LAT成為vdd，LATB成為Vss， 讀出資料被鎖寒於閂鎖電路latch。 也就是說，” U "寫入時及，，01”寫入充分時，輸出節點 Naij成為Vdd，輸出節點Nbij成為vss。"01"寫入不充分 時’輸出節點Naij成為Vss，輸出節點Nbij成為Vdd。 ’’0Γ檢驗讀出結束時點之閂鎖電路LATCH之資料如表2 中之”重寫入資料，，所示。 又，此閂鎖電路LATCH之資料可供其後使用，以作為新 的寫入資料（偶數頁資料）。也就是說，在” VERIFY01”中， 被鎖疋於卽點CAP2ij之資料在後述之pr〇gram c〇mpiet][〇n detection中會消失。 ____ -70· 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 x 297公釐） 550795 A7 B7 五、發明説明（68 ) 利用此方式寫入資料（偶數頁資料）為"0”（即”L”）時， 執行寫入（’’01"寫入），同時在寫入充分時，使寫入資料由 ”0" (”Ln)變成”1”（"H”），其後，便不施行寫入（Π0Γ寫入）。 而在上述"01"檢驗讀出中，在時刻SCLK4，使BOOT由 Vss變成Vdd，將”11"寫入時之節點CAP2ij之電位提升至4V 程度之理由，係為了在時刻SCLK11，使REG2變成Vsg 時，可在不致於降低N通道MOS電晶體TN1之臨限值電壓 部分之臨限值之情況下，將感測節點（DTNij)之電位設定於 Vdd之故。 假定Π1Γ寫入時之節點CAP2ij之電位為Vdd(例如約 2.3 V)時，在時刻SCLK11，感測，節點（DTNij)只能上升至 1.5 V程度。 在邏輯刼作上，固然可將感測節點之1.5 V辨識為”H”， 但此時有一個缺點，就是在感測時（SCLK13)，貫通電流會 流通至時控反相器CINV1。在晶片内，資料電路就有4000 個、8000個或16000個之多，如果貫通電流都流通至全部 資料電路之時控反相器CINV1，則整個晶片上之貫通電流 加起來，就會變成100 mA程度之大電流。 其結果，就會發生晶片内電源電位Vdd下降或耗電量大 幅增加等問題。 如本實施例所示，如果事先將”11"寫入時之節點CAP2ij 之電位提升至4V程度，則可在不致於降低MOS電晶體 TN1之臨限值之情況下，將感測節點（DTNij)充電，以防止 晶片内上述電源電位Vdd下降或耗電量大幅增加等問題發 -71- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795 A7 __ B7 五、發明説明（69 ) 生。 _ 以上之？0 Γ檢驗讀出時之動作可彙總如下。 即，將閂鎖電路latch所鎖定之寫入資料轉送至DRAM 單元後，將讀出資料轉送至感測節點（DTNij)。 此時，假設DRAM單元所鎖定之資料為”H”，即”丨丨，，寫入 時或”01"寫入充分時，感測節點（DTNij)均為，，H，，而不受讀 出資料之影響。， 也就是說，僅在DRAM單元所鎖定之資料為"l”，即"〇Γ 寫入不充分時，才將對應於記憶單元狀態之資料轉送至感 測節點（DTNij)。 例如，記憶單元狀態未達”01”狀態時（”〇1”寫入不充分 時），感測節點（DTNij)變成"L"，記憶單元狀態達到”01”狀 態時（"0Γ窝入充分時），感測節點（DTNij)變成，Ή，，。 然後，感測節點（DTNij)之資料被閂鎖電路LATCH所鎖 定。 其後，依據被閂鎖電路LATCH所鎖定之資料，施行次一 寫入脈衝之施加及其次之”01”檢驗讀出。 2. -1· -3· "Program completion detection” 在"VERIFY01”之後，施行對寫入"〇1"之記憶單元全部檢 測是否充分施行寫入"01"之"Program completion detection”動 作。此檢測動作係依據利用”VERIFY01"而被鎖定於閂鎖電 路LATCH之資料（參照表5 )進行。"0Γ寫入不充分時，執 行重寫（寫入脈衝之施加），"0Γ寫入充分時，結束寫入 (寫入脈衝之施加）動作。 -72- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550795 A7 __B7_ 五、發明説明（7〇 ) 圖22係表示有關寫入動作中之"Program completion detection"之動作時間之波形圖。在此"Program completion detection”中，係使用圖5之成批檢知電路。 又，在"VERIFY01”完畢之後，立即施行次一”寫入脈衝 之施加”，"Program completion detection”係與此"寫入脈衝之 施加”並聯地被執行。 因此，時刻PC^K7/CCLK1與圖22中之時刻PCLK7/CCLK1 相同。 又，在偶數頁資料之寫入動作之”Program completion detection”中，時刻CCLK5變成時刻CCLK9。也就是說，執 行時刻CCLK5以前之動作，時刻CCLK5至時刻CCLK9之動 作則被省略掉。 又，時刻CCLK5至時刻CCLK9之動作係在後述奇數頁資 料之寫入動作之"Program completion detection"中被執行。 首先，在時刻 CCLK1，CAPCRG 為 Vsg，VREG 為 Vdd， 節點CAP2ij被充電，使節點CAP2ij之電位變成Vdd ( DTG2 為 Vss) 〇 此時，在”VERIFY01”中，被節點CAP2ij鎖定之資料（偶 數頁資料）消滅。但在"VERIFY01"中，因新的寫入資料已 被鎖定於閂鎖電路LATCH，故寫入資料不會完全消失。 也就是說，寫入資料（偶數頁資料）為”0"(即”L")時，雖 執行寫入（"01”之寫入），但寫入充分時，寫入資料會由 變為”Γ，其後即不再施行寫入（"01"之寫入）。 其後，在時刻CCLK2 (DCLK1)，當COMHn (圖5 )由Vss變 _ -73 - 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795 A7 B7 五、發明説明（71 ) 成 Vdd，NCOML(圖 5)由 Vdd 變成 Vss 時，COMil 及 COMi2 分別均為Vdd，且成為浮動狀態，NCOM為Vss，且成為浮 動狀態。 在時刻DCLK2，例如REG2-0變成Vdd。此時，在圖5 中，第一及第五資料電路被選擇，第一資料電路内之 REG2與第五資料電路内之REG2分別變成Vdd。 在第一及第五資料電路雙方中，閂鎖電路LATCH之節點 Naij之資料為Vdd時（參照表5 )，即”1 Γ寫入（寫入非選擇資 料）或”0Γ寫入充分時，因感測節點DTNij維持Vdd，MOS 電晶體TN6(圖2)變成斷電狀態，COMil及COMi2保持 Vdd。因此，NCOM 維持 Vss。 另一方面，在第一及第五資料電路之至少一方中，閂鎖 電路LATCH之節點Naij之資料為Vss時（參照表5 )，即， 01之寫入不充分時’因感測節點DTNij維持Vss，故MOS 電晶體TN6 (圖2)變成通電狀態，COMil或COMi2由V d d變 成Vss，因此，NCOM由Vss變為Vdd。 同樣情形，REG2-1、REG2-2、REG2-3依次變成Vdd。也 就是說，REG2-1為Vdd時，第二及第六資料電路被選擇， REG2-2為Vdd時，第三及第七資料電路被選擇，rEG2-3為 Vdd時，第四及第八資料電路被選擇，且在各資料電路 中，檢測閂鎖電路LATCH之狀態，即檢測”〇1"寫入之充分/ 不充分。 其結果’如果由第一至第八資料電路之全部電路輸出表 示”11"寫入（寫入非選擇資料）或” 〇1”寫入充分之資料時， 本紙張尺度適用中國國家檩準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（72 ) 在時刻CCLK3、之時點，NCOM之電位變成Vss。又，如由第 一至第八資料電路中至少1個輸出表示"10"寫入不充分之 資料時，在時刻CCLK3之時點，NCOM之電位變成Vdd。 又，在FLAG節點（圖5 )並聯連接著全部之行，因此，事 先將FLAG節點設定於Vdd及浮動狀態，其後，在時刻 CCLK3，將COLPRE設定於Vdd，使MOS電晶體TN17 (圖5 ) 成為通電狀態。， 此時，由對應於全部之行之全部資料電路輸出表示π 1Γ 寫入（寫入非選擇資料）或”01”寫入充分之資料時，因 NCOM之電位為Vss，MOS電晶體ΤΝ16 (圖5 )成為斷電狀 態，因此，FLAG節點維持Vdd。. 又，由對應於全部之行之全部資料電路之至少1個輸出 表示”01”禽入不充分之資料時，因NCOM之電位為Vdd， MOS電晶體TN16 (圖5 )成為通電狀態，因此，FLAG節點由 Vdd 變成 Vss。 如此，僅在全部之行中，不存在表示"01”寫入不充分之 記憶單元時，FLAG節點才保持Vdd，在至少1個行中，有 表示"01"寫入不充分之記憶單元存在時，FLAG節點變成 Vss 〇 因此，檢測此FLAG節點之位準，FLAG節點之位準為 Vdd時，即不存在表示”01”寫入不充分之行（記憶單元） 時，結束偶數頁資料之寫入例行程式。又，F L A G節點為 Vss時，即”01”寫入不充分之行（記憶單元）至少有1個存在 時，再施行"0Γ檢驗讀出，其後，與寫入脈衝之施加並聯 -75- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550795 五、發明説明（73、---------- 地執行 Pr〇gram c⑽Pleti〇n detecti〇n。 '口為有不良單元存在而利用冗餘電路置換成備 用記憶單元之不良^ 。 民丁（置換早位為8行），需切斷其圖5之 成#檢去電路1〇之熔絲元件，因&，FLag節點不會因該 不良行之存在而變成Vss。 2. -2.奇數頁資料之寫入動作 、' 說月奇麩頁資料之寫入動作之概要（動作流程）， 然後再說明具體的電路動作（動作時間）。 圖2 3係表不奇數頁資料之寫人動作之概要。在施行奇數 頁貝料之寫入之前，因已完成上述偶數頁資料之寫入，故 記憶單元之狀態處於，，u，，狀態或”Qi，，狀態。 首先，將”80 (16進制數）”指令輪入於晶片内，其後， 將位址訊號輸入於晶片内，接著，將奇數頁之寫入資料輸 入於曰曰片内。·此寫入資料係由晶片外部，經由晶片内部之 I/O線IOj nI〇j輸入於資料電路之閂鎖電路LATCH (圖2 ) (步驟ST1〜ST2)。 其次，例如，將”10(16進制數），，指令輸入於晶片内。 於是，首先讀出記憶於記憶單元之偶數頁資料（Intemal Data Load)，然後依據由晶片外部輸入之奇數頁資料（寫入 資料）與前述由記憶單元讀出之偶數頁資料，執行寫入脈 衝之施加（步驟ST3〜ST5 )。 此時，在本實施例中，為縮短寫入時間（增進寫入之高 速化），在施加第η次寫入脈衝（步驟sT5 )之同時，採用利 用第n-1次寫入脈衝之施加，檢測是否充分施行” ^，，寫入 -76- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公爱)

裝 訂

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〇〇寫入之順序處理（並聯處理）（步驟ST5〜ST7 ；)。 山一，如以下所示，作為達成縮短寫入時間（增進寫入 去’在本實施例中，同時採用使寫 ，寫入脈衝之大小)逐次上升，並在寫入動作之最= 刀別施仃"10”之檢驗讀出及，，〇〇，，之檢驗讀出之順序處理方 因此，在本實施例中，未施行"10”之檢驗讀出時，也不 檢測是否充分施行” 1()，，之寫入。x，未施行嘗之檢驗讀 出時’也不檢測是否充分施行，，〇〇，，之寫入。 又，所謂”10”之檢驗讀出（VERIFY10)，係指在對施行 1〇’’寫入之記憶單元，檢驗是否已完全寫入資料，,1〇”之檢 驗動作中’為施行其檢驗，而利用檢驗讀出電位 Vcgvio (圖13 )，讀出記憶單元之資料之動作而言。 又’所謂”00”之檢驗讀出（VERIFY〇0)，係指在對施行 〇〇寫入之記憶單元，檢驗是否已完全寫入資料"〇〇，，之檢 驗動作中’為施行其檢驗，而利用檢驗讀出電位 VcgvOO (圖13 )，讀出記憶單元之資料之動作而言。 寫入脈衝施加至字元線之數在第一特定之次數（例如9 次）以下時，省略”10”之檢驗讀出而持續施加寫入脈衝（步 驟ST10)。寫入脈衝施加至字元線之數在第二特定之次數 (例如13次）以下時，省略”〇〇”之檢驗讀出（步驛ST8A、 8B)。 省略”00”之檢驗讀出之次數多於省略”10”之檢驗讀出之 次數係因為”00”狀態之臨限值電壓較高，較難寫入之故。 ----·αζ· 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 裝 訂 線 550795 A7 B7 五、發明説明（75 ) ' -- 利用省略檢驗〜，可增進寫入動作整體之高速化。 在本K施例中，係將寫入電位（寫入脈衝之位準）設定於 初期值而開始寫入脈衝之施加，其後，每當施加寫入脈衝 一次，便使施加至字元線之寫入電位逐次上升各特定值 (例如約〇·2 V)。 例如，使寫入電位逐次上升約02 v時，在理想上，可 將，，〇〇’，寫入狀態之記憶單元及” 1〇，，寫入狀態之記憶單元之 臨限值電壓分布幅度設定為〇2 v程度。在實際之動作 中，會因檢驗讀出所生之所謂數組雜訊，使"1〇，，寫入狀態 之記憶單元及”00”寫入狀態之記憶單元之臨限值電壓分布 幅度變成0·4 V程度。 ， 在由寫入動作開始至例如施加第9次寫入脈衝為止之期 間（省略檢驗讀出之期間）中，寫入脈衝之電壓係設定於充 分低，且可完全施行” 1〇”寫入之充分低之值。又，由寫入 動作開始至例如施加第13次寫入脈衝為止之期間中，寫入 電位係設定於可完全施行”〇〇，，寫入之充分低之值。 因此，對施行”10”寫入之記憶單元或對施行” 〇〇，，寫入之 記憶單元，不致於施行過剩之寫入（臨限值電壓超過 VcgrOO之寫入）。 如此，在寫入之最初，省略檢驗讀出係因有鑒於採用上 述徐徐使寫入電位上升之方法時，幾乎不可能將特定之資 料^分寫入記憶單元。因此，認為將其省略起來比施行檢 驗讀出，在增進寫入速度之高速化上更為有利。 又，在寫入之最初，將具有低寫入電位之脈衝施加至字 L _ -78- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550795 A7

550795 五、發明説明（77 "οοπ寫入是否已充分進行之資 於，W，寫入對象之行之m 貝科係破記憶於存在 仃之貝科電路内之月鎖電路LATCH中。 對於寫入充分之記情i分甘从 r η、β ^隐早70 ’其後不再施行寫人。對於寫 里# 制施灯追加寫入。檢驗讀出之結 果，需要施行檢測有無寫入 然也可在檢驗讀出之後進行，：：：5己憶…此動作固 丁仁為縮短動作時間，採用在 施加寫入脈衝之㈣中進行之方式。當寫入動作在全部之 行中均充分進行時，寫入動作即告完成。 其後’與將次一寫入·;Λ π 馬入脈衝施加至字元線之動作驟

ST5 )並聯地，依據閂鎖電路L 义 Η之貝料，執行檢驗剛完 成之則-寫入脈衝是否充分施行"10"寫入或"00"寫入之動 作㈣ gram completion detection)(步驟 ST6 〜ST7)。 具體而f.’在奇數頁資料之寫人動作中如圖15所示， 存在著"“"、"，、，，、，，四種寫入動作。 作與"01"寫入動作係維持寫 子冩入偶數頁資料後之記憶單元之 又戶“ 10寫入動作，係指利用寫入脈衝使臨限 值電壓上升I"11，，狀態變成，，狀態之意。而所謂"00" 寫入動作，係指利用寫人脈衝使臨限值電壓上升，將"01" 狀態變成”00”狀態之意。 當特定之資料”11"、"10"、，阶、货已充分被寫入全 部被選擇之記憶單元（行）時（實際上，係指資料，W,、"10” 已充分被"寫入對象之記憶單元之情形 奇數頁資料之寫入動作即告結束（步驟ST6)。 當特定之資料I，11"'"10"、"f"並未充分被寫入 I - 80 * 本紙張尺度適财國g家標準(CNS) A4規格 裝 訂 550795 A7 B7 五、發明説明（78 ) 至少1個被選-擇之記憶單元（行）時（實際上，係指資料 ”00”、”10”並未充分被寫入”00”、"10”寫入對象之記憶單 元之情形時），則繼續施行”00"之檢驗讀出、”10”之檢驗讀 出及寫入脈衝之施加（步驟ST5〜ST11)。 此時，在本實施例中，對”10”寫入對象之全部記憶單 元，充分施行”10"寫入後，不施行”00”檢驗讀出，其後僅 施行 ’’ 10” 檢驗讀出及 Program completion detection (步驟 ST7、 ST8B、ST9B 之路徑）。 採用此種順序處理之理由如下：通常，”10"之寫入比 ”00"之寫入先完成（”10”狀態之臨限值電壓低於"00"狀態之 臨限值電壓），故藉著省略”10”之寫入結束後之”00"檢驗讀 出動作，謀求縮短寫入時間（增進寫入之高速化）。 而在本實施例中，對寫入之充分/不充分之檢驗動作 (Program completion detection)係與將寫入脈衝施加至字元線 之動作並聯地進行，但例如也可在剛完成”00”之檢驗讀出 或”10”之檢驗讀出之後，立即施行Program completion detection，其後，Program completion detection 之結果不充分 時，再度施行寫入脈衝之施加。 另外，也可對於寫入充分之記憶單元，其後不再施行寫 入脈衝之施加，而僅對寫入不充分之記憶單元，再繼續施 行寫入脈衝之施加，以防止對寫入特性良好之記憶單元， 施行過剩之寫入。 有關奇數頁資料之寫入動作之概要，大致如以上所述。 如上所述，奇數頁資料之寫入動作係由寫入脈衝之施 -81 - 本紙張尺度適用中國國家檩準(CNS) A4規格(21〇 X 297公釐） 550795 A7 __B7 五、發明説明（79~Γ 加、記憶於記憶單元之偶數頁資料之讀出（Internal data load)、”10”之檢驗讀出（VERIFY10)、”00”之檢驗讀出 (VERIFY00)、Program completion detection 及 ”00” Program completion detection 所構成。 以下，將此等3種動作依次詳細說明。 2· ·2· -1.寫入脈衝之施加 寫入脈衝之施；^係利用完全相同於偶數頁資料之寫入脈 衝之施加的動作時間，依照圖20所示方式進行。 在"10”寫入及”〇〇”寫入動作中，如表3所示，因閂鎖電 路LATCH之節點Naij為”L”，故位元線成為Vss。因此，高 電場施加至被選擇之記憶單元之，隧道氧化膜，利用FN隧 道效應，將電子植入浮動閘極，以施行寫入。 【表3】 奇數頁資料之檢驗讀出 ，，11丨， 寫入 ”10”寫入 ，ΌΓ 寫入 ”00，·寫入 <失敗〉 <通過〉 <失敗> <通過〉 栓鎖節點 N1 Η L L Η L L 【資料載入後】 感測節點 DTNij L L L Η Η Η 【ReadOl : BL 放 電後】 栓鎖節點 N1 L L L Η Η Η 【ReadOl : BL 放 電後】 -82 - 本紙張尺度適用中國國家榡準(CNS) A4规格(21〇 X 297公釐) 550795 A7 B7 五、發明説明（8〇 ) BL位準 Η Η H L L L 【VerifylOA : BL 預充電後】 感測節點 L L H L L L 【VerifylOA : BL DTNij 放電後】 感測節點 Η L H H L L； 【Verify 10A :感 DTNij 測節點再充電後】 栓鎖節點 Η L H H L L 【VerifylOA :感 N1 * 測節點再充電後】 感測節點 L L L L L H 【VerifyOO : BL 放 DTNij 電後】 感測節點 Η L H H L H 【VerifyOO :感測 DTNij 節點再充電後】 栓鎖節點 Η L H H L H 【重寫入資料】 N1 在”11"寫入及”01”寫入（寫入非選擇資料）動作中，如表 3中所示，因閂鎖電路LATCH之輸出節點Naij為’Ή”，位元 線為Vdd。因此，不致於有高電場施加至被選擇之記憶單 元之隧道氧化膜，故記憶單元之狀態不會發生變化（保持 ’’1Γ狀態或"01"狀態）。 2. -2. -2.偶數頁資料之讀出”READ01” 如表3中所示，在檢驗讀出之最初，施行”READ01”。此 動作與參照圖13所述之前述”READ01”動作相同。 ’’READ01”之結果，將記憶單元之偶數頁資料記憶於閂鎖電 -83 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7 _ _B7 五、發明説明（81 ) 路LATCH。也_1尤是說，記憶單元為”11"或”1〇”時，節點N1 (Naij)為”L”，記憶單元為”0Γ或”00”時，節點N1 (Naij)為 ，，H，，。 此時，將閂鎖電路LATCH所記憶之奇數頁之寫入資料轉 送至節點CAP2ij，且暫時記憶起來，藉以防止讀出資料與 奇數頁資料相衝突_。接著，施行檢驗動作”VERIFY10A”。 2· -2· -3· "VERIFT10A，， 圖24係表示"VERIFY10A”之動作時間之波形圖。在 ”VERIFY10AT’之動作中，閂鎖電路保持"10"以外之寫入資 料時，仍舊保持著該寫入資料。在施行”10”寫入時，如寫 入充分，閂鎖電路之内容就會變成寫入非選擇資料。 ’’00’·寫入充分時，"VERIFY10A"後施行"VERIFY00"時， 因閂鎖電’路之資料係設定於寫入非選擇狀態，故在 ”VERIFY10A”中，保持寫入狀態（也就是說，節點Naij為 Vss ) 0 在此動作中，具有特徵之處在於依照閂鎖電路所保持之 偶數頁資料改變位元線預充電電位。也就是說，在圖21中 之時刻RCLK2，藉使控制脈衝BLC2成為Vdd，依據閂鎖電 路所記憶之資料，預充電位元線。 如表3中之” VERIFY10A : BL預充電”所示，在”1Γ、 "10”寫入中，將位元線預充電至〇·8 V，在”01”、”〇〇”寫入 中，將位元線預充電至〇 V。換言之，係將對應於閂鎖電 路所記憶之資料之電位保持於位元線。 其後，使選擇字元線成為Vcgvl0(0.15 V程度），並施行 -84- 本紙張尺度適用中國國家榡準(CNS) A4規格(210X297公釐） 550795 A7 B7 五、發明説明（82 ) 位元線之放電…。在此，具有特徵之處在於不由問鎖電路對 節點CAP2ij轉送資料，而將’’READ01”中被轉送奇數頁之寫 入資料保持於節點CAP2ij。 位元線放電後"11"寫入、"10"寫入、”01”寫入、"0(Γ寫 入不充分時，位元線成為"L”，’’10”寫入充分時，位元線 保持0.8 V。 此後，在時刻SCLK6，SEN及LAT均為"L”，SENB及 LATB均為”H”，閂鎖電路LATCH中之時控反相器CINV1、 CINV2處於非動作狀態。 在時刻SCLK7，BLC成為Vsg (例如約4·5 V)，nPRST成為 ”L”時，感測節點（DTNij)被充電 < 使感測節點成為Vdd。 同時，Naij也成為Vdd。 而在時刻SCLK8，當nPRST成為Vdd時，感測節點 (DTNij)即處於浮動狀態。 在時刻SCLK9，BLCLMP成為Vsense(例如約1.6 V)時， 被讀出於位元線之記憶單元之資料被轉送至感測節點 (DTNij)。 即，在施行”11”寫入、”10”寫入、”01”寫入、”00"寫入 之記憶單元中，寫入不充分之記憶單元因位元線之電位在 0.3 V以下，故感測節點（DTNij)之電位也下降至0.3 V以下 之電位。 另一方面，”10"寫入之記憶單元中，寫入充分之記憶單 元因位元線之電位維持預充電電位0.8 V，故截止箝位用 MOS電晶體TN9，使感測節點（DTNij)之電位維持Vdd。 _-85- _ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 _ 五、發明説明（83 ) 在時刻SCLK10，感測節點（DTNij)之電位如表3中之 ” VERIFY10A : BL放電後”所示。 此後，在時刻SCLK11，REG2成為Vsg，MOS電晶體 TN6 (圖2 )成為通電狀態。 在此，施行”11”、，，01"寫入時（奇數頁資料為”1"時），節 點CAP2ij記憶著” Η ”，·故MOS電晶體TN1 (圖2 )成為通電狀 態。也就是說，COMi (設定於Vdd)與感測節點（DTNij)發生 短路，其結果，感測節點（DTNij)成為Vdd。 又，施行· ”10”、·’00"寫入時（奇數頁資料為”〇"時），節點 CAP2ij記憶著"L”，故MOS電晶體TN1 (圖2 )成為斷電狀 態。也就是說，COMi (設定於Vdd)與感測節點（DTNij)保持 電性分離，故不對感測節點充電，感測節點（DTNij)之電位 自然不生變化。 因此，在時刻SCLK12，感測節點（DTNij)之電位如表3中 之” VERIFY10A :感測節點再充電後"所示。 其後，在時刻SCLK13，SEN成為Vdd，SENB成為Vss， 時控反相器CINV1處於動作狀態，故感測節點（DTNij)之電 位可被感測。 其結果，閂鎖電路LATCH之節點N1 (Naij)如表3中之 ” VERIFY10A ·•感測節點再充電後”所示。其次，施行檢驗 動作’’VERIFY00”。 2. -2. -4. "VERIFYOO，， 圖25係表示”VERIFY00”動作時間之情形。在，’VERIFY00，， 中，閂鎖電路保持”00”以外之寫入資料時，仍舊保持著該 -86- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

裝 訂

線 550795 A7 B7 五、發明説明（84 ) 寫入資料。在〜施行”00"寫入時，如寫入充分，閂鎖電路之 内容就會變成寫入非選擇資料。 在”VERIFY00”之前所施行之’’VERIFY10A”中，判定”10" 寫入不充分時，閂鎖電路在"VERIFY00"後仍保持寫入選擇 資料。 在”VERIFY00”之前所施行之"VERIFY10A”中，判定”10" 寫入充分時，閂鎖電路在"VERIFY00"後仍保持寫入非選擇 資料。 . 在"VERIFY00"中，將位元線預充電後，使被選擇之字元 線成為圖10中所示之VcgvOO (例如約1.45 V程度），以施行 位元線放電。在此期間，將保持於閂鎖電路LATCH之奇數 頁資料之寫入資料轉送至節點CAP2ij。 位元線放電後"11"寫入、”10”寫入、”01”寫入、寫 入不充分時，位元線成為"L”，"00’’寫入充分時，位元線 保持0.8 V。… 此後，在時刻SCLK6，SEN及LAT均為’’L”，SENB及 LATB均為”H”，閂鎖電路LATCH中之時控反相器CINV1、 CINV2處於非動作狀態。 而在時刻SCLK7，BLC成為Vsg (例如約4·5 V )，nPRST成 為’’L”時，感測節點（DTNij)被充電，感測節點成為Vdd。 同時，Naij也成為Vdd。 而在時刻SCLK8，當nPRST成為Vdd時，感測節點 (DTNij)即處於浮動狀態。 在時刻SCLK9，BLCLMP成為Vsense (例如約1·6 V )時， ___-87-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 B7 五、發明説明（85 ) 被讀出於位元線之記憶單元之資料被轉送至感測節點 (DTNij)。 即，在施行’’1Γ寫入、"01"寫入、”10”寫入、寫入 之記憶單元中，寫入不充分之記憶單元因位元線之電位在 0.3 V以下，故感測節點（DTNij)之電位也下降至0.3 V以下 之電位。 另一方面，施行”00”寫入之記憶單元中，寫入充分之記 憶單元因位元線之電位維持預充電電位0.8 V，故截止箝 位用MOS電晶體TN9，使感測節點（DTNij)之電位維持 Vdd。 在時刻SCLK10，感測節點（DTNij)之電位如表3中之 ’’ VERIFY00 : BL放電後”所示。 此後，i時刻SCLK11，REG2成為Vsg，MOS電晶體 TN6 圖2 )成為通電狀態。 在此，”11”，”10”、”01”寫入不充分時，因節點CAP2ij 記憶著"Η"，故MOS電晶體TN1 (圖2 )成為通電狀態。也就 是說，COMi (設定於Vdd )與感測節點pTNij)發生短路，其 結果，感測節點（DTNij )成為Vdd。 對此，”00”寫入不充分時，因節點CAP2ij記憶著"L”，故 MOS電晶體TN1 (圖2)成為斷電狀態。也就是說， COMi (設定於Vdd)與感測節點（DTNij)被電性分離，故不對 感測節點（DTNij)充電，感測節點（DTNij)之電位自然不生 變化。 因此，在時刻SCLK12之感測節點（DTNij)之電位如表3中 -88 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550795 A7 B7 五、發明説明（86 ) 之’’ VERIFY00 J感測節點再充電後”所示。 其後，在時刻SCLK13，SEN成為Vdd，SENB成為Vss， 時控反相器CINV1處於動作狀態，故可感測感測節點 (DTNij)之電位。 其結果，重寫入資料被記憶於閂鎖電路。此資料如表3 中之”重寫入資料”所示。 2. -2. -5. "Program completion detection" 在"VERIFY10”及”VERIFY00”之後，施行對寫入”10”或 之全部纪憶單元檢測是否完全施行寫入”10”或”00”之 "Program completion detection”動作。此動作之過程與偶數頁 之情形一樣。 ， 3. 消除動作（Erase operation) 在消除系作時，將消除電位Vera (例如約2〇 V )施加至雙 井區域。 而在被選擇之記憶單元區塊内之全部字元線係設定於接 地電位Vss。其結果，可將高電場施加至被選擇之記憶單 元區塊内之記憶單元之隧道氧化膜，將浮動閘極中之電子 放出於通道（雙井區域），降低記憶單元之臨限值電壓。 非選擇之記憶單元區塊内之全部字元線係設定於浮動狀 態。其結杲，消除電位Vera施加至雙井區域時，因雙井區 域與字元線（浮動閘極）之電容耦合而使字元線電位上升至 Vera或其附近。因此，高電場不會施加至非選擇之記憶單 元區塊内之記憶單元之隧道氧化膜，浮動閘極中之電子不 會移動，記憶單元之臨限值電壓也不會變動。 -89- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 550795

而在圖7所尹之第一記憶單元區塊中，在記憶單元陣列 上有列防護線（Row shield line)存在。消除動作時，此列防 «蔓線之電位也與雙井區域之電位一樣由vss上升至Vera。 當列防護線變成Vera時，非選擇記憶單元區塊内之字元線 會因雙井區域與字元線間之電容耦合而上升至Vera或其附 近之電位，故不會發生錯誤消除。 又’在圖8所吊之第二記憶單元區塊中，在記憶單元陣 列上配置字元線驅動器選擇訊號線，以取代列防護線。消 除動作時，字元線驅動器選擇訊號線處於浮動狀態。又， 位兀線之電位也成為Vera。因此，非選擇之記憶單元區塊 内之字元線會因雙井區域與字元線間之電容耦合而上升至 Vera或其附近之電位，故不會發生錯誤消除。 又’列防護線或區塊選擇線例如為Vss或vdd時，在此 等線之下之§己憶單元中，字元線與列防護線或區塊選擇線 會產生大的電容，其結果，字元線難以升壓，以致於會發 生錯誤消除。 消除電位（消除脈衝）Vera施加至雙井區域後，需施行檢 驗是否充分施行消除之消除檢驗。消除檢驗係由施加消除 脈衝後，讀出記憶單元之資料之消除檢驗讀出（Erase read)、與依據消除檢驗讀出所讀出之資料，檢測是否有消 除不充分之行存在之” Erase completion detection :消除完全 檢測”所構成。 在本實施例（例如參照圖2)之記憶電路中，由於2條位 元線BLe、BLo共用1個資料電路，因此，例如對偶數號位 -90-

550795 A7 B7 五、發明説明（88 ) 元線BLe所連接之記憶單元施行消除檢驗讀出後，需施行 檢測此等偶數號位元線BLe所連接之全部記憶單元之資料 是否已消除之"Erase completion detection”。 其後，例如對奇數號位元線BLo所連接之記憶單元施行 消除檢驗讀出後，需施行檢測此等奇數號位元線B L 〇所連 接之全部記憶單元之資料是否已消除之’’Erase completion detection”。 而在對被選擇之全部記憶單元確認已消除充分時，消除 動作即告完成。有消除不充分之記憶單元時，再度施行消 除動作（施加消除脈衝）。 以下，用動作時間圖詳細說明有關之消除動作。 3. -1.消除脈衝之施加 圖26係表示有關消除脈衝之施加之動作時間圖。 在奇數號記憶單元區塊中，如上所示，控制此區塊内之 字元線及選擇.閘線之電位之字元線控制電路（列位址解碼 器與字元線驅動器）係統一被配置在記憶單元陣列之一方 側。茲以第一記憶單元區塊為例說明如下。 當第一記憶單元區塊被選擇時，圖9之列位址解碼器 RADD1之輸出訊號RDECAD變成Vdd，圖10之字元線驅動 器RMAIN1内之節點TransferGl被設定於Vdd。訊號線 CGI、CG2、之電位利用切換電路（圖1)設定於接 地電位Vss。又，訊號線SGD、SGS之電位係設定於Vdd。

此時，字元線WL1、WL2、_"WL16之電位設定於接地電 位Vss，選擇閘線SGI、SG2係設定於Vdd-Vth ( Vth為Μ 0 S ___-91 - _ 本紙張尺度適用中國國家標準(CNS) Α4規格(210 x 297公釐） 550795 A7 B7 五、發明説明（89 ) 電晶體HNtl之'臨限值電壓），且呈現浮動狀態。 當第一記憶單元區塊非為選擇區塊時，圖9之列位址解 碼器RADD1之輸出訊號RDECAD變成Vss，圖10之字元線 驅動器RMAIN1内之節點TransferGl被設定於Vss。其結 果，字元線WL1、WL2、".WL16呈現接地電位Vss，且呈 現浮動狀態。 又，MOS電晶，體HN7、HN8成通電狀態，因SGDS為 Vdd，故選擇閘線SGI、SG2為Vdd_Vth( Vth為MOS電晶體 HN7、HN8之臨限值電壓）電位，且呈現浮動狀態。 在偶數號記憶單元區塊中，如上所示，控制此區塊内之 字元線及選擇閘線之電位之字元線控制電路中，列位址解 碼器係被配置在記憶單元陣列之一方側，字元線驅動器被 配置在記憶單元陣列之他方側。茲以第二記憶單元區塊為 例加以說明。· 首先，在時刻ECLK2 ，ROWPROG1成為Vss ， ROWPROG1B成為Vdd，圖12之字元線驅動器RMAIN2内之 時控反相器CINV5、CINV6處於非動作狀態。其後，在時 刻 ECLK3，ROWERASE1 成為 Vdd，ROWERASE1B 成為 Vss，圖11之列位址解碼器RADD2内之時控反相器CINV3 處於非動作狀態，時控反相器CINV4處於動作狀態。 而當第二記憶單元區塊被選擇時，RDECADS1成為 Vdd，故圖11之列位址解碼器RADD2之輸出訊號 RDECADS變成Vss。又，第二記憶單元區塊為非選擇區塊 時，RDECADS1變成Vss，故圖11之列位址解碼器RADD2 __. _-92- _ 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 550795 A7 B7 五、發明説明（90 ) 之輸出訊號RDECADS變成Vdd。 其後，在時刻ECLK4 ’ ROWERASE2成為Vdd ’ ROWERASE2B成為Vss時，時控反相器CINV7處於動作狀 態。 其結果，第二記憶單元區塊被選擇時，RDECADS2變成 Vdd，圖12之字元線驅動器内之節點TransferG2變成Vdd。 另一方面，第十記憶單元區塊為非選擇區塊時， RDECADS2變成Vss，故圖12之字元線驅動器内之節點 TransferG2 變—成 Vss 0 其後，在時刻ECLK5，ROWERASE3n成為Vss時，第二 記憶單元區塊為非選擇區塊時（RQECADS2變成Vss時），其 資料被鎖定。 又，在時刻ECLK6，當ROWGATE變成Vss時，第二記憶 單元區塊為非.選擇區塊時（RDECADS變成Vdd時），將MOS 電晶體DHN6、DHN9 (圖11及圖12)截止，字元線驅動器選 擇訊號線22 (圖8 )呈現浮動狀態。 如此，不管奇數號記憶單元區塊被選擇之情形或偶數號 記憶單元區塊被選擇之情形，在時刻ECLK6之時點，被選 擇之區塊内之字元線均設定於Vss，非選擇之區塊内之字 元線及選擇閘線則呈現浮動狀態。 又’在偶數號記憶單元區塊中，其區塊為非選擇之區塊 時，字元線驅動器選擇訊號線22 (圖8 )為Vdd，呈現浮動 狀態。 此後’在時刻ECLK7，將雙井區域CPWELL設定為Vera -93- 本紙張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐） 550795 A7 B7 五、發明説明（91 ) (例如約20 V )、。此時，在被選擇之區塊内，高電場會施加 至字元線（接地電位Vss )與雙井區域之間，將記憶單元之 浮動閘極中之電子放出於雙井區域，以執行資料之消除。 又，在非選擇之區塊内，在時刻ECLK7，將雙井區域 CPWELL設定為Vera (例如約20 V )時，因字元線與雙井區 域之電容耦合而使字元線電位上升至Vera或其附近。此 時，字元線驅動器選擇訊號線22 (圖8)之電位也因字元線 驅動器選擇訊號線與雙井區域之電容耦合而上升。 因此，在非選擇之區塊内，高電場不會施加至字元線與 雙井區域之間，故記憶單元之浮動閘極中之電子不會放出 於雙井區域，而不會施行資料之消除。 又，在時刻ECLK8，將BIASe及BIASo設定於Vdd，係為 了減少MOS電晶體HNle、HNlo (圖2 )之汲極之表面漏電 流。 而在時刻ERCV1以後，施行消除後之恢復動作。 當雙井區域CPWELL電位由Vera下降至10 V程度時，使 BLCRL成為接地電位Vss，並將位元線BLe、BLo放電。當 Vera變成10 V程度時，位元線BLe、BLo藉位元線BLe、 BLo與雙井區域CPWELL間之電容耦合而下降至12 V程 度。 . 因此，BIASe及BAISo輸入至閘極之MOS電晶體HNle、 HNlo (圖2)不致於發生急速回衝動作。 又，當雙井區域CPWELL為20 V程度時，使BLCRL成為 接地電位Vss，並將位元線BLe、BLo放電之際，BIASe及 ___-94-___ 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550795 A7 B7 五、發明説明（92 ) BIASo輸入至閘極之MOS電晶體HNle、HNlo (圖2 )會發生 急速回衝動作，以致於有破壞該MOS電晶體之問題。 3. -2. "Erase Verify Read” 圖27係表示消除檢驗讀出（Erase verify read)之動作時間 之波形圖。在本實施例中，係以對連接於偶數號位元線 BLe之記憶單元施行消除檢驗，並以奇數號位元線B L 〇作 為防護位元線為前提。在消除檢驗讀出中，防護位元線 BLo係設定於Vdd。 首先，在時刻RCLK1，將CAPCRG設定於Vdd，在時刻 RCLK2，將BLCLMP設定於Vclmp (例如約2 V )。而在時刻 RCLK5，使REG1成為Vdd，而將被選擇之位元線B L e設定 於 Vss(0V)(VERG 為 Vss，CAPlij 為 Vdd。）。 在時刻RCLK7，被選擇之字元線（控制閘極）CG select設 定於Vcgev (例-如為0 V )，選擇閘線SGD設定於Vread (例如 約 3.5V)(SGS 設定於 Vread)。 消除檢驗讀出通常係以大致同時方式，對連接於位元線 BLe，且連接於被選擇區塊内之全部字元線之記憶單元施 行，故被選擇區塊内之字元線WL1、WL2、…WL16全部設 定於Vcgev。 其結果，連接於被選擇之1區塊内之1位元線BLe之全部 記憶單元（1NAND單元部内之記憶單元）消除充分時，該1 位元線BLe變成”H”又，連接於被選擇之1區塊内之1位元 線BLe之記憶單元中至少1個記憶單元消除不充分時，該1 位元線BLe變成’’L’’。 -95- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550795 A7 ___ B7 五、發明説明（93 ) 又，在消除，檢驗讀出中，非選擇之位元線BLo為降低位 元線間所生耦合雜訊，係設定於Vdd。 確定各位元線BLe之電位後，與通常之讀出同樣地，感 測位元線BLe之電位。 而連接於被選擇之1區塊内之1位元線BLe之全部記憶單 元消除充分時，連接該1位元線BLe之資料電路内之感測 節點DTNij (閂鎖電路LATCH之輸出節點Naij )變成，ΉΠ。 又，連接於被選擇之1區塊内之1位元線BLe之記憶單元 中至少1個訖憶單元消除不充分時，連接該1位元線BLe之 資料電路内之感測節點DTNij (閂鎖電路LATCH之輸出節點 Naij )變成 nL”。 . 3. -3· "Erase completion detection” 圖28係表示有關"Erase completion detection :消除完全檢 測”之動作時間之波形圖。在消除檢驗讀出之後，施行檢 測在全部之行中是否消除完畢之"Erase completion detection’’ 〇 在圖5中，全部資料電路内之閂鎖電路LATCH之輸出節 點Naij為” Η ”時，FLAG維持"Η，，。圖5中，至少1個資料電 路内之閂鎖電路LATCH之輸出節點Naij為，，L ”時，FLAG就 會變成"L”。 FLAG節點因連接於全部之行，故連接於被選擇之1區境 内之記憶單元中至少1個記憶單元消除不充分時，FLAG就 會變成"L” ’而必須再度施行消除脈衝之施加，連接於被 選擇之1區塊内之全部記憶單元消除充分時，FLAG節點就

______-96- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐) 550795 A7 B7 五、發明説明（94 ) 會變成’’H”，消除動作即告結束。 又，"Erase completion detection”與前述’’偶數頁資料之寫 入動作”中之"Program completion detection"大致相同，故在 此省略其詳細之動作說明。 又，在本實施形態中，係以多值NAND單元型EEPROM 為例加以說明，但本發明亦可適用於其他形態之多值記憶 體。例如，作為記憶單元陣列，也可使用NOR( ’’或非”） 型、AND(” 與’’）型（A.Nozoe : ISSCC，Digest of Technichal papers (國際HI體電路會議發行「技術文摘年報」），1995 ) 、DINOR(直接輸入”或非”）型（S· Kobayashi : ISSCC， Digest of Technichal papers (國際固難電路會議發行「技術文 摘年報」），1995年）、Virtual Ground Array (虛擬接地陣列） 型（Lee ，et al. : Symposium on VLSI Circuits，Digest of Technichal papers (超大型積體電路座談會發行「技術文摘 年報」），1994年）等。 又，本發明並不限於快閃記憶體（Flash memory)，例如亦 可適用於光罩唯讀記憶體（Mask ROM)、可除可編程唯讀記 憶體（EPROM)等非揮發性半導體記憶體。 依據以上所說明之非揮發性半導體記憶體，在記憶於記 憶單元之資料多值化之時，可減少在寫入/讀出時用於暫 時記憶多值資料之資料電路内之元件數，並抑制晶片面積 的增大。 -97- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

1. L —種非揮發性半導體記憶體’其係包含： C憶單元部，其係包含 個記憶單元者； β 為3以上）之至少i 2疋線，其係連接於前述記憶單元部之—端者； 資料輸出入電路，兑孫爾 ’ 貝枓電路，其係連接於前 入雷政 、这位70線及前述資料輸出 ’且甩於將寫入資料 !V u ^ _ 角丁叶A 〇只出身料記憶於2位元 之刖述記憶單元部，在寫勤 ^ οσ _ 牧馬入動作中，將由前述記 憶早疋部讀出之讀出資料佯 1 貝丁叶保得於則述位元線，並保持 由外部輸入之寫入資料者。 2·如:請專利範圍第μ之非揮.發性半導體記憶體，其 中:述記憶單元部係包含配置於行方向之多數記憶單 疋區塊，對應於前述多數記憶單元區塊而設置之多數 位址解碼器係沿著行方向配置於前述多數記憶單元區 塊之方.倒，對應於奇數號之前述多數記憶單元區塊 而0又置之夕數子元線驅動器係沿著行方向配置於前述 多數圮憶單元區塊之前述一方侧，對應於偶數號之前 述多數記憶單元區塊而設置之多數字元線驅動器係沿 著行方向配置於前述多數記憶單元區塊之他方侧，利 用使前述記憶單元部向列方向延伸之訊號線連接偶數 號之前述多數位址解碼器與對應於偶數號之前述多數 §己憶單元區塊而設置之多數字元線驅動器者。 3·如申請專利範圍第1項之非揮發性半導體記憶體，其 中由前述記憶單元讀出之資料係被保持於位元線，以 98- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

   κ、申請專利範 作為檢驗讀出中之位元線預充電電位者。 4. 如申請專利範圍第i項之非揮發性半導體記憶體，立 中前述資料電路係包含單一個閃鎖電路，以作為持 由外部輸入之前述寫入資料之電路者。 ^ 、 5. 如:請專㈣圍^項之非揮發性半導體記憶體，其 :則述記憶單元部係包含串聯連接之多數記憶單元 6. 一種非揮發性半導體記憶體，其係包含·· 圯憶早7〇部，其係包含記憶至少i個記憶n值為3 以上）之記憶單元者； 位7L線，其係連接於前述記憶單元部之一端者； 資料輸出入電路，其係用於施行資料輸出入者；及 負料食路，其係連接於前述位元線，1用於將寫入 :料或讀、出資料記憶於2位元以上之前述記憶單元 在寫入動作中，寫入電壓施加至前述記憶單元之 " 保持由外部輸入之寫入資料，並在調查前述記 :W —疋否被充分寫入之檢驗讀出動作中，將由前述 記憶單元讀出之資料保持於前述位元線，且保持由外 部輸入之寫入資料者。 7·如:請專利範圍第6項之非揮發性半導體記憶體，其 中:述a己憶單元部係包含配置於行方向之多數記憶單 凡區塊，對應於前述多數記憶單元區塊而設置之多數 p址解石馬器係沿著行方向配置於前述多數記憶單元區 方側，對應於奇數號之前述多數記憶單元區塊 本紙張尺度適财 -99- 而設置之多數字元線驅動器係沿著行方向配置於前述 多數記憶單元區塊之前述一方侧，對應於偶數號之前 ❹數記憶單元區塊而設置之多數字元線驅動器係沿 著行Z向配置於前述多數記憶單元區塊之他方侧，利 用使則述記憶單元部向列方向延伸之訊號線連接偶數 號之則述多數位址解碼器與對應於偶數號之前述多數 記憶單元區塊,而設置之多數字元線驅動器者。 8. 9. 10. 11. 如申請專利範圍第6項之非揮發性半導體記憶體，其 中由前述記憶單元讀出之資料係被保持於位元線，以 作為檢驗讀出中之位元線預充電電位者。 如申請專利範圍第6項之非揮，發性半導體記憶體，其 中刖述資料電路係包含單一個閂鎖電路，以作為保持 由外部‘入之前述寫入資料之電路者。 如申請專利範圍第6項之非揮發性半導體記憶體，其 中前述記憶單元部係包含串聯連接之多數記憶單元 者。 一種非揮發性半導體記憶體，其特徵包含： 5己憶早元部’其係包含記憶至少1個記憶η值（η為3 以上）之記憶單元者； 位元線，其係連接於前述記憶單元部之一端者；及 資料電路，其係連接於前述位元線，立用於將寫入 資料或讀出資料記憶於2位元以上之前述記憶單元部 者； 在寫入動作中，由前述記憶單元讀出之資料係僅在 -100- 本紙張尺度適用中國國家標準(CNS) Α4規格7210X297公复） 550795 ABCD 七、申請專利範圍 調查前述纪憶單元是否被充分寫入之檢驗讀出動作之 特定期間，被保持於前述資料電路者。 12·如申請專利範圍第11項之非揮發性半導體記憶體，其 中前述記憶單疋部係包含配置於行方向之多數記憶單 元區塊，對應於前述多數記憶單元區塊而設置之多數 位址解碼器係沿著行方向配置於前述多數記憶單元區 塊之一方側’，對應於奇數號之前述多數記憶單元區塊 而設置之多數子元線驅動器係沿著行方向配置於前述 多數圮憶單元區塊之前述一方側，對應於偶數號之前 述多數記憶單兀區塊而設置之多數字元線驅動器係沿 著行方向配置於刖述多數記憶單元區塊之他方侧，利 用使前述記憶單元部向列方向延伸之訊號線連接偶數 號之前·述多數位址解碼器與對應於偶數號之前述多數 記憶單元區塊而設置之多數字元線驅動器者。 13·如申請專利範圍第11項之非揮發性半導體記憶體，其 中由前述記憶單元讀出之資料在前述特定期間以外之 期間，係被保持於位元線，以作為位元線預充電電位 者。 14. 如申請專利範圍第U項之非揮發性半導體記憶體，其 中前述資料電路係包含單一個閂鎖電路，以作為保持 電路’其係在寫入動作中，僅在調查前述記憶單元是 否被充分寫入之檢驗讀出動作之特定期間，保持由前 述記憶單元讀出之資料者。 15. 如申請專利範圍第u項之非揮發性半導體記憶體，其 -101- 本紙張尺度適用中國國家標準(CNS) A4規格Ϊ210Χ297公釐） 550795

   中刚述§己〜憶單元部係包含串聯連接之多數記愴單一 者。 16. —種非揮發性半導體記憶體，其係包含： 圯憶單元部，其係包含記憶至少1個記憶η值 以上）之記憶單元者； η…3 位元線，其係連接於前述記憶單元部之一端者· 資料電路，，其係包含閂鎖電路與電容器，並連接於 前述位元線，且用於將寫入資料或讀出資料記憮於2 位元以上之前述記憶單元部，在寫入動作中之調杳前 述記憶單元是否被充分寫入之檢驗讀出動作中，在調 查刖述圮憶單元是否被充分寫入之檢驗讀出動作之特 定期間，將由前述記憶單元讀出之資料記憶於前述閂 鎖電路’在此特定期間，將由外部輸入之寫入資料保 持於前述電容器者。 17·如申請專利範圍第16項之非揮發性半導體記憶體，其 中前述記憶單元部係包含配置於行方向之多數記憶單 元區塊’對應於前述多數記憶單元區塊而設置之多數 位址解碼器係沿著行方向配置於前述多數記憶單元區 塊之一方側，對應於奇數號之前述多數記憶單元區塊 而設置之多數字元線驅動器係沿著行方向配置於前述 多數記憶單元區塊之前述一方侧，對應於偶數號之前 述多數記憶單元區塊而設置之多數字元線驅動器係沿 著行方向配置於前述多數記憶單元區塊之他方侧，利 用使前述記憶單元部向列方向延伸之訊號線連接偶數 • 102- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公爱) 550795

   號之引述夕數位址解碼器與對應於偶數號之前述多數 圯憶單疋區塊而設置之多數字元線驅動器者。 18•如申請專利範圍第16項之非揮發性半導體記憶體，其 中刚述e憶單元部係包含串聯連接之多數記憶單元 者0 19. 一種非揮發性半導體記憶體，其係包含： 圮憶單元部，其係包含記憶3值以上資訊之記憶單 元者； 位元線，其係連接於前述記憶單元部之一端者；及 資料電路，其係包含閂鎖電路，並連接於前述位元 線’且用於將寫入資料或讀卑資料記憶於2位元以上 之刚述δ己憶單元部，可依據由記憶體外部輸入而記憶 於前述·問鎖電路之資料與由前述記憶單元讀出而保持 於前述位元線之資料，對前述記憶單元施行寫入者。 20·如申請專利範圍第19項之非揮發性半導體記憶體，其 中前述記憶單元部係包含配置於行方向之多數記憶單 元區塊，對應於前述多數記憶單元區塊而設置之多數 位址解碼器係沿著行方向配置於前述多數記憶單元區 塊之一方侧，對應於奇數號之前述多數記憶單元區塊 而設置之多數字元線驅動器係沿著行方向配置於前述 多數記憶單元區塊之前述一方侧，對應於偶數號之前 述多數記憶單元區塊而設置之多數字元線驅動器係沿 著行方向配置於前述多數記憶單元區塊之他方側，利 用使前述記憶單元部向列方向延伸之訊號線連接偶數 -103 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

   裝 訂 f 550795 A8 B8 C8 D8

   六、申請專利範圍 就之前述多數 啊双現之前述多數 δ己憶單元區塊而設置之多數字元線驅動^者 21.如申請專利範圍第19項之非揮發性半導體記憶體其 中前述記憶單元部係包含串聯連接之多數記憶單^ 者。 22. 一種非揮發性半導體記憶體，其係包含： 記憶單元部，其係包含記憶3值以上資訊之記憶單 元’且該3值以上資訊包含被第一位址選擇之第一資 料與被第二位址選擇之第二資料者； 位元線，其係連接於前述記憶單元部之一端者；及 資料電路，其係包含閃鎖電.路，並連接於前述位元 線，且用於將寫入資料或讀出資料記憶於前述記憶單 元部，I前述第一位址被選擇之第一寫入動作中可 依據記憶於前述閂鎖電路而由記憶體外部輸入之第一 、料，施行寫入，在前述第二位址被選擇之第二寫入 動作中，可依據由記憶體外部輸入而記憶於前述閂鎖 電路之第二資料與由前述記憶單元讀出而保持於前述 位元線之前述第一資料，對前述記憶單元施行寫入 者。 23.如申請專利範圍第22項之非揮發性半導體記憶體，其 中前述記憶單元部係包含配置於行方向之多數記憶單 元區塊，對應於前述多數記憶單元區塊而設置之多數 位址解碼器係沿著行方向配置於前述多數記憶單元區 塊之一方侧，對應於奇數號之前述多數記憶單元區塊 -104- 550795 A8 B8 C8 申請專利範圍 而設置之孝數字元線驅動器係沿著行方向配置於前述 多數記憶單元區塊之前述一方側，對應於偶數號之前 述多數記憶單元區塊而設置之多數字元線驅動器係沿 著行方向配置於前述多數記憶單元區塊之他方侧，利 用使前述記憶單元部向列方向延伸之訊號線連接偶數 號之前述多數位址解碼器與對應於偶數號之前述多數 δ己憶單元區塊，而設置之多數字元線驅動器者。 24. 如申請專利範圍第22項之非揮發性半導體記憶體，其 中前述記憶單元部係包含串聯連接之多數記憶單元 者。 25. —種非揮發性半導體記憶體，其係包含： 圮憶單元部，其係包含記憶η值（η為3以上之自然 數）之記憶單元，該記憶單元之”丨”狀態包含第一臨限 值位準’ ”2"狀態包含第二臨限值位準，”3”狀態包含 第三臨限值位準，"i”狀態（丨為11以下之自然數）包含第 i臨限值位準，且該n值包含被第一列位址選擇之第一 資料與被第二列位址選擇之第二資料者； 位元線’其係連接於前述記憶單元部之一端者；及 二貝料電路，其係包含閂鎖電路，並連接於前述位元 線且用於將寫入資料或讀出資料記憶於前述記憶單 元部，在前述第一列位址被選擇之第一寫入動作中， 可依據記憶於前述閂鎖電路而由記憶體外部輸入之第 一資料，對前述記憶單元施行"1”、”2，，、…” 狀態（m為自然數）之寫入，在前述第二列位址被選擇 -105- 本紙張尺度適用中國國家標準(CNS) A4規格i21〇X297公釐) — -------------- 550795

   之第二寫冬動作中，可依據由記憶體外部輸入而記憶 於刚述閃鎖電路之第二資料及由前述記憶單元讀出而 保持於前述位元線之前述第一資料，對前述記憶單元 施行”1”、，，2，，、…”k-Γ '，，k”狀態（k為大於自然數） 之寫入者。

   裝 26·如申請專利範圍第25項之非揮發性半導體記憶體，其 中刖述記憶單元部係包含配置於行方向之多數記憶單 元區塊，對應於前述多數記憶單元區塊而設置之多數 位址解碼器係沿著行方向配置於前述多數記憶單元區 塊之一方侧’對應於奇數號之前述多數記憶單元區塊 而設置之多數字元線驅動器係沿著行方向配置於前述 多數s己憶單元區塊之前述一方侧，對應於偶數號之前 述多數記憶單元區塊而設置之多數字元線驅動器係沿 著行方向配置於前述多數記憶單元區塊之他方侧，利 用使刖述§己憶單元部向列方向延伸之訊號線連接偶數 號之前述多數位址解碼器與對應於偶數號之，前述多數 記憶單元區塊而設置之多數字元線驅動器者。 27.如申請專利範圍第25項之非揮發性半導體記憶體，其 中前述記憶單元部係包含串聯連接之多數記憶單元 者0

   -106- 丨本紙張尺國國家標準(CNS) A4規格LlOX297公釐）