JP2000048581A

JP2000048581A - 不揮発性半導体記憶装置

Info

Publication number: JP2000048581A
Application number: JP21260598A
Authority: JP
Inventors: Hiromi Nobukata; 浩美信方
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-07-28
Filing date: 1998-07-28
Publication date: 2000-02-18

Abstract

(57)【要約】【課題】プログラム電圧によるディスターブを改善でき
ることはもとより、パス電圧によるディスターブをも改
善できる不揮発性半導体記憶装置を提供する。【解決手段】書き込みをすべきメモリトランジスタが接
続された選択ワード線（ＷＬ４）にプログラム電圧Ｖｐ
ｇｍ（たとえば２０Ｖ）を印加し、選択ワード線に隣接
する非選択ワード線（ＷＬ３，ＷＬ５）に接地電圧ＧＮ
Ｄを印加し、さらにこれら非選択ワード線に隣接する非
選択ワード線（ＷＬ２，ＷＬ６）にパス電圧Ｖｐａｓｓ
（たとえば１０Ｖ）を印加する、すなわち選択ワード線
にプログラム電圧Ｖｐｇｍを印加し、この選択ワード線
を中心にして各非選択ワード線に、接地電圧ＧＮＤとパ
ス電圧Ｖｐａｓｓを交互に印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電圧での単一電
源動作に適したＮＡＮＤ型フラッシュメモリ等の不揮発
性半導体記憶装置に関するものである。

【０００２】

【従来の技術】複数個のメモリトランジスタを直列接続
してＮＡＮＤ列を構成し、２個のＮＡＮＤ列で１個のビ
ットコンタクトおよびソース線を共有するこにより、高
集積化を実現したＮＡＮＤ型フラッシュメモリが提案さ
れている。

【０００３】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらには、
ページ単位で、つまり選択するワード線に接続されたメ
モリトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。

【０００４】ところで、ＮＡＮＤ型フラッシュメモリの
データプログラム動作は、ページ単位で行われるため、
プログラムを禁止すべきメモリトランジスタが接続され
たすべてのビット線に対しては中間電圧（たとえば１０
Ｖ）を印加する必要がある。ページ単位でのビット線本
数は、通常５１２バイト、つまりおよそ４０００本にも
なるため、上記中間電圧を発生する昇圧回路の負荷が大
きい。また上記のデータプログラム動作は、プログラム
メモリトランジスタのしきい値電圧を制御する必要か
ら、複数回のプログラム／ベリファイ動作を繰り返し行
うため、各プログラム毎に、上記プログラム禁止ビット
線を中間電圧に充電する必要がある。

【０００５】このため、プログラム／ベリファイ回数が
多くなると、実質的なプログラム時間より、むしろプロ
グラム／ベリファイ動作におけるビット線電圧の切り替
えに要する時間が支配的となり、プログラム速度が律速
され、高速プログラムが困難となる。さらには、各ビッ
ト線毎に設けられページデータをラッチするためのデー
タラッチ回路は、中間電圧を扱うため高耐圧仕様とする
必要があり、必然的にサイズが大きくなり、したがって
各ビット線毎のデータラッチ回路のレイアウトが困難と
なる。

【０００６】上述した問題点を解決して、低電圧での単
一電源動作に適し、高速プログラムが可能で、しかも各
ビット線毎のデータラッチ回路のレイアウトが容易なＮ
ＡＮＤ型フラッシュメモリの新しいプログラム方式が、
以下の文献に開示されている。文献：ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ-
ＳＴＡＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ１９９５ｐ１１５２〜ｐ１
１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。

【０００７】上述した文献に開示されたデータプログラ
ム動作は、プログラムを禁止すべきメモリトランジスタ
が接続されたＮＡＮＤストリングをフローティング状態
として、当該ＮＡＮＤ列のチャンネル部電圧を、主とし
て非選択ワード線に印加されるパス電圧（たとえば１０
Ｖ）との容量カップリングにより、自動的に昇圧する。
この自動昇圧動作は、セルフブースト動作と呼ばれる。

【０００８】図５は、上述したセルフブースト動作によ
りＮＡＮＤ型フラッシュメモリのデータプログラムを行
う場合の動作を説明するための図である。

【０００９】図５のＮＡＮＤ型フラッシュメモリは、便
宜上、２本のビット線に接続されたＮＡＮＤストリング
１本に８個のメモリトランジスタが直列接続された場合
のメモリアレイを示す図であるが、実際のメモリアレイ
においては、１本のＮＡＮＤストリング列直列接続され
るメモリトランジスタの個数は〜１６個程度が一般的で
ある。図５において、ＢＬａ、ＢＬｂはビット線を示
し、ビット線ＢＬａには２個の選択トランジスタＳＴ０
ａ，ＳＴ１ａ、および８個のメモリトランジスタＭ０ａ
〜Ｍ７ａが直列接続されたＮＡＮＤストリングＳＴＲＧ
０が接続されている。また、ビット線ＢＬｂには２個の
選択トランジスタＳＴ０ｂ，ＳＴ１ｂ、および８個のメ
モリトランジスタＭ０ｂ〜Ｍ７ｂが直列接続されたＮＡ
ＮＤストリングＳＴＲＧ１が接続されている。選択トラ
ンジスタＳＴ０ａおよびＳＴ０ｂのゲート電極は選択ゲ
ート線ＤＳＧに接続され、選択トランジスタＳＴ１ａお
よびＳＴ１ｂのゲート電極は選択ゲート線ＳＳＧに接続
される。また、メモリトランジスタＭ０ａ〜Ｍ７ａおよ
びＭ０ｂ〜Ｍ７ｂのコントロールゲート電極はそれぞれ
ワード線ＷＬ０〜ＷＬ７に接続されている。

【００１０】次に、図５のＮＡＮＤ型フラッシュメモリ
において、ワード線ＷＬ４が書き込みページとして選択
されていて、メモリトランジスタＭ４ａに「０」、メモ
リトランジスタＭ４ｂに「１」を書き込む場合について
説明する。

【００１１】まず、選択ゲート線ＤＳＧに電源電圧ＶＣ
Ｃ（３．３Ｖ）、選択ゲート線ＳＳＧに接地電圧ＧＮＤ
（０Ｖ）が印加され、データ「０」をプログラムすべき
メモリトランジスタＭ４ａが接続されたビット線ＢＬａ
に接地電圧ＧＮＤ（０Ｖ）、データ「１」をプログラム
すべきメモリトランジスタＭ４ｂが接続されたビット線
ＢＬｂに電源電圧Ｖ_CC（３．３Ｖ）が印加される。次
に、選択ワード線ＷＬ４にプログラム電圧Ｖｐｇｍ（た
とえば２０Ｖ）が、非選択ワード線ＷＬ０〜ＷＬ３、Ｗ
Ｌ５〜ＷＬ７にパス電圧Ｖｐａｓｓ（たとえば１０Ｖ）
が印加される。

【００１２】データ「０」をプログラムすべきメモリト
ランジスタＭ４ａが接続されたＮＡＮＤストリングＳＴ
ＲＧ０のチャンネル部の電位は、選択ゲートＳＴ０ａが
導通状態にあることから接地電圧ＧＮＤ（０Ｖ）に設定
され、選択ワード線ＷＬ４に印加されたプログラム電圧
Ｖｐｇｍとの電位差により、メモリトランジスタＭ４ａ
へのデータプログラムがなされ、しきい値電圧は正方向
にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度
になる。一方、データ「１」をプログラムすべきメモリ
トランジスタＭ４ｂが接続されたＮＡＮＤストリングＳ
ＴＲＧ１のチャンネル部はフローティング状態となり、
当該チャンネル部の電位は主として非選択ワード線（図
５においては７本であるが、一般的には１５本である）
に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップ
リングにより、ブーストされプログラム禁止電圧（約８
Ｖ）まで上昇して、メモリトランジスタＭ４ｂへのデー
タプログラムが禁止される。

【００１３】図６（ａ），（ｂ）は、上述したセルフブ
ースト動作を説明するための図であり、図６（ａ）はセ
ルフブースト動作時におけるプログラム禁止ＮＡＮＤス
トリング内の１個のメモリトランジスタを図示したもの
であり、図６（ｂ）はその等価回路図である。

【００１４】図６（ａ）において、ＶＣはワード線ＷＬ
（コントロールゲートＣＧ）に印加する電圧、ＶＦはフ
ローティングゲートＦＧの電位、Ｖｃｈはブーストされ
たＮＡＮＤストリングチャンネル電位、Ｃ- ｏｎｏはコ
ントロールゲート／フローティングゲート間の３層絶縁
膜で構成される層間容量、Ｃ- ｔｏｘはトンネル酸化膜
容量、Ｃ- ｃｈはソース／ドレイン拡散層領域を含むメ
モリトランジスタのチャンネル部容量である。また、Ｌ
- ｄｅｐはソース／ドレイン拡散層における空乏層広が
り長である。また、図６（ｂ）において、Ｃ- ｉｎｓは
層間容量Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの
直列接続による合成容量である。

【００１５】図６（ｂ）の等価回路により、セルフブー
スト動作時のＮＡＮＤストリングチャンネル電位Ｖｃｈ
は（１）式で表わされる。

【００１６】

【数１】Ｖｃｈ＝Ｂｒ＊ＶＣ …（１）ここで、Ｂｒは下記（２）式で表わされるセルフブース
ト効率であり、デバイス構造の最適設計により通常〜
０．８程度に設定する。

【００１７】

【数２】Ｂｒ＝Ｃ- ｉｎｓ／（Ｃ- ｉｎｓ＋Ｃ- ｃｈ） …（２）

【００１８】ところで、プログラム時のセルフブースト
動作においては、（１）式のＶＣはすべてのワード線印
加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッ
シュメモリにおいてはＮＡＮＤストリングを構成するワ
ード線本数は１６本程度であるため、非選択ワード線に
印加するパス電圧が支配的となる。よって、（１）式は
（３）式のように表わされる。

【００１９】

【数３】Ｖｃｈ＝Ｂｒ＊Ｖｐａｓｓ …（３）

【００２０】したがって、Ｂｒ≒０．８、Ｖｐａｓｓ＝
１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム
禁止電圧となりうる。

【００２１】上述したセルフブースト動作によるＮＡＮ
Ｄ型フラッシュメモリのデータプログラム動作は、非選
択ビット線に高電圧の中間電圧を印加する必要がないた
め、低電圧での単一電源動作に適し、高速プログラムが
可能で、しかも各ビット線毎のデータラッチ回路のレイ
アウトが容易である。

【００２２】

【発明が解決しようとする課題】しかし、上記セルフブ
ースト動作を実現するためには、セルフブースト効率Ｂ
ｒを最低限でも０．６〜０．８と大きくする必要があ
る。セルフブースト効率Ｂｒが充分にとれない場合は、
ＮＡＮＤストリングのチャンネル電位Ｖｃｈが充分に上
昇しないため、図５の例では、メモリトランジスタＭ４
ｂに対して誤プログラム（プログラム電圧によるディタ
ーブ）が行われる可能性がある。また、パス電圧Ｖｐａ
ｓｓを高くすることによりチャンネル電位Ｖｃｈをもち
上げようとすると、図５の例では、非選択メモリトラン
ジスタＭ０ａ〜Ｍ３ａ、Ｍ５ａ〜Ｍ７ａに対して誤プロ
グラム（パス電圧によるディスターブ）が行われる可能
性がある。

【００２３】そこで、このセルフブーストのプログラム
電圧によるディターブを改善するローカルセルフブース
トという方式が提案されている。このローカルセルフブ
ースト方式では、図７に示すように、選択ワード線ＷＬ
４の両側に隣接したワード線ＷＬ３およびＷＬ５にパス
電圧Ｖｐａｓｓより低い電圧、たとえば０Ｖが印加され
る。このとき、書き込みデータが「１」のＮＡＮＤスト
リングＳＴＲＧ１のチャネルでは、ビット線から充電さ
れた電圧をワード線電圧ＶｐｇｍまたはＶｐａｓｓで容
量結合によりブーストするが、選択メモリトランジスタ
Ｍ４ｂの両側のメモリトランジスタＭ３ｂおよびＭ５ｂ
のゲート電圧は０Ｖであることから、ブースト途中で書
き込み対象のメモリトランジスタＭ４ｂの両側のメモリ
トランジスタＭ３ｂ、Ｍ５ｂがカットオフし、メモリト
ランジスタＭ４ｂのドレイン／ソース／チャネルはスト
リングから切り離され、その後は選択メモリトランジス
タＭ４ｂのチャネルの電位は、プログラム電圧Ｖｐｇｍ
での容量結合によりブーストされる。この結果、メモリ
トランジスタＭ４ｂのチャネル電圧はセルフブーストの
場合より高くなり、トンネル酸化膜にかかる電界は低く
なって、プログラム電圧Ｖｐｇｍによるディスターブは
改善される。

【００２４】しかし、このローカルセルフブースト方式
においても、パス電圧Ｖｐａｓｓによるディスターブは
改善されていない。

【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、プログラム電圧によるディスタ
ーブを改善できることはもとより、パス電圧によるディ
スターブをも改善できる不揮発性半導体記憶装置を提供
することにある。

【００２６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、電気的にデータの書き込みおよび消去が
行われるメモリトランジスタが複数個接続され、その一
端および他端がゲート電圧に応じて導通状態が制御され
る選択トランジスタを介してビット線およびソース線に
接続されたメモリストリングがマトリクス状に配置さ
れ、同一行のメモリトランジスタの制御ゲートが共通の
ワード線に接続された不揮発性半導体記憶装置であっ
て、データ書き込み動作時、ビット線に接続された選択
トランジスタを導通状態に保持し、選択されたメモリト
ランジスタの制御ゲートに接続された選択ワード線にプ
ログラム電圧を印加し、選択たれたメモリトランジスタ
に隣接するメモリトランジスタの制御ゲートに接続され
た非選択ワード線に当該メモリトランジスタを非導通化
する非導通化電圧を印加し、かつ、残りの非選択ワード
線の少なくとも一つに上記プログラム電圧と上記非導通
化電圧との中間のパス電圧を印加し、さらに残りの非選
択ワード線に上記非導通化電圧を印加するデコード手段
を有する。

【００２７】また、本発明では、上記デコード手段は、
選択ワード線を中心にして各非選択ワード線に、非導通
化電圧とパス電圧を交互に印加する。

【００２８】また、本発明では、上記デコード手段は、
選択ワード線が偶数のワード線の場合には、奇数の非選
択ワード線に非導通化電圧を印加し、偶数の非選択ワー
ド線にパス電圧を印加し、選択ワード線が奇数のワード
線の場合には、偶数の非選択ワード線に非導通化電圧を
印加し、奇数の非選択ワード線にパス電圧を印加する。

【００２９】また、本発明では、上記メモリストリング
は、複数のメモリトランジスタが直列接続されたＮＡＮ
Ｄ列構成を有する。

【００３０】本発明の不揮発性半導体記憶装置によれ
ば、データ書き込み動作時、ビット線に接続された選択
トランジスタが導通状態に保持される。そして、選択ワ
ード線にプログラム電圧を印加され、選択たれたメモリ
トランジスタに隣接するメモリトランジスタの制御ゲー
トに接続された非選択ワード線に非導通化電圧が印加さ
れ、残りの非選択ワード線の少なくとも一つに中間のパ
ス電圧が印加され、残りの非選択ワード線に非導通化電
圧が印加される。したがって、書き込みが行われるスト
リングにおいて、従来のローカルセルフブースト方式に
比べて非導通化されるメモリトランジスタが増えること
から、パス電圧によるディスターブ耐性を向上させるこ
とができる。

【００３１】

【発明の実施の形態】図１は、本発明に係るＮＡＮＤ型
不揮発性半導体記憶装置の一実施形態を示す回路図であ
る。

【００３２】図１のＮＡＮＤ型不揮発性半導体記憶装置
１０は、メモリアレイ１１、メインローデコーダ１２、
転送ゲート群１３、サブデコーダ１４−０〜１４−７，
ＳＧデコーダ１４−８、およびインバータＩＮＶ１１〜
ＩＮＶ１３により構成されている。

【００３３】メモリアレイ１１は、ビット線ＢＬａに２
個の選択トランジスタＳＴ０ａ，ＳＴ１ａ、および８個
のメモリトランジスタＭ０ａ〜Ｍ７ａが直列接続された
ＮＡＮＤストリングＳＴＲＧ０が接続されている。ま
た、ビット線ＢＬｂには２個の選択トランジスタＳＴ０
ｂ，ＳＴ１ｂ、および８個のメモリトランジスタＭ０ｂ
〜Ｍ７ｂが直列接続されたＮＡＮＤストリングＳＴＲＧ
１が接続されている。

【００３４】具体的には、メモリストリングＳＴＲＧ０
のメモリトランジスタＭ０ａのドレインに接続された選
択トランジスタＳＴ７ａがビット線ＢＬ０ａに接続さ
れ、ＮＡＮＤストリングＳＴＲＧ１のメモリトランジス
タＭ７ｂのドレインに接続された選択トランジスタＳＴ
０ｂがビット線ＢＬｂに接続されている。また、各メモ
リストリングＳＴＲＧ０，ＳＴＲＧ１のメモリトランジ
スタＭ０ａ，Ｍ０ｂが接続された選択トランジスタＳＴ
１ａ，ＳＴ１ｂが共通のソース線ＳＬに接続されてい
る。

【００３５】また、同一行に配置されたメモリストリン
グＳＴＲＧ０，ＳＴＲＧ１のメモリトランジスタのコン
トロールゲート電極が共通のワード線ＷＬ０〜ＷＬ７に
接続され、選択トランジスタＳＴ０ａ，ＳＲＴ０ｂのゲ
ート電極が共通の選択ゲート線ＤＳＧに接続され、選択
トランジスタＳＴ１ａ，ＳＴ１ｂのゲート電極が共通の
選択ゲート線ＳＳＧに接続されている。

【００３６】メインローデコーダ１２は、読み出し時に
は電圧レベルが（Ｐ５Ｖ＋α）の信号ＢＳＥＬを転送ゲ
ート群１３の各転送ゲートのゲート電極に供給する。ま
た、書き込み時には、電圧レベルが（２０Ｖ＋α）の信
号ＢＳＥＬを転送ゲート群１３の各転送ゲートのゲート
電極に供給する。

【００３７】図２は、メインローデコーダ１２の具体的
な構成例を示す回路図である。メインローデコーダ１２
は、図２に示すように、３入力ＮＡＮＤ回路ＮＡ１２
１、インバータＩＮＶ１２１、２入力ＮＡＮＤ回路ＮＡ
１２２、デプレッション型ｎチャネルＭＯＳ（ＮＭＯ
Ｓ）トランジスタＮＴ１２１、エンハンスメント型トラ
ンジスタＮＴ１２２（低しきい値電圧），ＮＴ１２３、
およびＭＯＳのソース・ドレインを結合してなるキャパ
シタＣ１２１により構成されている。

【００３８】ＮＡＮＤ回路ＮＡ１２１の３入力端子はア
ドレスデコード信号Ｘ１，Ｘ２，Ｘ３の入力ラインにそ
れぞれ接続され、出力端子はインバータＩＮＶ１２１の
入力端子に接続されている。インバータＩＮＶ１２１の
出力端子はＮＡＮＤ回路ＮＡ１２２の一方の入力端子に
接続されているとともに、ゲートが制御信号の供給端子
ＳＥＰに接続されたＮＭＯＳトランジスタＮＴ１２１を
介してＮＭＯＳトランジスタＮＴ１２２のソースおよび
ＮＭＯＳトランジスタＮＴ１２３のゲート電極に接続さ
れている。ＮＡＮＤ回路ＮＡ１２２の他方の入力端子は
クロック信号ＣＬＫの入力ラインに接続され、出力端子
はキャパシタＣ１２１の一方の電極に接続されている。
キャパシタＣ１２１の他方の電極はＮＭＯＳトランジス
タＮＴ１２２のドレインおよびゲート電極に接続され、
このドレインとゲート電極との接続点はＮＭＯＳトラン
ジスタＮＴ１２３を介してプログラム電圧供給線Ｖｐｐ
ｌに接続されている。なお、プログラム電圧供給線Ｖｐ
ｐｌには、読み出し時にはＰ５Ｖが供給され、書き込み
時にはたとえば２０Ｖが供給される。

【００３９】転送ゲート群１３は、転送ゲートＴＷ０〜
ＴＷ７，ＴＤ０，並びにＴＳ０により構成されている。
具体的には、各転送ゲートＴＷ０〜ＴＷ７は、それぞれ
メインローデコーダ１２の出力信号ＢＳＥＬに応じてワ
ード線ＷＬ０〜ＷＬ７と駆動電圧ＶＣＧ０〜ＶＣＧ７の
供給線ＶＣＧ０Ｌ〜ＶＣＧ７Ｌとを作動的に接続し、転
送ゲートＴＤ０，ＴＳ０は同じくメインローデコーダ１
２の出力信号ＢＳＥＬに応じて選択ゲート線ＤＳＧ，Ｓ
ＳＧと駆動電圧ＶＤＳＧ，ＶＳＳＧの供給線ＶＤＳＧ
Ｌ，ＶＳＳＧＬとを作動的に接続する。

【００４０】サブデコーダ１４−０は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎがインバ
ータＩＮＶ１１を介して信号Ａ８の入力端子ＴＡ８に接
続され、入力端子Ａ９Ｂ／ＮがインバータＩＮＶ１２を
介して信号Ａ９の入力端子ＴＡ９に接続され、入力端子
Ａ１０Ｂ／ＮがインバータＩＮＶ１３を介して信号Ａ１
０の入力端子ＴＡ１０に接続されている。そして、入力
されたアドレス信号を受けて、書き込み時に、ワード線
ＷＬ０が選択された場合には、電圧ＶＣＧ０をプログラ
ム電圧Ｖｐｇｍ（たとえば２０Ｖ）に設定して供給線Ｖ
ＣＧ０Ｌに印加し、ワード線ＷＬ０が非選択の場合に
は、選択ワード線が偶数のワード線ＷＬ２，ＷＬ４，Ｗ
Ｌ６ならば電圧ＶＣＧ０をパス電圧Ｖｐａｓｓ（たとえ
ば１０Ｖ）に設定して供給線ＶＣＧ０Ｌに印加し、選択
ワード線が奇数のワード線ＷＬ１，ＷＬ３，ＷＬ５，Ｗ
Ｌ７ならば電圧ＶＣＧ０を非導通化電圧である接地電圧
ＧＮＤ（０Ｖ）に設定して供給線ＶＣＧ０Ｌに印加す
る。また、読み出し時に、ワード線ＷＬ０が選択された
場合には、電圧ＶＣＧ０をたとえば０Ｖに設定して供給
線ＶＣＧ０Ｌに印加し、ワード線ＷＬ０が非選択の場合
には電圧ＶＣＧ０をＰ５Ｖ（たとえば４．５Ｖ）に設定
して供給線ＶＣＧ０Ｌに印加する。

【００４１】サブデコーダ１４−１は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎが信号Ａ
８の入力端子ＴＡ８に接続され、入力端子Ａ９Ｂ／Ｎが
インバータＩＮＶ１２を介して信号Ａ９の入力端子ＴＡ
９に接続され、入力端子Ａ１０Ｂ／ＮがインバータＩＮ
Ｖ１３を介して信号Ａ１０の入力端子ＴＡ１０に接続さ
れている。そして、入力されたアドレス信号を受けて、
書き込み時に、ワード線ＷＬ１が選択された場合には、
電圧ＶＣＧ１をプログラム電圧Ｖｐｇｍに設定して供給
線ＶＣＧ１Ｌに印加し、ワード線ＷＬ１が非選択の場合
には、選択ワード線が偶数のワード線ＷＬ０，ＷＬ２，
ＷＬ４，ＷＬ６ならば電圧ＶＣＧ１を接地電圧ＧＮＤ
（０Ｖ）に設定して供給線ＶＣＧ１Ｌに印加し、選択ワ
ード線が奇数のワード線ＷＬ３，ＷＬ５，ＷＬ７ならば
電圧ＶＣＧ１をパス電圧Ｖｐａｓｓに設定して供給線Ｖ
ＣＧ１Ｌに印加する。また、読み出し時に、ワード線Ｗ
Ｌ１が選択された場合には、電圧ＶＣＧ１をたとえば０
Ｖに設定して供給線ＶＣＧ１Ｌに印加し、ワード線ＷＬ
１が非選択の場合には電圧ＶＣＧ１をＰ５Ｖに設定して
供給線ＶＣＧ１Ｌに印加する。

【００４２】サブデコーダ１４−２は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎがインバ
ータＩＮＶ１１を介して信号Ａ８の入力端子ＴＡ８に接
続され、入力端子Ａ９Ｂ／Ｎが信号Ａ９の入力端子ＴＡ
９に接続され、入力端子Ａ１０Ｂ／ＮがインバータＩＮ
Ｖ１３を介して信号Ａ１０の入力端子ＴＡ１０に接続さ
れている。そして、入力されたアドレス信号を受けて、
書き込み時に、ワード線ＷＬ２が選択された場合には、
電圧ＶＣＧ２をプログラム電圧Ｖｐｇｍに設定して供給
線ＶＣＧ２Ｌに印加し、ワード線ＷＬ２が非選択の場合
には、選択ワード線が偶数のワード線ＷＬ０，ＷＬ４，
ＷＬ６ならば電圧ＶＣＧ２をパス電圧Ｖｐａｓｓに設定
して供給線ＶＣＧ２Ｌに印加し、選択ワード線が奇数の
ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７ならば電圧Ｖ
ＣＧ２を接地電圧ＧＮＤ（０Ｖ）に設定して供給線ＶＣ
Ｇ２Ｌに印加する。また、読み出し時に、ワード線ＷＬ
２が選択された場合には、電圧ＶＣＧ２をたとえば０Ｖ
に設定して供給線ＶＣＧ２Ｌに印加し、ワード線ＷＬ２
が非選択の場合には電圧ＶＣＧ２をＰ５Ｖに設定して供
給線ＶＣＧ２Ｌに印加する。

【００４３】サブデコーダ１４−３は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎが信号Ａ
８の入力端子ＴＡ８に接続され、入力端子Ａ９Ｂ／Ｎが
信号Ａ９の入力端子ＴＡ９に接続され、入力端子Ａ１０
Ｂ／ＮがインバータＩＮＶ１３を介して信号Ａ１０の入
力端子ＴＡ１０に接続されている。そして、入力された
アドレス信号を受けて、書き込み時に、ワード線ＷＬ３
が選択された場合には、電圧ＶＣＧ３をプログラム電圧
Ｖｐｇｍに設定して供給線ＶＣＧ３Ｌに印加し、ワード
線ＷＬ３が非選択の場合には、選択ワード線が偶数のワ
ード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６ならば電圧ＶＣ
Ｇ３を接地電圧ＧＮＤ（０Ｖ）に設定して供給線ＶＣＧ
３Ｌに印加し、選択ワード線が奇数のワード線ＷＬ１，
ＷＬ５，ＷＬ７ならば電圧ＶＣＧ３をパス電圧Ｖｐａｓ
ｓに設定して供給線ＶＣＧ３Ｌに印加する。また、読み
出し時に、ワード線ＷＬ３が選択された場合には、電圧
ＶＣＧ３をたとえば０Ｖに設定して供給線ＶＣＧ３Ｌに
印加し、ワード線ＷＬ３が非選択の場合には電圧ＶＣＧ
３をＰ５Ｖに設定して供給線ＶＣＧ３Ｌに印加する。

【００４４】サブデコーダ１４−４は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎがインバ
ータＩＮＶ１１を介して信号Ａ８の入力端子ＴＡ８に接
続され、入力端子Ａ９Ｂ／ＮがインバータＩＮＶ１２を
介して信号Ａ９の入力端子ＴＡ９に接続され、入力端子
Ａ１０Ｂ／Ｎが信号Ａ１０の入力端子ＴＡ１０に接続さ
れている。そして、入力されたアドレス信号を受けて、
書き込み時に、ワード線ＷＬ４が選択された場合には、
電圧ＶＣＧ４をプログラム電圧Ｖｐｇｍに設定して供給
線ＶＣＧ４Ｌに印加し、ワード線ＷＬ４が非選択の場合
には、選択ワード線が偶数のワード線ＷＬ０，ＷＬ２，
ＷＬ６ならば電圧ＶＣＧ４をパス電圧Ｖｐａｓｓに設定
して供給線ＶＣＧ４Ｌに印加し、選択ワード線が奇数の
ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７ならば電圧Ｖ
ＣＧ４を接地電圧ＧＮＤ（０Ｖ）に設定して供給線ＶＣ
Ｇ４Ｌに印加する。また、読み出し時に、ワード線ＷＬ
４が選択された場合には、電圧ＶＣＧ４をたとえば０Ｖ
に設定して供給線ＶＣＧ４Ｌに印加し、ワード線ＷＬ４
が非選択の場合には電圧ＶＣＧ４をＰ５Ｖに設定して供
給線ＶＣＧ４Ｌに印加する。

【００４５】サブデコーダ１４−５は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎが信号Ａ
８の入力端子ＴＡ８に接続され、入力端子Ａ９Ｂ／Ｎが
インバータＩＮＶ１２を介して信号Ａ９の入力端子ＴＡ
９に接続され、入力端子Ａ１０Ｂ／Ｎが信号Ａ１０の入
力端子ＴＡ１０に接続されている。そして、入力された
アドレス信号を受けて、書き込み時に、ワード線ＷＬ５
が選択された場合には、電圧ＶＣＧ５をプログラム電圧
Ｖｐｇｍに設定して供給線ＶＣＧ５Ｌに印加し、ワード
線ＷＬ５が非選択の場合には、選択ワード線が偶数のワ
ード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６ならば電圧ＶＣ
Ｇ５を接地電圧ＧＮＤ（０Ｖ）に設定して供給線ＶＣＧ
５Ｌに印加し、選択ワード線が奇数のワード線ＷＬ１，
ＷＬ３，ＷＬ７ならば電圧ＶＣＧ５をパス電圧Ｖｐａｓ
ｓに設定して供給線ＶＣＧ５Ｌに印加する。また、読み
出し時に、ワード線ＷＬ５が選択された場合には、電圧
ＶＣＧ５をたとえば０Ｖに設定して供給線ＶＣＧ５Ｌに
印加し、ワード線ＷＬ５が非選択の場合には電圧ＶＣＧ
５をＰ５Ｖに設定して供給線ＶＣＧ５Ｌに印加する。

【００４６】サブデコーダ１４−６は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎがインバ
ータＩＮＶ１１を介して信号Ａ８の入力端子ＴＡ８に接
続され、入力端子Ａ９Ｂ／Ｎが信号Ａ９の入力端子ＴＡ
９に接続され、入力端子Ａ１０Ｂ／Ｎが信号Ａ１０の入
力端子ＴＡ１０に接続されている。そして、入力された
アドレス信号を受けて、書き込み時に、ワード線ＷＬ６
が選択された場合には、電圧ＶＣＧ６をプログラム電圧
Ｖｐｇｍに設定して供給線ＶＣＧ６Ｌに印加し、ワード
線ＷＬ６が非選択の場合には、選択ワード線が偶数のワ
ード線ＷＬ０，ＷＬ２，ＷＬ４ならば電圧ＶＣＧ６をパ
ス電圧Ｖｐａｓｓに設定して供給線ＶＣＧ６Ｌに印加
し、選択ワード線が奇数のワード線ＷＬ１，ＷＬ３，Ｗ
Ｌ５，ＷＬ７ならば電圧ＶＣＧ６を接地電圧ＧＮＤ（０
Ｖ）に設定して供給線ＶＣＧ６Ｌに印加する。また、読
み出し時に、ワード線ＷＬ６が選択された場合には、電
圧ＶＣＧ６をたとえば０Ｖに設定して供給線ＶＣＧ６Ｌ
に印加し、ワード線ＷＬ６が非選択の場合には電圧ＶＣ
Ｇ６をＰ５Ｖに設定して供給線ＶＣＧ６Ｌに印加する。

【００４７】サブデコーダ１４−７は、アドレス信号Ａ
８，Ａ９，Ａ１０用の３入力端子Ａ８Ｂ／Ｎ、Ａ９Ｂ／
Ｎ、Ａ１０Ｂ／Ｎを有し、入力端子Ａ８Ｂ／Ｎが信号Ａ
８の入力端子ＴＡ８に接続され、入力端子Ａ９Ｂ／Ｎが
信号Ａ９の入力端子ＴＡ９に接続され、入力端子Ａ１０
Ｂ／Ｎが信号Ａ１０の入力端子ＴＡ１０に接続されてい
る。そして、入力されたアドレス信号を受けて、書き込
み時に、ワード線ＷＬ７が選択された場合には、電圧Ｖ
ＣＧ７をプログラム電圧Ｖｐｇｍに設定して供給線ＶＣ
Ｇ７Ｌに印加し、ワード線ＷＬ７が非選択の場合には、
選択ワード線が偶数のワード線ＷＬ０，ＷＬ２，ＷＬ
４，ＷＬ６ならば電圧ＶＣＧ７を接地電圧ＧＮＤ（０
Ｖ）に設定して供給線ＶＣＧ７Ｌに印加し、選択ワード
線が奇数のワード線ＷＬ１，ＷＬ３，ＷＬ５ならば電圧
ＶＣＧ７をパス電圧Ｖｐａｓｓに設定して供給線ＶＣＧ
７Ｌに印加する。また、読み出し時に、ワード線ＷＬ７
が選択された場合には、電圧ＶＣＧ７をたとえば０Ｖに
設定して供給線ＶＣＧ７Ｌに印加し、ワード線ＷＬ７が
非選択の場合には電圧ＶＣＧ７をＰ５Ｖに設定して供給
線ＶＣＧ７Ｌに印加する。

【００４８】ＳＧデコーダ１４−８は、書き込み時に
は、電圧ＶＤＳＧを電源電圧Ｖ_CC（たとえば３．３Ｖ）
に設定して供給線ＶＤＳＧＬに供給し、電圧ＶＳＳＧを
接地電圧ＧＮＤ（０Ｖ）に設定して供給線ＶＳＳＧＬに
供給する。また、読み出し時には、電圧ＶＤＳＧ，ＶＳ
ＳＧをＰ５Ｖに設定し、供給線ＶＤＳＧＬ，ＶＳＳＧＬ
にそれぞれ供給する。

【００４９】図３は、サブデコーダ１４（−０〜−７）
の具体的な構成例を示す回路図である。サブデコーダ１
４は、３入力ＮＡＮＤ回路ＮＡ１４１，ＮＡ１４２、２
入力ＮＡＮＤ回路ＮＡ１４３〜ＮＡ１４９、２入力ＮＯ
Ｒ回路ＮＲ１４１〜ＮＲ１４４、インバータＩＮＶ１４
１〜ＩＮＶ１４６、高耐圧のＮＭＯＳトランジスタＮＴ
１４１〜ＮＴ１５９、およびＮＭＯＳのソース・ドレイ
ンを結合してなるキャパシタＣ１４１〜１４４により構
成されている。そして、ＮＡＮＤ回路ＮＡ１４４、イン
バータＩＮＶ１４５、ＮＭＯＳトランジスタＮＴ１４２
〜ＮＴ１４４およびキャパシタＣ１４１によりチャージ
ポンプ回路ＣＰ１４１が構成され、ＮＡＮＤ回路ＮＡ１
４５、インバータＩＮＶ１４６、ＮＭＯＳトランジスタ
ＮＴ１４５〜ＮＴ１４８およびキャパシタＣ１４２によ
りチャージポンプ回路ＣＰ１４２が構成され、ＮＡＮＤ
回路ＮＡ１４８、ＮＯＲ回路１４３、ＮＭＯＳトランジ
スタＮＴ１５０〜ＮＴ１５４およびキャパシタＣ１４３
によりチャージポンプ回路ＣＰ１４３が構成され、ＮＡ
ＮＤ回路ＮＡ１４９、ＮＯＲ回路１４４、ＮＭＯＳトラ
ンジスタＮＴ１５５〜ＮＴ１５９およびキャパシタＣ１
４４によりチャージポンプ回路ＣＰ１４４が構成されて
いる。なお、ＮＭＯＳトランジスタＮＴ１４１，ＮＴ１
４５，ＮＴ１５０，ＮＴ１５１、ＮＴ１５５，ＮＴ１５
６はデプレッション型トランジスタであり、残りのＮＭ
ＯＳトランジスタはエンハンスメント型トランジスタで
ある。また、ＮＭＯＳトランジスタＮＴ１４２，ＮＴ１
４６，ＮＴ１５２，ＮＴ１５７は通常のＮＭＯトランジ
スタより低しきい値電圧化されたトランジスタである。

【００５０】ＮＡＮＤ回路１４１の３入力端子はそれぞ
れアドレス信号の入力端子Ａ８Ｂ／Ｎ，Ａ９Ｂ／Ｎ，Ａ
１０Ｂ／Ｎに接続され、出力端子がインバータＩＮＶ１
４１の入力端子、ＮＯＲ回路ＮＲ１４２，ＮＲ１４３の
一方の入力端子、ＮＡＮＤ回路ＮＡ１４９の一方の入力
端子、並びにＮＭＯＳトランジスタＮＴ１５０のゲート
電極に接続されている。インバータＩＮＶ１４１の出力
端子はＮＯＲ回路ＮＲ１４１，ＮＲ１４４の一方の入力
端子、ＮＡＮＤ回路ＮＡ１４８の一方の入力端子、並び
にＮＭＯＳトランジスタＮＴ１５５のゲート電極に接続
されている。インバータＩＮＶ１４２の入力端子が信号
ＲＤＶＦの入力端子に接続され、出力端子がＮＯＲ回路
ＮＲ１４１，ＮＲ１４２の他方の入力端子に接続されて
いる。インバータＩＮＶ１４３の入力端子がアドレス信
号の入力端子Ａ８Ｂ／Ｎに接続され、出力端子がＮＡＮ
Ｄ回路ＮＡ１４３の一方の入力端子に接続されている。
ＮＡＮＤ回路ＮＡ１４３の他方の入力端子がプログラム
信号ＰＧＭの入力端子に接続され、インバータＩＮＶ１
４４の入力端子が消去信号ＥＲＳの入力端子に接続され
ている。そして、ＮＡＮＤ回路ＮＡ１４２の３入力端子
はそれぞれＮＡＮＤ回路ＮＡ１４３の出力端子、チップ
イネーブル信号ＣＥの入力端子、およびインバータＩＮ
Ｖ１４４の出力端子に接続され、出力端子が出力ノード
ＮＤOUT と接地ラインとの間に接続されたＮＭＯＳトラ
ンジスタＮＴ１４９のゲート電極に接続されている。

【００５１】ＮＯＲ回路ＮＲ１４１の出力端子がインバ
ータＩＮＶ１４５の入力端子およびＮＡＮＤ回路ＮＡ１
４４の一方の入力端子に接続されているとともに、ゲー
ト電極がインバータＩＮＶ１４５の出力端子に接続され
たＮＭＯＳトランジスタＮＴ１４１を介してＮＭＯＳト
ランジスタＮＴ１４２のソースおよびＮＭＯＳトランジ
スタＮＴ１４３，ＮＴ１４４のゲート電極に接続されて
いる。ＮＡＮＤ回路ＮＡ１４４の他方の入力端子は読み
出し用クロック信号ＣＬＫＲＶの入力ラインに接続さ
れ、出力端子はキャパシタＣ１４１の一方の電極に接続
されている。キャパシタＣ１４１の他方の電極はＮＭＯ
ＳトランジスタＮＴ１４２のドレインおよびゲート電極
に接続され、このドレインとゲート電極との接続点はＮ
ＭＯＳトランジスタＮＴ１４３を介して電圧Ｐ５Ｖの供
給端子に接続されている。また、ＮＭＯＳトランジスタ
ＮＴ１４４が電圧Ｐ５Ｖの供給端子と出力ノードＮＤOU
T との間に接続されている。

【００５２】ＮＯＲ回路ＮＲ１４２の出力端子がインバ
ータＩＮＶ１４６の入力端子およびＮＡＮＤ回路ＮＡ１
４５の一方の入力端子に接続されているとともに、ゲー
ト電極がインバータＩＮＶ１４６の出力端子に接続され
たＮＭＯＳトランジスタＮＴ１４５を介してＮＭＯＳト
ランジスタＮＴ１４６のソースおよびＮＭＯＳトランジ
スタＮＴ１４７，ＮＴ１４８のゲート電極に接続されて
いる。ＮＡＮＤ回路ＮＡ１４５の他方の入力端子は読み
出し用クロック信号ＣＬＫＲＶの入力ラインに接続さ
れ、出力端子はキャパシタＣ１４２の一方の電極に接続
されている。キャパシタＣ１４２の他方の電極はＮＭＯ
ＳトランジスタＮＴ１４６のドレインおよびゲート電極
に接続され、このドレインとゲート電極との接続点はＮ
ＭＯＳトランジスタＮＴ１４７を介して電圧ＶＴＨの供
給端子に接続されている。また、ＮＭＯＳトランジスタ
ＮＴ１４８が電圧ＶＴＨの供給端子と出力ノードＮＤOU
T との間に接続されている。

【００５３】ＮＡＮＤ回路ＮＡ１４６，ＮＡ１４７の一
方の入力端子がアドレス信号の入力端子Ａ８Ｂ／Ｎに接
続され、ＮＡＮＤ回路ＮＡ１４６の他方の入力端子が書
き込み用クロック信号ＣＬＫＷの入力端子に接続され、
ＮＡＮＤ回路ＮＡ１４７の他方の入力端子がプログラム
信号ＰＧＭの入力端子に接続されている。そして、ＮＡ
ＮＤ回路ＮＡ１４６の出力端子がＮＡＮＤ回路ＮＡ１４
８およびＮＡ１４９の他方の入力端子に接続されてい
る。ＮＡＮＤ回路ＮＡ１４７の出力端子がＮＯＲ回路Ｎ
Ｒ１４３およびＮＲ１４４の他方の入力端子に接続され
ている。

【００５４】ＮＯＲ回路ＮＲ１４３の出力端子がＮＭＯ
ＳトランジスタＮＴ１５０およびゲート電極が電源電圧
Ｖ_CCの供給源に接続されたＮＭＯＳトランジスタＮＴ１
５１を介してＮＭＯＳトランジスタＮＴ１５２のソース
およびＮＭＯＳトランジスタＮＴ１５３，ＮＴ１５４の
ゲート電極に接続されている。ＮＡＮＤ回路ＮＡ１４８
の出力端子はキャパシタＣ１４３の一方の電極に接続さ
れている。キャパシタＣ１４３の他方の電極はＮＭＯＳ
トランジスタＮＴ１５２のドレインおよびゲート電極に
接続され、このドレインとゲート電極との接続点はＮＭ
ＯＳトランジスタＮＴ１５３を介してプログラム電圧Ｖ
ｐｇｍの供給端子に接続されている。また、ＮＭＯＳト
ランジスタＮＴ１５４がプログラム電圧Ｖｐｇｍの供給
端子と出力ノードＮＤOUT との間に接続されている。

【００５５】ＮＯＲ回路ＮＲ１４４の出力端子がＮＭＯ
ＳトランジスタＮＴ１５５およびゲート電極が電源電圧
Ｖ_CCの供給源に接続されたＮＭＯＳトランジスタＮＴ１
５６を介してＮＭＯＳトランジスタＮＴ１５７のソース
およびＮＭＯＳトランジスタＮＴ１５８，ＮＴ１５９の
ゲート電極に接続されている。ＮＡＮＤ回路ＮＡ１４９
の出力端子はキャパシタＣ１４４の一方の電極に接続さ
れている。キャパシタＣ１４４の他方の電極はＮＭＯＳ
トランジスタＮＴ１５７のドレインおよびゲート電極に
接続され、このドレインとゲート電極との接続点はＮＭ
ＯＳトランジスタＮＴ１５８を介してパス電圧Ｖｐａｓ
ｓの供給端子に接続されている。また、ＮＭＯＳトラン
ジスタＮＴ１５９がパス電圧Ｖｐａｓｓの供給端子と出
力ノードＮＤOUT との間に接続されている。

【００５６】次に、メモリストリングＳＴＲＧ０，ＳＴ
ＲＧ１のメモリトランジスタＭ４（ａ，ｂ）へのデータ
の書き込み、およびデータの読み出しの動作について説
明する。

【００５７】書き込み時には、ＳＧデコーダ１４−８に
おいて電圧ＶＤＳＧが電源電圧Ｖ_CC（たとえば３．３
Ｖ）に設定され供給線ＶＤＳＧＬに供給され、電圧ＶＳ
ＳＧが接地電圧ＧＮＤ（０Ｖ）に設定されて供給線ＶＳ
ＳＧＬに供給される。

【００５８】このとき、メインローデコーダ１２のプロ
グラム電圧供給線Ｖｐｐｌにたとえば２０Ｖが供給され
る。そして、メインローデコーダ１２にアクティブのア
ドレス信号Ｘ１，Ｘ２，Ｘ３が入力されて、メインロー
デコーダ１２の出力信号ＢＳＥＬが２０Ｖ＋αのレベル
で出力される。これにより、転送ゲート群１３の転送ゲ
ートＴＷ０〜ＴＷ７，ＴＤ０およびＴＳ０が導通状態と
なる。その結果、図４に示すように、選択ゲート線ＤＳ
Ｇに電源電圧Ｖ_CC（たとえば３．３Ｖ）が印加され、選
択ゲート線ＳＳＧに接地電圧ＧＮＤ（０Ｖ）が印加され
る。また、たとえばメモリトランジスタＭ４ａに
「０」、メモリトランジスタＭ４ｂに「１」を書き込む
場合に、データ「０」をプログラムすべきメモリトラン
ジスタＭ４ａが接続されたビット線ＢＬａに接地電圧Ｇ
ＮＤ（０Ｖ）、データ「１」をプログラムすべきメモリ
トランジスタＭＴｂが接続されたビット線ＢＬｂに電源
電圧ＶＣＣ（３．３Ｖ）が印加される。

【００５９】また、書き込み時には、プログラム信号Ｐ
ＧＭがハイレベルで各サブデコーダ１４−０〜１４−７
に入力される。そして、書き込み対象がメモリトランジ
スタＭ４（ａ，ｂ）であることから、アドレス信号Ａ１
０，Ａ９，Ａ８は（１，０，０）に設定されてワード線
ＷＬ４が選択される。アドレス信号Ａ１０はハイレベル
のまま、アドレス信号Ａ９，Ａ８はインバータＩＮＶ１
２，ＩＮＶ１１で反転されハイレベルで、ワード線ＷＬ
４への印加電圧ＶＣＧ４を設定するサブデコーダ１４−
４の入力端子Ａ１０Ｂ／Ｎ，Ａ９Ｂ／Ｎ，Ａ８Ｂ／Ｎに
入力される。また、他の偶数のワード線ＷＬ０，ＷＬ
２，ＷＬ６への印加電圧を設定するサブデコーダ１４−
０，１４−２，１４−６の入力端子Ａ８Ｂ／Ｎにハイレ
ベルの信号が入力される。そして、サブデコーダ１４−
０の入力端子Ａ９Ｂ／Ｎにはハイレベル、入力端子Ａ１
０Ｂ／Ｎにはローレベルの信号が入力され、サブデコー
ダ１４−２の入力端子Ａ９Ｂ／Ｎにはローレベル、入力
端子Ａ１０Ｂ／Ｎにはローレベルの信号が入力され、サ
ブデコーダ１４−６の入力端子Ａ９Ｂ／Ｎにはローレベ
ル、入力端子Ａ１０Ｂ／Ｎにはハイレベルの信号が入力
される。

【００６０】さらに、奇数のワード線ＷＬ１，ＷＬ３，
ＷＬ５，ＷＬ７への印加電圧を設定するサブデコーダ１
４−１，１４−３，１４−５，１４−７の入力端子Ａ８
Ｂ／Ｎにローレベルの信号が入力される。そして、サブ
デコーダ１４−１の入力端子Ａ９Ｂ／Ｎにはハイレベ
ル、入力端子Ａ１０Ｂ／Ｎにはローレベルの信号が入力
され、サブデコーダ１４−３の入力端子Ａ９Ｂ／Ｎには
ローレベル、入力端子Ａ１０Ｂ／Ｎにはローレベルの信
号が入力され、サブデコーダ１４−５の入力端子Ａ９Ｂ
／Ｎにはハイレベル、入力端子Ａ１０Ｂ／Ｎにはハイレ
ベルの信号が入力され、サブデコーダ１４−７の入力端
子Ａ９Ｂ／Ｎにはローレベル、入力端子Ａ１０Ｂ／Ｎに
はハイレベルの信号が入力される。

【００６１】偶数のワード線電圧を設定するサブデコー
ダ１４ー０，１４−２，１４−４，１４−６では、入力
端子Ａ８Ｂ／Ｎへの入力信号がハイレベルであることか
ら、インバータＩＮＶ１４３の出力がローレベルとな
る。書き込み時には上述したようにプログラム信号ＰＧ
Ｍがハイレベルに設定されていることから、ＮＡＮＤ回
路ＮＡ１４３の出力はハイレベルとなる。また、チップ
イネーブル信号がハイレベルに設定されており、消去信
号ＥＲＳはローレベルであることから、インバータＩＮ
Ｖ１４４の出力はハイレベルとなる。その結果、ＮＡＮ
Ｄ回路１４２の出力はローレベルとなり、出力ノードＮ
ＤOUT と接地との間に接続されたＮＭＯＳトランジスタ
ＮＴ１４９は非導通状態に保持される。このとき、入力
端子Ａ８Ｂ／Ｎへの入力信号がハイレベルであることか
ら、ＮＡＮＤ回路ＮＡ１４６，ＮＡ１４７はインバータ
と等価となる。その結果、書き込み用クロック信号ＣＬ
ＫＷの反転信号がチャージポンプ回路ＣＰ１４３，ＣＰ
１４のＮＡＮＤ回路ＮＡ１４８，ＮＡ１４９の一方の入
力端子に入力され、プログラム信号ＰＧＭの反転信号が
ＮＯＲ回路ＮＲ１４３，ＮＲ１４４の一方の入力端子に
供給される。

【００６２】そして、選択されたワード線ＷＬ４の電圧
を設定するサブデコーダ１４−４においては、入力端子
Ａ８Ｂ／Ｎ，Ａ９Ｂ／Ｎ，Ａ１０Ｂ／Ｎへの入力信号は
全てハイレベルであることから、ＮＡＮＤ回路ＮＡ１４
１の出力はローレベルとなり、信号ＷＬＤＳＥＬとして
チャージポンプ回路ＣＰ１４３のＮＯＲ回路ＮＲ１４３
およびチャージポンプ回路ＣＰ１４４のＮＡＮＤ回路Ｎ
Ａ１４９に供給される。また、インバータＩＮＶ１４１
の出力はハイレベルとなり、信号ＷＬＳＥＬとしてチャ
ージポンプ回路ＣＰ１４４のＮＯＲ回路ＮＲ１４４およ
びチャージポンプ回路ＣＰ１４３のＮＡＮＤ回路ＮＡ１
４８に供給される。その結果、チャージポンプ回路ＣＰ
１４３のＮＡＮＤ回路ＮＡ１４８の出力はクロック動作
し、ＮＯＲ回路ＮＲ１４３の出力はハイレベルとなり、
チャージポンプ回路ＣＰ１４３が動作し、ＮＭＯＳトラ
ンジスタＮＴ１５４が導通状態となり、出力ノードＮＤ
OUT にプログラム電圧Ｖｐｇｍ（たとえば２０Ｖ）が供
給される。そして、この出力ノードＮＤOUT のプログラ
ム電圧Ｖｐｇｍが電圧供給線ＶＣＧ４Ｌに印加される。

【００６３】一方、非選択の偶数ワード線ＷＬ０，ＷＬ
２，ＷＬ６の電圧を設定するサブデコーダ１４−０，１
４−２，１４−６においては、入力端子Ａ８Ｂ／Ｎへの
信号はハイレベルであるが、入力端子Ａ９Ｂ／Ｎ，Ａ１
０Ｂ／Ｎへの入力信号は両者またはいずれかがローレベ
ルであることから、ＮＡＮＤ回路ＮＡ１４１の出力はハ
イレベルとなり、信号ＷＬＤＳＥＬとしてチャージポン
プ回路ＣＰ１４３のＮＯＲ回路ＮＲ１４３およびチャー
ジポンプ回路ＣＰ１４４のＮＡＮＤ回路ＮＡ１４９に供
給される。また、インバータＩＮＶ１４１の出力はロー
レベルとなり、信号ＷＬＳＥＬとしてチャージポンプ回
路ＣＰ１４４のＮＯＲ回路ＮＲ１４４およびチャージポ
ンプ回路ＣＰ１４３のＮＡＮＤ回路ＮＡ１４８に供給さ
れる。その結果、チャージポンプ回路ＣＰ１４４のＮＡ
ＮＤ回路ＮＡ１４９の出力はクロック動作し、ＮＯＲ回
路ＮＲ１４４の出力はハイレベルとり、チャージポンプ
回路ＣＰ１４４が動作し、ＮＭＯＳトランジスタＮＴ１
５９が導通状態となり、出力ノードＮＤOUT にパス電圧
Ｖｐａｓｓ（たとえば１０Ｖ）が供給される。そして、
この出力ノードＮＤOUT のパス電圧Ｖｐａｓｓが電圧供
給線ＶＣＧ０Ｌ、ＶＣＧ２Ｌ、ＶＣＧ６Ｌに印加され
る。

【００６４】また、奇数のワード線電圧を設定するサブ
デコーダ１４ー１，１４−３，１４−５，１４−７で
は、入力端子Ａ８Ｂ／Ｎへの入力信号がローレベルであ
ることから、インバータＩＮＶ１４３の出力がハイレベ
ルとなる。書き込み時にはプログラム信号ＰＧＭがハイ
レベルに設定されていることから、ＮＡＮＤ回路ＮＡ１
４３に出力はローレベルとなる。また、チップイネーブ
ル信号がハイレベルに設定されており、消去信号ＥＲＳ
はローレベルであることから、インバータＩＮＶ１４４
の出力はハイレベルとなる。その結果、ＮＡＮＤ回路１
４２の出力はハイレベルとなり、出力ノードＮＤOUT と
接地との間に接続されたＮＭＯＳトランジスタＮＴ１４
９は導通状態に保持される。また、入力端子Ａ８Ｂ／Ｎ
への入力信号がローレベルであることから、ＮＡＮＤ回
路ＮＡ１４１の出力はハイレベルとなり、信号ＷＬＤＳ
ＥＬとしてチャージポンプ回路ＣＰ１４３のＮＯＲ回路
ＮＲ１４３およびチャージポンプ回路ＣＰ１４４のＮＡ
ＮＤ回路ＮＡ１４９に供給される。また、インバータＩ
ＮＶ１４１の出力はローレベルとなり、信号ＷＬＳＥＬ
としてチャージポンプ回路ＣＰ１４４のＮＯＲ回路ＮＲ
１４４およびチャージポンプ回路ＣＰ１４３のＮＡＮＤ
回路ＮＡ１４８に供給される。

【００６５】すなわち、チャージポンプ回路ＣＰ１４４
のＮＯＲ回路１４４、ＮＡＮＤ回路ＮＡ１４９の一方の
入力が各々のローレベルとハイレベルであるが、入力端
子Ａ８Ｂ／Ｎへの信号はローレベルであることから、Ｎ
ＡＮＤ回路１４９の他方の入力端子にはクロック信号Ｃ
ＬＫＷが伝わらず、チャージポンプ回路ＣＰ１４４のＮ
ＭＯＳトランジスタＮＴ１５９のゲート側ノードＣＰＳ
ＥＬ２が接地レベル（０Ｖ）に固定され、ＮＭＯＳトラ
ンジスタＮＴ１５９が非導通状態に保持される。その結
果、出力ノードＮＤOUT はＮＭＯＳトランジスタＮＴ１
４９を介して接地レベルに引き込まれる。そして、この
出力ノードＮＤOUT の接地電圧ＧＮＤ（０Ｖ）が電圧供
給線ＶＣＧ１Ｌ、ＶＣＧ１Ｌ、ＶＣＧ５Ｌ、ＶＣＧ７Ｌ
に印加される。

【００６６】このとき、上述したように、転送ゲート群
１３の転送ゲートＴＷ０〜ＴＷ７，ＴＤ０およびＴＳ０
が導通状態となっている。その結果、図４に示すよう
に、選択ワード線ＷＬ４にプログラム電圧Ｖｐｇｍ（た
とえば２０Ｖ）が、非選択の偶数ワード線ＷＬ０，ＷＬ
２，ＷＬ６にパス電圧（中間電圧）Ｖｐａｓｓ（たとえ
ば１０Ｖ）が印加され、非選択の奇数ワード線ＷＬ１，
ＷＬ３，ＷＬ５，ＷＬ７に非導通化電圧としての接地電
圧ＧＮＤ（０Ｖ）が印加される。

【００６７】ワード線電圧の立ち上げ前は書き込みデー
タが「１」のストリングＳＴＲＧ１のチャネル電圧はビ
ット電圧によってドレイン側選択ゲートＳＴ０ｂのゲー
ト電圧Ｖ_CCからしきい値電圧Ｖｔｈだけ降下した電圧に
充電されている。この状態で、選択ワード線ＷＬ４がプ
ログラム電圧Ｖｐｇｍ、残りの偶数の非選択ワード線Ｗ
Ｌ０，ＷＬ２，ＷＬ６にパス電圧Ｖｐａｓｓが印加さ
れ、奇数の非選択ワード線ＷＬ１，ＷＬ３，ＷＬ５，Ｗ
Ｌ７は０Ｖに保持される。

【００６８】この場合、偶数の非選択ワード線ＷＬ０，
ＷＬ２，ＷＬ６の電圧上昇に伴って、チャネル電圧は上
昇するが、チャネル電圧が、奇数の非選択ワード線ＷＬ
１，ＷＬ３，ＷＬ５，ＷＬ７に接続された奇数のメモリ
トランジスタＭ１ｂ，Ｍ３ｂ，Ｍ５ｂ，Ｍ７ｂのしきい
値電圧を越えた段階で奇数のメモリトランジスタはカッ
トオフし、偶数のメモリトランジスタＭ０ｂ，Ｍ２ｂ，
Ｍ４ｂ，Ｍ６ｂのチャネル電圧はワード線電圧により容
量結合比（Ｃｃｈ／（Ｃｉｎｓ＋Ｃｃｈ））に従ってブ
ーストされる。これにより、書き込みデータが「１」の
メモリトランジスタＭ４ｂのチャネル電圧はセルフブー
ストのときより高い電圧にブーストされる。したがっ
て、セルフブーストの場合よりプログラム電圧によるデ
ィスターブ耐性が向上する。

【００６９】一方、書き込みデータが「０」のストリン
グＳＴＲＧ０では、少なくとも書き込対象のメモリトラ
ンジスタＭ４ａまでは消去状態（しきい値電圧Ｖｔｈが
−３Ｖ程度）であることから、書き込み対象のメモリト
ランジスタＭ４ａのチャネル電圧は０Ｖとなりメモリト
ランジスタＭ４ａへの書き込みが実行される。このと
き、奇数のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７に
ゲートが接続されているメモリトランジスタＭ１ａ，Ｍ
３ａ，Ｍ５ａ，Ｍ７ａでは、ゲート電圧が０Ｖであるこ
とから、パス電圧Ｖｐａｓｓによるディスターブはかか
らない。

【００７０】以上により、従来、パス電圧Ｖｐａｓｓに
よるディスターブが最悪である、書き込みデータがスト
リング中すべて「０」であるメモリトランジスタのディ
スターブ回数は、メモリトランジスタが８個直列に接続
された８ＮＡＮＤストリングの場合、セルフブースト方
式で７回、ローカルセルフブースト方式で５回であるの
に対し、本実施形態に係る不揮発性半導体記憶装置の場
合は３回であり、パス電圧Ｖｐａｓｓによるディスター
ブもローカルセルフブーストの場合に比べて３／５に改
善される。メモリトランジスタが１６個直列に接続され
た１６ＮＡＮＤストリングの場合は、セルフブーストの
場合で１５回、ローカルセルフブーストの場合で１３回
であるのに対して、本実施形態に係る不揮発性半導体記
憶装置の場合は７回で７／１３となり、１ストリング中
に直列に接続されるメモリトランジスタの数が多いほ
ど、パス電圧Ｖｐａｓｓによるディスターブ軽減の効果
は大きい。

【００７１】読み出し時には、サブデコーダ１４−４に
より駆動電圧供給線ＶＣＧ４Ｌに接地電圧ＧＮＤ（０
Ｖ）が供給され、駆動電圧供給線ＶＣＧ０Ｌ〜ＶＣＧ３
Ｌ，ＶＣＧ５Ｌ〜ＶＣＧ７Ｌおよび駆動電圧供給線ＶＤ
ＳＧＬ，ＶＳＳＧＬにＰ５Ｖ（たとえば４．５Ｖ）が供
給され、プログラム電圧供給線ＶｐｐｌにＰ５Ｖが供給
され、ソース線ＳＬに接地電圧０Ｖが供給される。ま
た、メインローデコーダ１２にアクティブのアドレス信
号Ｘ１，Ｘ２，Ｘ３が入力されて、メインローデコーダ
１２０の出力信号ＢＳＥＬがＰ５Ｖ＋αのレベルで出力
される。これにより、転送ゲート群１３の転送ゲートＴ
Ｗ０〜ＴＷ７，ＴＤ０およびＴＳ０が導通状態となる。
その結果、メモリストリングＳＴＲＧ０，ＳＴＲＧ１の
選択トランジスタＳＴ０ａ，ＳＴ０ｂが導通状態にな
り、ビット線ＢＬａ，ＢＬｂにデータが読み出される。

【００７２】以上説明したように、本実施形態によれ
ば、書き込みをすべきメモリトランジスタが接続された
選択ワード線（図４では偶数のＷＬ４）にプログラム電
圧Ｖｐｇｍ（たとえば２０Ｖ）を印加し、選択ワード線
に隣接する非選択ワード線（図４では奇数のＷＬ３，Ｗ
Ｌ５）に接地電圧ＧＮＤを印加し、さらにこれら非選択
ワード線に隣接する非選択ワード線（図４では偶数のＷ
Ｌ２，ＷＬ６）にパス電圧Ｖｐａｓｓ（たとえば１０
Ｖ）を印加する、すなわち選択ワード線にプログラム電
圧Ｖｐｇｍを印加し、この選択ワード線を中心にして各
非選択ワード線に、非導通化電圧としての接地電圧ＧＮ
Ｄと中間のパス電圧Ｖｐａｓｓを交互に印加するように
したので、パス電圧Ｖｐａｓｓが印加されるワード線数
が従来のローカルセルフブースト方式に比べて半分程度
に減ることから、パス電圧によるディスターブを改善で
きる利点がある。

【００７３】なお、本実施形態では、選択ワード線を中
心にして各非選択ワード線に、接地電圧ＧＮＤとパス電
圧Ｖｐａｓｓを一つずつ交互に印加するようにしたが、
これに限定されるものではない。

【００７４】

【発明の効果】以上説明したように、本発明によれば、
プログラム電圧によるディスターブを改善できることは
もとより、パス電圧によるディスターブをも改善できる
利点がある。

【図面の簡単な説明】

【図１】本発明に係るＮＡＮＤ型不揮発性半導体記憶装
置の一実施形態を示す回路図である。

【図２】図１のメインローデコーダの具体的な構成例を
示す回路図である。

【図３】図１のサブデコーダの具体的な構成例を示す回
路図である。

【図４】図１の動作を説明するための図である。

【図５】セルフブースト動作を説明するための図であ。

【図６】（ａ）はセルフブースト動作時におけるプログ
ラム禁止ＮＡＮＤストリング内の１個のメモリトランジ
スタを図示したものであり、（ｂ）はその等価回路図で
ある。

【図７】ローカルセルフブースト動作を説明するための
図であ。

【符号の説明】

１１…メモリアレイ、１２…メインローデコーダ、１３
…転送ゲート群、１４−０〜１４−７…サブデコーダ、
１４−８…ＳＧデコーダ、ＩＮＶ１１〜ＩＮＶ１３…イ
ンバータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】電気的にデータの書き込みおよび消去が
行われるメモリトランジスタが複数個接続され、その一
端および他端がゲート電圧に応じて導通状態が制御され
る選択トランジスタを介してビット線およびソース線に
接続されたメモリストリングがマトリクス状に配置さ
れ、同一行のメモリトランジスタの制御ゲートが共通の
ワード線に接続された不揮発性半導体記憶装置であっ
て、データ書き込み動作時、ビット線に接続された選択トラ
ンジスタを導通状態に保持し、選択されたメモリトラン
ジスタの制御ゲートに接続された選択ワード線にプログ
ラム電圧を印加し、選択されたメモリトランジスタに隣
接するメモリトランジスタの制御ゲートに接続された非
選択ワード線に当該メモリトランジスタを非導通化する
非導通化電圧を印加し、かつ、残りの非選択ワード線の
少なくとも一つに上記プログラム電圧と上記非導通化電
圧との中間のパス電圧を印加し、さらに残りの非選択ワ
ード線に上記非導通化電圧を印加するデコード手段を有
する不揮発性半導体記憶装置。
【請求項２】上記デコード手段は、選択ワード線を中
心にして各非選択ワード線に、非導通化電圧とパス電圧
を交互に印加する請求項１記載の不揮発性半導体記憶装
置。
【請求項３】上記デコード手段は、選択ワード線が偶
数のワード線の場合には、奇数の非選択ワード線に非導
通化電圧を印加し、偶数の非選択ワード線にパス電圧を
印加し、選択ワード線が奇数のワード線の場合には、偶
数の非選択ワード線に非導通化電圧を印加し、奇数の非
選択ワード線にパス電圧を印加する請求項１記載の不揮
発性半導体記憶装置。
【請求項４】上記メモリストリングは、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成を有する
請求項１記載の不揮発性半導体記憶装置。
【請求項５】上記メモリストリングは、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成を有する
請求項２記載の不揮発性半導体記憶装置。
【請求項６】上記メモリストリングは、複数のメモリ
トランジスタが直列接続されたＮＡＮＤ列構成を有する
請求項３記載の不揮発性半導体記憶装置。