KR930009962B1 - 페이지소거 가능한 이이피롬의 로우디코더 - Google Patents

Abstract

내용 없음.

Description

페이지소거 가능한 이이피롬의 로우디코더

제 1 도는 NAND형 이이프롬 메모리 어레이 구성도.

제 2 도는 제 1 도에 따른 동작전압 상태도.

제 3 도는 본 발명의 회로도.

제 4 도는 본 발명에 따른 S프리디코더.

제 5 도는 본 발명에 따른 T디코더 및 D디코더.

제 6a 도는 본 발명에 따른 프로그램 동작시의 동작전압 상태도.

제 6b 도는 본 발명에 따른 소거동작시의 동작전압 상태도.

제 6c 도는 본 발명에 따른 독출동작시의 동작전압 상태도.

제 7 도는 본 발명에 따른 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 펌프 30 : T디코더(T1-T8)

50 : D디코더(D1-D8) 70 : S디코더(S1-S8)

100 : 로우디코더 200 : 메모리셀 어레이

본 발명은 전기적으로 소거 및 프로그램이 가능한 독출전용 메모리(Electrically Erasable and Programmable Read Only Memory : 이하 EEPROM이라함)의 로우디코더(Row Decoder) 또는 워드라인 디코더(Word Line Decoder)에 관한 것으로, 특히 소거, 프로그램 및 리이드동작시 적절한 워드라인 전압을 공급할 수 있는 EEPROM의 로우디코더에 관한 것이다.

EEPROM은 회로상에서 전기적으로 데이터가 소거될 수 있고 프로그램이 가능한 독출전용 메모리이다. 이러한 EEPROM의 회로적인 특징은 메모리셀로 사용되는 기본적인 메모리소자의 특성에 따른 것이다. 상기 EEPROM에 사용되는 기본 메모리소자들로는 초기의 자외선 소거형의 플로팅게이트 트랜지스터에서 개량된 플로팅게이트 터널옥사이드(Folating Gate Tunnel Oxide)를 가지는 FLOTOX형과, 상기 FLOTOX형과 같이 2개의 적층원구조로 된 폴리실리콘 게이트를 가진다는 점에서 구조가 유사하나, 소오스 또는 드레인영역과 플로팅게이트의 모서리부분이 얇은 게이트산화막을 통해 오버랩되어 있다는 점이 다른 플래쉬형의 플로팅게이트 트랜지스터가 개발되어 있다.

상기 FLOTOX형 플로팅게이트 트랜지스터를 사용하는 EEPROM 장치에서는 공통비트라인에 접속되어 있는 드레인에 인가되는 고전압이 동일 비트라인상에 있는 다른 메모리셀들의 드레인에도 나타날 수 있기 때문에 선택트랜지스터라는 또 하나의 트랜지스터가 필요하여 한비트 또는 한 셀당 2개의 트랜지스터가 사용된다. 따라서 최근의 메모리장치에서는 플래쉬형 플로팅게이트 트랜지스터를 많이 채용하고 있다.

상기 플로팅게이트 트랜지스터의 기본구조는 반도체기관에 소오스 및 드레인영역을 형성하고, 채널영역 상부의 게이트 산화막을 사이에 두고 폴리실리콘으로 된 플로팅게이트를 형성한다. 이때 상기 플로팅게이트의 양가장자리 부분이 상기 소오스 및 드레인영역의 일부와 오버랩되어 있는 것이 특징이다. 그다음 상기 플로팅게이트 상부에 유전막을 형성하고 상기 유전막상에 폴리실리콘으로 된 컨트롤게이트가 형성된다.

상기 플래쉬형 플로팅게이트 트랜지스터는 컨트롤게이트에 인가되는 게이트전압(메모리셀에서는 워드라인 전압)과 소오스 및 드레인에 걸리는 전압상태에 의해 데이터가 지워지거나(erase) 기억(program)이 된다.

즉, 소거동작은 컨트롤게이트에 소정의 소거전압(OV이하의 음전압)을 인가하여 상기 플로팅게이트에 축적되어 있던(프로그램상태) 전자들을 게이트 산화막을 통해 소오스영역으로 FN터널링(Fowler-Nordeim Tenneling)시켜 인한스먼트 모드(enhancement mode)의 트랜지스터로 만듦으로써 이루어진다.

그리고 프로그램 동작은 드레인에 고전압을 인가하여 드레인과 채널영역 사이의 디플리션 영역에서 발생하는 핫 일렉트론(hot electron)이 상기 플로팅게이트로 주입되어 디플리션모드(depletion mode)의 트랜지스터로 됨으로써 이루어진다.

한편 상기 소거동작은 컨트롤게이트를 접지시키고 소오스측에 고전위의 소거전압을 인가하는 방법으로도 가능하며, 프로그램동작 또한 상기 컨트롤게이트에 고전위의 전압을 인가하는 것으로도 가능하다.

상기 소거 및 프로그램 동작의 궁극적인 물리적 동작은 플로팅게이트와 액티브 영역간의 전자의 이동에 의한 것이다. 그리고 상기 플래쉬형 플로팅게이트 트랜지스터에 기억된 정보를 독출하기 위해서는 상기 컨롤게이트는 접지시키고 소오스 및 드레인에 하이 레벨의 CMOS전압을 인가하여 양단의 전압차를 감지함으로써 이루어진다.

상기 플래쉬형 플로팅게이트 트랜지스터를 하나의 메모리셀로 채용한 EEPROM로서 단위 메모리셀의 크기를 소형화할 수 있는 NAND형 EEPROM이 있는데, 이는 상기 메모리셀들을 NAND 논리형태로 배열한 것이다. 상기 NAND형 플래쉬 EEPROM의 구조는 1988년에 간행된 Symposium of VLSI Technology의 "Digest of technical papers"의 33-34쪽에 개시되어 있다.

상기 EEPROM의 메모리 어레이 구조는 제 1 도에 도시되어 있다.

상기 제 1 도의 메모리 어레이는 행방향으로 배열된 다수의 비트라인들(BL1-BLk)과 열방향으로 배열되고 로우디코더(100)와 연결된 다수의 스트링 선택라인들(SSL1-SSLm), 접지 선택라인들(GSL1-GSLm) 및 워드라인들(WL1n-WL11,...WLmn-WLm1)들과 각각 접속된 다수의 메모리 스트링들(MS11...MSkm)로 구성되어 있다.

상기 각각의 메모리스트링은 단위 메모리스트링으로써, 메모리스트링MS11은 스트링선택라인SSL1에 게이트가 연결되고 비트라인BL1에 드레인 연결된 스트링 선택 트랜지스터ST11과, 게이트들이 각각의 워드라인들(WL11-W1n)에 연결되고 상기 스트링 선택 트랜지스터ST11의 소오스로 부터, 게이트가 접지선택라인GSL1에 접속된, 접지선택트랜지스터GT11의 드레인까지 직렬 연결된 메모리셀들(MC1n1-MC111)로 구성되어 있다.

그리고 동일한 행방향에 있는 메모리스트링들은 각 비트라인을 중심으로 대칭되어 있으며 상기 라인들(스트링선택라인, 워드라인, 접지선택라인)에 트랜지스터들의 게이트들이 공통 접속되어 있다. 상기 제 1 도의 메모리 어레이에서 총 워드라인의 갯수는 n×m개이며 비트라인수는 k개 이므로 상기 메모리 어레이의 배열은 n×m×k로 나타낼 수 있다.

제 2 도는 상기 제 1 도의 메모리 어레이에서 단위 메모리스트링의 각 동작모드에 따른 동작전압을 도표로써 나타낸 것으로서, 프로그램, 소거 및 독출동작시에 상기한 메모리스트링내의 임의의 워드라인이 선택되었을 경우에 있어서 해당 메모리스트링내에 있는 각 워드라인들의 동작전압 상태를 나타내고 있다. 상기 제 2 도에서 프로그램 동작시의 전압Vps는 비트라인상의 데이터를 선택된 메모리셀(또는 워드라인)에 기억(또는 프로그램)시키기 위하여 비트라인으로부터 해당 메모리셀까지 상기 데이터를 통과시키는데 필요한 전압이며, 소거 동작시의 전압VER은 선택된 메모리셀내의 정보를 지우기(erase)위해 필요한 전압이다.

그러면 상기 제 1 도 및 제 2 도를 참조하여, NAND형 EEPROM의 기본동작들을 간단히 언급하기로 한다.

이하 설명에서는 편의상 8개의 워드라인(n=8)을 가지는 메모리스트링MS111에서 워드라인WL1이 선택된 경우만을 취급할 것이다.

먼저 소거동작에서는 워드라인 WL1에 연결된 메모리셀 MC11에는 이미, 전술한 바와같이 플로팅게이트에 소정의 데이터가 기억되어 있는 상태이므로 이를 지우기 위해서 워드라인 WL1에 소거전압 VER을 인가하고, 상기 선택된 워드라인 WL1을 제외한 다른 워드라인들(WL2-WL8)에는 "하이"상태의 씨모오스 레벨인 VCC가 인가된다. 이렇게 되면 선택된 워드라인 WL1을 제외한 나머지 워드라인들(WL2-WL8)에 게이트가 접속된 메모리셀들(MC12-MC18)이 도통하여 상기 워드라인 WL1에 접속된 메모리셀 MC11의 드레인에는 비트라인 BL1의 전압이 소정 강하되어 나타나게 되고, 워드라인 WL1에 인가되는 고전위의 VER에 의해 상기 메모리셀 MC11의 플로팅게이트에 있는 전자들이 빠져나가서 데이터가 지워지는 것이다.

프로그램 동작에서는 선택된 워드라인 WL1에는 OV, 비선택된 다른 워드라인들(WL2-WL8)에는 통과전압Vps가 인가되는데, 상기 전압 Vps는 비트라인 BL1에 있는 데이터가 선택된 메모리셀 MC11의 플로팅게이트에 기억될 수 있도록 하기 위해 상기 비트라인상의 전압이 상기 메모리셀 MC11의 드레인이 걸릴수 있도록 하기 위한 전압이다. 워드라인 WL2가 프로그램 될때에는 상기 워드라인 WL2에 게이트가 연결된 메모리셀 MC21의 상부에 있는 메모리셀들 (MC13-MC18)의 게이트들에는 상기 통과전압 Vps가 인가되고, 상기 메모리셀 MC12의 하부에 있는 메모리셀 MC11의 게이트에는 전압 VCC가 인가된다. 즉 제 2 도의 도표와 같이 선택된 워드라인의 상부에 위치한 워드라인들에는 통과전압 Vps가 인가되고 하부의 워드라인들에는 전압 VCC가 인가되는 것이다.

한편 독출동작시에는 워드라인 WL1에 의해 선택된 메모리셀 MC11의 데이터가 비트라인 BL1상에 나타나도록 하면 되므로, 워드라인 WL1에는 OV를 인가하고 나머지 워드라인들(WL2-WL8)에는 VCC를 인가함으로써 이루어지게 된다.

상술한 NAND형 EEPROM의 소거 및 프로그램, 독출동작은 제 1 도에서 로우디코더(100)에 의해 디코딩된 워드라인의 전압상태에 의해 이루어짐을 알 수 있다.

따라서 메모리 어레이가 고집적 미세화되어 감에 따라 워드라인을 선택하기 위한 로우디코딩 방식에 있어서, 메모리셀의 크기 및 간격이 작아지게 되어 로우디코더 또한 밀집화 되기 때문에 기존의 로우디코더로서는 래이 아웃(lay out)이 점차 어려워지고 있는 실정이다.

따라서 본 발명의 목적은 NAND형 셀구조를 가지는 EEPROM에서 워드라인(또는 페이지)단위의 소거가 가능하고, 임의의 워드라인을 선택하여 워드라인(바이트 또는 페이지)단위의 프로그램이 가능한 로우디코더를 제공함에 있다.

본 발명의 또 다른 목적은 소거동작시에 인가되는 고전압(17-20V)의 소거전압에 의해 메모리셀의 트랜지스터가 파괴되는 것을 방지할 수 있는 메모리 어레이를 제공함에 있다.

또한 본 발명의 또다른 목적은 메모리장치의 미세화 및 셀사이즈의 축소에 따른 래이아웃상의 제한을 줄일수 있는 로우디코더 회로를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명의 로우디코더는 메모리 어레이내의 메모리스트링을 선택하기 위한 소정전압을 발생하는 메모리스트링 선택수단과, 상기 메모리 어레이내의 단위 메모리스트링에 해당하는 워드라인들을 선택하기 위한 소정전압을 발생하는 워드라인 선택수단과, 상기 워드라인 선택수단의 출력에 게이트들이 각각 연결되고 소오스들이 상기 워드라인들과 연결되고 드레인들이 소정의 외부 디코딩신호를 각각 입력하는 인한 스먼트형 트랜지스터들로 구성된 워드라인 구동수단과, 외부 제어신호에 게이트들이 연결되고, 전원전압 VCC에 드레인들이 연결되고, 상기 워드라인 구동수단의 인한스먼트형 트랜지스터들의 소오스들에 소오스들이 연결된 디플리선형 트랜지스터들로 구성된 워드라인 프리치아지수단을 구비함을 특징으로 한다.

상기 본 발명의 또 다른 목적을 달성하기 위하여 상기 워드라인들은 데이터소거 동작전에 소정레벨로 만드는 워드라인 프리차아지수단을 구비함으로 특징으로 한다.

상기 본 발명의 또 다른 목적을 달성하기 위하여 본 발명의 로우디코더는 최소한의 게이트들로써 로우어드레스 신호들을 게이팅하고, 각 동작모드에 따라 필요한 워드라인 전압을 펌핑하여 공급함을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제 3 도는 본 발명의 로우디코더(100)의 회로를 나타낸 도면으로써, 상기 제 3 도에는 로우디코더(100)와 메모리 어레이(200)와, T디코더(30) 및 D디코더(50)와 S프리디코더(70)가 도시되어 있다.

상기 로우디코더(100)는 로우어드레스 버퍼(도시되지 않음)로 부터 출력되는 소정의 어드레스신호들

을 입력하는 낸드게이트 NA1과, 소거신호

과 상기 낸드게이트 NA1의 출력을 입력하는 낸드게이트 NA2와, 로우어 드레스 버퍼(도시되지 않음)로부터 출력되는 소정의 어드레스신호

와 상기 낸드게이트NA1의 출력을 입력하는 노아게이트 NO1과, 상기 낸드게이트 NA1의 출력과 라이트 인에 이블 동기펄스 φWE를 입력한 노아게이트 NO2와, 상기 낸드게이트 NA2의 출력전위를 노아게이트 NO2의 출력과 전압 Vpp에 의해 펌핑하는 제 1 펌프회로(10)와, 상기 낸드게이트 NA2 및 제 1 펌프회로(10) 사이에 위치하고 게이트로 라이트 인에비블신호

를 인가받는 패스용 디플리션 트랜지스터 BT1으로 구성된 메모리스트링 선택수단(40)과, 프로그램 동기펄스 φPG 및 전압 Vps에 의해 상기 노아게이트 NO1의 출력전위를 펌핑하여 스트링선택라인 SSL1을 통하여 상기 메모리 어레이(200)로 출력하는 제 2 펌프회로(10')와, 상기 노아게이트 NO1 및 제 2 펌프회로(10')사이에 위치하고 게이트로 프로그램신호

를 인가받는 패스용 디플리션 트랜지스터 BT2로 구성된 워드라인 선택수단(60), 상기 제 1 펌프회로(10)의 출력과 라이트 인에이블신호

를 입력하는 워드라인 전압공급수단(110)으로 구성되어 있다. 상기 워드라인 전압 공급수단(110)은 라이트 인에이블신호

를 게이트들로 인가받고 워드라인들에 소오스들이 연결되고 드레인들측에 전원전압 VCC가 인가되는 디플리션형의 워드라인 프리차아지 트랜지스터들(PT1-PT8)로 구성된 워드라인 프리차아지수단(20)과, 상기 각각의 프리차아지 트랜지스터들(PT1-PT8)로 구성된 워드라인 프리차아수단(20)과, 상기 각각의 프리차아지 트랜지스터들(PT1-PT8)의 소오스들에 소오스들이 각각 연결되고 게이트들이 상기 제 1 펌프회로(10)의 출력전압을 인가받고 드레인들이 S프리디코더(70)의 출력단과 연결된 N채널형의 워드라인 구동트랜지스들(WT1-WT8)로 구성된 워드라인 구동수단(80)으로 구성되어 있다.

상기 메모리 어레이(200)는 상기 하나의 로우디코더(100)에 연결된 8개의 워드 라인으로 된 어레이로서, 비트라인들(BL1-BLk)의 각각에 드레인들이 접속되고 스티링선택라인 SSL1에 게이트들이 공통접속된 스트링선택 트랜지스터들(ST11,ST12,...STk1,STk2)고, 워드라인들(WL1-WL8)의 각각에 2k개씩 컨트롤게이트들이 접속된 메모리셀들(MC11-MC18,...,MCK1-MCK8)과 라이트 인에이블신호

에 게이트들이 공통접속된 접지선택 트랜지스터(GT11,GT12,...GTk1,GTk2)이 메모리스트링들(MS11,...MSk1)을 형성하면서 배열되어 있다.

상기 S프리디코더(70)는 T디코더(30) 및 D디코더(50)의 출력을 디코딩하여 메모리 동작에 필요한 소정전압을 상기 워드라인 전압공급수단(20)의 워드라인 구동트랜지스터들(WT1-WT8)의 소오스들에 각각 인가한다.

제 4 도는 상기 제 3 도의 S프리디코더(70)의 내부회로도이다. 상기 제 4 도의 S프리디코더(70)는 소거신호

과 T디코더(30)의 출력을 게이팅하는 낸드게이트 NA72와, 상기 낸드게이트 NA72로부터 직렬 연결된 인버터 I2 및 I4와, T디코더(30)의 출력(Ti) 및 소거신호

과 D디코더(50)의 출력(Di) 및 프로그램신호

를 각각 입력하여 게이팅하는 낸드게이트 NA71 및 NA73과, 상기 낸드게이트 NA75와, 상기 낸드게이트 NA75의 출력을 반전시키는 인버터 I1과, 상기 낸드게이트 NA75의 출력과 라이트 인에이블 동기펄스에 따라 상기 낸드게이트 NA72의 정형된 출력신호 전압을 펌핑하여 출력신호Si를 내보내는 펌프회로(11)와, 상기 인버터 I4와 펌프회로(11) 사이에 위치하여 게이트로 상기 인버터 I1의 출력을 인가받는 디플리션형의 패스트랜지스터 BT3로 구성되어 있다.

제 5 도는 상기 제 3 도 및 제 4 도에 나타난 T디코더(30) 및 D디코더(50)의 내부회로도이다. 상기 제 5 도에서 T디코더(30)는 8개의 낸드게이트들(NA31-NA38) 및 인버터들(INV31-INV38)이 각각 8개의 직렬 연결된 쌍들을 형성하여 로우어드레스 버퍼(도시되지 않음)로부터 출력되는 소정의 어드레스 신호들

중 3개씩 조합하여(000→111) 출력신호Ti(T1-T8)를 발생시킨다. 그리고 상기 D디코더(50)에서는 인버터INV51이 전원전압 VCC를 반전시켜 D1을 출력하고, 노아게이트 NO52가 Ai Aj Ak를 입력하여 D2를, 노아게이트 NO54'가 상기 노아게이트 NO54의 출력 및 Ai를 입력하여 D4를, 직렬 연결된 인버터 INV55 및 INV55'가 Aj를 입력하여 D5를, 낸드게이트 NA56가 Aj Ak를 입력하고 낸드게이트 NA56'가 상기 낸드게이트 NA56의 출력 및 Ai를 입력하여 D6를, 낸드게이트 NA58이 Ai Aj를 입력하여 D7을, 낸드게이트 NA57이 Ai Aj Ak를 입력하여 D8을 각각 출력하고 있다.

상기 T디코더(30) 및 D디코더(50)의 출력(Ti,Di)의 갯수는 메모리어레이의 워드라인의 갯수에 따를 것이다. 또한 상기 출력신호Ti 및 Di의 논리상태는 회로동작의 필요에 따라 조정할 수 있다.

제 6a, b, c 도는 본 발명에 따른 메모리동작, 즉 프로그램, 소거, 독출동작에서의 T신호, D신호, S신호 및 워드라인의 상태를 각각 나타낸 것이다. 상기 제 6a, b, c 도에서 워드라인의 전압상태를 나타내는 부분은 제 2 도의 것과 동일하며, 다른 디코딩신호들(T 및 D,S신호)과의 비교를 위해 나타낸 것이다. 상기 제 6 도에서의 각 신호상태들은 본 발명의 동작설명에서 참조될 것이다.

제 7 도는 본 발명에 따른 타이밍도로서, 참조번호(1)은 라이트 인에이블신호

로 나타내며, (2)는 펌프전바 Vpp의 전위를, (3)은 프로그램시 필요한 통과전압 Vps의 전위를, (4)는 소거전압 VER의 전위를, (5)는 프로그램신호

를, (6)은 소거신호

을, (7)은 라이트 인에이블펄스φWE를, (8)은 프로그램 동기펄스φPG를, (9)는 선택된 워드라인의 전위를, (10)은 비선택된 워드라인의 전위를 각각 나타낸다. 이하 상기 구성에 의거하여 본 발명에 따른 로우디코딩 및 메모리 동작을 제 3 도 내지 제 6a, b, c 도 및 제 7 도를 참조하면서 상세히 설명하기로 한다.

하기하는 설명에서는 워드라인 WL1이 선택된 경우를 설명한다.

1) 먼저 제 6a 도를 참조하여 독출동작에 관하여 설명하면, 독출동작에서는 제 7 도에 도시된 바와같이 라이트 인에이블신호

(1), 프로그램신호

(5), 소거신호

(6)이 "하이"상태(VCC전위)가 되고, 펌핑전압Vpp, 소거전압VER, 통과전압Vps는 모두 VCC전위가 되며, 라이트 인에이블 동기펄스 φWE 및 프로그램 동기펄스φPG는 동작을 하지 않게 된다. 그러면 제 3 도에서 상기 "하이"상태의 라이트 인에이블신호

는 프리차아지 트랜지스터들(PT1-PT8)을 턴온시켜 워드라인들(WL1-WL8)을 차아지시키고, 스트링 선택라인 SSL1 및 출력라인(111)의 전위는 VCC레벨로 차아지되어 스트링선택 트랜지스터들(ST11-STk2)을 턴온시키고, 워드라인 구동트랜지스터들(WT1-WT8)을 턴온시킨다.

한편 제 4 도의 S프리디코더(70)는 T디코더(30)의 출력Ti중 T1만이 "하이"가 되어 들어오고, D디코더(50)의 출력Di중 D1만이 "로우"상태로 입력되므로, 패스트랜지스터BT71의 도통에 의해 낸드게이트 NA72의 출력 "로우"가 정형되어 "로우"상태의 S1신호로서 출력된다. 여기서 상기 S프리디코더(70)내의 펌프회로(11)는 도시된 바와같이 트랜지스터 NT12 및 NT13의 게이트가 "로우"상태 이므로 펌핑동작을 하지 못한다.

결국 상기 "로우"상태의 S1신호만이 제 2 도의 워드라인 구동수단(20)의 워드라인 구동트랜지스터 WT1의 소오스에 인가되고 나머지 워드라인 구동트랜지스터들(WT2-WT8)의 소오스들에는 "하이"상태의 전압이 인가되기 때문에, 프리차아지 트랜지스터 PT1을 통과한 전원전압 VCC만이 상기 트랜지스터 WT1의 소오스측으로 풀다운(pull down)된다.

따라서 상기 트랜지스터 WT1의 드레인에 접속된 워드라인 WL1만이 OV의 전위를 가지고 다른 워드라인들(WT2-WT8)은 VCC의 전위를 가지게 된다. 이때 비트라인들(BL1-BLk)중 비트라인 BL1이 선택되었을 경우에는 메모리스트링 MS11에 있는 메모리셀 MC11내에 기억된 정보, 즉 플래쉬형 플로팅게이트 트랜지스터의 플로팅게이트에 축적된 전하가 상기 비트라인 BL1에 나타나서 독출(read)동작이 이루어지는 것이다.

2)둘째로 제 6b 도를 참조하여 소거동작을 설명하면, 소거동작에서는 제 7 도의 타이밍도에 도시한대로 라이트 인에이블신호

(1) 및 소거신호

(6)은 "로우"상태, 프로그램신호

(5)는 "하이"상태이며 펌핑전압Vpp(2) 및 소거전압VER(4)이 고전압의 Vpp 및 VER 레벨로 올라간다. 그리고 라이트 인에이블 동기펄스φWE(7)가 라이트 인에이블신호

에 의해 동작을 한다. 여기서 제 4 도의 S프리디코더(70)로 입력되는 Ti 및 Di신호는 앞에서 워드라인 WL1를 선택한다고 가정했으므로 항상 VCC 및 OV이다. 상기 소거신호이 "로우"상태이므로 제 4 도의 S프리디코더(70)에서 인버터 I4의 출력은 "하이"상태의 정형된 신호가 된다. 낸드게이트 NA75의 출력이 "하이"상태 이므로 패스용 디플리션 트랜지스터 BT71의 게이트에는 "로우"상태의 전압이 걸리게 되고, 낸드게이트 NA77의 출력이 소정시간 간격을 펄싱하는 라이트 인에이블 동기펄스φWE(8)에 의해 펌프회로(11)는 선택된 Si신호인 S1을 VER레벨로 차아지되어 워드라인 구동트랜지스터 WT1을 통하여 메모리셀 MC11의 컨트롤게이트에 인가된다.

한편 제 3 도에서 워드라인 프리차아지수단(20)내의 프리차아지 트랜지스터들(PT1-PT8)은 게이트들에 인가되는 라이트 인에이블신호

)가 "로우"상태이므로 "턴오프"상태에 있고, 스트링 선택라인 SSL에는 "하이"상태의 프로그램신호

에 의해 패스트랜지스터 BT1이 턴온되고 제 2 펌프회로(10')의 Vps가 VCC레벨이므로 VCC가 인가된다. 그리고 제 1 펌프회로(10)은 패스트랜지스터 BT2가 "턴오프"되었으므로 펌핑동작을 행하여 워드라인 구동트랜지스터들(WT1-WT8)의 게이트들과 연결된 출력라인(111)으로 펌핑전압 Vpp를 출력하게 된다. 상기 펌핑전압 Vpp는 전술한 소거전압 VER레벨의 S1신호와, 기타 VCC레벨의 S2-S8신호들이 상기 워드라인 구동트랜지스터 WT1 및 WT2-WT8을 통하여 각 워드라인 WL1 및 WL2-WL8에 인가될 수 있도록 하는 상기 트랜지스터들(WT1-WT8) 게이트전압이 된다. 여기서 상기 소거전압 VER이 워드라인 구동트랜지스터 WT1의 채널통로 및 워드라인 WL1을 통해 상기 워드라인 WL1과 게이트들이 접속된 메모리셀들(MC11...MCk1)에 인가될 때, 상기 워드라인 WL1은 이전에 "하이"상태의 라이트 인에이블신호

에 의한 프리차아지 트랜지스터 PT1의 도통에 의해 소정레벨(VCC)로 차아지도어 있기 때문에 속도가 개선되고, 워드라인 구동트랜지스터 WT1에 의해 소거전압 VER이 다소 강하되어 상기 메모리셀들(MC11-MCk1)의 컨트롤게이트로 인가되므로 고전위의 소거전압에 의한 메모리셀의 팍괴(breakdown)를 방지할 수 있을 것이다. 그리고 소거시에는 하나의 워드라인에 컨트롤 게이트들이 연결된 메모리셀들이 일거에 소거될 수 있다. 즉 워드라인단위(페이지단위)의 소거가 가능하다.

3) 제 6c 도를 참조하여 프로그램동작을 설명하면, 프로그램 동작에서는 제 7 도의 타이밍도에 도시한 바와같이 라이트 인에이블신호

와 프로그램신호

가 "로우"상태이며, 펌핑전압 Vpp와 통과전압 Vps가 Vpp 및 Vps레벨로 된다. 그리고 프로그램 동기펄스φPG가 프로그램신호

에 의해 동작한다. 상기 신호

와

가 "로우"상태이므로 제 3 도에서 제 1 및 제 2 펌프회로(10)(10')는 각각 출력라인(11) 및 스트링 선택라인 SSL1을 Vpp 및 Vps레벨로 차아지시킨다. 한편 제 4 도의 S프리디코더(70)에서는 T1이 "1", D1이 "0"이므로 펌프회로(11)는 펌핑동작을 하지 않고 출력되는 S1은 "0"레벨이 되어 구동트랜스터 WT1의 드래인에 인가된다. 그래서 워드라인 WL1의 전위레벨은 OV가 되고, 나머지 워드라인들(WL2-WL8)에는 "0"레벨의 Ti신호와 "VCC"레벨의 Di신호에 의해 펌프회로(11)가 S2-S8신호를 Vps레벨로 펌핑하게 되어 Vps레벨의 전위가 걸리게 된다. 즉 상기 워드라인 WL1에 연결된 메모리셀들(MC11-MCk1)의 컨트롤 게이트들외에는 다른 모든 워드라인들(WL2-WL8)에 연결된 메모리셀들(MC12-MCk2,MC13-MCk3,...,MC17-MCk7, MC18-MCk8)의 게이트들이 통과전압 Vps전위를 가지게 된다〔제 7 도의 부분(71). 따라서 비트라인 BL1이 선택되었을 경우에 Vps레벨의 스트링 선택라인 SSL의 전위에 의해 턴온되어 있는 스트링선택 트랜지스터 ST11로부터 상기 메모리셀 MC11의 드레인까지 상기 비트라인BL1상의 전압이 도달하여 정보가 기억된다. 물론 이때 접지선택 트랜지스터들(GT11-GTk1)은

가 "로우"이므로 턴오프 상태이다.

상기 프로그램 동작상태를 좀더 상세히 알아보기 위하여 앞에서 기술한 워드라인WL1이 아닌 워드라인 W7이 선택된 경우에 대하여 알아보기로 한다. 제 6c 도에서 알수 있는 바와같이 워드라인 WL7이 선택되어 상기 워드라인 WL7이 OV일때에는 상기 워드라인 WL7의 상부에 있는 워드라인 WL8에는 Vps레벨의 전위가 상기 워드라인 WL7의 하부에 있는 워드라인들(WL6-WL1)에는 VCC레벨의 전위가 인가됨을 알수 있다[제 7 도의 부분(72)]. 이는 임의의 메모리셀에 프로그램을 위해서는 비트라인상의 전압이 상기 선택된 메모리셀에 도달할 부분(72)]. 이는 임의의 메모리셀에 프로그램을 위해서는 비트라인상의 전압이 상기 선택된 메모리셀에 도달할수 있도록 그 경로상에 있는 메모리셀들을 충분히 턴온시켜 주고 나머지 메모리셀들은 단순히 턴온상태만 유지시켜 전압차를 만들어 주는 것이다. 상기 비트라임 BL1에 있는 데이타를 메모리셀 MC17에 저장(또는 프로그램)하기 위해서 제 5 도에서 T1-T6, T8은 "OV", T7은 "VCC"레벨이 되고, D1-D7은 "OV", D8은 "VCC"레벨이 된다. 그러면 제 4 동의 S프리디코더(70)에서 T8=OV, D8=VCC일때 패스트랜지스터BT7`의 게이트에 "로우"가 걸리므로 펌프회로(11)는 출력되는 신호 S8을 Vps레벨로 차아지 시킨다. 한편 T1=T6=OV, D1=D6=OV인 경우의 S8은 상기 패스트랜지스터 BT71이 도통되고 상기 펌프회로(11)가 동작하지 않으므로 낸드게이트 NA72의 정형된 출력인 VCC레벨의 "하이"상태가 되다. 그리고 워드라인 W7을 선택하기 위한 S7은 상기 패스트랜지스터 BT71이 도통되고 펌프회로(11)가 비동작상태 이므로상기 낸드게이트 NA72의 출력인 "로우"상태의 신호가 그대로 정형되어 출력된다. 따라서 워드라인 WL8에는 통과전압 Vps가 걸리는 한편, 스트링 선택라인 SSL1도 프로그램신호의 "로우"상태에 의해 패스트랜지스터 BT2가 "턴오프"상태이므로 제2펌프회로(10')의 Vps펌핑동작에 의해 상기 통과전압 Vps레벨로 차아지되어 있다. 결국 비트라인 BL1의 전압이 선택된 메모리셀 MC17의 드레인에 걸리게 되어 상기 메모리셀 MC17의 플로팅게이트에는 소정의 전하가 축적(프로그램)되는 것이다.

전술한 설명에서 제 3 도에서 제 1 펌프회로(10)는 라이트 인에이블신호

를 게이트로 입력하는 디플리션 트랜지스터 BT1이 상기

의 "로우"상태(소거, 프로그램모드)에 의해 턴오프 되었을때에만 펌핑동작을 행하여 펌핑전압 Vpp를 워드라인 전압공급수단(20)의 워드라인 구동트랜지스터들(WT1-WT8)의 게이트로 출력하고, 제 2 펌프회로(10')는 프로그램신호

가 "로우"상태로서 프로그램동작이 행해질때만 통과전압 Vps로 출력을 펌핑하여 스트링 선택라인 SSL1을 차아지한다.

한편 제 4 도의 S프리디코더(70)에 있는 펌프회로(11)는 패스트랜지스터 BT3의 게이트에 걸리는 전압과 낸드게이트 NA77의 출력이 "로우"상태 일때에만 Vps 또는 VER로 Si신호를 펌핑하는데, 소거동작시에는 비선택된 Ti 및 Di신호 모두 "0" 및 "VCC" 레벨이므로 상기 트랜지스터 BT3는 "턴온"되나 펌프회로(11)는 동작하지 않으므로 "하이"상태의 낸드게이트 NA72의 출력을 비선택된 Si신호로서 내보내고, 선택된 Si신호는 펌프회로(11)를 동작시켜 VER로서 출력하게 된다. 그리고 프로그램시에는 선택된 Ti 및 Di신호는 "VCC" 및 "0"레벨이고 비선택된 Ti 및 Di신호중 윗쪽은"0" 및 "VCC", 아래쪽은 "0" 및 "0"레벨이므로, 선택된 Si신호는 낸드게이트 NA72의 출력이 "0"이며, 펌프회로(11)가 비동작상태이며 패스트랜지스터 BT71이 "턴온"이므로 "0"레벨로 되고, 비선택 Si신호중 윗쪽에 해당하는 부분은 펌프회로(11)의 동작에 의해 통과전압 Vps레벨로 되고, 비선택 Si신호중 아래쪽에 해당하는 Si신호는 펌프회로(11)가 동작하지 않으므로 낸드게이트 NA72의 출력레벨인 "VCC"가 되는 것이다.

상술한 실시예에서는 선택된 로우디코더에 의해 메모리 동작들이 행해지는 경우를 설명하였으나, 상기 제 3 도의 로우디코더(100)가 비선택되었다면 상기 출력라인(100) 및 스트링 선택라인 SSL1은 "0"(VSS)레벨을 유지할 것이다.

상술한 본 발명의 실시예에서는 단위 메모리스트링내의 메모리셀 및 워드라인의 갯수와, 워드라인 전압공급수단(20)의 프리차아지 및 워드라인 구동트랜지스터의 갯수와, T디코더(30), D디코더(50) 및 D프리디코더의 출력신호 갯수는 모두 8개이나, 이는 워드라인의 갯수에 따라 달라질 것이다.

상술한 바와같이 본 발명은 로우디코더에 의해 임의의 워드라인을 선택하고 외부로 부터의 프리디코딩에 의해 소거전압 및 프로그램에 필요한 전압을 공급할 수 있도록 함으로써 페이지단위의 소거동작 및 프로그램동작이 가능하도록 하는 효과가 있다.

또한 본 발명은 소거동작 이전에 로우디코더의 출력부에 워드라인의 전압을 프리차아지 할 수 있는 수단을 두어 소거동작시 과도한 소거전압(17-20V)에 의해 메모리셀의 트랜지스터가 파괴되는 현상을 방지하는 이점이 있다.

또한 본 발명은 최소갯수의 트랜지스터들로 로우디코더를 구성하고 반도체 메모리장치에서 사용되는 제어신호들에 따라 동작모드에 필요한 전압을 발생시킴으로써 회로상의 래이아웃 내지는 운용마진을 확보하는 이점이 있다.

Claims (14)

1. NAND형 이이피롬의 로우디코더에 있어서, 메모리 어레이내의 메모리스트링들을 선택하기 위한 소정전압을 발생하는 메모리스트링 선택수단(40)과, 상기 메모리 어레이내의 단위 메모리스트링에 해당하는 워드라인들을 선택하기 위한 소정전압을 발생하는 워드라인 선택수단(60)과, 상기 워드라인 선택수단(60)의 출력에 게이트들이 각각 연결되고 소오스들이 상기 워드라인들과 연결되고 드레인들이 소정의 외부 디코딩신호를 각각 입력하는 인한스먼트형 트랜지스터들로 구성된 워드라인 구동수단(80)과, 외부 제어신호에 게이트들이 연결되고, 전원전압VCC에 드레인들이 연결되고, 상기 워드라인 구동수단(80)의 인한스먼트형 트랜지스터들의 소오스들에 소오스들이 연결된 디플리션형 트랜지스터들로 구성된 워드라인 프리차아지수단(20)을 구비함을 특징으로 하는 이이피롬의 로우디코더.
2. 제 1 항에 있어서, 상기 메모리스트링 선택수단(40)이 프로그램신호

   

   에 의해 제어됨을 특징으로 하는 이이피롬의 로우디코더.
3. 제 1 항에 있어서, 상기 워드라인 선택수단(60)이 라이트 인에이블신호

   

   에 의해 제어됨을 특징으로 하는 이이피롬의 로우디코더.
4. 제 1 항에 있어서, 상기 워드라인 구동수단(80)이 소정의 외부 디코딩신호로부터 이이피롬의 각 동작모드에 따른 워드라인전압을 공급받음을 특징으로 하는 이이피롬의 로우디코더.
5. 제 1 항에 있어서, 상기 워드라인 프리차아지수단(20)이 라이트 인에이블신호

   

   에 의해 제어됨을 특징으로 하는 이이피롬의 로우디코더.
6. 다수의 워드라인들을 구비하고 메모리셀의 데이터소거가 가능한 이이피롬 장치에 있어서, 외부제어신호에 게이트들이 연결되고, 전원전압 VCC에 드레인들이 연결되고, 상기 워드라인들에 소오스들이 연결된 절연게이트 전계효과 트랜지스터들로 구성된 워드라인 프리차아지수단(20)을 구비하여, 상기 워드라인들은 데이터소거 동작전에 소정레벨로 프리차아지됨을 특징으로 하는 이이피롬 장치.
7. 제 6 항에 있어서, 상기 외부 제어신호가 라이트 인에이블신호

   

   이며, 상기 절연게이트 전계효과 트랜지스터가 OV이하의 드래쉬홀드 전압을 가지는 트랜지스터임을 특징으로 하는 이이피롬 장치.
8. 다수의 워드라인들을 구비하는 메모리 어레이와 로우디코더를 가지는 이이피롬 장치에 있어서, 상기 워드라인들의 구동전압을 전달하는 워드라인 구동수단(80)과, 상기 워드라인 구동수단(80)으로 각 동작모드에 필요한 워드라인 구동전압을 공급하는 S프리디코더(70)를 구비함을 특징으로 하는 이이피롬 장치.
9. 제 8 항에 있어서, 상기 워드라인 구동수단(80)이 상기 로우디코더의 출력들에 게이트들이 연결되고, 상기 워드라인들에 소오스들이 연결되고 드레인들이 S프리디코더(70)의 출력들과 연결된 인한스먼트형 트랜지스터들로 구성됨을 특징으로 하는 이이피롬 장치.
10. 제 8 항에 있어서, 상기 S프리디코더(70)가 로우어드레스신호의 디코딩된 신호상태에 따라 상기 이이피롬의 각 동작모드에 필요한 워드라인의 구동전압을 출력하는 펌프회로(11)를 구비함을 특징으로 하는 이이피롬 장치.
11. 다수의 워드라인들을 구비하는 메모리 어레이와 로우디코더를 가지는 이이피롬 장치에 있어서, 외부 제어신호에 게이트들이 연결되고 전원전압VCC에 드레인들이 연결되고 상기 워드라인들에 소오스들이 연결된 절연게이트 전계효과 트랜지스터들로 구성된 워드라인 프리차아지수단(20)과, 상기 로우디코더의 출력에 게이트들이 연결되고, 상기 워드라인들에 소오스들이 연결되고 소정의 외부 디코딩신호들과 드레인들이 연결된 인한스먼트형 트랜지스터들로 구성된 워드라인 구동수단(80)과, 로우어드레스 신호를 디코딩한 신호를 입력하여 상기 입력신호에 따라 상기 이이피롬의 동작에 필요한 워드라인 구동전압을 상기 인한스먼트형 트랜지스터들의 드레인들도 각각 출력하는 S프리디코더(70)를 구비함을 특징으로 하는 이이피롬 장치.
12. 제 11 항에 있어서, 상기 워드라인 프리차아지수단(20)이 라이트 인에이블신호

    

    에 의해 제어됨을 특징으로 하는 이이피롬 장치.
13. 제 11 항에 있어서, 절연게이트 전게효과 트랜지스터가 OV이하의 드레쉬홀드전압을 가지는 트랜지스터임을 특징으로 하는 이이피롬 장치.
14. 제 11 항에 있어서, 상기 S프리디코더(70)가 로우어드레스신호의 디코딩된 신호상태에 따라 상기 이이피롬의 각 동작모드에 필요한 워드라인의 구동전압을 출력하는 펌프회로(11)를 구비함을 특징으로 하는 이이피롬 장치.

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