KR100823401B1 - 반도체 집적 회로 장치 - Google Patents

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가부시끼가이샤 도시바
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Abstract

복수의 페이지를 포함하는 메모리 셀 어레이와, 이 메모리 셀 어레이로부터 판독한 페이지 단위의 데이터, 및 상기 메모리 셀 어레이에 기입하는 페이지 단위의 데이터를 일시적으로 유지하는 페이지 버퍼와, 상기 페이지 버퍼와 상기 메모리 셀 어레이를 전기적으로 접속하는 복수의 비트선을 구비하는 반도체 집적 회로 장치를 개시한다. 복수의 페이지는 각각, 유저에 의한 데이터의 재기입이 가능한 유저 영역과, 해당 페이지의 현상태를 나타내는 페이지 플래그 데이터가 기입되는 페이지 플래그 영역을 포함한다. 페이지 버퍼는, 상기 유저 데이터를 일시적으로 유지하는 유저용 페이지 버퍼부와, 상기 페이지 플래그 데이터를 일시적으로 유지하는 페이지 플래그용 페이지 버퍼부를 포함한다. 상기 페이지 플래그 데이터는, 상기 페이지 플래그 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 2치로 기록한다. 상기 유저 데이터는, 상기 유저 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 다치로 기록한다.
메모리 셀 어레이, 비트선, 페이지 플래그 데이터, 유저 데이터, 메모리 셀

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1a 및 도 1b는 메모리 셀에의 데이터 기입을 도시하는 도면.
도 2는 메모리 셀의 비트선 방향을 따른 단면도.
도 3a는 근접 효과를 받기 전의 임계치 분포를 도시하는 도면, 도 3b는 근접 효과를 받은 후의 임계치 분포를 도시하는 도면.
도 4는 메모리 셀에의 데이터 기입을 도시하는 도면.
도 5는 LM 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 6은 LM 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 7은 LM 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 8은 추가 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 9는 추가 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 10은 추가 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 11은 추가 기입법에서의 임계치 분포의 변화를 도시하는 도면.
도 12는 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리의 일례를 도시하는 블록도.
도 13은 도 12에 도시하는 메모리 셀 어레이 및 페이지 버퍼의 일 구성예를 도시하는 도면.
도 14는 유저 영역의 메모리 셀의 임계치 분포의 일례를 도시하는 도면.
도 15는 페이지 플래그 영역의 메모리 셀의 임계치 분포의 일례를 도시하는 도면.
도 16은 플래그 셀의 제1예를 도시하는 도면.
도 17은 플래그 셀의 제2예(짝수 비트선의 경우)를 도시하는 도면.
도 18은 플래그 셀의 제2예(홀수 비트선의 경우)를 도시하는 도면.
도 19는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리의 일례를 도시하는 블록도.
도 20은 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리의 일례를 도시하는 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1:메모리 셀 어레이
3:페이지 버퍼
5:NAND형 유닛 셀
7:유저 영역
9:플래그 영역
11:유저용 페이지 버퍼부
13:페이지 플래그용 페이지 버퍼부
BL:비트선
WL:워드선
MC:메모리 셀 트랜지스터
[특허 문헌1] 일본 특허 공개2005-243205호 공보
<관련 출원>
본 출원은 2006년 1월 31일 출원된 일본 특허 출원 번호 제2006-23864호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은, 반도체 집적 회로 장치에 관한 것으로, 특히, 데이터의 재기입이 가능한 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치에 관한 것이다.
데이터 재기입이 가능한 불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리의 기억 용량은, 점점 증대하는 경향이 있다.
기억 용량의 증가의 증대에 수반하여 메모리 셀의 미세화가 진행되면, 지금까지는 나타나기 어려웠던 현상, 예를 들면, 인접한 셀의 부유 게이트의 전위에 기인하는 임계치 변동 등의 현상이 나타나게 되어 왔다. 이 임계치 변동은 근접 효과라고 불린다.
근접 효과는, 데이터 기입이 완료된 메모리 셀의 임계치를 변동시킨다. 이것은, 임계치 분포 폭을 좁게 하려고 할 때의 폐해로 된다. 임계치 분포 폭을 좁 게 하기 위해서는, 근접 효과에 기인한 임계치 변동을 보정하면 된다. 이 보정 방법으로서, 데이터 기입 방법의 개량이 모색되고 있다. 개량된 데이터 기입 방법의 공지예로서는 특허 문헌1이 있다.
그러나, 개량된 데이터의 기입 방법은, 페이지의 현상태를 나타내는 페이지 플래그 데이터를 필요로 한다. 페이지 플래그 데이터의 판독은, 기입 시퀀스에 부가되는 동작이다. 페이지 플래그 데이터의 판독은, 기입 동작의 고속화를 저해한다.
본 발명의 양태에 따르면, 반도체 집적 회로 장치는, 불휘발성 반도체 메모리 셀이 배치되고, 복수의 페이지를 포함하는 메모리 셀 어레이-상기 복수의 페이지는 각각, 유저에 의한 데이터의 재기입이 가능한 유저 영역과, 해당 페이지의 현상태를 나타내는 페이지 플래그 데이터가 기입되는 페이지 플래그 영역을 포함함-와,
상기 메모리 셀 어레이로부터 판독한 페이지 단위의 데이터, 및 상기 메모리 셀 어레이에 기입하는 페이지 단위의 데이터를 일시적으로 유지하는 페이지 버퍼-상기 페이지 버퍼는, 상기 유저 영역에 기입, 및 상기 유저 영역으로부터 판독되는 유저 데이터를 일시적으로 유지하는 유저용 페이지 버퍼부와, 상기 페이지 플래그 영역에 기입, 및 상기 페이지 플래그 영역으로부터 판독되는 페이지 플래그 데이터를 일시적으로 유지하는 페이지 플래그용 페이지 버퍼부를 포함하고, 상기 페이지 플래그 데이터는, 상기 페이지 플래그 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 2치로 기록하고, 상기 유저 데이터는, 상기 유저 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 다치로 기록함-와,
상기 페이지 버퍼와 상기 메모리 셀 어레이를 전기적으로 접속하는 복수의 비트선을 포함한다.
[실시예]
실시예의 설명에 앞서, 근접 효과와, 근접 효과를 보정하는 보정 수단에 대해서 간단히 설명한다.
불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리는, 데이터를 페이지마다 기입한다. 즉, 하나의 페이지에 대한 기입이 끝나면, 다음 페이지의 기입으로 옮긴다. 페이지는 워드선 단위로 설정되는 것이 일반적이다. 예를 들면, 워드선(WL1)에 접속된 메모리 셀(MC1)에 데이터를 기입하면(도 1a 참조), 다음으로, 워드선(WL2)에 접속된 메모리 셀(MC2)에 데이터를 기입한다(도 1b 참조).
여기에서, 메모리 셀(MC2)에 데이터 "0"을 기입한다고 가정한다. 데이터 "0"을 기입하면, 메모리 셀(MC2)의 전하 축적층, 예를 들면, 부유 게이트(FG2)에는 전자(e-)가 주입되어, 부유 게이트(FG2)의 전위가 내려간다. 부유 게이트(FG2)는, 메모리 셀(MC1)의 부유 게이트(FG1)와 절연물을 개재하여 인접한다(도 2 참조). 부유 게이트(FG2)는, 메모리 셀(MC1)의 부유 게이트(FG1)와 기생 용량(Cff)을 통해서 결합한다. 부유 게이트(FG2)의 전위가 내려가면, 부유 게이트(FG1)는 부유 게이트(FG2)와 용량 결합하여, 부유 게이트(FG1)의 전위가 내려간다. 메모리 셀(MC1)은, 기입이 완료된다. 기입이 완료된 메모리 셀(MC1)의 부유 게이트(FG1)의 전위가 내려간다고 하는 것은, 기입이 완료된 메모리 셀(MC1)의 임계치(Vth)이 변화되었다고 하는 것이다. 이것이 근접 효과이다. 근접 효과를 받기 전의 메모리 셀의 임계치 분포(Dw)를 도 3a에, 근접 효과를 받은 후의 임계치 분포(Dw')를 도 3b에 나타낸다.
도 3a, 및 도 3b에 도시한 바와 같이, 근접 효과는, 기입이 완료된 메모리 셀의 임계치 분포 폭(Dw)을, 분포 폭(Dw')으로 확대시킨다. 이것은, 임계치 분포를 목적대로의 범위 내로 제어하는 것을 어렵게 한다.
근접 효과는, 비트선 방향에 인접하는 메모리 셀간에서 발생할 뿐만 아니라, 워드선 방향에 인접하는 메모리 셀간에서도 발생한다. 예를 들면, 데이터 기입을, 짝수 비트선(BLe), 홀수 비트선(BLo)에서 교대로 행하는 방식의 NAND형 플래시 메모리이다(도 4 참조). 이 방식의 NAND형 플래시 메모리는, 워드선 방향에 인접하는 메모리 셀간에서도 근접 효과가 발생한다.
메모리 셀의 미세화와 함께, 하나의 메모리 셀에 3치 이상의 정보를 기억시키는, 이른바 다치화도 진전되고 있다. 다치 NAND형 플래시 메모리는, 2치 NAND형 플래시 메모리에 비교해서 임계치 분포 폭이 좁다. 근접 효과의 영향은 2치 NAND형 플래시 메모리도 받지만, 다치 NAND형 플래시 메모리는 보다 현저하게 받기 쉽다. 예를 들면, 4치 NAND형 플래시 메모리는, 소거 상태의 임계치 분포와 중간전압(Vpass) 사이에, 3개의 임계치 분포를 형성한다. 각각의 임계치 분포 폭은 좁다. 메모리 셀이 근접 효과의 영향을 받으면, 임계치 분포끼리 서로 겹칠 가능성 이 있다. 임계치 분포끼리 서로 겹치면, 데이터를 정확하게 기억할 수 없게 된다. 임계치 분포 폭을 좁게 하기 위해서는, 근접 효과에 기인한 임계치 변동을 보정하면 된다. 이 보정 방법으로서는, 하기의 2개의 기입법이 고려되고 있다.
(LM 기입법)
도 5∼도 7은 제1 보정 방법을 도시하는 도면이며, 각각 임계치 분포의 변화의 모습을 나타낸다. 제1 보정 방법은 다치 NAND형 플래시 메모리를 나타내고, 예를 들면, 4치 NAND형 플래시 메모리를 나타낸다. 임계치 분포는, 낮은 쪽부터 순서대로, "11", "01", "10", "00"의 4개가 있다. "11"은 소거 상태이다. 이들 "11"∼"00"의 2비트 데이터는, 상위 페이지 데이터와 하위 페이지 데이터로 분리된다. 본 예에서는, 상위 페이지 데이터는 상위 비트에 할당할 수 있고, 하위 페이지 데이터는 하위 비트에 할당할 수 있다.
처음에는, 하위 페이지 데이터를 기입한다. 도 5에 도시한 바와 같이, 하위 페이지 데이터가 "1"인 경우에는 임계치를 시프트시키지 않고, 소거 상태 "×1"을 유지한다.
하위 페이지 데이터가 "0"인 경우에는 임계치를 시프트시킨다. 본 예에서는, 소거 상태 "×1"에 있는 메모리 셀의 부유 게이트에 전자를 주입하고, 메모리 셀의 임계치를 소거 상태 "×1"로부터 기입 상태 "×0"으로 높인다("×0" 기입).
다음으로, 인접하는 셀에, 하위 페이지 데이터를 기입한다. 이 때, 도 6에 도시한 바와 같이, 앞서 하위 페이지 데이터가 기입된 메모리 셀에, 근접 효과가 발생한다. 기입 상태 "×0"은 기입 상태 "×0'"으로 변화된다. 임계치 분포 폭은 임계치가 높은 방향으로 확대된다.
다음으로, 근접 효과가 발생한 메모리 셀에, 상위 페이지 데이터를 기입한다. 도 7에 도시한 바와 같이, 상위 페이지 데이터, 및 하위 페이지 데이터의 쌍방이 "1"인 경우에는 임계치를 시프트시키지 않고, 소거 상태 "11"을 유지한다.
상위 페이지 데이터가 "0"이고, 하위 페이지 데이터가 "1"인 경우에는, 소거 상태 "11"에 있는 메모리 셀의 부유 게이트에 전자를 주입하고, 메모리 셀의 임계치를 소거 상태 "11"로부터 기입 상태 "01"으로 높인다("01" 기입). 본 예에서의 기입 상태 "01"은, 소거 상태 "11"과 기입 상태 "10"의 사이에 있다.
상위 페이지 데이터가 "1"이고, 하위 페이지 데이터가 "0"인 경우에는, 기입 상태 "×0'"에 있는 메모리 셀의 부유 게이트에 전자를 주입하고, 메모리 셀의 임계치를 기입 상태 "×0'"으로부터 기입 상태 "10"으로 높인다(LM 기입). 이 기입은, 전형적인 다치 플래시 메모리는 아니다. 근접 효과를 보정하기 위해, 새롭게 부가되는 기입이다. 이 기입은, 확대한 임계치 분포 폭을 다시 좁게 한다. 즉, 근접 효과에 기인한 임계치 변동분을 보정한다. 본 예에서의 기입 상태 "10"은, 기입 상태 "01"과 기입 상태 "00"의 사이에 있다.
상위 페이지 데이터, 및 하위 페이지 데이터의 쌍방이 "0"인 경우에는, 기입 상태 "×0'"에 있는 메모리 셀의 부유 게이트에 전자를 주입하고, 메모리 셀의 임계치를 기입 상태 "×0'"으로부터 기입 상태 "00"으로 높인다("00" 기입).
도 5∼도 7에 나타내는 제1 보정 방법을, 본 명세서에서는 LM 기입법이라고 부른다.
(추가 기입법)
도 8∼도 11은 제2 보정 방법을 도시하는 도면이며, 각각 임계치 분포의 변화의 모습을 나타낸다. 제2 보정 방법은 제1 보정 방법과 마찬가지로, 다치 NAND형 플래시 메모리를 나타내고, 예를 들면, 4치 NAND형 플래시 메모리를 나타낸다. 임계치 분포는, 낮은 쪽부터 순서대로, "11", "10", "01", "00"의 4개가 있다. "11"은 소거 상태이다. 이들 "11"∼"00"의 2비트 데이터는, 상위 페이지 데이터와 하위 페이지 데이터로 분리된다. 본 예에서는, 상위 페이지 데이터는 상위 비트에 할당할 수 있고, 하위 페이지 데이터는 하위 비트에 할당할 수 있다.
처음에는, 하위 페이지 데이터를 기입한다. 도 8에 도시한 바와 같이, 하위 페이지 데이터가 "1"인 경우에는 임계치를 시프트시키지 않고, 소거 상태 "×1"을 유지한다.
하위 페이지 데이터가 "0"인 경우에는 임계치를 시프트시킨다. 본 예에서는, 소거 상태 "×1"에 있는 메모리 셀의 부유 게이트에 전자를 주입하고, 메모리 셀의 임계치를 소거 상태 "×1"로부터 기입 상태 "×0"으로 높인다("×0" 기입).
다음으로, 상위 페이지 데이터를 기입한다. 도 9에 도시한 바와 같이, 상위 페이지 데이터, 및 하위 페이지 데이터의 쌍방이 "1"인 경우에는 임계치를 시프트시키지 않고, 소거 상태 "11"을 유지한다.
상위 페이지 데이터가 "0"이고, 하위 페이지 데이터가 "1"인 경우에는, 소거 상태 "11"에 있는 메모리 셀의 부유 게이트에 전자를 주입해 메모리 셀의 임계치를 소거 상태 "11"로부터 기입 상태 "01"으로 높인다("01" 기입). 본 예에서의 기입 상태 "01"은, 기입 상태 "10"과 기입 상태 "00"의 사이에 있다.
상위 페이지 데이터가 "1"이고, 하위 페이지 데이터가 "0"인 경우에는, 임계치를 시프트시키지 않는다. 기입 상태 "10(=×0)"을 유지한다. 본 예에서의 기입 상태 "10"은, 소거 상태 "11"과 기입 상태 "01"의 사이에 있다.
상위 페이지 데이터, 및 하위 페이지 데이터의 쌍방이 "0"인 경우에는, 기입 상태 "10(=×0)"에 있는 메모리 셀의 부유 게이트에 전자를 주입하고, 메모리 셀의 임계치를 기입 상태 "10(=×0)"로부터 기입 상태 "00"으로 높인다("00" 기입).
다음으로, 인접하는 셀에, 상위 페이지 데이터, 및 하위 페이지 데이터를 기입한다. 이 때, 도 10에 도시한 바와 같이, 근접 효과가, 먼저 상위 페이지 데이터, 및 하위 페이지 데이터가 기입된 메모리 셀에 발생한다. 기입 상태 "10"은 기입 상태 "10'"으로, 기입 상태 "01"은 기입 상태 "01'"으로, 기입 상태 "00"은 기입 상태 "00'"으로 변화된다. 각각의 임계치 분포 폭은 임계치가 높은 방향으로 확대된다.
다음으로, 근접 효과가 발생한 메모리 셀에, 추가 기입한다. 도 11에 도시한 바와 같이, 메모리 셀의 임계치는, 기입 상태 "10'"로부터 기입 상태 "10"으로, 기입 상태 "01'"로부터 기입 상태 "01"으로, 기입 상태 "00'"로부터 기입 상태 "00"으로, 각각 높인다. 추가 기입이, 예를 들면, 도 8, 도 9에 도시하는 하위, 상위 페이지 데이터 기입과, 특히, 상이한 부분은, 워드선에 공급되는 베리파이 판독 전압(Vv)이 높은 것이다. 예를 들면, 추가 기입 상태 "10"을 결정하는 베리파이 판독 전압(Vv10*)은, 도 8에 나타내는 기입 상태 "×0"을 결정하는 베리파이 판 독 전압(Vv×0)보다도 높다. 마찬가지로, 추가 기입 상태 "01"을 결정하는 베리파이 판독 전압(Vv01*)은 도 9에 나타내는 기입 상태 "01"을 결정하는 베리파이 판독 전압(Vv01)보다도 높고, 추가 기입 상태 "00"을 결정하는 베리파이 판독 전압(Vv00*)은 도 9에 나타내는 기입 상태 "00"을 결정하는 베리파이 판독 전압(Vv00)보다도 높다. 추가 기입은, 전형적인 다치 플래시 메모리에서는 하지 않는다. 근접 효과를 보정하기 위해, 새롭게 추가되는 기입이다. 추가 기입을 이용하는 것이라도, 근접 효과에 기인한 임계치 변동분을 보정할 수 있다.
도 8∼도 11에 나타내는 제2 보정 방법을, 본 명세서에서는 추가 기입법이라고 부른다.
이하, 본 발명의 실시예를, 도면을 참조하여 설명한다. 또한, 도면에서는, 동일한 부분에 대해서는 동일한 참조 부호를 붙인다.
(제1 실시예)
상기 LM 기입법, 및 추가 기입법에서는, 페이지의 현상태를 나타내는 데이터(본 명세서에서는 페이지 플래그 데이터라고 부른다)가 사용된다. 페이지 플래그 데이터는, 예를 들면, 하나의 페이지 중의 1비트, 혹은 몇 비트를 사용해서 기록된다. 도 12에, 제1 실시예에 따른 불휘발성 반도체 메모리의 일례를 도시하는 블록도를 나타낸다.
도 12에 도시한 바와 같이, 제1 실시예에 따른 불휘발성 반도체 메모리는, 메모리 셀 어레이(1)와, 페이지 버퍼(3)와, 비트선(BL)을 포함한다.
메모리 셀 어레이(1)에는 불휘발성 반도체 메모리 셀이 배치되고, 복수의 페 이지(PAGE)를 포함한다. 페이지 버퍼(3)는 메모리 셀 어레이(1)로부터 판독한 페이지 단위의 데이터, 및 메모리 셀 어레이(1)에 기입하는 페이지 단위의 데이터를 일시적으로 유지한다. 메모리 셀 어레이(1), 및 페이지 버퍼(3)의 일 구성예를 도 13에 나타낸다. 도 13에 도시한 바와 같이, 불휘발성 반도체 메모리의 일례는, NAND형 플래시 메모리이다. NAND형 플래시 메모리는, 불휘발성 반도체 메모리 셀로서 NAND형 유닛 셀(5)을 포함한다. NAND형 유닛 셀(5)은, 드레인측 블록 선택 트랜지스터(STD)와, 소스측 블록 선택 트랜지스터(STS)와, 복수의 메모리 셀 트랜지스터(MC)를 포함한다. 복수의 메모리 셀 트랜지스터(MC)는, 블록 선택 트랜지스터(STD, 및 STS) 각각의 전류 통로의 일단 간에 직렬로 접속된다. 메모리 셀 트랜지스터(MC)는, 예를 들면, 도 2에 도시한 바와 같이, 전하 축적층인 부유 게이트를 가진 임계치 가변형의 절연 게이트형 전계 효과 트랜지스터이다. 드레인측 블록 선택 트랜지스터(STD)의 전류 통로의 타단은 비트선(BL)에 접속된다. 소스측 블록 선택 트랜지스터(STS)의 전류 통로의 타단은 셀 소스선(CELSRC)에 접속된다. 드레인측 블록 선택 트랜지스터(STD)의 게이트는 드레인측 블록 선택선(SGD)에 접속되고, 소스측 블록 선택 트랜지스터(STS)의 게이트는 소스측 블록 선택선(SGS)에 접속된다. 메모리 셀 트랜지스터(MC)의 게이트는 워드선(WL)에 접속된다.
본 예에서는, 1개의 워드선(WL)에 접속되는 복수개의 메모리 셀 트랜지스터(MC)에 대하여, 데이터의 판독, 및 기입이 동시에 행해진다. 1개의 메모리 셀 트랜지스터(MC)가 1비트의 데이터를 기억하는 경우, 상기 복수개의 메모리 셀 트랜지스터(MC)가 모여서 도 12에 나타낸 페이지(PAGE)라고 하는 단위를 구성한다. 페 이지는, 예를 들면, 데이터의 판독, 및 기입의 최소 단위를 구성한다. 1개의 메모리 셀 트랜지스터(MC)가 2비트의 데이터를 기억하는 경우(4치 메모리), 상기 복수개의 메모리 셀 트랜지스터(MC)는 2페이지분의 데이터를 기억한다. 본 예에서는, 1개의 워드선(WL)에 접속되는 복수개의 메모리 셀 트랜지스터(MC)가 페이지라고 하는 단위를 구성한다. 그러나, 비트선(BL)을, 예를 들면, 짝수 비트선과, 홀수 비트선으로 나누고, 상기 페이지라고 하는 단위를, 1개의 워드선(WL)에 접속되는 복수개의 메모리 셀 트랜지스터(MC)의 절반을 이용해서 구성하도록 해도 된다.
복수의 페이지는 각각, 유저 영역(7)과 페이지 플래그 영역(9)을 포함한다. 유저 영역(7)은, 유저로부터의 액세스가 가능한 영역이며, 유저에 의한 데이터의 재기입이 가능한 영역이다. NAND형 플래시 메모리에 입력되는 기입 데이터는 유저 영역(7)에 기억되고, NAND형 플래시 메모리로부터 출력되는 판독 데이터는 유저 영역(7)으로부터 판독된다. 페이지 플래그 영역(9)은, 해당 페이지의 현상태를 나타내는 페이지 플래그 데이터가 기입되는 영역이다. 페이지 플래그 영역(9)은 유저로부터의 액세스가 불가능한 영역이다.
페이지 버퍼(3)는, 유저용 페이지 버퍼부(11)와, 페이지 플래그용 페이지 버퍼부(13)를 포함한다. 유저용 페이지 버퍼부(11)는, 유저 영역(7)에 기입, 및 유저 영역(7)으로부터 판독되는 데이터(유저 데이터)를 일시적으로 유지한다. 페이지 플래그용 페이지 버퍼부(13)는, 페이지 플래그 영역(9)에 기입, 및 페이지 플래그 영역(9)으로부터 판독되는 페이지 플래그 데이터를 일시적으로 유지한다.
본 예에서는, 유저 데이터는, 유저 영역(7)에 배치된 불휘발성 반도체 메모 리 셀에 다치로 기록하고, 페이지 플래그 데이터는, 페이지 플래그 영역(9)에 배치된 불휘발성 반도체 메모리 셀에 2치로 기록한다. 도 14에, 유저 영역(7)의 메모리 셀의 임계치 분포의 일례를 나타내고, 도 15에, 페이지 플래그 영역(9)의 메모리 셀의 임계치 분포의 일례를 나타낸다.
페이지 플래그 데이터는, 페이지의 현상태를 나타내는 데이터이다. 페이지의 현상태를 나타내는 데이터란, 예를 들면, 해당 페이지에의 기입이 어디까지 진행되고 있는지 등을 나타내는 데이터이다. 페이지 플래그 데이터를 판독하면, 해당 페이지에의 기입이 어디까지 진행되고 있는지를 알 수 있다. 해당 페이지에의 기입이 어디까지 진행되고 있는지를 앎으로써, 예를 들면, 베리파이 판독 전압의 절환을 할 수 있다. 페이지 플래그 데이터를 기억하는 불휘발성 반도체 메모리 셀을, 본 명세서에서는 플래그 셀이라고 부른다.
플래그 셀의 초기 상태는, 예를 들면, 데이터 "1"(=소거 상태)이다. 이 상태는, 예를 들면, 하위 페이지 데이터의 기입이 종료되지 않은 상태를 나타낸다. 플래그 셀로부터 페이지 플래그 데이터를 판독하여, 데이터가 "1"이면, 하위 페이지 데이터의 기입이 종료되지 않은 상태이다. 베리파이 판독 전압은, LM 기입법에서는 도 5에 나타내는 전압(Vv×0)으로, 추가 기입법에서는 도 8에 나타내는 전압(Vv×0)으로 설정한다.
하위 페이지 데이터의 기입이 끝나면, 소거 상태의 플래그 셀의 부유 게이트에 전자를 주입하고, 플래그 셀의 임계치를 소거 상태 "1"로부터 기입 상태 "0"으로 높인다. 플래그 셀로부터 페이지 플래그 데이터를 판독하여, 데이터가 "0"이 면, 하위 페이지 데이터의 기입이 종료된 상태인 것을 알 수 있다. 베리파이 판독 전압은, LM 기입법에서는 도 7에 나타내는 전압(Vv01, Vv10, Vv00)으로, 추가 기입법에서는 도 9에 나타내는 전압(Vv01, Vv00)으로 설정하고, 상위 페이지 데이터를 기입한다.
상위 페이지 데이터의 기입을 끝낸 후, 다시 한번, 다른 플래그 셀의 부유 게이트에 전자를 주입하여, 다른 플래그 셀의 임계치를 소거 상태 "1"로부터 기입 상태 "0"으로 높여도 된다. 다른 플래그 셀로부터 페이지 플래그 데이터를 판독하여, 데이터가 "0"이면, 상위 페이지 데이터의 기입이 종료된 상태인 것을 알 수 있다. 특히, 추가 기입법에서는, 상위 페이지 데이터의 기입이 종료된 후에, 추가 기입된다. 추가 기입 시에는, 베리파이 판독 전압이 전압(Vv10*, Vv01*, Vv00*)으로 설정된다. 따라서, 다른 플래그 셀로부터 페이지 플래그 데이터를 판독하여, 데이터가 "0"이면, 베리파이 판독 전압은, 추가 기입법에서는, 도 11에 나타내는 전압(Vv10*, Vv01*, Vv00*)으로 설정한다.
도 16∼도 18에, 플래그 셀의 예를 나타낸다. 도 16∼도 18은, 1개의 워드선(WL)에 접속되는 복수개의 메모리 셀 트랜지스터(MC)를 나타낸다.
(제1예)
도 16에 나타내는 제1예는, 1개의 워드선(WL)에 접속되는 복수개의 메모리 셀 트랜지스터(MC)가 페이지를 구성하는 예이다. 제1예는, 1개의 워드선(WL)에 접속된 플래그 셀을 2개 사용한다(도 16 중에 나타내는 F1, F2).
플래그 셀(F1)은 하위 페이지 데이터의 기입에 사용된다. 플래그 셀(F1)에 는, 예를 들면, 하위 페이지 데이터의 기입이 종료되었는지의 여부의 데이터가 기록된다. 전술한 바와 같이, 예를 들면, 플래그 셀(F1)에 기록된 데이터가 "1"이면, 워드선(WL)에 접속되는 메모리 셀 트랜지스터(Mx∼Mx-5, …)에 대한 하위 페이지 데이터의 기입이 종료되지 않은 것을 나타내고, 데이터가 "0"이면 메모리 셀 트랜지스터(Mx∼Mx-5, …)에 대한 하위 페이지 데이터의 기입이 종료된 것을 나타낸다.
플래그 셀(F2)은 상위 페이지 데이터의 기입에 사용된다. 플래그 셀(F2)에는, 예를 들면, 상위 페이지 데이터의 기입이 종료되었는지의 여부의 데이터가 기록된다. 예를 들면, 플래그 셀(F2)에 기록된 데이터가 "1"이면, 메모리 셀 트랜지스터(Mx∼Mx-5, …)에 대한 상위 페이지 데이터의 기입이 종료되지 않은 것을 나타내고, 데이터가 "0"이면 메모리 셀 트랜지스터(Mx∼Mx-5, …)에 대한 상위 페이지 데이터의 기입이 종료된 것을 나타낸다.
(제2예)
도 17, 및 도 18에 나타내는 제2예는, 1개의 워드선(WL)에 접속되는 복수개의 메모리 셀 트랜지스터(MC)의 절반을 이용해서 페이지를 구성하는 예이다. 제2예는, 1개의 워드선(WL)에 접속된 플래그 셀을 4개 사용한다(도 16 중에 나타내는 F1∼F4).
도 17은 짝수 비트선(BLe)에 접속되는 페이지의 경우를 나타낸다.
짝수 비트선(BLe)에 접속되는 페이지에 데이터를 기입하는 경우, 짝수 비트선(BLe)이 페이지 버퍼(3)에 접속된다. 홀수 비트선(BLo)은 페이지 버퍼(3)에 접 속되지 않는다. 플래그 셀(F1∼F4) 중, 플래그 셀(F1, F3)이 페이지 버퍼(3)에 접속된다. 플래그 셀(F1)은 하위 페이지 데이터의 기입에 사용하고, 플래그 셀(F3)은 상위 페이지 데이터의 기입에 사용한다.
플래그 셀(F1)에 기록된 데이터가 "1"이면, 워드선(WL), 및 짝수 비트선(BLe)에 접속되는 메모리 셀 트랜지스터(Mx-1, Mx-3, …)에 대한 하위 페이지 데이터의 기입이 종료되지 않은 것을 나타낸다. 데이터가 "0"이면 메모리 셀 트랜지스터(Mx-1, Mx-3, …)에 대한 하위 페이지 데이터의 기입이 종료된 것을 나타낸다.
마찬가지로, 플래그 셀(F3)에 기록된 데이터가 "1"이면, 메모리 셀 트랜지스터(Mx-1, Mx-3, …)에 대한 상위 페이지 데이터의 기입이 종료되지 않은 것을 나타낸다. 데이터가 "0"이면 메모리 셀 트랜지스터(Mx-1, Mx-3, …)에 대한 상위 페이지 데이터의 기입이 종료된 것을 나타낸다.
도 18은 홀수 비트선(BLo)에 접속되는 페이지의 경우를 나타낸다.
홀수 비트선(BLo)에 접속되는 페이지에 데이터를 기입하는 경우, 홀수 비트선(BLo)이 페이지 버퍼(3)에 접속된다. 짝수 비트선(BLe)은 페이지 버퍼(3)에 접속되지 않는다. 플래그 셀(F1∼F4) 중, 플래그 셀(F2, F4)이 페이지 버퍼(3)에 접속된다. 플래그 셀(F2)은 하위 페이지 데이터의 기입에 사용하고, 플래그 셀(F4)은 상위 페이지 데이터의 기입에 사용한다.
플래그 셀(F2)에 기록된 데이터가 "1"이면, 워드선(WL), 및 홀수 비트선(BLo)에 접속되는 메모리 셀 트랜지스터(Mx, Mx-2, …)에 대한 하위 페이지 데이 터의 기입이 종료되지 않은 것을 나타낸다. 데이터가 "0"이면 메모리 셀 트랜지스터(Mx, Mx-2, …)에 대한 하위 페이지 데이터의 기입이 종료된 것을 나타낸다.
마찬가지로, 플래그 셀(F4)에 기록된 데이터가 "1"이면, 메모리 셀 트랜지스터(Mx, Mx-2, …)에 대한 상위 페이지 데이터의 기입이 종료되지 않은 것을 나타낸다. 데이터가 "0"이면 메모리 셀 트랜지스터(Mx, Mx-2, …)에 대한 상위 페이지 데이터의 기입이 종료된 것을 나타낸다.
다치 데이터의 판독은, 2치 데이터의 판독에 비교해서 시간이 걸린다. 예를 들면, 워드선에 부여하는 판독 전압을 바꾸면서 메모리 셀로부터의 데이터 판독을 반복하거나, 혹은 센스 앰프의 기준 전위를 바꾸면서 판독한 데이터의 판별을 반복하기 때문이다. 플래그 셀로부터의 페이지 플래그 데이터의 판독은, 기입 시퀀스에 부가되는 동작이다. 페이지 플래그 데이터의 판독은, 기입 동작의 고속화를 저해한다.
따라서, 제1 실시예는, 도 14, 및 도 15에 도시한 바와 같이, 유저 데이터를 기입하는 메모리 셀에는 데이터를 다치로 기록하고, 플래그 셀에는 데이터를 2치로 기록한다. 플래그 셀에 데이터를 2치로 기록함으로써, 페이지 플래그 데이터의 판독에는, 2치 데이터의 판독 방법을 이용할 수 있다. 따라서, 페이지 플래그 데이터의 판독을, 플래그 셀에 데이터를 다치로 기록하는 경우와 비교해서, 고속화할 수 있다.
또한, 제1 실시예는, 페이지 플래그 데이터의 판독을 고속화하기 위해, 페이지 플래그 데이터의 판독 방법을 연구한다.
도 13에 도시한 바와 같이, 페이지 버퍼(3)는, 비트마다, 래치 회로(LAT), 및 비트선 프리차지 회로(PrC)를 갖는다. 이들 회로(LAT, PrC)는, 유저용 페이지 버퍼부(11), 및 페이지 플래그용 페이지 버퍼부(13)의 쌍방에 있다. 래치 회로(LAT)는, 메모리 셀에 기입하는 데이터, 및 메모리 셀로부터 판독한 데이터를 일시적으로 유지하는 회로이다. 비트선 프리차지 회로(PrC)는, 데이터를 판독할 때에, 비트선 프리차지 전위(Vpre)를 비트선(BL)에 부여하는 회로이다.
페이지 플래그 데이터를 판독할 때, 예를 들면, 페이지 플래그용 페이지 버퍼부(13)의 프리차지 회로(PrC)는, 플래그 셀에 접속되는 비트선(BL)(편의상 FBL이라고 부른다)에 전위(Vpre)를 부여하여, 비트선(FBL)을 프리차지한다. 그러나, 유저용 페이지 버퍼부(11)의 프리차지 회로(PrC)는, 유저 영역(7)에 배치된 메모리 셀에 접속되는 비트선(BL)(편의상 UBL이라고 부름)을 프리차지하지 않는다.
예를 들면, 도 16∼도 18에 도시한 바와 같이, 플래그 셀은 유저 영역(7)에 배치된 메모리 셀(MC)과 워드선(WL)을 공유한다. 페이지 플래그 데이터를 판독할 때에, 모든 비트선(BL)(UBL, FBL)을 프리차지하면, 워드선(WL)에 판독 전압(Vread)를 부여했을 때에, 유저 영역(7)에 배치된 메모리 셀(MC)로부터도 데이터가 판독된다. 예를 들면, 메모리 셀(MC)이 소거 상태를 유지하고 있는 경우에는, 프리차지 전위(Vpre)의 비트선(BL)(UBL)으로부터, 회로 내 접지 전위(Vss)의 셀 소스선(CELSRC)을 향해서 셀 전류가 흐른다. 셀 전류가 셀 소스선(CELSRC)에 흐르면, 셀 소스선(CELSRC)의 전위가 일시적으로 상승한다. 상승한 셀 소스선(CELSRC)의 전위는 이윽고 회로 내 접지 전위(Vss)로 복귀한다. 일반적으로 셀 소스선 노이즈 라고 불리는 현상이다. 만일, 대량의 셀 전류가 셀 소스선(CELSRC)에 흐르면, 셀 소스선(CELSRC)의 전위가 회로 내 접지 전위(Vss)로 복귀할 때까지 시간이 걸리고, 다음 동작으로 옮길 때까지 시간적인 여유를 충분히 확보해야한다. 이것은, 페이지 플래그 데이터의 판독의 고속화를 저해한다.
따라서, 제1 실시예는, 페이지 플래그 데이터를 판독할 때, 도 13에 도시한 바와 같이, 비트선(FBL)만을 프리차지하고, 비트선(UBL)은 프리차지하지 않는다. 예를 들면, 페이지 플래그 데이터를 판독할 때, 비트선(UBL)의 전위를 셀 소스선(CELSRC)의 전위와 동일한 전위로 한다. 동일한 전위의 일례는 회로 내 접지 전위(Vss)이다. 비트선(UBL)에, 회로 내 접지 전위(Vss)를 부여하는 회로로서는, 예를 들면, 프리차지 회로(PrC)를 사용할 수 있다. 이에 대하여, 비트선(FBL)의 전위는, 셀 소스선(CELSRC)의 전위와는 상이한 프리차지 전위(Vpre)로 한다.
제1 실시예에 따르면, 페이지 플래그 데이터를 판독할 때, 비트선(UBL)을 프리차지하지 않는다. 이 때문에, 예를 들면, 비트선(UBL)의 전위를, 셀 소스선(CELSRC)의 전위와 동일한 전위로 할 수 있다. 워드선(WL)에 판독 전압(Vread)이 걸린 경우에도, 셀 전류가, 비트선(UBL)으로부터 셀 소스선(CELSRC)을 향해서 흐르는 경우는 없다. 즉, 페이지 플래그 데이터를 판독할 때에는, 유저 데이터를 판독할 때에 비교해서, 셀 소스선(CELSRC)에 흐르는 셀 전류의 양이 감소한다. 셀 전류의 양이 감소하면 셀 소스선 노이즈를 억제할 수 있어, 셀 소스선(CELSRC)의 전위는, 보다 짧은 시간에 회로 내 접지 전위(Vss)로 복귀한다. 다음 동작으로 옮길 때까지 확보되는 시간적인 여유는 단축 가능하게 된다. 구체적으로는, 페이지 플래그 데이터 판독으로부터 다음 동작으로 옮길 때까지의 시간은, 유저 데이터 판독으로부터 다음 동작으로 옮길 때까지의 시간보다도 짧게 설정할 수 있다.
이상, 제1 실시예에 따르면, 페이지 플래그 데이터를 플래그 셀에 2치 데이터로 기록하므로, 플래그 셀에 다치 데이터로 기록하는 경우와 비교해서, 페이지 플래그 데이터를 고속으로 판독할 수 있다.
또한, 페이지 플래그 데이터를 판독할 때, 플래그 셀에 접속되는 비트선(FBL)만을 프리차지하므로, 모든 비트선(BL)(UBL, FBL)을 프리차지해서 페이지 플래그 데이터를 판독하는 경우와 비교해서, 페이지 플래그 데이터의 판독으로부터 다음 동작으로 옮길 때까지의 시간을 단축할 수 있다.
(제2 실시예)
도 19는, 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리의 일례를 도시하는 블록도이다. 제2 실시예는, 플래그 셀의 배치에 관한 것이다.
도 19에 도시한 바와 같이 셀 소스선(CELSRC)은, 메모리 셀(1) 중에 복수 있다. 말하자면, 셀 소스선(CELSRC)은 로컬한 소스선이다. 로컬한 소스선끼리 접속하기 때문에, 글로벌 소스선(GCELSRC)이 형성된다. 글로벌 소스선(GCELSRC)은 셀 소스선 바이어스 회로(21)에 접속되고, 셀 소스선 바이어스 회로(21)로부터 출력된 소스 바이어스 전위를, 로컬한 소스선, 즉, 복수의 셀 소스선(CELSRC)에 대하여 공급한다. 셀 소스선 바이어스 회로(21)는, 메모리 셀 어레이(1)의 밖에 배치된다.
본 예의 글로벌 소스선(GCELSRC)은 비트선(BL)과 병행한다. 글로벌 소스선(GCELSRC)은, 예를 들면, 비트선(BL)을 형성하기 위한 도전층을 이용해서 형성된 다. 글로벌 소스선(GCELSRC) 밑에는, 글로벌 소스선(GCELSRC)을 셀 소스선(CELSRC)에 접속하기 위한 접속부, 본 예에서는, 플래그(23)가 배치된다. 플래그(23)가 배치되는 영역을, 본 명세서에서는 접속 영역(25)이라고 부른다.
셀 소스선(CELSRC)은 도전체, 예를 들면, 저저항의 도전성 금속으로 형성된다. 그렇지만, 용량 성분, 및 저항 성분은 제로가 아니다. 플래그(23)로부터 멀어질수록, 제1 실시예에서 설명한 셀 소스선 노이즈의 영향은 현저해진다. 셀 소스선 노이즈의 영향을, 가장 작게 할 수 있는 개소, 혹은 셀 소스선 노이즈의 영향을 받기 어려운 개소는, 플래그(23) 부근이다. 따라서, 제2 실시예는, 플래그 셀이 배치되는 페이지 플래그 영역(9)을, 접속 영역(25)에 인접시킨다.
제2 실시예에 따르면, 페이지 플래그 영역(9)을 접속 영역(25)에 인접시키므로, 페이지 플래그 데이터를 판독할 때, 셀 소스선(CELSRC)이 소스선 노이즈의 영향을 받기 어렵게 할 수 있거나, 혹은 영향을 작게 할 수 있다. 따라서, 페이지 플래그 데이터의 판독으로부터 다음 동작으로 옮길 때까지의 시간을, 제1 실시예에 비교해서, 더욱, 단축할 수 있다.
또한, 제2 실시예는, 단독으로 실시하는 것도 가능하지만, 제1 실시예와 조합해서 실시할 수 있다.
(제3 실시예)
도 20은, 본 발명의 제3 실시예에 따른 불휘발성 반도체 메모리의 일례를 도시하는 블록도이다. 제3 실시예는, 제2 실시예와 마찬가지로, 플래그 셀의 배치에 관한 것이다.
도 20에 도시한 바와 같이, 제3 실시예가 제2 실시예와 상이한 부분은, 페이지 플래그 영역(9)과 접속 영역(25) 사이에, 더미 영역(31)이 있는 곳이다.
접속 영역(25)은, 메모리 셀 어레이(1) 중에서, 패턴의 주기성이 무너지는 개소로 되는 경우가 있다. 예를 들면, 글로벌 소스선(GCELSRC)의 폭을, 비트선(BL)의 폭보다도 넓게 하는 경우가 있다. 이것은, 글로벌 소스선(GCELSRC)의 폭을 넓힘으로써, 글로벌 소스선(GCELSRC) 자체의 배선 용량을 크게 하고, 전위의 변동을 억제하거나 하기 때문이다. 글로벌 소스선(GCELSRC)의 폭이, 비트선(BL)의 폭보다도 넓으면, 글로벌 소스선(GCELSRC) 부분에서, 패턴의 주기성이 흐트러진다. 즉, 접속 개소(25) 부분에서, 패턴의 주기성이 흐트러진다.
혹은, 블록 선택선(SGD, SGS)을 다중 배선으로 하여, 블록 선택선(SGD, SGS)의 저항값을 낮추는 경우가 있다. 이른바, 션트 배선이다. 션트 배선과, 최하층 블록 선택선(SGD, 또는 SGS)을 접속하는 접속 개소는, 접속 개소(25)에 형성된다. 이 경우라도, 접속 개소(25) 부분에서, 패턴의 주기성이 흐트러진다.
패턴의 주기성이 흐트러지면, 예를 들면, 글로벌 소스선(GCELSRC)의 근처에 형성된 비트선(BL)에서는, 원하는 폭보다도 좁거나, 혹은 넓은 비트선(BL)이 형성되는 경우가 있다. 이것은, 배선의 패턴 폭(금속층이 남는 부분), 혹은 피치 폭(금속층이 없어지는 부분)이 똑같지 않으면, 리소그래피 공정 시에, 예를 들면, 포토레지스트에 도달하는 광의 양이 변화되어 노광량이 변동되기 때문이다. 노광량은, 글로벌 소스선(GCELSRC)으로부터 어느 정도 멀어지면 안정되기 시작한다. 따라서, 노광량이 안정되는 개소까지 더미 영역(31)을 설정한다. 더미 영역(31)에 는, 다른 영역과 동일하도록 메모리 셀 트랜지스터가 형성되지만, 더미 영역(31)에 형성된 메모리 셀 트랜지스터는 사용하지 않는다.
제3 실시예에서는, 플래그 셀이 배치되는 페이지 플래그 영역(9)을, 더미 영역(31)에 인접시킨다.
이와 같이, 더미 영역(31)을 메모리 셀 어레이(1) 중에 갖는 NAND형 플래시 메모리에서는, 페이지 플래그 영역(9)을, 더미 영역(31)에 인접시킨다. 이에 의해, 제2 실시예와 마찬가지로, 셀 소스선(CELSRC)이 소스선 노이즈의 영향을 받기 어렵게 할 수 있거나, 혹은 영향을 작게 할 수 있다. 따라서, 페이지 플래그 데이터의 판독으로부터 다음 동작으로 옮길 때까지의 시간을, 제1 실시예에 비교해서, 더욱 단축할 수 있다.
또한, 제3 실시예는, 단독으로 실시하는 것도 가능하지만, 제1 실시예와 조합해서 실시할 수 있다.
이상, 본 발명을 몇개의 실시예에 의해 설명했지만, 본 발명은 각 실시예에 한정되는 것은 아니고, 그 실시에서는 발명의 요지를 일탈하지 않는 범위에서 여러 가지로 변형하는 것이 가능하다.
또한, 각 실시예는 단독으로 실시하는 것이 가능하지만, 적절히 조합해서 실시하는 것도 가능하다.
또한, 각 실시예는 여러 단계의 발명을 포함하고 있고, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해, 여러 가지 단계의 발명을 추출하는 것이 가능하다.
또한, 실시예는, 본 발명을 NAND형 플래시 메모리에 적용한 예에 기초해서 설명했지만, 본 발명은 NAND형 플래시 메모리에 한정되는 것은 아니고, AND형, NOR형등, NAND형 이외의 플래시 메모리에도 적용할 수 있다. 또한, 이들 플래시 메모리를 내장한 반도체 집적 회로 장치, 예를 들면, 프로세서, 시스템 LSI 등도 또한, 본 발명의 범주이다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다. 따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예에 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
이상, 본 발명에 따르면, 데이터의 재기입이 가능한 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치를 제공할 수 있다.

Claims (17)

  1. 불휘발성 반도체 메모리 셀이 배치되고, 복수의 페이지를 포함하는 메모리 셀 어레이-상기 복수의 페이지는 각각, 유저에 의한 데이터의 재기입이 가능한 유저 영역과, 상기 페이지의 현상태를 나타내는 페이지 플래그 데이터가 기입되는 페이지 플래그 영역을 포함함-와,
    상기 메모리 셀 어레이로부터 판독한 페이지 단위의 데이터, 및 상기 메모리 셀 어레이에 기입하는 페이지 단위의 데이터를 일시적으로 유지하는 페이지 버퍼-상기 페이지 버퍼는, 상기 유저 영역으로 기입, 및 상기 유저 영역으로부터 판독되는 유저 데이터를 일시적으로 유지하는 유저용 페이지 버퍼부와, 상기 페이지 플래그 영역에 기입, 및 상기 페이지 플래그 영역으로부터 판독되는 페이지 플래그 데이터를 일시적으로 유지하는 페이지 플래그용 페이지 버퍼부를 포함하고, 상기 페이지 플래그 데이터는, 상기 페이지 플래그 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 2치로 기록하고, 상기 유저 데이터는, 상기 유저 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 다치로 기록함-와,
    상기 페이지 버퍼와 상기 메모리 셀 어레이를 전기적으로 접속하는 복수의 비트선
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 유저용 페이지 버퍼부, 및 상기 페이지 플래그용 페이지 버퍼부는, 상기 복수의 비트선을 프리차지하는 비트선 프리차지 회로를 구비하고,
    상기 페이지 플래그 데이터를 판독할 때,
    상기 페이지 플래그용 페이지 버퍼부는, 상기 페이지 플래그 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 접속되는 비트선을 프리차지하고,
    상기 유저용 페이지 버퍼부는, 상기 유저 영역에 배치된 상기 불휘발성 반도체 메모리 셀에 접속되는 비트선을 프리차지하지 않는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서,
    상기 복수의 비트선에, 상기 불휘발성 반도체 메모리 셀의 전류 통로를 통해서 전기적으로 접속되는 복수의 로컬 소스선을 더 포함하고,
    상기 페이지 플래그 데이터를 판독할 때,
    상기 유저 영역에 접속되는 비트선의 전위는, 상기 복수의 로컬 소스선의 전위와 동일한 전위로 하고,
    상기 페이지 플래그 영역에 접속되는 비트선의 전위를, 상기 복수의 로컬 소스선의 전위와는 상이한 프리차지 전위로 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서,
    상기 페이지 플래그 데이터를 판독할 때, 상기 복수의 로컬 소스선의 전위, 및 상기 유저 영역에 접속되는 비트선의 전위는 회로 내 접지 전위로 되는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제3항에 있어서,
    상기 복수의 로컬 소스선끼리 접속하는 글로벌 소스선과,
    상기 복수의 로컬 소스선과 상기 글로벌 소스선과의 접속부가 배치되는 접속 영역을 더 포함하고,
    상기 페이지 플래그 영역은, 상기 접속 영역에 인접하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제4항에 있어서,
    상기 복수의 로컬 소스선끼리 접속하는 글로벌 소스선과,
    상기 복수의 로컬 소스선과 상기 글로벌 소스선과의 접속부가 배치되는 접속 영역을 더 포함하고,
    상기 페이지 플래그 영역은, 상기 접속 영역에 인접하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제3항에 있어서,
    상기 복수의 로컬 소스선끼리 접속하는 글로벌 소스선과,
    상기 복수의 로컬 소스선과 상기 글로벌 소스선과의 접속부가 배치되는 접속 영역과,
    상기 접속 영역에 인접한 더미 영역을 더 포함하고,
    상기 페이지 플래그 영역은, 상기 더미 영역에 인접하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제4항에 있어서,
    상기 복수의 로컬 소스선끼리 접속하는 글로벌 소스선과,
    상기 복수의 로컬 소스선과 상기 글로벌 소스선과의 접속부가 배치되는 접속 영역과,
    상기 접속 영역에 인접한 더미 영역을 더 포함하고,
    상기 페이지 플래그 영역은, 상기 더미 영역에 인접하는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제1항에 있어서,
    상기 불휘발성 반도체 메모리 셀에 데이터를 기입할 때, LM 기입법, 또는 추가 기입법 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제2항에 있어서,
    상기 불휘발성 반도체 메모리 셀에 데이터를 기입할 때, LM 기입법, 또는 추 가 기입법 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제3항에 있어서,
    상기 불휘발성 반도체 메모리 셀에 데이터를 기입할 때, LM 기입법, 또는 추가 기입법 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제1항에 있어서,
    상기 메모리 셀 어레이에는, 상기 불휘발성 반도체 메모리 셀로서 NAND형 유닛 셀이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제2항에 있어서,
    상기 메모리 셀 어레이에는, 상기 불휘발성 반도체 메모리 셀로서 NAND형 유닛 셀이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제3항에 있어서,
    상기 메모리 셀 어레이에는, 상기 불휘발성 반도체 메모리 셀로서 NAND형 유닛 셀이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 제9항에 있어서,
    상기 메모리 셀 어레이에는, 상기 불휘발성 반도체 메모리 셀로서 NAND형 유 닛 셀이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제10항에 있어서,
    상기 메모리 셀 어레이에는, 상기 불휘발성 반도체 메모리 셀로서 NAND형 유닛 셀이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제11항에 있어서,
    상기 메모리 셀 어레이에는, 상기 불휘발성 반도체 메모리 셀로서 NAND형 유닛 셀이 배치되는 것을 특징으로 하는 반도체 집적 회로 장치.
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