JP2007207332A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 複数のページ(PAGE)は各々、ユーザによるデータの書き換えが可能なユーザ領域7と、当該ページの現状態を示すページフラグデータが書き込まれるページフラグ9領域とを含み、ページバッファ3は、ユーザデータを一時的に保持するユーザ用ページバッファ部11と、ページフラグデータを一時的に保持するページフラグ用ページバッファ部13とを含み、ページフラグデータはページフラグ領域9に配置された不揮発性半導体メモリセルに二値で記録し、ユーザデータはユーザ領域7に配置された不揮発性半導体メモリセルに多値で記録する。
【選択図】 図12
Description
図5〜図7は第1の補正手法を示す図であり、それぞれしきい値分布の変化の様子を示す。第1の補正手法は多値NAND型フラッシュメモリを示し、例えば、四値NAND型フラッシュメモリを示す。しきい値分布は、低い方から順に、“11”、“01”、“10”、“00”の4つがある。“11”は消去状態である。これら“11”〜“00”の2ビットデータは、上位ページデータと下位ページデータとに分かれる。本例では、上位ページデータは上位ビットに割り当てられ、下位ページデータは下位ビットに割り当てられる。
図8〜図11は第2の補正手法を示す図であり、それぞれしきい値分布の変化の様子を示す。第2の補正手法は第1の補正手法と同様に、多値NAND型フラッシュメモリを示し、例えば、四値NAND型フラッシュメモリを示す。しきい値分布は、低い方から順に、“11”、“10”、“01”、“00”の4つがある。“11”は消去状態である。これら“11”〜“00”の2ビットデータは、上位ページデータと下位ページデータとに分かれる。本例では、上位ページデータは上位ビットに割り当てられ、下位ページデータは下位ビットに割り当てられる。
上記LM書き込み法、及び追加書き込み法では、ページの現状態を示すデータ(本明細書ではページフラグデータと呼ぶ)が使用される。ページフラグデータは、例えば、1つのページの中の1ビット、あるいは数ビットを使用して記録される。図12に、第1実施形態に係る不揮発性半導体メモリの一例を示すブロック図を示す。
図16に示す第1例は、1本のワード線WLに接続される複数個のメモリセルトランジスタMCがページを構成する例である。第1例は、1本のワード線WLに接続されたフラグセルを2個使う(図16中に示すF1、F2)。
図17、及び図18に示す第2例は、1本のワード線WLに接続される複数個のメモリセルトランジスタMCの半分を用いてページを構成する例である。第2例は、1本のワード線WLに接続されたフラグセルを4個使う(図16中に示すF1〜F4)。
図19は、この発明の第2実施形態に係る不揮発性半導体メモリの一例を示すブロック図である。第2実施形態は、フラグセルの配置に関する。
図20は、この発明の第3実施形態に係る不揮発性半導体メモリの一例を示すブロック図である。第3実施形態は、第2実施形態と同様に、フラグセルの配置に関する。
Claims (5)
- 不揮発性半導体メモリセルが配置され、複数のページを含むメモリセルアレイと、
前記メモリセルアレイから読み出したページ単位のデータ、及び前記メモリセルアレイへ書き込むページ単位のデータを一時的に保持するページバッファと、
前記ページバッファと前記メモリセルアレイとを電気的に接続する複数のビット線と、を備え、
前記複数のページは各々、ユーザによるデータの書き換えが可能なユーザ領域と、当該ページの現状態を示すページフラグデータが書き込まれるページフラグ領域とを含み、
前記ページバッファは、前記ユーザ領域へ書き込み、及び前記ユーザ領域から読み出されるユーザデータを一時的に保持するユーザ用ページバッファ部と、前記ページフラグ領域へ書き込み、及び前記ページフラグ領域から読み出されるページフラグデータを一時的に保持するページフラグ用ページバッファ部とを含み、
前記ページフラグデータは、前記ページフラグ領域に配置された前記不揮発性半導体メモリセルに二値で記録し、
前記ユーザデータは、前記ユーザ領域に配置された前記不揮発性半導体メモリセルに多値で記録することを特徴とする半導体集積回路装置。 - 前記ユーザ用ページバッファ部、及び前記ページフラグ用ページバッファ部は、前記複数のビット線をプリチャージするビット線プリチャージ回路を備え、
前記ページフラグデータを読み出すとき、
前記ページフラグ用ページバッファ部は、前記ページフラグ領域に配置された前記不揮発性半導体メモリセルに接続されるビット線をプリチャージし、
前記ユーザ用ページバッファ部は、前記ユーザ領域に配置された前記不揮発性半導体メモリセルに接続されるビット線をプリチャージしないことを特徴とする請求項1に記載の半導体集積回路装置。 - 前記複数のビット線に、前記不揮発性半導体メモリセルの電流通路を介して電気的に接続される複数のローカルソース線を、さらに、備え、
前記ページフラグデータを読み出すとき、
前記ユーザ領域に接続されるビット線の電位は、前記複数のローカルソース線の電位と同じ電位とし、
前記ページフラグ領域に接続されるビット線の電位を、前記複数のローカルソース線の電位とは異なるプリチャージ電位とすることを特徴とする請求項2に記載の半導体集積回路装置。 - 前記複数のローカルソース線どうしを接続するグローバルソース線と、
前記複数のローカルソース線と前記グローバルソース線との接続部が配置される接続領域と、を備え、
前記ページフラグ領域は、前記接続領域に隣接することを特徴とする請求項3に記載の半導体集積回路装置。 - 前記複数のローカルソース線どうしを接続するグローバルソース線と、
前記複数のローカルソース線と前記グローバルソース線との接続部が配置される接続領域と、
前記接続領域に隣接したダミー領域と、を備え、
前記ページフラグ領域は、前記ダミー領域に隣接することを特徴とする請求項3に記載の半導体集積回路装置。
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