JP2007207332A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 ページフラグデータを高速に読み出すことができる不揮発性半導体メモリを有した半導体集積回路装置を提供する。
【解決手段】 複数のページ（PAGE）は各々、ユーザによるデータの書き換えが可能なユーザ領域７と、当該ページの現状態を示すページフラグデータが書き込まれるページフラグ９領域とを含み、ページバッファ３は、ユーザデータを一時的に保持するユーザ用ページバッファ部１１と、ページフラグデータを一時的に保持するページフラグ用ページバッファ部１３とを含み、ページフラグデータはページフラグ領域９に配置された不揮発性半導体メモリセルに二値で記録し、ユーザデータはユーザ領域７に配置された不揮発性半導体メモリセルに多値で記録する。
【選択図】 図１２

Description

この発明は、半導体集積回路装置に係わり、特に、データの書き換えが可能な不揮発性半導体メモリを備えた半導体集積回路装置に関する。

データ書き換えが可能な不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリの記憶容量は、益々増大する傾向にある。

記憶容量の増加の増大に伴ってメモリセルの微細化がすすむと、今までは現れにくかった現象、例えば、隣接したセルの浮遊ゲートの電位に起因するしきい値変動等の現象が現れるようになってきた。このしきい値変動は近接効果と呼ばれる。

近接効果は、データ書き込み済みのメモリセルのしきい値を変動させる。これは、しきい値分布幅を狭くしようとする際の弊害となる。しきい値分布幅を狭くするためには、近接効果に起因したしきい値変動を補正すれば良い。この補正手法として、データ書き込み方法の改良が模索されている。改良されたデータ書き込み方法の公知例としては特許文献１がある。

しかしながら、改良されたデータの書き込み方法は、ページの現状態を示すページフラグデータを必要とする。ページフラグデータの読み出しは、書き込みシーケンスに付加される動作である。ページフラグデータの読み出しは、書き込み動作の高速化を阻害する。
特開２００５−２４３２０５

この発明は、ページフラグデータを高速に読み出すことができる不揮発性半導体メモリを有した半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、不揮発性半導体メモリセルが配置され、複数のページを含むメモリセルアレイと、前記メモリセルアレイから読み出したページ単位のデータ、及び前記メモリセルアレイへ書き込むページ単位のデータを一時的に保持するページバッファと、前記ページバッファと前記メモリセルアレイとを電気的に接続する複数のビット線と、を備え、前記複数のページは各々、ユーザによるデータの書き換えが可能なユーザ領域と、当該ページの現状態を示すページフラグデータが書き込まれるページフラグ領域とを含み、前記ページバッファは、前記ユーザ領域へ書き込み、及び前記ユーザ領域から読み出されるユーザデータを一時的に保持するユーザ用ページバッファ部と、前記ページフラグ領域へ書き込み、及び前記ページフラグ領域から読み出されるページフラグデータを一時的に保持するページフラグ用ページバッファ部とを含み、前記ページフラグデータは、前記ページフラグ領域に配置された前記不揮発性半導体メモリセルに二値で記録し、前記ユーザデータは、前記ユーザ領域に配置された前記不揮発性半導体メモリセルに多値で記録する。

この発明は、ページフラグデータを高速に読み出すことができる不揮発性半導体メモリを有した半導体集積回路装置を提供できる。

実施形態の説明に先立ち、近接効果と、近接効果を補正する補正手法とについて簡単に説明する。

不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、データをページ毎に書き込む。つまり、１つのページに対する書き込みが終わると、次のページの書き込みに移る。ページはワード線単位で設定されることが一般的である。例えば、ワード線ＷＬ１に接続されたメモリセルＭＣ１にデータを書き込むと（図１Ａ参照）、次に、ワード線ＷＬ２に接続されたメモリセルＭＣ２にデータを書き込む（図１Ｂ参照）。

ここで、メモリセルＭＣ２にデータ“０”を書き込む、と仮定する。データ“０”を書き込むと、メモリセルＭＣ２の電荷蓄積層、例えば、浮遊ゲートＦＧ２には電子ｅ−が注入され、浮遊ゲートＦＧ２の電位が下がる。浮遊ゲートＦＧ２は、メモリセルＭＣ１の浮遊ゲートＦＧ１と絶縁物を介して隣接する（図２参照）。浮遊ゲートＦＧ２は、メモリセルＭＣ１の浮遊ゲートＦＧ１と寄生容量Ｃｆｆを介して結合する。浮遊ゲートＦＧ２の電位が下がると、浮遊ゲートＦＧ１は浮遊ゲートＦＧ２と容量結合し、浮遊ゲートＦＧ１の電位が下がる。メモリセルＭＣ１は、書き込み済みである。書き込み済みのメモリセルＭＣ１の浮遊ゲートＦＧ１の電位が下がる、ということは、書き込み済みのメモリセルＭＣ１のしきい値Ｖｔｈが変化した、ということである。これが近接効果である。近接効果を受ける前のメモリセルのしきい値分布Ｄｗを図３Ａに、近接効果を受けた後のしきい値分布Ｄｗ´を図３Ｂに示す。

図３Ａ、及び図３Ｂに示すように、近接効果は、書き込み済みメモリセルのしきい値分布幅Ｄｗを、分布幅Ｄｗ´に拡大させる。これは、しきい値分布を狙い通りの範囲内に制御することを難くする。

近接効果は、ビット線方向に隣接するメモリセル間において発生するばかりでなく、ワード線方向に隣接するメモリセル間においても発生する。例えば、データ書き込みを、偶数ビット線ＢＬｅ、奇数ビット線ＢＬｏで交互に行う方式のＮＡＮＤ型フラッシュメモリである（図４参照）。この方式のＮＡＮＤ型フラッシュメモリは、ワード線方向に隣接するメモリセル間においても近接効果が発生する。

メモリセルの微細化とともに、１個のメモリセルに３値以上の情報を記憶させる、いわゆる多値化も進展しつつある。多値ＮＡＮＤ型フラッシュメモリは、二値ＮＡＮＤ型フラッシュメモリに比較してしきい値分布幅が狭い。近接効果の影響は二値ＮＡＮＤ型フラッシュメモリも受けるが、多値ＮＡＮＤ型フラッシュメモリはより顕著に受けやすい。例えば、四値ＮＡＮＤ型フラッシュメモリは、消去状態のしきい値分布と中間電圧Ｖｐａｓｓとの間に、３つのしきい値分布を形成する。それぞれのしきい値分布幅は狭い。メモリセルが近接効果の影響を受けると、しきい値分布どうしが重なり合う可能性がある。しきい値分布どうしが重なり合うと、データを正しく記憶できなくなる。しきい値分布幅を狭くするためには、近接効果に起因したしきい値変動を補正すれば良い。この補正手法としては、下記の２つの書き込み法が考えられている。

（ＬＭ書き込み法）
図５〜図７は第１の補正手法を示す図であり、それぞれしきい値分布の変化の様子を示す。第１の補正手法は多値ＮＡＮＤ型フラッシュメモリを示し、例えば、四値ＮＡＮＤ型フラッシュメモリを示す。しきい値分布は、低い方から順に、“１１”、“０１”、“１０”、“００”の４つがある。“１１”は消去状態である。これら“１１”〜“００”の２ビットデータは、上位ページデータと下位ページデータとに分かれる。本例では、上位ページデータは上位ビットに割り当てられ、下位ページデータは下位ビットに割り当てられる。

最初は、下位ページデータを書き込む。図５に示すように、下位ページデータが“１”の場合はしきい値をシフトさせず、消去状態“ｘ１”を維持する。

下位ページデータが“０”の場合はしきい値をシフトさせる。本例では、消去状態“ｘ１”にあるメモリセルの浮遊ゲートに電子を注入し、メモリセルのしきい値を消去状態“ｘ１”から書き込み状態“ｘ０”に上げる（“ｘ０”書き込み）。

次に、隣接するセルに、下位ページデータを書き込む。このとき、図６に示すように、先に下位ページデータが書き込まれたメモリセルに、近接効果が発生する。書き込み状態“ｘ０”は書き込み状態“ｘ０´”に変化する。しきい値分布幅はしきい値が高い方向に拡大する。

次に、近接効果が発生したメモリセルに、上位ページデータを書き込む。図７に示すように、上位ページデータ、及び下位ページデータの双方が“１”の場合はしきい値をシフトさせず、消去状態“１１”を維持する。

上位ページデータが“０”で、下位ページデータが“１”の場合は、消去状態“１１”にあるメモリセルの浮遊ゲートに電子を注入し、メモリセルのしきい値を消去状態“１１”から書き込み状態“０１”に上げる（“０１”書き込み）。本例における書き込み状態“０１”は、消去状態“１１”と書き込み状態“１０”との間にある。

上位ページデータが“１”で、下位ページデータが“０”の場合は、書き込み状態“ｘ０´”にあるメモリセルの浮遊ゲートに電子を注入し、メモリセルのしきい値を書き込み状態“ｘ０´”から書き込み状態“１０”に上げる（ＬＭ書き込み）。この書き込みは、典型的な多値フラッシュメモリではない。近接効果を補正するために、新たに付加される書き込みである。この書き込みは、拡大したしきい値分布幅を再度狭くする。つまり、近接効果に起因したしきい値変動分を補正する。本例における書き込み状態“１０”は、書き込み状態“０１”と書き込み状態“００”との間にある。

上位ページデータ、及び下位ページデータの双方が“０”の場合は、書き込み状態“ｘ０´”にあるメモリセルの浮遊ゲートに電子を注入し、メモリセルのしきい値を書き込み状態“ｘ０´”から書き込み状態“００”に上げる（“００”書き込み）。

図５〜図７に示す第１の補正手法を、本明細書ではＬＭ書き込み法と呼ぶ。

（追加書き込み法）
図８〜図１１は第２の補正手法を示す図であり、それぞれしきい値分布の変化の様子を示す。第２の補正手法は第１の補正手法と同様に、多値ＮＡＮＤ型フラッシュメモリを示し、例えば、四値ＮＡＮＤ型フラッシュメモリを示す。しきい値分布は、低い方から順に、“１１”、“１０”、“０１”、“００”の４つがある。“１１”は消去状態である。これら“１１”〜“００”の２ビットデータは、上位ページデータと下位ページデータとに分かれる。本例では、上位ページデータは上位ビットに割り当てられ、下位ページデータは下位ビットに割り当てられる。

最初は、下位ページデータを書き込む。図８に示すように、下位ページデータが“１”の場合はしきい値をシフトさせず、消去状態“ｘ１”を維持する。

下位ページデータが“０”の場合はしきい値をシフトさせる。本例では、消去状態“ｘ１”にあるメモリセルの浮遊ゲートに電子を注入し、メモリセルのしきい値を消去状態“ｘ１”から書き込み状態“ｘ０”に上げる（“ｘ０”書き込み）。

次に、上位ページデータを書き込む。図９に示すように、上位ページデータ、及び下位ページデータの双方が“１”の場合はしきい値をシフトさせず、消去状態“１１”を維持する。

上位ページデータが“０”で、下位ページデータが“１”の場合は、消去状態“１１”にあるメモリセルの浮遊ゲートに電子を注入しメモリセルのしきい値を消去状態“１１”から書き込み状態“０１”に上げる（“０１”書き込み）。本例における書き込み状態“０１”は、書き込み状態“１０”と書き込み状態“００”との間にある。

上位ページデータが“１”で、下位ページデータが“０”の場合は、しきい値をシフトさせない。書き込み状態“１０（＝ｘ０）”を維持する。本例における書き込み状態“１０”は、消去状態“１１”と書き込み状態“０１”との間にある。

上位ページデータ、及び下位ページデータの双方が“０”の場合は、書き込み状態“１０（＝ｘ０）”にあるメモリセルの浮遊ゲートに電子を注入し、メモリセルのしきい値を書き込み状態“１０（＝ｘ０）”から書き込み状態“００”に上げる（“００”書き込み）。

次に、隣接するセルに、上位ページデータ、及び下位ページデータを書き込む。このとき、図１０に示すように、近接効果が、先に上位ページデータ、及び下位ページデータが書き込まれたメモリセルに発生する。書き込み状態“１０”は書き込み状態“１０´”に、書き込み状態“０１”は書き込み状態“０１´”に、書き込み状態“００”は書き込み状態“００´”に変化する。それぞれのしきい値分布幅はしきい値が高い方向に拡大する。

次に、近接効果が発生したメモリセルに、追加書き込みする。図１１に示すように、メモリセルのしきい値は、書き込み状態“１０´”から書き込み状態“１０”に、書き込み状態“０１´”から書き込み状態“０１”に、書き込み状態“００´”から書き込み状態“００”に、それぞれ上がる。追加書き込みが、例えば、図８、図９に示す下位、上位ページデータ書き込みと、特に、異なるところは、ワード線に与えられるベリファイ読み出し電圧Ｖｖが高いことである。例えば、追加書き込み状態“１０”を決めるベリファイ読み出し電圧Ｖｖ１０＊は、図８に示す書き込み状態“ｘ０”を決めるベリファイ読み出し電圧Ｖｖｘ０よりも高い。同様に、追加書き込み状態“０１”を決めるベリファイ読み出し電圧Ｖｖ０１＊は図９に示す書き込み状態“０１”を決めるベリファイ読み出し電圧Ｖｖ０１よりも高く、追加書き込み状態“００”を決めるベリファイ読み出し電圧Ｖｖ００＊は図９に示す書き込み状態“００”を決めるベリファイ読み出し電圧Ｖｖ００よりも高い。追加書き込みは、典型的な多値フラッシュメモリではしない。近接効果を補正するために、新たに追加される書き込みである。追加書き込みを用いることでも、近接効果に起因したしきい値変動分を補正することができる。

図８〜図１１に示す第２の補正手法を、本明細書では追加書き込み法と呼ぶ。

以下、この発明の実施形態を、図面を参照して説明する。なお、図面においては、同一の部分については同一の参照符号を付す。

（第１実施形態）
上記ＬＭ書き込み法、及び追加書き込み法では、ページの現状態を示すデータ（本明細書ではページフラグデータと呼ぶ）が使用される。ページフラグデータは、例えば、１つのページの中の１ビット、あるいは数ビットを使用して記録される。図１２に、第１実施形態に係る不揮発性半導体メモリの一例を示すブロック図を示す。

図１２に示すように、第１実施形態に係る不揮発性半導体メモリは、メモリセルアレイ１と、ページバッファ３と、ビット線ＢＬとを含む。

メモリセルアレイ１には不揮発性半導体メモリセルが配置され、複数のページ（ＰＡＧＥ）を含む。ページバッファ３はメモリセルアレイ１から読み出したページ単位のデータ、及びメモリセルアレイ１へ書き込むページ単位のデータを一時的に保持する。メモリセルアレイ１、及びページバッファ３の一構成例を図１３に示す。図１３に示すように、不揮発性半導体メモリの一例は、ＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリは、不揮発性半導体メモリセルとしてＮＡＮＤ型ユニットセル５を含む。ＮＡＮＤ型ユニットセル５は、ドレイン側ブロック選択トランジスタＳＴＤと、ソース側ブロック選択トランジスタＳＴＳと、複数のメモリセルトランジスタＭＣとを含む。複数のメモリセルトランジスタＭＣは、ブロック選択トランジスタＳＴＤ、及びＳＴＳそれぞれの電流通路の一端間に直列に接続される。メモリセルトランジスタＭＣは、例えば、図２に示したように、電荷蓄積層である浮遊ゲートを有したしきい値可変型の絶縁ゲート型電界効果トランジスタである。ドレイン側ブロック選択トランジスタＳＴＤの電流通路の他端はビット線ＢＬに接続される。ソース側ブロック選択トランジスタＳＴＳの電流通路の他端はセルソース線ＣＥＬＳＲＣに接続される。ドレイン側ブロック選択トランジスタＳＴＤのゲートはドレイン側ブロック選択線ＳＧＤに接続され、ソース側ブロック選択トランジスタＳＴＳのゲートはソース側ブロック選択線ＳＧＳに接続される。メモリセルトランジスタＭＣのゲートはワード線ＷＬに接続される。

本例では、１本のワード線ＷＬに接続される複数個のメモリセルトランジスタＭＣに対して、データの読み出し、及び書き込みが同時に行われる。１つのメモリセルトランジスタＭＣが１ビットのデータを記憶する場合、上記複数個のメモリセルトランジスタＭＣが集まって図１２に示したページ（ＰＡＧＥ）という単位を構成する。ページは、例えば、データの読み出し、及び書き込みの最小単位を構成する。１つのメモリセルトランジスタＭＣが２ビットのデータを記憶する場合（四値メモリ）、上記複数個のメモリセルトランジスタＭＣは２ページ分のデータを記憶する。本例では、１本のワード線ＷＬに接続される複数個のメモリセルトランジスタＭＣがページという単位を構成する。しかし、ビット線ＢＬを、例えば、偶数ビット線と、奇数ビット線とに分け、上記ページという単位を、１本のワード線ＷＬに接続される複数個のメモリセルトランジスタＭＣの半分を用いて構成するようにしても良い。

複数のページは各々、ユーザ領域７とページフラグ領域９とを含む。ユーザ領域７は、ユーザからのアクセスが可能な領域であり、ユーザによるデータの書き換えが可能な領域である。ＮＡＮＤ型フラッシュメモリに入力される書き込みデータはユーザ領域７に記憶され、ＮＡＮＤ型フラッシュメモリから出力される読み出しデータはユーザ領域７から読み出される。ページフラグ領域９は、当該ページの現状態を示すページフラグデータが書き込まれる領域である。ページフラグ領域９はユーザからのアクセスが不可能な領域である。

ページバッファ３は、ユーザ用ページバッファ部１１と、ページフラグ用ページバッファ部１３とを含む。ユーザ用ページバッファ部１１は、ユーザ領域７へ書き込み、及びユーザ領域７から読み出されるデータ（ユーザデータ）を一時的に保持する。ページフラグ用ページバッファ部１３は、ページフラグ領域９へ書き込み、及びページフラグ領域９から読み出されるページフラグデータを一時的に保持する。

本例では、ユーザデータは、ユーザ領域７に配置された不揮発性半導体メモリセルに多値で記録し、ページフラグデータは、ページフラグ領域９に配置された不揮発性半導体メモリセルに二値で記録する。図１４に、ユーザ領域７のメモリセルのしきい値分布の一例を示し、図１５に、ページフラグ領域９のメモリセルのしきい値分布の一例を示す。

ページフラグデータは、ページの現状態を示すデータである。ページの現状態を示すデータとは、例えば、当該ページへの書き込みが何処まで進んでいるか、などを示すデータである。ページフラグデータを読み出すと、当該ページへの書き込みが何処まで進んでいるかを知ることができる。当該ページへの書き込みが何処まで進んでいるかを知ることで、例えば、ベリファイ読み出し電圧の切り替えができる。ページフラグデータを記憶する不揮発性半導体メモリセルを、本明細書ではフラグセルと呼ぶ。

フラグセルの初期状態は、例えば、データ“１”（＝消去状態）である。この状態は、例えば、下位ページデータの書き込みが終了していない状態を示す。フラグセルからページフラグデータを読み出し、データが“１”であれば、下位ページデータの書き込みが終了していない状態である。ベリファイ読み出し電圧は、ＬＭ書き込み法では図５に示す電圧Ｖｖｘ０に、追加書き込み法では図８に示す電圧Ｖｖｘ０に設定する。

下位ページデータの書き込みが終わると、消去状態のフラグセルの浮遊ゲートに電子を注入し、フラグセルのしきい値を消去状態“１”から書き込み状態“０”に上げる。フラグセルからページフラグデータを読み出し、データが“０”であれば、下位ページデータの書き込みが終了した状態であることが分かる。ベリファイ読み出し電圧は、ＬＭ書き込み法では図７に示す電圧Ｖｖ０１、Ｖｖ１０、Ｖｖ００に、追加書き込み法では図９に示す電圧Ｖｖ０１、Ｖｖ００に設定し、上位ページデータを書き込む。

上位ページデータの書き込みを終えた後、さらに、別のフラグセルの浮遊ゲートに電子を注入し、別のフラグセルのしきい値を消去状態“１”から書き込み状態“０”に上げても良い。別のフラグセルからページフラグデータを読み出し、データが“０”であれば、上位ページデータの書き込みが終了した状態であることが分かる。特に、追加書き込み法では、上位ページデータの書き込みが終了した後に、追加書き込みされる。追加書き込みの際には、ベリファイ読み出し電圧が電圧Ｖｖ１０＊、Ｖｖ０１＊、Ｖｖ００＊に設定される。そこで、別のフラグセルからページフラグデータを読み出し、データが“０”であれば、ベリファイ読み出し電圧は、追加書き込み法では、図１１に示す電圧Ｖｖ１０＊、Ｖｖ０１＊、Ｖｖ００＊に設定する。

図１６〜図１８に、フラグセルの例を示す。図１６〜図１８は、１本のワード線ＷＬに接続される複数個のメモリセルトランジスタＭＣを示す。

（第１例）
図１６に示す第１例は、１本のワード線ＷＬに接続される複数個のメモリセルトランジスタＭＣがページを構成する例である。第１例は、１本のワード線ＷＬに接続されたフラグセルを２個使う（図１６中に示すＦ１、Ｆ２）。

フラグセルＦ１は下位ページデータの書き込みに使用される。フラグセルＦ１には、例えば、下位ページデータの書き込みが終了したか否かのデータが記録される。上述したように、例えば、フラグセルＦ１に記録されたデータが“１”であれば、ワード線ＷＬに接続されるメモリセルトランジスタＭｘ〜Ｍｘ−５、…に対する下位ページデータの書き込みが終了していないことを示し、データが“０”であればメモリセルトランジスタＭｘ〜Ｍｘ−５、…に対する下位ページデータの書き込みが終了したことを示す。

フラグセルＦ２は上位ページデータの書き込みに使用される。フラグセルＦ２には、例えば、上位ページデータの書き込みが終了したか否かのデータが記録される。例えば、フラグセルＦ２に記録されたデータが“１”であれば、メモリセルトランジスタＭｘ〜Ｍｘ−５、…に対する上位ページデータの書き込みが終了していないことを示し、データが“０”であればメモリセルトランジスタＭｘ〜Ｍｘ−５、…に対する上位ページデータの書き込みが終了したことを示す。

（第２例）
図１７、及び図１８に示す第２例は、１本のワード線ＷＬに接続される複数個のメモリセルトランジスタＭＣの半分を用いてページを構成する例である。第２例は、１本のワード線ＷＬに接続されたフラグセルを４個使う（図１６中に示すＦ１〜Ｆ４）。

図１７は偶数ビット線ＢＬｅに接続されるページの場合を示す。

偶数ビット線ＢＬｅに接続されるページにデータを書き込む場合、偶数ビット線ＢＬｅがページバッファ３に接続される。奇数ビット線ＢＬｏはページバッファ３に接続されない。フラグセルＦ１〜Ｆ４のうち、フラグセルＦ１、Ｆ３がページバッファ３に接続される。フラグセルＦ１は下位ページデータの書き込みに使用し、フラグセルＦ３は上位ページデータの書き込みに使用する。

フラグセルＦ１に記録されたデータが“１”であれば、ワード線ＷＬ、及び偶数ビット線ＢＬｅに接続されるメモリセルトランジスタＭｘ−１、Ｍｘ−３、…に対する下位ページデータの書き込みが終了していないことを示す。データが“０”であればメモリセルトランジスタＭｘ−１、Ｍｘ−３、…に対する下位ページデータの書き込みが終了したことを示す。

同様に、フラグセルＦ３に記録されたデータが“１”であれば、メモリセルトランジスタＭｘ−１、Ｍｘ−３、…に対する上位ページデータの書き込みが終了していないことを示す。データが“０”であればメモリセルトランジスタＭｘ−１、Ｍｘ−３、…に対する上位ページデータの書き込みが終了したことを示す。

図１８は奇数ビット線ＢＬｏに接続されるページの場合を示す。

奇数ビット線ＢＬｏに接続されるページにデータを書き込む場合、奇数ビット線ＢＬｏがページバッファ３に接続される。偶数ビット線ＢＬｅはページバッファ３に接続されない。フラグセルＦ１〜Ｆ４のうち、フラグセルＦ２、Ｆ４がページバッファ３に接続される。フラグセルＦ２は下位ページデータの書き込みに使用し、フラグセルＦ４は上位ページデータの書き込みに使用する。

フラグセルＦ２に記録されたデータが“１”であれば、ワード線ＷＬ、及び奇数ビット線ＢＬｏに接続されるメモリセルトランジスタＭｘ、Ｍｘ−２、…に対する下位ページデータの書き込みが終了していないことを示す。データが“０”であればメモリセルトランジスタＭｘ、Ｍｘ−２、…に対する下位ページデータの書き込みが終了したことを示す。

同様に、フラグセルＦ４に記録されたデータが“１”であれば、メモリセルトランジスタＭｘ、Ｍｘ−２、…に対する上位ページデータの書き込みが終了していないことを示す。データが“０”であればメモリセルトランジスタＭｘ、Ｍｘ−２、…に対する上位ページデータの書き込みが終了したことを示す。

多値データの読み出しは、二値データの読み出しに比較して時間がかかる。例えば、ワード線に与える読み出し電圧を変えながらメモリセルからのデータ読み出しを繰り返す、あるいはセンスアンプの基準電位を変えながら読み出したデータの判別を繰り返すからである。フラグセルからのページフラグデータの読み出しは、書き込みシーケンスに付加される動作である。ページフラグデータの読み出しは、書き込み動作の高速化を阻害する。

そこで、第１実施形態は、図１４、及び図１５に示したように、ユーザデータを書き込むメモリセルにはデータを多値で記録し、フラグセルにはデータを二値で記録する。フラグセルにデータを二値で記録することで、ページフラグデータの読み出しには、二値データの読み出し方法を利用することができる。従って、ページフラグデータの読み出しを、フラグセルにデータを多値で記録する場合に比較して、高速化することができる。

さらに、第１実施形態は、ページフラグデータの読み出しを高速化するために、ページフラグデータの読み出し方法を工夫する。

図１３に示すように、ページバッファ３は、ビット毎に、ラッチ回路ＬＡＴ、及びビット線プリチャージ回路ＰｒＣを持つ。これらの回路ＬＡＴ、ＰｒＣは、ユーザ用ページバッファ部１１、及びページフラグ用ページバッファ部１３の双方にある。ラッチ回路ＬＡＴは、メモリセルに書き込むデータ、及びメモリセルから読み出したデータを一時的に保持する回路である。ビット線プリチャージ回路ＰｒＣは、データを読み出すときに、ビット線プリチャージ電位Ｖｐｒｅをビット線ＢＬに与える回路である。

ページフラグデータを読み出すとき、例えば、ページフラグ用ページバッファ部１３のプリチャージ回路ＰｒＣは、フラグセルに接続されるビット線ＢＬ（便宜上ＦＢＬと呼ぶ）に電位Ｖｐｒｅを与え、ビット線ＦＢＬをプリチャージする。しかし、ユーザ用ページバッファ部１１のプリチャージ回路ＰｒＣは、ユーザ領域７に配置されたメモリセルに接続されるビット線ＢＬ（便宜上ＵＢＬと呼ぶ）をプリチャージしない。

例えば、図１６〜図１８に示したように、フラグセルはユーザ領域７に配置されたメモリセルＭＣとワード線ＷＬを共有する。ページフラグデータを読み出すときに、全てのビット線ＢＬ（ＵＢＬ、ＦＢＬ）をプリチャージすると、ワード線ＷＬに読み出し電圧Ｖｒｅａｄを与えたときに、ユーザ領域７に配置されたメモリセルＭＣからもデータが読み出される。例えば、メモリセルＭＣが消去状態を維持している場合には、プリチャージ電位Ｖｐｒｅのビット線ＢＬ（ＵＢＬ）から、回路内接地電位Ｖｓｓのセルソース線ＣＥＬＳＲＣに向かってセル電流が流れる。セル電流がセルソース線ＣＥＬＳＲＣに流れると、セルソース線ＣＥＬＳＲＣの電位が一時的に上昇する。上昇したセルソース線ＣＥＬＳＲＣの電位はやがて回路内接地電位Ｖｓｓに復帰する。一般にセルソース線ノイズと呼ばれる現象である。もしも、大量のセル電流がセルソース線ＣＥＬＳＲＣに流れると、セルソース線ＣＥＬＳＲＣの電位が回路内接地電位Ｖｓｓに復帰するまでに時間がかかり、次の動作に移るまでに時間的な余裕を充分に確保しなければならない。これは、ページフラグデータの読み出しの高速化を阻害する。

そこで、第１実施形態は、ページフラグデータを読み出すとき、図１３に示すように、ビット線ＦＢＬのみをプリチャージし、ビット線ＵＢＬはプリチャージしない。例えば、ページフラグデータを読み出すとき、ビット線ＵＢＬの電位をセルソース線ＣＥＬＳＲＣの電位と同じ電位とする。同じ電位の一例は回路内接地電位Ｖｓｓである。ビット線ＵＢＬに、回路内接地電位Ｖｓｓを与える回路としては、例えば、プリチャージ回路ＰｒＣを使うことができる。対して、ビット線ＦＢＬの電位は、セルソース線ＣＥＬＳＲＣの電位とは異なるプリチャージ電位Ｖｐｒｅとする。

第１実施形態によれば、ページフラグデータを読み出すとき、ビット線ＵＢＬをプリチャージしない。このため、例えば、ビット線ＵＢＬの電位を、セルソース線ＣＥＬＳＲＣの電位と同じ電位とすることができる。ワード線ＷＬに読み出し電圧Ｖｒｅａｄがかかった場合でも、セル電流が、ビット線ＵＢＬからセルソース線ＣＥＬＳＲＣに向かって流れることはない。つまり、ページフラグデータを読み出すときには、ユーザデータを読み出すときに比較して、セルソース線ＣＥＬＳＲＣに流れるセル電流の量が減る。セル電流の量が減るとセルソース線ノイズを抑えることができ、セルソース線ＣＥＬＳＲＣの電位は、より短い時間で回路内接地電位Ｖｓｓに復帰する。次の動作に移るまでに確保される時間的な余裕は短縮可能となる。具体的には、ページフラグデータ読み出しから次の動作に移るまでの時間は、ユーザデータ読み出しから次の動作に移るまでの時間よりも短く設定することができる。

以上、第１実施形態によれば、ページフラグデータをフラグセルに二値データで記録するので、フラグセルに多値データで記録する場合に比較して、ページフラグデータを高速に読み出すことができる。

さらに、ページフラグデータを読み出すとき、フラグセルに接続されるビット線ＦＢＬのみをプリチャージするので、全てのビット線ＢＬ（ＵＢＬ、ＦＢＬ）をプリチャージしてページフラグデータを読み出す場合に比較して、ページフラグデータの読み出しから次の動作に移るまでの時間を短縮することができる。

（第２実施形態）
図１９は、この発明の第２実施形態に係る不揮発性半導体メモリの一例を示すブロック図である。第２実施形態は、フラグセルの配置に関する。

図１９に示すように、セルソース線ＣＥＬＳＲＣは、メモリセル１の中に複数ある。いわば、セルソース線ＣＥＬＳＲＣはローカルなソース線である。ローカルなソース線どうしを接続するために、グローバルソース線ＧＣＥＬＳＲＣが設けられる。グローバルソース線ＧＣＥＬＳＲＣはセルソース線バイアス回路２１に接続され、セルソース線バイアス回路２１から出力されたソースバイアス電位を、ローカルなソース線、即ち、複数のセルソース線ＣＥＬＳＲＣに対して供給する。セルソース線バイアス回路２１は、メモリセルアレイ１の外に配置される。

本例のグローバルソース線ＧＣＥＬＳＲＣはビット線ＢＬと並行する。グローバルソース線ＧＣＥＬＳＲＣは、例えば、ビット線ＢＬを形成するための導電層を利用して形成される。グローバルソース線ＧＣＥＬＳＲＣの下には、グローバルソース線ＧＣＥＬＳＲＣをセルソース線ＣＥＬＳＲＣに接続するための接続部、本例では、プラグ２３が配置される。プラグ２３が配置される領域を、本明細書では接続領域２５と呼ぶ。

セルソース線ＣＥＬＳＲＣは導電体、例えば、低抵抗な導電性金属で形成される。とはいえ、容量成分、及び抵抗成分はゼロではない。プラグ２３から離れるほど、第１実施形態において説明したセルソース線ノイズの影響は顕著になる。セルソース線ノイズの影響を、最も小さくできる箇所、もしくはセルソース線ノイズの影響を受け難い箇所は、プラグ２３の近くである。そこで、第２実施形態は、フラグセルが配置されるページフラグ領域９を、接続領域２５に隣接させる。

第２実施形態によれば、ページフラグ領域９を接続領域２５に隣接させるので、ページフラグデータを読み出すとき、セルソース線ＣＥＬＳＲＣがソース線ノイズの影響を受け難くできる、もしくは影響を小さくできる。従って、ページフラグデータの読み出しから次の動作に移るまでの時間を、第１実施形態に比較して、さらに、短縮することができる。

なお、第２実施形態は、単独で実施することも可能であるが、第１実施形態と組み合わせて実施することができる。

（第３実施形態）
図２０は、この発明の第３実施形態に係る不揮発性半導体メモリの一例を示すブロック図である。第３実施形態は、第２実施形態と同様に、フラグセルの配置に関する。

図２０に示すように、第３実施形態が第２実施形態と異なるところは、ページフラグ領域９と接続領域２５との間に、ダミー領域３１があるところである。

接続領域２５は、メモリセルアレイ１の中で、パターンの周期性が崩れる箇所となることがある。例えば、グローバルソース線ＧＣＥＬＳＲＣの幅を、ビット線ＢＬの幅よりも広くすることがある。これは、グローバルソース線ＧＣＥＬＳＲＣの幅を広げることで、グローバルソース線ＧＣＥＬＳＲＣ自体の配線容量を大きくし、電位の変動を抑制するなどのためである。グローバルソース線ＧＣＥＬＳＲＣの幅が、ビット線ＢＬの幅よりも広いと、グローバルソース線ＧＣＥＬＳＲＣのところで、パターンの周期性が崩れる。つまり、接続箇所２５のところで、パターンの周期性が崩れる。

あるいは、ブロック選択線ＳＧＤ、ＳＧＳを多重配線とし、ブロック選択線ＳＧＤ、ＳＧＳの抵抗値を下げることがある。いわゆる、シャント配線である。シャント配線と、最下層ブロック選択線ＳＧＤ、又はＳＧＳを接続する接続箇所は、接続箇所２５に形成される。この場合でも、接続箇所２５のところで、パターンの周期性が崩れる。

パターンの周期性が崩れると、例えば、グローバルソース線ＧＣＥＬＳＲＣの近くに形成されたビット線ＢＬにおいては、所望の幅よりも狭い、あるいは広いビット線ＢＬが形成されてしまうことがある。これは、配線のパターン幅（金属層が残るところ）、あるいはピッチ幅（金属層が無くなるところ）が一様でないと、リソグラフィ工程時において、例えば、ホトレジストに到達する光の量が変化して露光量がばらつくためである。露光量は、グローバルソース線ＧＣＥＬＳＲＣからある程度離れると安定しだす。そこで、露光量が安定する箇所までダミー領域３１を設定する。ダミー領域３１には、他の領域と同じようにメモリセルトランジスタが形成されるが、ダミー領域３１に形成されたメモリセルトランジスタは使用しない。

第３実施形態においては、フラグセルが配置されるページフラグ領域９を、ダミー領域３１に隣接させる。

このように、ダミー領域３１をメモリセルアレイ１の中に持つＮＡＮＤ型フラッシュメモリにおいては、ページフラグ領域９を、ダミー領域３１に隣接させる。これにより、第２実施形態と同様に、セルソース線ＣＥＬＳＲＣがソース線ノイズの影響を受け難くできる、もしくは影響を小さくできる。従って、ページフラグデータの読み出しから次の動作に移るまでの時間を、第１実施形態に比較して、さらに、短縮することができる。

なお、第３実施形態は、単独で実施することも可能であるが、第１実施形態と組み合わせて実施することができる。

以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。

また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。

また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。

また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。

図１Ａ及び図１Ｂはメモリセルへのデータ書き込みを示す図 図２はメモリセルのビット線方向に沿った断面図 図３Ａは近接効果を受ける前のしきい値分布を示す図、図３Ｂは近接効果を受けた後のしきい値分布を示す図 図４はメモリセルへのデータ書き込みを示す図 図５はＬＭ書き込み法におけるしきい値分布の変化を示す図 図６はＬＭ書き込み法におけるしきい値分布の変化を示す図 図７はＬＭ書き込み法におけるしきい値分布の変化を示す図 図８は追加書き込み法におけるしきい値分布の変化を示す図 図９は追加書き込み法におけるしきい値分布の変化を示す図 図１０は追加書き込み法におけるしきい値分布の変化を示す図 図１１は追加書き込み法におけるしきい値分布の変化を示す図 図１２はこの発明の第１実施形態に係る不揮発性半導体メモリの一例を示すブロック図 図１３は図１２に示すメモリセルアレイ及びページバッファの一構成例を示す図 図１４はユーザ領域のメモリセルのしきい値分布の一例を示す図 図１５はページフラグ領域のメモリセルのしきい値分布の一例を示す図 図１６はフラグセルの第１例を示す図 図１７はフラグセルの第２例（偶数ビット線の場合）を示す図 図１８はフラグセルの第２例（奇数ビット線の場合）を示す図 図１９はこの発明の第２実施形態に係る不揮発性半導体メモリの一例を示すブロック図 図２０はこの発明の第３実施形態に係る不揮発性半導体メモリの一例を示すブロック図

符号の説明

１…メモリセルアレイ、３…ページバッファ、ＢＬ…ビット線、１１…ユーザ用ページバッファ部、１３…ページフラグ用ページバッファ部

Claims (5)

1. 不揮発性半導体メモリセルが配置され、複数のページを含むメモリセルアレイと、
   前記メモリセルアレイから読み出したページ単位のデータ、及び前記メモリセルアレイへ書き込むページ単位のデータを一時的に保持するページバッファと、
   前記ページバッファと前記メモリセルアレイとを電気的に接続する複数のビット線と、を備え、
   前記複数のページは各々、ユーザによるデータの書き換えが可能なユーザ領域と、当該ページの現状態を示すページフラグデータが書き込まれるページフラグ領域とを含み、
   前記ページバッファは、前記ユーザ領域へ書き込み、及び前記ユーザ領域から読み出されるユーザデータを一時的に保持するユーザ用ページバッファ部と、前記ページフラグ領域へ書き込み、及び前記ページフラグ領域から読み出されるページフラグデータを一時的に保持するページフラグ用ページバッファ部とを含み、
   前記ページフラグデータは、前記ページフラグ領域に配置された前記不揮発性半導体メモリセルに二値で記録し、
   前記ユーザデータは、前記ユーザ領域に配置された前記不揮発性半導体メモリセルに多値で記録することを特徴とする半導体集積回路装置。
2. 前記ユーザ用ページバッファ部、及び前記ページフラグ用ページバッファ部は、前記複数のビット線をプリチャージするビット線プリチャージ回路を備え、
   前記ページフラグデータを読み出すとき、
   前記ページフラグ用ページバッファ部は、前記ページフラグ領域に配置された前記不揮発性半導体メモリセルに接続されるビット線をプリチャージし、
   前記ユーザ用ページバッファ部は、前記ユーザ領域に配置された前記不揮発性半導体メモリセルに接続されるビット線をプリチャージしないことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記複数のビット線に、前記不揮発性半導体メモリセルの電流通路を介して電気的に接続される複数のローカルソース線を、さらに、備え、
   前記ページフラグデータを読み出すとき、
   前記ユーザ領域に接続されるビット線の電位は、前記複数のローカルソース線の電位と同じ電位とし、
   前記ページフラグ領域に接続されるビット線の電位を、前記複数のローカルソース線の電位とは異なるプリチャージ電位とすることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記複数のローカルソース線どうしを接続するグローバルソース線と、
   前記複数のローカルソース線と前記グローバルソース線との接続部が配置される接続領域と、を備え、
   前記ページフラグ領域は、前記接続領域に隣接することを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記複数のローカルソース線どうしを接続するグローバルソース線と、
   前記複数のローカルソース線と前記グローバルソース線との接続部が配置される接続領域と、
   前記接続領域に隣接したダミー領域と、を備え、
   前記ページフラグ領域は、前記ダミー領域に隣接することを特徴とする請求項３に記載の半導体集積回路装置。

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