KR100906525B1 - 반도체 집적 회로 장치 - Google Patents

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KR100906525B1
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후미따까 아라이
아쯔히로 사또
마꼬또 사꾸마
마사또 엔도
기요히또 니시하라
게이지 슈또
나오히사 이이노
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가부시끼가이샤 도시바
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Abstract

복수의 블록을 갖는 메모리 셀 어레이와, 메모리 셀 어레이에 배치된 전하 축적층을 갖는 제1 불휘발성 반도체 메모리 셀과, 제1 불휘발성 반도체 메모리 셀에 인접하여 메모리 셀 어레이에 배치된, 전하 축적층을 갖는 제2 불휘발성 반도체 메모리 셀을 구비한 반도체 집적 회로 장치를 개시한다. 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한다. 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행한다.
메모리 셀 어레이, 불휘발성 반도체 메모리 셀, 추가 기입, 전하 축적층, 통상 데이터 기입, 시프트량

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEⅥCE}
도 1a 및 도 1b는 메모리 셀에의 데이터 기입을 도시하는 도면.
도 2는 메모리 셀의 비트선 방향을 따른 단면도.
도 3a는 근접 효과를 받기 전의 임계값 분포를 도시하는 도면, 도 3b는 근접 효과를 받은 후의 임계값 분포를 도시하는 도면.
도 4는 메모리 셀에의 데이터 기입을 도시하는 도면.
도 5는 메모리 셀의 임계값 분포를 도시하는 도면.
도 6은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제1 예를 도시하는 회로도.
도 7은 베리파이 전압의 설정의 일례를 도시하는 도면.
도 8은 근접 효과를 받기 전의 임계값 분포를 도시하는 도면.
도 9는 근접 효과를 받은 후의 임계값 분포를 도시하는 도면.
도 10은 추가 기입 후의 임계값 분포를 도시하는 도면.
도 11은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제2 예를 도시하는 회로도.
도 12는 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제3 예를 도시하는 회로도.
도 13은 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제3 예를 도시하는 회로도.
도 14는 NAND형 플래시 메모리의 개략적인 구성을 도시하는 블록도.
도 15는 메모리 셀 어레이의 일례를 도시하는 도면.
도 16은 블록의 일례를 도시하는 등가 회로도.
도 17은 본 발명의 제2 실시예에 따른 기입 방법의 제1 예를 도시하는 도면.
도 18의 (a)~도 18의 (c)는 본 발명의 제2 실시예에 따른 동작 방법을 이용하여 얻은 임계값 분포를 도시하는 도면.
도 19의 (a)~도 19의 (c)는 본 발명의 제2 실시예의 참고예에 따른 동작 방법을 이용하여 얻은 임계값 분포를 도시하는 도면.
도 20은 본 발명의 제2 실시예에 따른 기입 방법의 제2 예를 도시하는 도면.
도 21은 본 발명의 제2 실시예에 따른 기입 방법의 제3 예를 도시하는 도면.
도 22는 본 발명의 제2 실시예에 따른 기입 방법의 제4 예를 도시하는 도면.
도 23은 블록의 다른 예를 도시하는 등가 회로도.
도 24는 본 발명의 제3 실시예에 따른 기입 방법의 제1 예를 도시하는 도면.
도 25는 제3 실시예에 따른 기입 방법의 제1 예에 따른 임계값 분포의 변화(케이스1)를 도시하는 도면.
도 26은 제3 실시예에 따른 기입 방법의 제1 예에 따른 임계값 분포의 변화(케이스2)를 도시하는 도면.
도 27은 제3 실시예에 따른 기입 방법의 제1 예에 따른 임계값 분포의 변화 (케이스3)를 도시하는 도면.
도 28은 제3 실시예에 따른 기입 방법의 제1 예에 따른 임계값 분포의 변화(케이스4)를 도시하는 도면.
도 29는 본 발명의 제3 실시예에 따른 기입 방법의 제2 예를 도시하는 도면.
도 30은 제3 실시예에 따른 기입 방법의 제2 예에 따른 임계값 분포의 변화(케이스1)를 도시하는 도면.
도 31은 제3 실시예에 따른 기입 방법의 제2 예에 따른 임계값 분포의 변화(케이스2)를 도시하는 도면.
도 32는 본 발명의 제3 실시예에 따른 기입 방법의 제3 예를 도시하는 도면.
도 33은 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스1)를 도시하는 도면.
도 34는 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스2)를 도시하는 도면.
도 35는 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스3)를 도시하는 도면.
도 36은 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스4)를 도시하는 도면.
도 37은 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스5)를 도시하는 도면.
도 38은 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화 (케이스6)를 도시하는 도면.
도 39는 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스7)를 도시하는 도면.
도 40은 제3 실시예에 따른 기입 방법의 제3 예에 따른 임계값 분포의 변화(케이스8)를 도시하는 도면.
도 41은 NAND형 유닛 셀이 배치된 메모리 셀 어레이의 일부를 도시하는 도면.
도 42는 임계값 분포를 도시하는 도면.
도 43은 셀에 흐르는 전류의 변화의 이미지를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
3 : I/O 버퍼
5 : 페이지 버퍼
7 : 메모리 셀 어레이
9 : 로우 디코더
WL1 : 워드선
MC1, MC2Z : 메모리셀
FG1, FG2 : 부유 게이트
Cff : 기생 용량
BLo ; 홀수 비트선
BLe : 짝수 비트선
[특허 문헌1] 일본 특개 2003-196988
본 출원은, 일본 특허 출원 2006-23875(2006년 1월 31일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 집적 회로 장치에 관한 것으로, 특히, 데이터의 재기입이 가능한 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치에 관한 것이다.
데이터 재기입이 가능한 불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리는, 그 기억 용량은, 점점 더 증대되는 경향에 있다.
기억 용량의 증대에 수반하여 메모리 셀의 미세화가 진행되면, 지금까지는 나타나기 어려웠던 현상, 예를 들면, 인접한 셀의 부유 게이트의 전위에 기인하는 임계값 변동 등의 현상이 나타나게 되었다. 이 임계값 변동은, 근접 효과로 불린다.
근접 효과는, 데이터 기입 완료된 메모리 셀의 임계값을 변동시킨다. 이것은, 임계값 분포 폭을 좁게 하고자 할 때의 폐해로 된다.
본 발명은, 좁은 임계값 분포 폭을 실현할 수 있는 불휘발성 반도체 메모리를 가진 반도체 집적 회로 장치를 제공한다.
본 발명의 제1 양태에 따른 반도체 집적 회로 장치는, 복수의 블록을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제1 불휘발성 반도체 메모리 셀과, 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제2 불휘발성 반도체 메모리 셀을 포함하며, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행한다.
본 발명의 제2 양태에 따른 반도체 집적 회로 장치는, 복수의 페이지를 포함하는 블록을 복수 갖는 메모리 셀 어레이와, 전하 축적층을 갖고, 상기 메모리 셀 어레이에 배치된 제1 불휘발성 반도체 메모리 셀과, 전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제2 불휘발성 반도체 메모리 셀과, 전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제3 불휘발성 반도체 메모리 셀과, 전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제2 불휘발성 반도체 메모리 셀에 인접하여 배치된 제4 불휘발성 반도체 메모리 셀과, 비트선 방향을 따라 연장되는 제1 비트선과, 상기 비트선 방향을 따라 연장되는 제2 비트선과, 상기 비트선 방향과 교차하는 워드선 방향을 따라 연장되는 제1 워드선-상기 제1 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제1 불 휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속되며, 상기 제2 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제2 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속됨-과, 상기 워드선 방향을 따라 연장되는 제2 워드선-상기 제3 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제1 비트선에 전기적으로 접속되며, 상기 제4 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제2 비트선에 전기적으로 접속됨-을 포함하고, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터의 기입을 행하고, 상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행한다.
<실시예>
실시예의 설명에 앞서서, 근접 효과에 대하여 간단히 설명한다.
불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리는, 데이터를 페이지마다 기입한다. 즉, 1개의 페이지에 대한 기입이 끝나면, 다음 페이지의 기입 으로 이행한다. 페이지는 워드선 단위로 설정되는 것이 일반적이다. 예를 들면, 워드선 WL1에 접속된 메모리 셀 MC1에 데이터를 기입하면(도 1a 참조), 다음으로, 워드선 WL2에 접속된 메모리 셀 MC2에 데이터를 기입한다(도 1b 참조).
여기서, 메모리 셀 MC2에 데이터 "0"을 기입한다고 가정한다. 데이터 "0"을 기입하면, 메모리 셀 MC2의 전하 축적층, 예를 들면, 부유 게이트 FG2에는 전자 e-가 주입되어, 부유 게이트 FG2의 전위가 내려간다. 부유 게이트 FG2는, 비트선 방향을 따라 메모리 셀 MC1의 부유 게이트 FG1과 절연물을 개재하여 인접한다(도 2 참조). 부유 게이트 FG2는, 메모리 셀 MC1의 부유 게이트 FG1과 기생 용량 Cff를 통하여 결합된다. 부유 게이트 FG2의 전위가 내려가면, 부유 게이트 FG1은 부유 게이트 FG2와 용량 결합하고, 부유 게이트 FG1의 전위가 내려간다. 메모리 셀 MC1은, 기입 완료된 것이다. 기입 완료된 메모리 셀 MC1의 부유 게이트 FG1의 전위가 내려간다라고 하는 것은, 기입 완료된 메모리 셀 MC1의 임계값 Vth가 변화되었다라고 하는 것이다. 이것이 근접 효과이다. 근접 효과를 받기 전의 메모리 셀의 임계값 분포 Dw를 도 3a에, 근접 효과를 받은 후의 임계값 분포 Dw'를 도 3b에 도시한다.
도 3a 및 도 3b에 도시하는 바와 같이, 근접 효과는, 기입 완료된 메모리 셀의 임계값 분포 폭 Dw를, 분포 폭 Dw'로 확대시킨다. 이것은, 임계값 분포를 목표한 대로의 범위 내로 제어하는 것을 어렵게 한다.
근접 효과는, 비트선 방향으로 인접하는 메모리 셀간에서 발생할 뿐만 아니라, 워드선 방향으로 인접하는 메모리 셀간에서도 발생한다. 예를 들면, 데이터 기입을, 짝수 비트선 BLe, 홀수 비트선 BLo에서 교대로 행하는 방식의 NAND형 플래시 메모리이다(도 4 참조). 이 방식의 NAND형 플래시 메모리는, 워드선 방향으로 인접하는 메모리 셀간에서 근접 효과가 발생한다.
메모리 셀의 미세화와 함께, 1개의 메모리 셀에 3치 이상의 정보를 기억시키는, 소위 다치화도 진전되고 있다. 다치 NAND형 플래시 메모리는, 2치 NAND형 플래시 메모리와 비교하여 임계값 분포 폭이 좁다. 이 때문에, 그 임계값의 제어는, 2치 NAND형 플래시 메모리와 비교하여 섬세하다.
근접 효과의 영향은 2치 NAND형 플래시 메모리도 받지만, 다치 NAND형 플래시 메모리는 보다 현저하게 받기 쉽다. 예를 들면, 4치 NAND형 플래시 메모리는, 중간 전압 Vpass와 0V 사이에, 3개 이상의 임계값 분포를 형성해야 한다. 이 때문에, 임계값 분포 폭을 좁게 하지 않을 수 없다.
이하, 본 발명의 실시예를, 도면을 참조하여 설명한다. 또한, 도면에서는, 동일한 부분에 대해서는 동일한 참조 부호를 붙인다.
(제1 실시예)
본 예에서는, 반도체 집적 회로 장치의 일례로서, 불휘발성 반도체 메모리, 예를 들면, NAND형 플래시 메모리를 나타낸다. 본 예에서는, 3치 이상의 정보를 1개의 메모리 셀에 기억시키는 다치 NAND형 플래시 메모리를 나타내지만, 본 발명의 실시예는 다치 NAND형 플래시 메모리에 한정되는 것은 아니다. 다치의 일례는, 4치이다. 4치 NAND형 플래시 메모리의 임계값 분포의 일례를 도 5에 도시한다.
도 5에 도시하는 바와 같이, 일례에 따른 임계값 분포에는, 임계값이 낮은 쪽으로부터 높은 쪽을 향하여, 순서대로 A, B, C, D의 4개의 분포가 있다. 4개의 분포는, 판독 전압 VA, VB, VC의 3개를 경계로 하여 나누어진다. 임계값이 가장 낮은 분포 A는 소거 상태이며, 판독 전압 VA보다도 낮은 위치에 있다. 판독 전압 VA의 일례는 0V이다. 본 예에서는, 분포 A는 마이너스의 값을 취한다. 분포 A는, 예를 들면, 데이터 "11"에 대응한다. 분포 B는 기입 상태이며, 판독 전압 VA보다도 높고, 또한, 판독 전압 VB보다도 낮은 위치에 있다. 분포 B는, 예를 들면, 데이터 "10"에 대응한다. 분포 C도 기입 상태이며, 판독 전압 VB보다도 높고, 또한, 판독 전압 VC보다도 낮은 위치에 있다. 분포 C는, 예를 들면, 데이터 "00"에 대응한다. 분포 D도 기입 상태이며, 판독 전압 VC보다도 높고 중간 전압 Vpass보다도 낮은 위치에 있다. 분포 D는, 예를 들면, 데이터 "01"에 대응한다. 중간 전압 Vpass는, 판독 전압 VC보다도 높고, 또한, 기입 전압 Vpgm보다도 낮은 전압이다.
본 예의 데이터 기입은 하위 비트, 상위 비트의 순으로 행한다.
우선, 기입 데이터의 하위 비트가 "0"이면, 메모리 셀의 부유 게이트에 전자를 주입하고, 임계값을, 분포 A(소거 상태)로부터 분포 B로 시프트한다. 반대로 "1"이면, 메모리 셀의 부유 게이트에 전자가 주입되는 것을 억제하고, 분포 A를 유지한다. 이것으로, 메모리 셀의 임계값의 분포는, 데이터 "11"(소거 상태)의 분포 A와, 데이터 "10"의 분포 B로 나누어진다(도 5, 참조 부호(Ⅰ) 참조).
다음으로, 기입 데이터의 상위 비트가 "0"이면, 메모리 셀의 부유 게이트에 전자를 주입하고, 임계값을, 분포 A로부터 분포 D, 및 분포 B로부터 분포 C로 시프트한다. 반대로 "1"이면, 메모리 셀의 부유 게이트에 전자가 주입되는 것을 억제 하고, 분포 A, 및 분포 B를 유지한다. 이것으로, 메모리 셀의 임계값의 분포는, 데이터 "11"(소거 상태)의 분포 A, 데이터 "10"의 분포 B, 데이터 "00"의 분포 C, 및 데이터 "01"의 분포 D로 나누어진다(도 5, 참조 부호(Ⅱ) 참조).
또한, 본 명세서에서는, 데이터 "10"을 저위 레벨 데이터, 데이터 "00", "01"을 상위 레벨 데이터로 부른다.
(제1 예)
도 6은, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제1 예를 도시하는 회로도이다. 본 예는, 비트선 방향으로 인접하는 메모리 셀간에서, 근접 효과를 받는 예에 관한 것이다.
도 6에 도시하는 바와 같이, 워드선 WL1에 접속된 메모리 셀(…, MC1n-1, MC1n, MC1n+1, …)은 데이터 기입 완료된 것이며, 다음으로, 워드선 WL2에 접속된 메모리 셀(…, MC2n-1, MC2n, MC2n+1, …)에, 데이터를 기입한다. 이 동작을 설명한다.
또한, 본 예에서, 판독 동작, 및 소거 동작은, 예를 들면, 종래의 동작과 동일해도 된다. 따라서, 본 예에서는 기입 동작만을 설명한다.
(기입 동작)
우선, 워드선 WL1에 접속된 메모리 셀(…, MC1n-1, MC1n, MC1n+1, …)에, 데이터 "11", 데이터 "10", 데이터 "00", 데이터 "01"을 기입한다. 구체적인 일례는, 상술한 바와 같이, 기입 데이터에 따라서, 우선, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다.
다음으로, 워드선 WL2에 접속된 메모리 셀(…, MC2n-1, MC2n, MC2n+1, …)에, 워드선 WL1의 경우와 마찬가지로, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다. 이 기입에 의해, 워드선 WL1에 접속된 메모리 셀(…, MC1n-1, MC1n, MC1n+1, …)은, 근접 효과를 받는다.
따라서, 본 예에서는, 메모리 셀(…, MC1n-1, MC1n, MC1n+1, …)에 대하여 추가 기입을 행한다. 추가 기입에 의해 메모리 셀(…, MC1n-1, MC1n, MC1n+1, …)의 부유 게이트에 전자가 주입되어, 그 임계값이 상승한다. 이에 의해, 근접 효과를 받아 확대되게 된 임계값 분포 폭을, 재차 좁게 되도록 보정할 수 있다.
추가 기입을 이용한 기입 동작의 일례를 이하에 설명한다.
도 7은, 베리파이 전압의 설정의 일례를 도시하는 도면이다.
도 7에 도시하는 바와 같이, 이 일례에서는, 기입 후에 추가 기입을 행하는 것을 고려하여, 베리파이 전압에, 기입용 베리파이 전압 VV와, 추가 기입용 베리파이 전압 VV*의 2종류를 설정한다. 또한, 추가 기입 전에 행하는 기입을, 이하 통상 기입으로 부르고, 통상 기입 시의 베리파이 전압을, 통상 기입용 베리파이 전압 VV로 부른다. 본 예에서는, 통상 기입용 베리파이 전압 VV로서, 분포 B의 하한을 규정하는 베리파이 전압 VVA, 분포 C의 하한을 규정하는 베리파이 전압 VVB, 및 분포 D의 하한을 규정하는 VVC가 설정된다. 또한, 추가 기입용 베리파이 전압 VV*로서, 베리파이 전압 VVA*, VVB*, 및 VVC*이 설정된다. 베리파이 전압 VVA*은 추가 기입 후의 분포 B의 하한을 규정하고, 마찬가지로, 베리파이 전압 VVB*은 추가 기입 후의 분포 C의 하한을, 베리파이 전압 VVC*은 추가 기입 후의 분포 C의 하한을 규정한다.
본 예에서는, 통상 기입용 베리파이 전압 VV는, 추가 기입용 베리파이 전압 VV*보다도 낮게 설정된다. 통상 기입에서는, 통상 기입용 베리파이 전압 VVA, VVB, 및 VVC를 사용하여 베리파이 판독이 행하여진다. 추가 기입에서는, 추가 기입용 베리파이 전압 VVA*, VVB*, 및 VVC*을 사용하여 베리파이 판독이 행하여진다. 통상 기입 후(근접 효과를 받기 전)의 임계값 분포의 예를 도 8에, 근접 효과를 받은 후의 임계값 분포의 예를 도 9에, 추가 기입 후(근접 효과 보정 후)의 임계값 분포의 예를 도 10에 도시한다.
이와 같이 제1 실시예에 따른 반도체 집적 회로 장치에 따르면, 통상 기입 후, 근접 효과를 받은 메모리 셀에 대하여 추가 기입을 행한다. 이에 의해, 근접 효과를 받아 확대된 임계값 분포 폭 Dw'가, 재차 좁아지도록, 임계값 분포 폭을 보정할 수 있다(Dw*B<Dw'B, Dw*C<Dw'C, Dw*D<Dw'D). 따라서, 좁은 임계값 분포 폭을 실현할 수 있는 불휘발성 반도체 메모리를 가진 반도체 집적 회로 장치를 제공할 수 있다.
(제2 예)
제2 예는, 워드선 방향으로 인접하는 메모리 셀간에서, 근접 효과를 받는 예에 관한 것이다.
도 11은, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제2 예를 도시하는 회로도이다.
도 11에 도시하는 바와 같이, 워드선 WL에 접속되며, 또한, 짝수 비트 선(BLe)에 접속된 메모리 셀(…, MCen, MCen+1, …)은 데이터 기입 완료된 것이고, 다음으로, 워드선 WL에 접속되며, 또한, 홀수 비트선(BLo)에 접속된 메모리 셀(…, MCon, MCon+1, …)에, 데이터를 기입한다. 이 동작을 설명한다.
또한, 본 예에서도, 판독 동작, 및 소거 동작은, 예를 들면, 종래의 동작과 동일해도 된다. 따라서, 본 예에서는 기입 동작만을 설명한다.
(기입 동작)
우선, 워드선 WL에 접속되며, 또한, 짝수 비트선 BLe(…, BLen, BLen+1, …)에 접속된 메모리 셀 MCe(…, MCen, MCen+1, …)에, 제1 실시예와 마찬가지로, 기입 데이터에 따라서, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다.
다음으로, 워드선 WL에 접속되며, 또한, 홀수 비트선 BLo(…, BLon, BLon+1, …)에 접속된 메모리 셀 MCo(…, MCon, MCon+1, …)에, 기입 데이터에 따라서, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다. 이 기입에 의해, 메모리 셀 MCe(…, MCen, MCen+1, …)는, 근접 효과를 받는다.
본 예에서는, 메모리 셀 MCe(…, MCen, MCen+1, …)에 대하여 추가 기입을 행한다. 추가 기입에 의해 메모리 셀 MCe(…, MCen, MCen+1, …)의 부유 게이트에 전자가 주입되어, 그 임계값이 상승한다.
또한, 제2 예에서의 통상 기입용 베리파이 전압 VV, 및 추가 기입용 베리파이 전압 VV*의 설정은, 제1 실시예와 마찬가지로 된다.
제2 예에 따른 반도체 집적 회로 장치에서도, 통상 기입 후, 근접 효과를 받은 메모리 셀에 대하여 추가 기입을 행하므로, 근접 효과를 받아 확대된 임계값 분포 폭을, 재차 좁게 되도록 보정할 수 있다. 따라서, 제1 예와 마찬가지로, 좁은 임계값 분포 폭을 실현할 수 있는 불휘발성 반도체 메모리를 가진 반도체 집적 회로 장치를 제공할 수 있다.
(제3 예)
본 예는, 비트선 방향으로 인접하는 메모리 셀간, 및 워드선 방향으로 인접하는 메모리 셀간에서 각각에서, 근접 효과를 받는 예에 관한 것이다.
도 12, 도 13은, 본 발명의 제1 실시예에 따른 반도체 집적 회로 장치의 제3 예를 도시하는 회로도이다.
우선, 도 12에 도시하는 바와 같이, 워드선 WL1에 접속되며, 또한, 짝수 비트선(BLe)에 접속된 메모리 셀(…, MC1en, MC1en+1, …)은 데이터 기입 완료된 것이고, 다음으로, 워드선 WL1에 접속되며, 또한, 홀수 비트선(BLo)에 접속된 메모리 셀(…, MC1on, MC1on+1, …)에, 데이터를 기입한다. 다음으로, 도 13에 도시하는 바와 같이, 워드선 WL2에 접속되며, 또한, 짝수 비트선(BLe)에 접속된 메모리 셀(…, MC2en, MC2en+1, …)에, 데이터를 기입한다. 이 동작을 설명한다.
또한, 본 예에서, 판독 동작, 및 소거 동작은, 예를 들면, 종래의 동작과 동일해도 된다. 따라서, 본 예에서는 기입 동작만을 설명한다.
(기입 동작)
우선, 도 12에 도시하는 바와 같이, 워드선 WL1에 접속되며, 또한, 짝수 비 트선 BLe(…, BLen, BLen+1, …)에 접속된 메모리 셀 MC1e(…, MC1en, MC1en+1, …)에, 제1 실시예와 마찬가지로, 기입 데이터에 따라서, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다.
다음으로, 워드선 WL1에 접속되며, 또한, 홀수 비트선 BLo(…, BLon, BLon+1, …)에 접속된 메모리 셀 MC1o(…, MC1on, MC1on+1, …)에, 기입 데이터에 따라서, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다. 이 기입에 의해, 메모리 셀 MC1e(…, MC1en, MC1en+1, …)는, 제1회째의 근접 효과를 받는다.
다음으로, 도 13에 도시하는 바와 같이, 워드선 WL2에 접속되며, 또한, 짝수 비트선 BLe(…, BLen, BLen+1, …)에 접속된 메모리 셀 MC2e(…, MC2en, MC2en+1, …)에, 제1 실시예와 마찬가지로, 기입 데이터에 따라서, 저위 레벨 데이터 "10"을 기입하고, 계속하여 상위 레벨 데이터 "00", "01"을 기입한다. 이 기입에 의해, 메모리 셀 MC1e(…, MC1en, MC1en+1, …)는, 제2회째의 근접 효과를 받는다.
본 예에서는, 메모리 셀 MC1e(…, MC1en, MC1en+1, …)에 대하여 추가 기입을 행한다. 추가 기입에 의해 메모리 셀 MC1e(…, MC1en, MC1en+1, ...)의 부유 게이트에 전자가 주입되어, 그 임계값이 상승한다.
또한, 제3 실시예에서의 통상 기입용 베리파이 전압 VV, 및 추가 기입용 베리파이 전압 VV*의 설정은, 제1 실시예와 마찬가지로 된다.
제3 실시예에 따른 반도체 집적 회로 장치에서도, 통상 기입 후, 근접 효과를 받은 메모리 셀에 대하여 추가 기입을 행하므로, 근접 효과를 받아 확대된 임계 값 분포 폭을, 재차 좁게 되도록 보정할 수 있다. 따라서, 제1 예, 제2 예와 마찬가지로, 좁은 임계값 분포 폭을 실현할 수 있는 불휘발성 반도체 메모리를 가진 반도체 집적 회로 장치를 제공할 수 있다.
(제2 실시예)
제2 실시예는, 추가 기입을 개시하는 타이밍에 관한 예이다.
도 14는 NAND형 플래시 메모리의 개략적인 구성을 도시하는 블록도이다.
도 14에 도시하는 바와 같이, 반도체 집적 회로 칩(1)에는, I/O 버퍼(3), 페이지 버퍼(5), 메모리 셀 어레이(7), 및 로우 디코더(9)가 배치된다. 또한, 도 14는 개략적인 구성의 일례로, 기본적인 데이터의 입력 경로, 및 데이터의 출력 경로만을 나타낸다. 이 때문에, 도 14에서는, 커맨드를 디코드하는 커맨드 디코더나 메모리의 스테이터스를 유지하는 스테이터스 레지스터, 제어 회로 등은 생략한다.
I/O 버퍼(3)는, 칩(1)과 칩(1) 밖에 있는 외부 전자 기기와의 전기적 접점이다. 예를 들면, 기입 데이터는, 외부 전자 기기로부터 I/O 버퍼(3)를 통하여 칩(1)에 입력된다. 또한, 판독 데이터는, 칩(1)으로부터 I/O 버퍼를 통하여 외부 전자 기기에 출력된다. I/O 버퍼(3)는, 내부 데이터선을 통하여 페이지 버퍼(5)에 전기적으로 접속된다.
페이지 버퍼(5)는, 메모리 셀 어레이(7)에 기입하는 기입 데이터를, 1페이지분 유지하는 회로이다. 또한, 메모리 셀 어레이(7)로부터 판독한 판독 데이터를, 1페이지분 유지하는 회로이다. 이 때문에, 페이지 버퍼(5)는, 그 내부에, 데이터를 일시적으로 유지하는 데이터 캐쉬로 불리는 회로를 포함한다. 데이터 캐쉬의 일례는 래치 회로이며, 래치 회로는 1페이지분의 판독 데이터, 혹은 1페이지분의 기입 데이터를 래치한다. 페이지 버퍼(5)는, 비트선을 통하여 메모리 셀 어레이(7)에 전기적으로 접속된다.
도 15는, 메모리 셀 어레이의 일례를 도시하는 도면이다.
도 15에 도시하는 바와 같이, NAND형 플래시 메모리의 메모리 셀 어레이(7)는 복수의 블록을 포함한다. 본 예에서는, 메모리 셀 어레이(1)는 2048개의 블록 No.0001~No.2048을 포함한다. 블록은, 예를 들면, 데이터 소거의 최소 단위를 구성한다. 도 16에, 블록의 일 등가 회로예를 도시한다.
도 16에 도시하는 바와 같이, 1개의 블록 No.i는 복수의 NAND형 메모리 셀 유닛을 포함한다. 본 예에서는, 1개의 블록 No.i는 16896개의 NAND형 메모리 유닛을 포함한다. NAND형 메모리 셀 유닛은, 직렬로 접속된 복수의 불휘발성 반도체 메모리 셀 MC를 포함한다. 본 예에서는, NAND형 메모리 셀 유닛은 32개의 메모리 셀 MC를 포함한다. 32개의 메모리 셀 MC는, 드레인측 블록 선택 트랜지스터 STD와 소스측 블록 선택 트랜지스터 STS 사이에 직렬로 접속된다. NAND형 메모리 셀 유닛의 일단은, 선택 트랜지스터 STD를 통하여 비트선 BL에 접속된다. NAND형 메모리 셀 유닛의 타단은, 선택 트랜지스터 STS를 통하여 공통 소스선 CELSRC에 접속된다. 선택 트랜지스터 STD의 게이트는 드레인측 블록 선택 게이트선 SGD에 접속된다. 선택 트랜지스터 STS의 게이트는 소스측 블록 선택 게이트선 SGS에 접속된다. 메모리 셀 MC의 게이트(제어 게이트)는 워드선 WL에 접속된다. 블록 선택선 SGD, SGS, 워드선 WL은 로우 디코더(9)의 로우 디코드 회로 RD에 접속된다. 로우 디코 드 회로 RD는, 로우 어드레스를 디코드하고, 블록 선택선 SGD, SGS, 워드선 WL을 선택한다.
본 예에서는, 1개의 워드선 WL에 접속되는 16896개의 메모리 셀 MC에 대하여, 데이터의 판독, 및 기입이 동시에 행하여진다. 1개의 메모리 셀 MC가 1비트의 데이터를 기억하는 경우(2치 메모리), 16896개의 메모리 셀 MC가 모여 페이지라고 하는 단위를 구성한다. 페이지는, 예를 들면, 데이터의 판독, 및 기입의 최소 단위를 구성한다. 1개의 메모리 셀 MC가 2비트의 데이터를 기억하는 경우(4치 메모리), 16896개의 메모리 셀은 2페이지분의 데이터를 기억한다.
추가 데이터 기입은, 복수의 블록 중, 1개의 블록의 기입이 종료된 후에 행해도 되고, 복수의 페이지 중, 1개의 페이지의 기입이 종료된 후에 행하여도 된다. 이하, 기입 동작의 예 중 몇 가지를 설명한다.
(제1 예)
본 예는, 1개의 블록에의 통상 기입이 끝난 후에, 추가 기입하는 예이다.
도 17은, 제2 실시예의 제1 예에 따른 기입 방법의 일 수순예를 도시하는 도면이다.
집적 회로가 기입 커맨드를 받으면, 집적 회로의 제어 회로계에는 기입 개시 플래그가 선다. 본 예에서는, 기입 개시 플래그가 서면, 기입 동작 이외의 동작은 금지된다.
<통상 기입 동작>
기입 개시 플래그가 서면, 통상 기입 동작이 시작된다. 본 예에서의 통상 기입 동작의 수순은 다음과 같다.
도 17에 도시하는 바와 같이, 기입 데이터, 예를 들면, 1페이지분의 기입 데이터를, 페이지 버퍼 내의 데이터 캐쉬에 로드한다(Data→Cache). 다음으로, 로드된 데이터를, 데이터 캐쉬에 래치한다(Cache→Latch). 다음으로, 지정된 페이지에, 래치된 데이터에 따라서 데이터를 기입한다(Latch→Prog).
1페이지분의 기입이 종료되면, 다음의 1페이지분의 기입으로 이행하여, 상기 통상 기입 동작을 반복한다. 본 예에서는 블록 중, 가장 소스선에 가까운 측의 페이지로부터, 드레인측을 향하여, 1개의 블록의 통상 기입이 끝날 때까지 반복한다. 1개의 블록의 통상 기입이 끝나면, 제어 회로계에 기입 종료 플래그가 선다. 기입 종료 플래그가 서면, 이번에는 추가 기입 개시 플래그가 선다.
<추가 기입 동작>
추가 기입 개시 플래그가 서면, 추가 기입 동작이 시작된다. 본 예에서의 추가 기입 동작의 수순은 다음과 같다.
도 17에 도시하는 바와 같이, 통상 기입이 끝난 블록으로부터 데이터를 판독한다. 본 예에서는, 가장 소스선에 가까운 페이지(본 예에서는 워드선 WL1의 페이지)로부터 데이터를 판독한다. 계속해서, 다음 페이지(본 예에서는 워드선 WL2의 페이지)로부터 데이터를 판독한다(READ). 다음으로, 워드선 WL1의 페이지 데이터와, 워드선 WL2의 페이지 데이터를 비교하여, 워드선 WL1의 페이지 데이터에 대하여 공급하는 추가 기입량, 본 예에서는, 임계값 보정량을 결정한다(보정량 계산). 임계값 보정량은, 워드선 WL1에 접속되는 메모리 셀 MC마다, 일일이 결정된다. 다 음으로, 결정된 임계값 보정량에 기초하여, 워드선 WL1에 접속되는 메모리 셀 MC에 데이터를 추가 기입하고, 임계값을 보정한다(보정 기입).
워드선 WL1의 페이지 데이터에의 추가 기입이 끝나면, 상기 추가 기입 동작을 반복한다. 즉, 다음 페이지(본 예에서는 워드선 WL3의 페이지)로부터 데이터를 판독한다. 이 워드선 WL3의 페이지 데이터와, 앞서 판독한 워드선 WL2의 페이지 데이터를 비교하여, 워드선 WL2의 페이지 데이터에 대하여 공급하는 추가 기입량, 본 예에서는, 임계값 보정량을 결정한다. 이러한 추가 기입 동작을, 워드선 WL31의 페이지 데이터에의 추가 기입이 끝날 때까지 반복한다. 또한, 본 예에서는, 워드선 WL32의 페이지 데이터에도 추가 기입한다. 마지막으로 통상 기입된 워드선 WL32의 페이지 데이터는 근접 효과를 받지 않는다. 근접 효과를 받지 않는 페이지 데이터는, 추가 기입할 필요는 없다. 그러나, 근접 효과를 받지 않는 페이지 데이터에도 추가 기입하면, 근접 효과를 받지 않는 페이지 데이터와 근접 효과를 받는 페이지 데이터와의 임계값차를 줄일 수 있다. 도 18의 (a)에 근접 효과를 받지 않는 셀의 임계값 분포를, 도 18의 (b)에 근접 효과를 받는 셀의 임계값 분포를 도시한다. 도 18의 (a)에 도시하는 바와 같이, 근접 효과를 받지 않는 셀에 추가 기입하면, 그 임계값 분포는, 근접 효과를 받는 셀(추가 기입하는 셀)의 임계값과 거의 동일하게 할 수 있다. 이 결과, 도 18의 (c)에 도시하는 바와 같이, 임계값 분포 폭 Dw*B, Dw*C, Dw*D는 좁게 할 수 있다. 참고예로서, 도 19의 (a)∼도 19의 (c)에, 근접 효과를 받지 않는 셀에는, 추가 기입을 하지 않는 케이스를 도시한다. 이 케이스는, 특히, 도 19의 (c)에 도시하는 바와 같이, 근접 효과를 받지 않는 셀 에 추가 기입을 하지 않기 때문에, 임계값 분포 폭 Dw*B, Dw*C, Dw*D는, 도 18의 (c)에 도시하는 본 예와 비교하여, 넓게 된다.
1개의 블록의 추가 기입이 끝나면, 추가 기입 종료 플래그가 선다.
제1 예에 따르면, 근접 효과를 받고 있지 않는 페이지 데이터에도 추가 기입하므로, 특히, 도 18의 (c)에 도시하는 바와 같이, 임계값 분포 폭 Dw*B, Dw*C, Dw*D를 줄일 수 있다. 임계값 분포 폭 Dw*B, Dw*C, Dw*D가 줄어들면, 예를 들면, 데이터가 다른 데이터로 변화되기 어렵게 되는 등의 이점을 얻을 수 있어, 데이터 유지에 관한 신뢰성이 향상된다.
좁은 임계값 분포 폭을 얻는 방법으로서, 패스 라이트 기입이 알려져 있다(참고 문헌: 특허 문헌1). 패스 라이트 기입은, 메모리 셀의 임계값이, 소정의 기입 레벨에 근접해 가면, 워드선의 스텝 업 전압 폭을 작게 한다. 패스 라이트 기입은, 스텝 업 전압 폭을 작게 하고, 기입 펄스 1회당의 임계값 시프트량을 작게 함으로써, 소정의 기입 레벨에 소프트하게 랜딩시킨다. 패스 라이트 기입에 따르면, 좁은 임계값 분포 폭을 얻을 수 있다. 그러나, 보다 좁은 임계값 분포 폭을 얻기 위해서는, 스텝 업 전압 폭을, 보다 작게 해야만 한다. 패스 라이트 기입만을 이용하면, 기입 펄스 인가 횟수가 증가하여, 데이터 기입 시간이 길어지기 쉽다.
이에 대하여, 제1 예에 따르면, 추가 기입함으로써, 좁은 임계값 분포 폭을 얻는다. 제1 예는, 패스 라이트 기입과 비교하면, 데이터 기입 시간을 짧게 할 수 있다. 물론, 제1 예는, 패스 라이트 기입과 병용할 수도 있다. 병용한 경우에도, 패스 라이트 기입만을 이용한 기입과 비교하면, 데이터 기입 시간을 짧게 할 수 있다.
또한, 제1 예는, 추가 기입 개시 플래그가 서면, 추가 기입이 시작된다. 추가 기입 개시 플래그가 서 있는 동안에는, 추가 기입 이외의 동작을 금지할 수 있다. 추가 기입 이외의 동작을 금지함으로써, 잘못된 추가 기입의 가능성이 저감된다.
또한, 제1 예는, 추가 기입이 끝나면, 추가 기입 종료 플래그가 선다. 추가 기입 종료 플래그를 검지함으로써, 추가 기입이 완전히 끝났는지의 여부의 판단도 가능하다. 추가 기입 이외의 동작은, 추가 기입 종료 플래그가 선 후에 이루어지면 된다.
(제2 예)
제2 예는, 제1 예와 마찬가지로, 1개의 블록에의 통상 기입이 끝난 후에, 추가 기입하는 예이다. 특히, 상이한 점은, 데이터 캐쉬와는 다른 계통으로, 추가 기입량을 계산하는 계산 회로와, 계산된 추가 기입량을 기억하는 회로를 갖는 것이다. 이하, 제2 예를, 상이한 부분을 중심으로 설명한다.
<통상 기입 동작>
도 20에 도시하는 바와 같이, 기입 데이터, 예를 들면, 최초의 1페이지분의 기입 데이터를, 페이지 버퍼 내의 데이터 캐쉬에 로드한다(Data→Cache). 이 로드와 동시에, 최초의 1페이지분의 기입 데이터를, 추가 기입량을 계산하는 계산 회로에 로드한다(보정량 계산). 최초로 로드되는 기입 데이터는, 워드선 WL1의 페이지 데이터이다. 계산 회로는, 보정량 계산을 하지 않는다. 다음으로, 로드된 기입 데이터를, 데이터 캐쉬에 래치하고, 래치된 데이터에 따라서, 워드선 WL1의 페이지에 데이터를 기입한다(Cache→Latch→Prog.).
1페이지분의 기입이 끝나면, 다음의 1페이지분의 데이터를 기입한다. 상술한 동작과 마찬가지로, 다음의 1페이지분의 기입 데이터를, 데이터 캐쉬, 및 계산 회로에 로드한다. 계산 회로는, 앞서 로드된 워드선 WL1의 페이지 데이터와, 금회 로드된 워드선 WL2의 페이지 데이터를 비교하여, 워드선 WL1의 페이지 데이터에 대하여 공급하는 추가 기입량, 본 예에서는, 임계값 보정량을 결정한다(보정량 계산). 결정된 임계값 보정량은, 보정량 기억 회로에 기억한다(보정량 기억(1블록분)).
상기 통상 기입, 및 상기 보정량 계산/보정량 기억 동작을, 1블록분 끝날 때까지 반복한다.
<추가 기입 동작>
1블록의 기입이 끝나면, 추가 기입을 시작한다. 보정량 기억 회로에 기억된 임계값 보정량에 따라서, 본 예에서는 소스선에 가장 가까운 워드선 WL1로부터, 비트선에 가장 가까운 워드선 WL32를 향하여, 순차적으로 추가 기입한다. 1 블록분의 추가 기입이 끝나면, 다음의 블록이 있으면, 다음의 블록에 대한 상기 통상 기입 동작, 및 본 추가 기입 동작을 반복한다.
제2 예에 따르면, 제1 예와 마찬가지의 효과가 얻어짐과 함께, 보정량 계산을, 통상 기입과 패러럴로 실행하므로, 제1 예와 비교하여 기입 시간을 단축할 수 있다.
(제3 예)
본 예는, 제1 예에 따른 동작을, 페이지마다 실행하는 예이다.
도 21에 도시하는 바와 같이, 제1 예에 따른 동작은, 페이지마다 실행하는 것이 가능하다.
(제4 예)
본 예는, 제2 예에 따른 동작을, 페이지마다 실행하는 예이다.
도 22에 도시하는 바와 같이, 제2 예에 따른 동작은, 페이지마다 실행하는 것이 가능하다.
(제5 예)
도 23에 도시하는 바와 같이, 제5 예는, 비트선을, 짝수 비트선과 홀수 비트선으로 나눈 예이다. 제2 실시예의 제1 예∼제4 예에 따른 동작은, 1개의 워드선에 복수의 페이지를 갖게 한 NAND형 플래시 메모리에도 적용할 수 있다.
(제3 실시예)
근접 효과에 기인하는 임계값의 변동량은, 엄밀하게 설명하면, 인접하는 메모리 셀에 기입된 데이터에 따라서 변화된다.
제3 실시예는, 인접한 메모리 셀에 기입된 데이터에 따라서, 추가 기입할지의 여부를 판단하는 방법에 관한 것이다.
(제1 예)
본 예는, 워드선 방향을 따라 인접하는 메모리 셀간에서, 근접 효과가 발생 하는 예이다. 본 예는, 워드선 방향을 따라 인접하는 메모리 셀간에서 근접 효과를 보정하고, 비트선 방향을 따라 인접하는 메모리 셀간에서는 상기 근접 효과를 보정하지 않는다.
도 24에 도시하는 바와 같이, 워드선 WL2에 접속되는 3개의 메모리 셀 MC2o1, MC2e2, MC2o2에 데이터를 기입하는 것을 상정한다. 메모리 셀 MC2o1, MC2o2는 각각, 워드선 WL2와 홀수 비트선 BL2o1, 및 워드선 WL2와 홀수 비트선BL2o2에 접속되고, 메모리 셀 MC2e2는 워드선 WL2와 짝수 비트선 BLe2에 접속된다. 기입의 순서는, 메모리 셀 MC2e2에 데이터를 기입한 후(Ⅰ, Ⅱ), 메모리 셀 MC2o1, MC2o2에 데이터를 기입한다(Ⅲ, Ⅳ). 이 경우, 메모리 셀 MC2e2가 근접 효과를 받는 모드로서, 4개의 케이스가 있다(케이스1~케이스4). 이하, 케이스1~케이스4에 대하여 순차적으로 설명한다.
<케이스1>
도 25에 도시하는 바와 같이, 케이스1은, 메모리 셀 MC2o1, MC2o2의 쌍방에, "00"레벨, 또는 "01"레벨이 기입되는 케이스이다. "00"레벨, 또는 "01"레벨에의 기입을, 본 명세서에서는 "상위 기입"으로 부른다. 이에 대하여, "10"레벨에의 기입은 "하위 기입"으로 부른다.
케이스1은, 메모리 셀 MC2o1, 및 MC2o2의 쌍방에 상위 기입을 하므로, 메모리 셀 MC2o1, 및 MC2o2의 쌍방의 부유 게이트에 대하여, "10"레벨보다도 많은 전자가 주입된다. 케이스1은, 메모리 셀 MC2o1의 부유 게이트 전위, 및 MC2o2의 부유 게이트 전위의 쌍방이 매우 낮게 된다. 메모리 셀 MC2e2에 대한 근접 효과의 영향 은 제1 예에서는 가장 크다. 메모리 셀 MC2e2의 부유 게이트 전위는, 낮은 방향으로 크게 시프트한다. 전위가, 낮은 방향으로 크게 시프트하는 케이스는, 본 명세서에서는 "시프트량 대"로 부른다.
케이스1은 "시프트량 대"이므로, 메모리 셀 MC2e2에는 추가 기입(근접 효과를 보정하는 기입)을 하지 않는다. 추가 기입을 하지 않는다라고 하는 것은, 추가 기입 시에, 임계값의 시프트를 억제한다라고 하는 것이다.
메모리 셀 MC2o1, MC2o2의 기입 레벨을 판정하기 위해서는, 블록 기입 종료 후, "10"레벨과 "00"레벨 사이에 설정된 추가 기입 판정 레벨을 워드선 WL2에 공급하고, 데이터를 판독하면 된다. 혹은 메모리 셀 MC2o1, MC2o2에 데이터를 기입하였을 때에, 예를 들면, 기억 회로에, 메모리 셀 MC2o1, MC2o2에 대하여 상위 레벨을 기입하였는지의 여부를 판별하는 정보를 기억시키면 된다. 기억 회로는, 예를 들면, 메모리 셀 어레이와는 별도로 설치된 래치 회로이어도 된다. 상위 레벨을 기입하였는지의 여부를 판별하는 정보는, 예를 들면, 페이지 래치에 로드된 기입 데이터, 혹은 I/O 버퍼에 입력된 기입 데이터로부터 얻으면 된다. 예를 들면, 기입 데이터의 상위 비트가 "0"인지, "1"인지를 래치 회로에 기억시킨다. "10"레벨은, 상위 비트가 "1"이다. 이에 대하여, "00"레벨, 및 "01"레벨은, 상위 비트가 "0"이다.
<케이스2>
도 26에 도시하는 바와 같이, 케이스2는, "10"레벨이 메모리 셀 MC2o1에 기입되고, "00"레벨, 또는 "01"레벨이 메모리 셀 MC2o2에 기입되는 케이스이다. 즉, 케이스2는, 메모리 셀 MC2o1, 및 MC2o2에, 상위 기입과 하위 기입이 행하여지는 케이스이다.
케이스2는, 메모리 셀 MC2o1, 및 MC2o2의 쌍방이 상위 기입되는 케이스1과 비교하여, 메모리 셀 MC2e2의 부유 게이트 전위의 시프트량은 약간 작다. 본 명세서에서는 "시프트량 중"으로 부른다.
케이스2는 "시프트량 중"이므로, 메모리 셀 MC2e2에는 추가 기입을 한다. 추가 기입은, 케이스1에 나타낸 "시프트량 대"의 케이스와 마찬가지의 임계값 레벨로 되도록 행하여진다. 추가 기입 시의 베리파이 레벨은, 통상 기입 시의 베리파이 레벨보다도, 케이스1의 근접 효과분만큼 높게 한다. 근접 효과의 양은, 메모리 셀의 구조에 의존한다. 추가 기입량을, 어느 정도로 할지에 대해서는, 메모리 셀의 구조마다 적절히 결정하면 된다.
<케이스3>
도 27에 도시하는 바와 같이, 케이스3은, 케이스2와 마찬가지로, 한쪽의 메모리 셀이 상위 기입되고, 다른 한쪽의 메모리 셀이 하위 기입되는 케이스이다. 케이스3이 케이스2와 다른 점은, 메모리 셀 MC2o1에 "01"레벨이 기입되고, 메모리 셀 MC2o2에 "00"레벨이 기입되는 것이다.
케이스3은 "시프트량 중"이므로, 케이스2와 마찬가지로, 메모리 셀 MC2e2에는 추가 기입을 한다.
<케이스4>
도 28에 도시하는 바와 같이, 케이스4는, 메모리 셀 MC2o1, MC2o2의 쌍방에, "10"레벨이 기입되는 케이스이다.
케이스4는, 메모리 셀 MC2o1, 및 MC2o2의 쌍방에 하위 기입을 한다. 케이스4는, 케이스1~케이스3과 비교하여 근접 효과의 영향이 가장 작게 된다. 즉, 4개의 케이스 중에서, 메모리 셀 MC2e2에 대한 근접 효과의 영향이 가장 작다. 케이스4는, 메모리 셀 MC2e2의 부유 게이트 전위의 시프트량이 매우 작거나, 혹은 전혀 시프트하지 않는다. 본 명세서에서는 "시프트량 소"로 부른다.
케이스4는 "시프트량 소"이므로, 메모리 셀 MC2e2에는 추가 기입을 한다. 추가 기입은, 케이스1에 나타낸 "시프트량 대"의 케이스와 마찬가지의 임계값 레벨로 되도록 행하여진다.
(제2 예)
본 예는, 비트선 방향으로 인접하는 메모리 셀간에서, 근접 효과가 발생하는 예이다. 본 예는, 비트선 방향을 따라 인접하는 메모리 셀간에서 근접 효과를 보정하고, 워드선 방향을 따라 인접하는 메모리 셀간에서는 상기 근접 효과를 보정하지 않는다.
도 29에 도시하는 바와 같이, 워드선 WL2에 접속되는 3개의 메모리 셀 MC2e1, MC2o1, MC2e2, 워드선 WL3에 접속되는 1개의 메모리 셀 MC3o1에 데이터를 기입하는 것을 상정한다. 메모리 셀 MC2e1, MC2e2는 각각, 워드선 WL2와 짝수 비트선 BLe1, 및 워드선 WL2와 짝수 비트선 BLe2에 접속되며, 메모리 셀 MC2o1, MC3o1은 각각, 워드선 WL2와 홀수 비트선 BLo1, 및 워드선 WL3과 홀수 비트선 BLo1에 접속된다. 기입 순서는, 메모리 셀 MC2o1에 데이터를 기입한 후(Ⅰ, Ⅱ), 메모 리 셀 MC2e1, MC2e2에 데이터를 기입한다(Ⅲ, Ⅳ). 이 후, 메모리 셀 MC3o1에 데이터를 기입한다(Ⅴ, Ⅵ). 이 경우, 메모리 셀 MC2o1이 근접 효과를 받는 모드로서, 2개의 케이스가 있다(케이스1, 및 케이스2)
<케이스1>
도 30에 도시하는 바와 같이, 케이스1은, 메모리 셀 MC3o1에, "00"레벨, 또는 "01"레벨이 기입되는 케이스이다.
케이스1은, 메모리 셀 MC3o1에 상위 기입을 하므로, 메모리 셀 MC2o1은, 근접 효과의 영향을 크게 받는다. 본 제2 예에서는, 케이스1이 가장 근접 효과의 영향이 크다. 소위 "시프트량 대"이다.
케이스1은 "시프트량 대"이므로, 메모리 셀 MC2o1에는, 추가 기입을 하지 않는다.
<케이스2>
도 31에 도시하는 바와 같이, 케이스2는, 메모리 셀 MC3o1에 "10"레벨이 기입되는 케이스이다.
케이스2는 메모리 셀 MC3o1에 하위 기입을 하므로, 메모리 셀 MC2o1이 받는 근접 효과의 영향은 작다. 소위 "시프트량 소"이다.
케이스2는 "시프트량 소"이므로, 메모리 셀 MC2o1에는, 추가 기입을 한다. 추가 기입은, 케이스1에 나타낸 "시프트량 대"의 케이스와 마찬가지의 임계값 레벨로 되도록 행하여진다.
(제3 예)
본 예는, 워드선 방향으로 인접하는 메모리 셀간, 및 비트선 방향으로 인접하는 메모리 셀간의 쌍방에서, 근접 효과가 발생하는 예이다. 본 예는, 워드선 방향을 따라 인접하는 메모리 셀간, 비트선 방향을 따라 인접하는 메모리 셀간의 쌍방에서 근접 효과를 보정한다.
도 32에 도시하는 바와 같이, 워드선 WL2에 접속되는 3개의 메모리 셀 MC2o1, MC2e2, MC2o2, 워드선 WL3에 접속되는 1개의 메모리 셀 MC3e2에 데이터를 기입하는 것을 상정한다. 메모리 셀 MC2o1, MC2o2는 각각, 워드선 WL2와 홀수 비트선 BLo1, 및 워드선 WL2와 홀수 비트선 BLo2에 접속되며, 메모리 셀 MC2e2, MC3e2는 각각, 워드선 WL2와 짝수 비트선 BLe2, 및 워드선 WL3과 짝수 비트선 BLe2에 접속된다. 기입 순서는, 메모리 셀 MC2e2에 데이터를 기입한 후(Ⅰ, Ⅱ), 메모리 셀 MC2o1, MC2o2에 데이터를 기입한다(Ⅲ, Ⅳ) 이 후, 메모리 셀 MC3e2에 데이터를 기입한다(Ⅴ, Ⅵ). 이 경우, 메모리 셀 MC2e2가 근접 효과를 받는 모드로서, 8개의 케이스가 있다(케이스1~케이스8)
<케이스1>
도 30에 도시하는 바와 같이, 케이스1은, 메모리 셀 MC2o1, MC2o2, MC3e2에, "00"레벨, 또는 "01"레벨이 기입되는 케이스이다.
케이스1은, 메모리 셀 MC2o1, MC2o2, MC3e2의 모두에 상위 기입을 하므로, 메모리 셀 MC2e2는, 근접 효과의 영향을 크게 받는다. 본 제3 예에서는, 케이스1이 가장 근접 효과의 영향이 크다. "시프트량 대"이다.
케이스1은 "시프트량 대"이므로, 메모리 셀 MC2e2에는, 추가 기입을 하지 않 는다.
<케이스2>
도 34에 도시하는 바와 같이, 케이스2는, 메모리 셀 MC2o1, MC2o2에 "00"레벨, 또는 "01"레벨이 기입되고, 메모리 셀 MC3e2에 "10"레벨이 기입되는 케이스이다.
케이스2는, 메모리 셀 MC2o1, MC2o2에 상위 기입하고, 메모리 셀 MC3e2에 하위 기입한다. 케이스2는, 케이스1과 비교하여, 약간 시프트량이 작게 된다. "시프트량 중"이다.
케이스2는 "시프트량 중"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다. 추가 기입은, 케이스1에 나타낸 "시프트량 대"의 케이스와 마찬가지의 임계값 레벨로 되도록 행하여진다.
<케이스3>
도 35에 도시하는 바와 같이, 케이스3은, 메모리 셀 MC2o1에 "10"레벨이 기입되고, 메모리 셀 MC2o2, MC3e2에 "00"레벨, 또는 "01"레벨이 기입되는 케이스이다.
케이스3은, 메모리 셀 MC2o1에 하위 기입하고, 메모리 셀 MC2o2, MC3e2에 상위 기입한다. 케이스3은, 케이스1과 비교하여, 약간 시프트량이 작게 된다. "시프트량 중"이다.
케이스3은 "시프트량 중"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다.
<케이스4>
도 36에 도시하는 바와 같이, 케이스4가 케이스3과 다른 점은, 메모리 셀 MC3e2에 "10"레벨이 기입되는 점이다. 그 이외에는 케이스3과 마찬가지이다.
케이스4는 메모리 셀 MC3e2가 하위 기입되므로, 케이스3과 비교하여, 약간 시프트량이 작게 되지만, "시프트량 중"으로 생각해도 된다.
케이스4는 "시프트량 중"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다.
<케이스5>
도 37에 도시하는 바와 같이, 케이스5가 케이스3과 다른 점은, 메모리 셀 MC2o1에 "00"레벨, 또는 "01"이 기입되고, 메모리 셀 MC2o2에 "10"레벨이 기입되는 점이다. 케이스5는, 케이스3과 마찬가지로 "시프트량 중"이다.
케이스5는 "시프트량 중"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다.
<케이스6>
도 38에 도시하는 바와 같이, 케이스6이 케이스4와 다른 점은, 메모리 셀 MC2o1에 "00"레벨, 또는 "01"이 기입되고, 메모리 셀 MC2o2에 "10"레벨이 기입되는 점이다. 케이스6은, 케이스4와 마찬가지로 "시프트량 중"이다.
케이스6은 "시프트량 중"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다.
<케이스7>
도 39에 도시하는 바와 같이, 케이스7은, 메모리 셀 MC2o1, MC2o2에 "10"레벨이 기입되고, 메모리 셀 MC3o2에 "00"레벨, 또는 "01"레벨이 기입되는 케이스이다.
케이스7은, 메모리 셀 MC2o1, MC2o2에 하위 기입하고, 메모리 셀 MC3e2에 상 위 기입한다. 케이스7은, 메모리 셀 MC2o1, MC2o2의 쌍방이 하위 기입되므로, 케이스5와 비교하여, 약간 시프트량이 작게 되지만, "시프트량 중"으로 생각해도 된다.
케이스7은 "시프트량 중"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다.
<케이스8>
도 40에 도시하는 바와 같이, 케이스8이 케이스7과 다른 점은, 메모리 셀 MC3e2에 "10"레벨이 기입되는 점이다.
케이스8은, 메모리 셀 MC2o1, MC2o2, MC3e2의 모두에 하위 기입을 하므로, 메모리 셀 MC2e2는, 근접 효과의 영향이 작다. 본 제3 예에서는, 케이스8이 가장 근접 효과의 영향이 작다. "시프트량 소"이다.
케이스8은 "시프트량 소"이므로, 메모리 셀 MC2e2에는, 추가 기입을 한다.
제3 실시예에 따르면, 가장 임계값이 시프트하는 케이스에 맞추어 임계값을 보정하므로, 근접 효과가 발생한 경우라도, 좁은 임계값 분포 폭을 얻을 수 있다.
(제4 실시예)
추가 기입의 베리파이 판독에 관한 예이다.
추가 기입을 행하는 경우, 하류에 인접하는 셀에 보존되어 있는 데이터를 판독할 필요가 있다. 통상의 판독 동작에서는, 지정 페이지에 보존되어 있는 데이터를 판별할 수 있으면 되기 때문에, 짝수 페이지를 판독하거나, 홀수 페이지를 판독하거나 하여 2회 혹은 1회의 판독 동작을 행하지만, 4개의 임계값 레벨의 어디에 있는지까지의 판별은 행하지 않는다. 그 때문에, 지정되는 어드레스에 따라 필요 한 베리파이 순위가 다르기 때문에, 비트선의 프리차지, 셀 전류에 의한 방전, 비트선 전위의 리커버리는, 1조의 동작으로서 행할 필요가 있다.
본 예의 추가 기입 시의 판독은, 셀에 보존되어 있는 임계값 순위를 판별할 필요가 있기 때문에, 동일 셀에 기록되는 짝수 페이지, 및 홀수 페이지를 반드시 연속하여 판독한다.
이것은, 셀의 임계값 레벨을 낮은 순으로 판독함으로써, 비트선의 프리차지, 비트선의 리커버리에 걸리는 시간과 전류를 억제할 수 있다. 이하에, 구체적인 조작 방법을 설명한다.
도 41은, NAND형 유닛 셀이 배치된 메모리 셀 어레이의 일부를 도시하는 도면이다.
도 41에서, 셀 I, Ⅱ, Ⅲ, Ⅳ의 셀의 임계값 전압 Vth를, 도 42에 도시하는 바와 같이, A, B, C, D로 설정한다. 셀 I~Ⅳ로부터의 데이터의 판독은, 낮은 임계값 레벨로부터 판독한다. 이 수순은, 비트선 프리차지→Vth1 판독→Vth2 판독→Vth3 판독→리커버리 조작을 생각한다. 이 때, 셀 전류에 의해 방전되지 않고 잔류한 비트선 전하를, 다음의 판독 시의 프리차지 전하로서 재이용한다. 또한, 셀 전류가 한번 흘러 있고, Vth 순위가 판정된 셀에서는, 비트선을 프리차지하지 않는다. 이상의 일련의 조작에 의한, 각 셀에 흐르는 전류의 변화의 이미지를 도 43에 도시한다.
판독 동작 시의 프리차지 전하 및 방전 전류는, 각 동작에 악영향을 미치는 노이즈로 된다. 종래에는, 판독 시의 방전 전류에 의해, 통상적으로, 소스선 전위 가 상승하고, 그것이 소실될 때까지는 어느 정도 시간을 필요로 한다. 따라서, 이것에 의한 노이즈의 영향을 회피할 목적으로, 발생 전위의 소실이 완료될 때까지, 다음 동작을 스톱시키므로, 결국, 연속 동작에서, 시간 지연이 일어나게 되는 것이 현상이다.
본 예에 따른 추가 기입 시의 판독 동작에서는, 임계값 전압 Vth가 판정된 셀의 프리차지가 불필요하기 때문에, 프리차지 전하에 의한 노이즈의 악영향을 종래법에 비하여, 그 셀만큼 감소시킬 수 있다.
동시에, 방전 전류도 저감되기 때문에, 그것에 기인한 소스 전위 변화도, 종래의 판독 방식보다 억제할 수 있어, 발생 전위의 소실 시간이 단축되어, 결과적으로 보다 고속 동작을 실현할 수 있다.
이상, 본 발명을 몇 가지의 실시예에 의해 설명하였지만, 본 발명은 각 실시예에 한정되는 것이 아니라, 그 실시에 있어서는 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.
또한, 각 실시예는 단독으로 실시하는 것이 가능하지만, 적절히 조합하여 실시하는 것도 가능하다.
또한, 각 실시예는 다양한 단계의 발명을 포함하고 있으며, 각 실시예에서 개시한 복수의 구성 요건의 적절한 조합에 의해, 다양한 단계의 발명을 추출하는 것이 가능하다.
또한, 실시예는, 본 발명을 NAND형 플래시 메모리에 적용한 예에 기초하여 설명하였지만, 본 발명은 NAND형 플래시 메모리에 한정되는 것이 아니라, AND형, NOR형 등, NAND형 이외의 플래시 메모리에도 적용할 수 있다. 또한, 이들 플래시 메모리를 내장한 반도체 집적 회로 장치, 예를 들면, 프로세서, 시스템 LSI 등도 또한, 본 발명의 범주이다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 이룰 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 좁은 임계값 분포 폭을 실현할 수 있는 불휘발성 반도체 메모리를 가진 반도체 집적 회로 장치를 제공할 수 있다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 복수의 블록을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제1 불휘발성 반도체 메모리 셀과,
    상기 제1 불휘발성 반도체 메모리 셀에 인접하여 상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제2 불휘발성 반도체 메모리 셀
    을 포함하며,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하고,
    상기 추가 데이터 기입은, 상기 복수의 블록 중, 1개의 블록의 기입이 종료된 후, 또는 상기 복수의 페이지 중, 1개의 페이지의 기입이 종료된 후에 행하는 반도체 집적 회로 장치.
  8. 복수의 페이지를 포함하는 블록을 복수 갖는 메모리 셀 어레이와,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 배치된 제1 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제2 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제3 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제2 불휘발성 반도체 메모리 셀에 인접하여 배치된 제4 불휘발성 반도체 메모리 셀과,
    비트선 방향을 따라 연장되는 제1 비트선과,
    상기 비트선 방향을 따라 연장되는 제2 비트선과,
    상기 비트선 방향과 교차하는 워드선 방향을 따라 연장되는 제1 워드선-상기 제1 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제1 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속되며, 상기 제2 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제2 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속됨-과,
    상기 워드선 방향을 따라 연장되는 제2 워드선-상기 제3 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제1 비트선에 전기적으로 접속되며, 상기 제4 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제2 비트선에 전기적으로 접속됨-
    을 포함하고,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고,
    상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터의 기입을 행하고,
    상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하며,
    상기 추가 데이터 기입은, 상기 복수의 블록 중, 1개의 블록의 기입이 종료된 후, 또는 상기 복수의 페이지 중, 1개의 페이지의 기입이 종료된 후에 행하는 반도체 집적 회로 장치.
  9. 복수의 블록을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제1 불휘발성 반도체 메모리 셀과,
    상기 제1 불휘발성 반도체 메모리 셀에 인접하여 상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제2 불휘발성 반도체 메모리 셀
    을 포함하며,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하고,
    상기 추가 기입은, 상기 제2 불휘발성 반도체 메모리에 기입된 데이터에 따라서 상기 제1 불휘발성 반도체 메모리의 임계값을 시프트하는 케이스와, 상기 임계값의 시프트를 억제하는 케이스의 쌍방이 있는 반도체 집적 회로 장치.
  10. 복수의 페이지를 포함하는 블록을 복수 갖는 메모리 셀 어레이와,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 배치된 제1 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제2 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제3 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제2 불휘발성 반도체 메모리 셀에 인접하여 배치된 제4 불휘발성 반도체 메모리 셀과,
    비트선 방향을 따라 연장되는 제1 비트선과,
    상기 비트선 방향을 따라 연장되는 제2 비트선과,
    상기 비트선 방향과 교차하는 워드선 방향을 따라 연장되는 제1 워드선-상기 제1 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제1 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속되며, 상기 제2 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제2 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속됨-과,
    상기 워드선 방향을 따라 연장되는 제2 워드선-상기 제3 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제1 비트선에 전기적으로 접속되며, 상기 제4 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제2 비트선에 전기적으로 접속됨-
    을 포함하고,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고,
    상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터의 기입을 행하고,
    상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하며,
    상기 추가 기입은, 상기 제2 불휘발성 반도체 메모리에 기입된 데이터에 따라서 상기 제1 불휘발성 반도체 메모리의 임계값을 시프트하는 케이스와, 상기 임계값의 시프트를 억제하는 케이스의 쌍방이 있는 반도체 집적 회로 장치.
  11. 복수의 블록을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제1 불휘발성 반도체 메모리 셀과,
    상기 제1 불휘발성 반도체 메모리 셀에 인접하여 상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제2 불휘발성 반도체 메모리 셀
    을 포함하며,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하고,
    상기 제1 불휘발성 반도체 메모리 셀이 기억하는 데이터가 3치 이상일 때,
    상기 추가 기입에서의 베리파이 판독은, 상기 제1 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 전기적으로 접속되는 비트선을 프리차지한 상태에서, 상기 제1 불휘발성 반도체 메모리 셀의 게이트에 접속되는 워드선에, 상기 3치 이상의 데이터의 레벨에 따른 2개 이상의 베리파이 전압을 순차적으로 공급하는 반도체 집적 회로 장치.
  12. 복수의 페이지를 포함하는 블록을 복수 갖는 메모리 셀 어레이와,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 배치된 제1 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제2 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제1 불휘발성 반도체 메모리 셀에 인접하여 배치된 제3 불휘발성 반도체 메모리 셀과,
    전하 축적층을 갖고, 상기 메모리 셀 어레이에 상기 제2 불휘발성 반도체 메모리 셀에 인접하여 배치된 제4 불휘발성 반도체 메모리 셀과,
    비트선 방향을 따라 연장되는 제1 비트선과,
    상기 비트선 방향을 따라 연장되는 제2 비트선과,
    상기 비트선 방향과 교차하는 워드선 방향을 따라 연장되는 제1 워드선-상기 제1 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제1 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속되며, 상기 제2 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제1 워드선에 용량 결합하고, 상기 제2 불휘발성 반도체 메모리 셀의 전류 통로의 일단은, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 접속됨-과,
    상기 워드선 방향을 따라 연장되는 제2 워드선-상기 제3 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제3 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제1 비트선에 전기적으로 접속되며, 상기 제4 불휘발성 반도체 메모리 셀의 전하 축적층은 상기 제2 워드선에 용량 결합하고, 상기 제4 불휘발성 반도체 메모리 셀의 전류 통로의 타단은, 상기 제2 비트선에 전기적으로 접속됨-
    을 포함하고,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고,
    상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터의 기입을 행하고,
    상기 제3 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하며,
    상기 제1 불휘발성 반도체 메모리 셀이 기억하는 데이터가 3치 이상일 때,
    상기 추가 기입에서의 베리파이 판독은, 상기 제1 불휘발성 반도체 메모리 셀의 전류 통로의 일단에 전기적으로 접속되는 비트선을 프리차지한 상태에서, 상기 제1 불휘발성 반도체 메모리 셀의 게이트에 접속되는 워드선에, 상기 3치 이상의 데이터의 레벨에 따른 2개 이상의 베리파이 전압을 순차적으로 공급하는 반도체 집적 회로 장치.
  13. 삭제
  14. 삭제
  15. 복수의 블록을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제1 불휘발성 반도체 메모리 셀과,
    상기 제1 불휘발성 반도체 메모리 셀에 인접하여 상기 메모리 셀 어레이에 배치되고, 전하 축적층을 갖는 제2 불휘발성 반도체 메모리 셀
    을 포함하며,
    상기 제1 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행하고, 상기 제2 불휘발성 반도체 메모리 셀에 대하여 통상 데이터 기입을 행한 후, 상기 제1 불휘발성 반도체 메모리 셀에 대하여 추가 데이터 기입을 행하고,
    상기 추가 데이터 기입은, 상기 복수의 페이지 중, 1개의 페이지의 기입이 종료된 후에 행하는 반도체 집적 회로 장치.
  16. 제7항에 있어서,
    보정량 기억 회로와, 보정량 계산 회로를 더 포함하며,
    상기 추가 데이터 기입량은, 상기 보정량 계산 회로에서 상기 제1 불휘발성 반도체 메모리 셀에 기입된 데이터와 상기 제2 불휘발성 반도체 메모리 셀에 기입된 데이터로부터 계산되어, 상기 보정량 기억 회로에 기억되고, 상기 추가 데이터 기입은 상기 복수의 블록 중，1개의 블록의 기입이 종료된 후에 행해지고, 상기 추가 데이터 기입량의 계산은, 상기 통상 데이터 기입과 패러럴로 행해지는 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    보정량 기억 회로와, 보정량 계산 회로를 더 포함하며,
    상기 추가 데이터 기입량은, 상기 보정량 계산 회로에서 상기 제1 불휘발성 반도체 메모리 셀에 기입된 데이터와 상기 제2 불휘발성 반도체 메모리 셀에 기입된 데이터로부터 계산되어, 상기 보정량 기억 회로에 기억되고, 상기 추가 데이터 기입은 상기 복수의 블록 중，1개의 블록의 기입이 종료된 후에 행해지고, 상기 추가 데이터 기입량의 계산은, 상기 통상 데이터 기입과 패러럴로 행해지는 반도체 집적 회로 장치.
  18. 제15항에 있어서,
    상기 추가 데이터 기입은, 상기 제1 불휘발성 반도체 메모리에 기입된 데이터와 상기 제2 불휘발성 반도체 메모리에 기입된 데이터에 따라서 상기 제1 불휘발성 반도체 메모리의 임계값의 시프트량을 변화시키는 반도체 집적 회로 장치.
  19. 제18항에 있어서,
    상기 시프트량은, 상기 제l 불휘발성 반도체 메모리에 기입된 데이터와 상기 제2 불휘발성 반도체 메모리에 기입된 데이터에 따라서, 시프트량 대, 중, 소로 구별되고, 상기 시프트량은, 상기 임계값의 변동량이 소인 경우에 가장 크게 되며, 대인 경우에 가장 작게 되는 반도체 집적 회로 장치.
  20. 제17항에 있어서,
    상기 추가 데이터 기입은, 상기 제1 불휘발성 반도체 메모리에 기입된 데이터와 상기 제2 불휘발성 반도체 메모리에 기입된 데이터에 따라서 상기 제1 불휘발성 반도체 메모리의 임계값의 시프트량을 변화시키는 반도체 집적 회로 장치.
  21. 제20항에 있어서,
    상기 시프트량은, 상기 제1 불휘발성 반도체 메모리에 기입된 데이터와 상기 제2 불휘발성 반도체 메모리에 기입된 데이터에 따라서, 시프트량 대, 중, 소로 구별되고, 상기 시프트량은, 상기 임계값의 변동량이 소인 경우에 가장 크게 되며, 대인 경우에 가장 작게 되는 반도체 집적 회로 장치.
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