KR20030081131A - 향상된 메모리 셀 구조를 갖는 반도체 기억 장치와 그동작 제어 방법 - Google Patents

향상된 메모리 셀 구조를 갖는 반도체 기억 장치와 그동작 제어 방법 Download PDF

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KR20030081131A KR10-2003-0022554A KR20030022554A KR20030081131A KR 20030081131 A KR20030081131 A KR 20030081131A KR 20030022554 A KR20030022554 A KR 20030022554A KR 20030081131 A KR20030081131 A KR 20030081131A
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엘피다 메모리, 아이엔씨.
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Abstract

DRAM이 갖는 이점과 불휘발성 메모리 소자가 갖는 이점을 더불어 갖는 반도체 기억 장치를 제공한다.
반도체 기억 장치의 복수의 메모리 셀의 각각은, 불휘발성 메모리 소자와, 이 불휘발성 메모리 소자에 접속되는 휘발성 메모리 소자를 구비하고, 데이터 전송선 쌍의 한 쪽에 상기 불휘발성 메모리 소자가 접속되고, 상기 데이터 전송선 쌍의 다른 쪽에 상기 휘발성 메모리 소자가 접속된다. 보통의 DRAM의 메모리 셀 구조에 불휘발성 메모리 소자를 더하는 것으로 각 메모리 셀이 구성되기 때문에, DRAM이 갖는 고속 동작 특성 등의 이점을 갖는 동시에, 보통의 DRAM의 결점을 보완하기 위해 불휘발성 메모리 소자를 동일 셀 내에 마련함으로써 반도체 기억 장치의 파워 오프 상태 또는 전력 소비 절감 모드에서, 메모리 셀 데이터의 셀프 리프레시를 행할 필요가 없게 되어, 소비 전력의 저감 효과가 얻어진다.

Description

향상된 메모리 셀 구조를 갖는 반도체 기억 장치와 그 동작 제어 방법{SEMICONDUCTOR MEMORY DEVICE WITH AN IMPROVED MEMORY CELL STRUCTURE AND METHOD OF OPERATING THE SAME}
기술분야
본 발명은, 반도체 기억 장치의 메모리 셀 구조, 및 그 메모리 셀 구조를 갖는 반도체 기억 장치 및 그 동작 방법에 관한 것으로, 특히 불휘발성 메모리 소자와 DRAM 소자를 동일 셀 내에 내장하는 랜덤 액세스 메모리 장치 및 그 동작 방법에 관한 것이다.
종래 기술
일반적으로, 메모리 셀로서 가장 비용이 싼 것은 DRAM 셀이라고 언급되고 있지만, 보통의 DRAM은 고속 동작을 할 수 있는 반면, 전원을 끄면 셀 데이터가 없어지기 때문에, 저전력 소비가 중요한 모바일 제품에는 그다지 사용되 않는다. 그래서 DRAM이 갖는 고속 동작 특성을 가지며, 또한 플래시 메모리 등의 불휘발성 메모리의 소비 전력의 저감 효과를 더불어 갖는 반도체 기억 장치가 제안되어 왔다. 예를 들면, DRAM 메모리 셀의 커패시터에 불휘발성 재료를 사용한, 소위 FRAM이 보통의 DRAM에 대신하는 불휘발성 반도체 기억 장치로서 알려지고 있다.
종래의 불휘발성 반도체 기억 장치의 한 예가 특개평 11-126492호에 개시되어 있다. 이 불휘발성 반도체 기억 장치의 구성을 도 7에 도시한다. 메모리 셀은, 1쌍의 플래시 셀부와 DRAM 커패시터부로 구성되고, 플래시 셀부의 드레인이 비트선에 접속되고, 소스가 DRAM 커패시터부의 일단에 접속된다. DRAM 커패시터부의 타단에는 전압 단자가 접속된다. 플래시 셀부는 불휘발성 트랜지스터로 구성된다. 그리고, 보통의 동작시는, DRAM 커패시터부에 기억한 데이터의 판독 및 DRAM 커패시터부로의 데이터의 기록을 하여, 일반적인 DRAM 정도의 고속의 랜덤 액세스가 가능하게 된다. 한편, 데이터 보존 모드에서는, 플래시 셀부에 데이터를 기억한다.
상기 불휘발성 반도체 기억 장치에 의하면, 데이터 보존 모드에서는, 플래시 셀부는 불휘발성 메모리로서 동작한다. 한편, 보통의 동작 모드에서는, 플래시 셀부는 일반 DRAM 셀의 선택 스위치 소자로서의 트랜지스터와 같은 선택 스위치 동작을 행한다. 즉, 비트선을 통하여 전송되는 데이터는, 플래시 셀부를 통하여 DRAM 커패시터부에 기록되고, 또한, DRAM 커패시터부에 기억되어 있는 데이터는 플래시 셀부를 통하여 판독된다.
따라서, 플래시 셀부를 구성하는 불휘발성 트랜지스터는, 데이터 보존 모드에서, 불휘발성 메모리로서 데이터를 기억할 뿐만 아니라, 보통의 동작 모드에서는, 데이터의 기록 동작 및 판독 동작시마다, 선택 스위치 소자로서 동작한다. 즉, 데이터의 기록 동작 및 판독 동작시마다, 불휘발성 트랜지스터의 게이트 전극에 접속되는 워드선를 상승시켜 트랜지스터를 선택적으로 ON 상태로 할 필요가 있어서, 데이터 보존 모드에서 불휘발성 메모리로서만 동작하는 경우와 비교하여, 트랜지스터의 ON/OFF 동작이 대단히 많아짐과 함께, 트랜지스터의 ON/OFF 상태의 고속 전환 동작이 요구된다.
그러나, 플래시 셀부를 구성하는 불휘발성 트랜지스터는, ON/OFF 전환 동작의 고속 동작 특성이나 그 반복 특성이, 일반의 DRAM에서 사용되는 선택 트랜지스터와 비교하여 일반적으로 뒤떨어지고 있는 것이 현실 상태이다. 이 때문에, 예를 들면, 불휘발성 트랜지스터의 게이트 절연막 재료에 관한 반복 특성의 향상 등, 불휘발성 트랜지스터가 안고 있는 불안정성 등의 많은 과제를 해결하여야 한다. 또한, 이러한 문제를 조금이라도 완화하기 위해, 우수한 막 재질을 갖는 게이트 절연막을 개발할 수 있었다고 하여도, 비용의 증가는 피할 수 없다.
종래의 불휘발성 반도체 기억 장치의 다른 예가 특개평 7-78484호에 개시되어 있다. 이 불휘발성 반도체 기억 장치의 구성을 도 8에 도시한다. 메모리 셀은, 선택 트랜지스터(Tr), 기생 용량으로 이루어지는 용량 소자(Co)와 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)로 구성된다. 복수의 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)의 드레인은 부 비트선 및 하나의 선택 트랜지스터(Tr)를통하여 주 비트선에 접속된다. 한편, 복수의 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)의 소스는 그라운드선(G1)에 공통 접속된다. 그리고, 주 비트선에 하나의 선택 트랜지스터(Tr)를 통하여 접속되는 부 비트선 및 복수의 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)로 하나의 기억 소자 단위를 구성한다.
그리고, 복수의 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)의 각각에 기생 용량(C1-Cn)을 정의하면, 상기 하나의 선택 트랜지스터(Tr)의 소스에 기생 용량(C1-Cn)이 병렬로 접속되어 있다고 등가적으로 간주할 수 있다. 또한, 각 기생 용량(C1-Cn)의 총합 기생 용량(Co)이 하나의 선택 트랜지스터(Tr)를 통하여 주 비트선에 접속되어 있다고 등가적으로 간주할 수 있다. 즉, 각 메모리 셀은 불휘발성 메모리 셀부(Mk)와, DRAM 셀부로 이루어진다. 불휘발성 메모리 셀부(Mk)는 복수의 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)로 구성된다. 한편, DRAM 셀부는 하나의 선택 트랜지스터(Tr)와, 복수의 부유 게이트형 불휘발성 메모리 트랜지스터(M1-Mn)가 제공하는 각 기생 용량(C1-Cn)의 총합 기생 용량(Co)으로 이루어지는 용량 소자(Co)로 구성된다고 등가적으로 간주할 수 있다.
그러나, 이 불휘발성 메모리 트랜지스터는, 데이터 보존 모드에서, 불휘발성 메모리로서 데이터를 기록할뿐만 아니라, 보통의 동작 모드에서는, 데이터의 기록 동작 및 판독 동작시마다, 종래의 DRAM의 용량 소자로서 동작한다. 즉, 데이터의 기록 동작 및 판독 동작시마다, 불휘발성 메모리 트랜지스터(Mk)의 게이트 전극에 접속되는 워드선을 상승시켜 트랜지스터를 선택적으로 ON 상태로 할 필요가 있고, 데이터 보존 모드에서 불휘발성 메모리로서만 동작하는 경우와 비교하여, 트랜지스터의 ON/0FF 동작이 대단히 많아짐과 함께, 트랜지스터의 ON/0FF 상태의 고속 전환 동작이 요구된다.
그러나, 불휘발성 메모리 트랜지스터는 ON/OFF 전환 동작의 고속 동작 특성이나 그 반복 특성이 일반의 DRAM에서 사용되는 선택 트랜지스터와 비교하여 일반적으로 뒤떨어지고 있는 것이 현실 상태이다. 이 때문에, 예를 들면, 불휘발성 트랜지스터의 게이트 절연막 재료에 관한 반복 특성의 향상 등, 불휘발성 트랜지스터가 안고 있는 불안정성 등의 많은 과제를 해결할 필요가 있다. 또한, 이와 같은 문제를 조금이라도 완화하기 위해, 우수한 막 재질을 갖는 게이트 절연막을 개발할 수 있었다고 하더라도, 비용의 증가는 피할 수 없다.
상기 종래 기술은, 어느 것이나, 불휘발성 트랜지스터를 데이터 보존 모드에서 불휘발성 메모리로서 동작시킬뿐만 아니라, 보통의 동작 모드에서 데이터의 기록 동작 및 판독 동작 시, 동작시킬 필요가 있다. 이 때문에, 불휘발성 메모리 트랜지스터는, ON/OFF 전환 동작의 고속 동작 특성의 향상이나, 그 게이트 절연막 재료에 관한 반복 특성의 향상 등, 불휘발성 트랜지스터가 안고 있는 불안정성 등의 많은 과제를 해결할 필요가 있다. 또한 우수한 막 재질을 갖는 게이트 절연막을 사용한 경우, 비용의 증가는 피할 수 없다.
따라서 본 발명의 목적은, 상기 종래 기술이 안고 있는 문제를 해결할 수 있는 반도체 기억 장치 및 그 동작 제어 방법을 제공하는데 있다.
본 발명은 상기한 과제를 해결하고자 이루어진 것으로, 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 1쌍의 메모리 소자를 복수 개 구비하는 반도체 기억 장치에 있어서, 비트선 쌍의 한 쪽에 상기 휘발성 메모리 소자가 접속되고, 상기 비트선 쌍의 다른 쪽에 상기 불휘발성 메모리 소자가 접속되는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 휘발성 메모리 소자는 셀 선택 소자를 구비하고, 이 셀 선택 소자와 상기 불휘발성 메모리 소자가 상기 비트선 쌍의 사이에 직렬로 접속되도록 구성할 수 있다.
또한, 선택적 사항으로서, 바람직하게는, 상기 휘발성 메모리 소자는 축적 용량 단자와 상기 셀 선택 소자로 이루어지고, 상기 축적 용량 소자의 축적 전극은 상기 셀 선택 소자를 통하여 상기 비트선 쌍의 한 쪽에 접속됨과 함께, 상기 불휘발성 메모리 소자를 통하여 상기 비트선 쌍의 다른 쪽에 접속되도록 구성할 수 있다.
보다 구체적으로는, 상기 셀 선택 소자는 MOS 트랜지스터로 이루어지고, 상기 불휘발성 메모리 소자는 핫 캐리어를 주입함으로써 그 제어 전극의 임계치 전압이 변화되는 메모리 소자로 이루어지도록 구성할 수 있다.
선택적 사항으로서, 각 메모리 셀이 갖는 상기 셀 선택 소자와 상기 불휘발성 메모리 소자가, 공통의 콘택트를 통하여 상기 축적 용량 소자의 축적 전극에 접속되도록 구성할 수 있다.
선택적 사항으로서, 바람직하게는, 서로 인접하는 메모리 셀이 각각 구비하는 상기 휘발성 메모리 소자와 상기 불휘발성 메모리 소자가, 공통의 콘택트를 통하여 상기 비트선에 접속되도록 구성할 수 있다.
또한, 선택적 사항으로서, 바람직하는, 상기 비트선이 연장하는 방향을 따라 서로 인접하는 메모리 셀이 각각 구비하는 상기 휘발성 메모리 소자와 상기 불휘발성 메모리 소자가, 동일한 비트선에 접속되도록 구성할 수 있다.
또한, 본 발명은, 제 1의 도전형을 갖는 반도체 기판과, 상기 반도체 영역 중에 선택적으로 형성되며 또한 서로 이간된 제 2의 도전형을 갖는 제 1, 제 2 및 제 3의 확산 영역과, 제 1의 콘택트를 통하여 상기 제 1의 확산 영역에 접속되는 제 1의 비트선과, 제 2의 콘택트를 통하여 상기 제 2의 확산 영역에 접속되고, 또한 상기 제 1의 비트선과 쌍을 이루는 제 2의 비트선과, 제 3의 콘택트를 통하여 상기 제 3의 확산 영역에 접속되는 축적 용량 소자와, 상기 제 1 및 제 3의 콘택트 사이에 형성되는 제 1의 제어 전극을 구비하고, 상기 제 1의 확산 영역를 제 1의 전극 영역으로 하고, 상기 제 3의 확산 영역을 제 3의 전극 영역로 하는 셀 선택 소자와, 상기 제 2 및 제 3의 콘택트 사이에 형성되는 제 2의 제어 전극을 구비하고, 상기 제 2의 확산 영역을 제 2의 전극 영역으로 하고, 상기 제 3의 확산 영역을 상기 제 3의 전극 영역으로 하는 불휘발성 메모리 소자로 이루어지는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
선택적으로는, 상기 불휘발성 트랜지스터는, 부유 게이트 전극을 갖는 불휘발성 트랜지스터로 구성할 수 있다. 그리고, 보다 바람직하게는, 상기 부유 게이트 전극의 폭은, 상기 제 2의 제어 전극 폭보다 작게 되도록 구성할 수 있다.
또한, 상기 비부유 게이트 전극은, 핫 캐리어 주입 영역에 응해서 상기 제 2의 제어 전극의 어느 일단측에 위치하도록 구성할 수 있다.
또한, 본 발명은, 서로 반전 신호를 전송하며 쌍을 이루는 제 1 및 제 2의 비트선 사이에 직렬로 접속되는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 메모리 셀을 구비하는 반도체 기억 장치의 동작 제어 방법에 있어서, 반도체 기억 장치가 파워 온 상태에 있을 때는, 불휘발성 메모리 소자를 비동작 상태로 하고, 휘발성 메모리 소자만을 사용하여 셀 데이터의 기억 보존 동작을 행하고, 반도체 기억 장치가 파워 온 상태로부터 파워 오프 상태 또는 전원 소비 절감 모드로 이행할 때에만, 휘발성 메모리 소자에 기억된 셀 데이터를 불휘발성 메모리 소자에 기억시키고, 파워 오프 상태 또는 전원 소비 절감 모드에서는, 셀프 리프레시 동작을 행하지 않고, 반도체 기억 장치가 파워 오프 상태 또는 전원 소비 절감 모드로부터 재차 파워 온 상태로 귀환할 때에만, 불휘발성 메모리 소자에 기억시키고 있었던 셀 데이터를 휘발성 메모리 소자로 복귀시키는 것을 특징으로 하는 반도체 기억 장치의 동작 제어 방법을 제공한다.
상기 셀 데이터의 기억 동작은, 바람직하게는, 상기 휘발성 메모리 소자에 접속되는 제 1의 비트선을, 상기 휘발성 메모리 소자에 기억 보존되어 있는 데이터에 대응하는 전위로 고정함과 함께, 상기 제 2의 비트선을 상기 제 1의 비트선의 전위와 반전 관계에 있는 전위로 고정하는 공정과, 상기 불휘발성 메모리 소자를 도통 상태로 하고, 상기 제 1 및 제 2의 비트선 사이의 전위차에 의거하여 제 1 및 제 2의 비트선 사이에 전류를 흘리고, 불휘발성 메모리 소자로의 데이터의 기록을 행하는 공정을 포함한다.
또한, 상기 셀 데이터의 복귀 동작은, 바람직하게는, 상기 불휘발성 메모리 소자 중 데이터의 기록이 행하여진 불휘발성 메모리 소자를 비도통 상태로 하고, 데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자를 도통 상태로 하는 제 1의 공정과,
데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자와 동일한 메모리 셀 중에 마련된 휘발성 메모리 소자가 상기 셀 데이터의 기억 동작 전에 보존하고 있었던 데이터에 대응하는 전압을 모든 비트선에 대해 인가하는 제 2의 공정을 포함한다.
또한, 바람직하게, 상기 제 1의 공정은, 데이터의 기록이 행하여지는 것에 의해 시프트된 불휘발성 메모리 소자의 임계치 전압과 데이터의 기록이 행하여지지 않은 것에 의해 시프트되지 않은 불휘발성 메모리 소자의 임계치 전압 사이의 전압을, 모든 불휘발성 메모리 소자의 제어 전극에 인가하는 공정이다.
또한, 본 발명은, 서로 반전 신호를 전송하며 쌍을 이루는 제 1 및 제 2의 비트선 사이에 직렬로 접속되는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 메모리 셀에 있어서의, 상기 휘발성 메모리 소자로부터 상기 불휘발성 메모리 소자로의 데이터 전송 방법에 있어서, 상기 휘발성 메모리 소자에 접속되는 제 1의 비트선을, 상기 휘발성 메모리 소자에 기억 보존되어 있는 데이터에 대응하는 전위로 고정함과 함께, 상기 제 2의 비트선을 상기 제 1의 비트선의 전위와 반전 관계에 있는 전위로 고정하는 공정과, 상기 불휘발성 메모리 소자를 도통 상태로 하고, 상기 제 1 및 제 2의 비트선 사이의 전위차에 의거하여 제 1 및 제 2의 비트선 사이에 전류를 흘리고, 불휘발성 메모리 소자로의 데이터의 기록을 행하는 공정을 포함하는 것을 특징으로 하는 데이터 전송 방법을 제공한다.
또한, 본 발명은, 서로 반전 신호를 전송하며 쌍을 이루는 제 1 및 제 2의 비트선 사이에 직렬로 접속되는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 메모리 셀에 있어서의, 상기 불휘발성 메모리 소자로부터 상기 휘발성 메모리 소자로의 데이터 전송 방법에 있어서, 상기 불휘발성 메모리 소자 중 데이터의 기록이 행하여진 불휘발성 메모리 소자를 비도통 상태로 하고, 데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자를 도통 상태로 하는 제 1의 공정과, 데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자와 동일한 메모리 셀 중에 마련된 휘발성 메모리 소자가 상기 셀 데이터의 기억 동작 전에 보존하고 있었던 데이터에 대응하는 전압을 모든 비트선에 대해 인가하는 제 2의 공정을 포함하는 것을 특징으로 하는 데이터 전송 방법을 제공한다.
또한, 바람직하는, 상기 제 1의 공정은, 데이터의 기록이 행하여지는 것에 의해 시프트된 불휘발성 메모리 소자의 임계치 전압과 데이터의 기록이 행하여지지 않은 것에 의해 시프트되지 않은 불휘발성 메모리 소자의 임계치 전압 사이의 전압을, 모든 불휘발성 메모리 소자의 제어 전극에 인가하는 공정이다.
도 1은 본 발명에 관한 반도체 기억 장치의 신규의 메모리 셀 구조를 도시한 개념도.
도 2는 본 발명에 관한 한 실시의 형태에 있어서의 반도체 기억 장치의 메모리 셀 어레이 중의 인접하는 2개의 셀의 회로 구성을 도시한 부분 회로도.
도 3은 본 발명에 관한 한 실시의 형태에 있어서의 반도체 기억 장치의 메모리 셀의 내부 단면 구조를 도시한 부분 단면도.
도 4는 도 3에 도시한 메모리 셀의 내부 단면 구조에 있어서의 게이트 전극 구조 및 게이트 절연막 구조의 제 1의 예를 도시한 부분 단면도.
도 5는 도 3에 도시한 메모리 셀의 내부 단면 구조에 있어서의 게이트 전극 구조 및 게이트 절연막 구조의 제 2의 예를 도시한 부분 단면도.
도 6은 본 발명에 관한 한 실시의 형태에 있어서의 반도체 기억 장치의 메모리 셀 어레이의 일부의 셀 배치 구성을 도시한 부분 평면도.
도 7은 종래의 불휘발성 반도체 기억 장치의 회로 구성을 도시한 회로도.
도 8은 종래의 불휘발성 반도체 기억 장치의 회로 구성을 도시한 회로도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 반도체 기판
2-1, 2-2 : 불순물 확산 영역
3-1 : 셀 선택용 MOS 트랜지스터의 게이트 절연막
3-2 : 불휘발성 메모리 소자의 게이트 절연막
3-3 : 부유 게이트 전극
3-4 : ONO막
4-1, 4-2 : 축적 용량 소자
5-1, 5-2 : 축적 전극 콘택트
6-1, 6-2 : 비트선 콘택트
7-1, 7-2 : 불휘발성 메모리 소자
8-1, 8-2 : 셀 선택용의 MOS 트랜지스터
11-1, 11-2 : 축적 전극
12-1, 12-2 : 용량 절연막
13 : 대향 전극
100 : 휘발성 메모리 소자
110 : 불휘발성 메모리 소자
120 : 비트선
130 : 비트선
140 : 제 1의 선택 신호
150 : 제 2의 선택 신호
CELL01 : 제 1의 메모리 셀
CELL02 : 제 2의 메모리 셀
BL01 : 제 1의 비트선
BL02 : 제 2의 비트선
WL01 : 제 1의 워드선
WL02 : 제 2의 워드선
WL03 : 제 3의 워드선
WL04 : 제 4의 워드선
본 발명에 관한 반도체 기억 장치에 의하면, 각 메모리 셀은, 1쌍의 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되고, 비트선 쌍의 한 쪽에 휘발성 메모리 소자가 접속되고, 비트선 쌍의 다른 쪽에 불휘발성 메모리 소자가 접속된다.그리고, 휘발성 메모리 소자와 불휘발성 메모리 소자는 물리적으로 다른 소자로 구성한다. 보통 동작 모드에서의 기록 동작 및 판독 동작에 있어서, 휘발성 메모리 소자를 구성하는 소자만 동작시키고, 한편 불휘발성 메모리 소자를 구성하는 소자는 동작시키지 않고 실질적으로 휴지 상태로 한다. 데이터 보존 모드에서는, 불휘발성 메모리 소자를 구성하는 소자만 동작시키고, 한편 휘발성 메모리 소자를 구성하는 소자는 동작시키지 않고 실질적으로 휴지 상태로 한다. 즉, 보통 동작 모드로부터 데이터 보존 모드로 이행할 때에 불휘발성 메모리 소자에 데이터를 기록하고, 데이터 보존 모드로부터 보통 동작 모드로 이행할 때에 불휘발성 메모리 소자로부터 데이터를 판독한다.
따라서 불휘발성 메모리 소자를 불휘발성 메모리 트랜지스터로 구성한 경우, 이 불휘발성 메모리 트랜지스터는, 보통의 동작 모드에서의 데이터의 기록 동작 및 판독 동작 시, 동작시킬 필요가 없다. 이 때문에, 불휘발성 메모리 트랜지스터는, DRAM의 선택 트랜지스터와 같은 ON/OFF 전환 동작의 고속 동작 특성이나, 그 게이트 절연막 재료에 관한 높은 반복 특성을 반드시 필요로 하지 않고, 현재 실용화 되어 있는 불휘발성 트랜지스터가 갖는 성능으로 충분히 대응 가능하고, 게이트 절연막의 막 재질 및 내구성에 대한 엄격한 요구도 필요로 하지 않는다. 따라서, 특별한 불휘발성 트랜지스터나 게이트 절연막을 필요로 하지 않기 때문에, 설계의 자유도가 향상함과 함께 비용을 더 삭감할 수 있다.
또한, 보통 동작 모드에서는 휘발성 메모리 소자만을 동작시키기 때문에, 휘발성 메모리 소자를 종래의 DRAM 셀과 마찬가지로 1쌍의 선택 트랜지스터와 커패시터로 구성하는 것이 가능해지고, 보통 동작 모드에서의 고속 동작 특성의 향상을 도모하는 것이 용이해진다.
이와 같은 과제의 해결이 가장 용이하며 또한 실현성이 가장 높아지도록, 종래의 DRAM 등으로 대표되는 반도체 기억 장치의 메모리 셀 단위에서의 회로 구성의 최소한의 설계 변경으로, 최대의 효과를 인출하는 것을 목적으로 하여 본 발명이 이루어졌다.
이하, 도면을 참조하여 본 발명에 관한 제 1의 실시의 형태에 대해 설명한다.
도 1은 본 발명에 관한 반도체 기억 장치의 신규의 메모리 셀 구조를 도시한 개념도이다. 본 발명에 관한 제 1의 실시의 형태에 의하면, 반도체 기억 장치의 메모리 셀 단위에서의 회로 구성이 종래의 반도체 기억 장치와는 다르다. 즉, 도 1에 도시한 바와 같이, 복수의 메모리 셀을 갖는 반도체 기억 장치에 있어서의 각 메모리 셀은, 휘발성 메모리 소자(100)와, 이 휘발성 메모리 소자(100)에 접속되는 불휘발성 메모리 소자(110)를 갖는다. 그리고, 비트선 쌍(120, 130)의 한 쪽(120)에 상기 휘발성 메모리 소자(100)가 접속되고, 상기 비트선 쌍의 다른 쪽(130)에 상기 불휘발성 메모리 소자(110)가 접속된다. 여기서, 휘발성 메모리 소자(100) 및 불휘발성 메모리 소자(110)로서 사용할 수 있는 장치는, 기존의 다양한 타입의 장치를 적용할 수 있다. 그리고, 비트선 쌍(120, 130)에는, 서로 반전 관계에 있는 데이터 신호가 전송된다. 예를 들면, 비트선 쌍을 비트선 쌍으로 하여, 이 비트선 쌍을 각 센스 증폭기에 접속할 수 있다.
휘발성 메모리 소자(100)는, 반도체 기억 장치가 파워 온의 상태에 있고, 고속으로 데이터의 기록 및 판독 동작을 행할 때, 즉 보통 동작 모드에서 데이터를 기억하기 위해 사용된다. 한편, 불휘발성 메모리 소자(110)는, 파워 오프 상태 또는 스탠바이 상태 등의 소비 전력을 절약하는 모드에서, 휘발성 메모리 소자(100)에 기억되어 있던 데이터를 불휘발성 메모리 소자(110)로 기록함으로써, 휘발성 메모리 소자(100) 대신에 불휘발성 메모리 소자(110)가 이 데이터를 기억한다.
따라서 파워 오프 상태 또는 소비 전력 절약 모드에서는, 휘발성 메모리 소자(100)의 데이터가 없어졌다고 하여도, 대신에 불휘발성 메모리 소자(110)가 이 데이터를 기억하고 있기 때문에, 반도체 기억 장치는, 이들의 모드에서 휘발성 메모리 소자(100)에 리프레시 동작을 행할 필요가 없기 때문에, 소비 전력의 저감을 도모하는 것이 가능해진다.
그리고, 재차 반도체 기억 장치가 파워 온 하여, 보통 동작 모드로 돌아오는 때에, 불휘발성 메모리 소자(110)에 기억시키고 있던 데이터를 판독하여, 휘발성 메모리 소자(100)로 되돌림으로써, 파워 오프 상태 또는 소비 전력 절약 모드로 되기 전의 기억 상태로 돌아오고, 그 후, 반도체 기억 장치가 재차 보통 동작 모드에서의 데이터의 기록 및 판독 동작을 행하는 것이 가능해진다.
또한, 휘발성 메모리 소자(100) 및 불휘발성 메모리 소자(110)는, 각각 독립된 제 1 및 제 2 선택 신호에 의거하여, 동작 모드에 응하여 휘발성 메모리 소자(100) 또는 불휘발성 메모리 소자(110)의 어느 한 쪽을 선택하고, 그들의 데이터 기억 동작을 제어한다. 이 때문에, 휘발성 메모리 소자(100)는 제 1의 선택 신호를 전송하는 제 1의 선택 신호(140)에 접속되고, 한편, 불휘발성 메모리 소자(110)는 제 2의 선택 신호를 전송하는 제 2의 선택 신호(150)에 접속된다. 따라서, 파워 온 상태에서는 보통 동작 모드, 그리고 파워 오프 상태 또는 스탠바이 상태에서는 소비 전력 절약 모드로서 제어된다.
반도체 기억 장치가 파워 온 하여 보통 동작 모드의 상태에 있는 때는, 데이터의 기록 및 판독 동작은 휘발성 메모리 소자(100)에 의해 행하여지고, 불휘발성 메모리 소자(110)는 사용되지 않는다. 따라서, 데이터의 기록 및 판독 동작을 제어하기 위한 신호는 제 1의 선택 신호(140)에 공급되고, 제 2의 선택 신호(150)에는 공급되지 않는다. 즉, 데이터의 기록 및 판독 동작을 제어하기 위해, 제 1의 선택 신호가 제 1의 선택 신호(140)에 공급된다.
반도체 기억 장치가 파워 오프 상태 또는 스탠바이 상태 등의 소비 전력을 절약하는 모드로 이행하는 요구가 발생한 때에는, 제 1의 선택 신호(140)에 공급되는 제 1의 선택 신호, 및 제 2의 선택 신호(150)에 공급되는 제 2의 선택 신호에 의거하여, 휘발성 메모리 소자(100)가 기억하고 있는 데이터를 직접 또는 간접적으로 불휘발성 메모리 소자(110)로 전송하고, 불휘발성 메모리 소자(110)로의 데이터의 기록을 행한다.
불휘발성 메모리 소자(110)로의 데이터의 기록이 종료된 후, 반도체 기억 장치는 파워 오프 상태 또는 스탠바이 상태 등의 소비 전력을 절약하는 모드로의 이행이 완료된다. 이 모드에서는, 휘발성 메모리 소자(100)에 기억되어 있던 데이터가, 불휘발성 메모리 소자(110)에 기억되어 있기 때문에 휘발성 메모리 소자(100)에 대한 리프레시 동작은 행하지 않는다. 즉, 파워 오프 상태 또는 스탠바이 상태 등의 소비 전력을 절약하는 모드에서는, 제 1의 선택 신호(140) 및 제 2의 선택 신호(150)에는 제 1의 선택 신호 및 제 2의 선택 신호는 공급되지 않는다. 따라서, 이들의 모드에서 휘발성 메모리 소자(100)에 대한 리프레시 동작은 행하여지지 않기 때문에, 소비 전력의 저감을 도모하는 것이 가능해진다.
그리고, 재차 반도체 기억 장치가 파워 온 하여, 보통 동작 모드로 이행하는 요구가 발생한 때에는, 제 1의 선택 신호(140)에 공급되는 제 1의 선택 신호 및 제 2의 선택 신호(150)에 공급되는 제 2의 선택 신호에 의거하여, 불휘발성 메모리 소자(110)가 기억하고 있는 데이터를 판독하고, 직접 또는 간접적으로 휘발성 메모리 소자(100)로 전송하고, 휘발성 메모리 소자(100)로의 데이터의 기록을 행한다. 즉, 불휘발성 메모리 소자(110)에 기억시키고 있던 데이터를 판독하고, 휘발성 메모리 소자(100)로 되돌림으로써, 파워 오프 상태 또는 소비 전력 절약 모드로 되기 전의 기억 상태로 돌아오고, 그 후, 반도체 기억 장치가 재차 보통 동작 모드에서의 데이터의 기록 및 판독 동작을 행하는 것이 가능해진다.
전술한 바와 같이, 본 발명에 관한 반도체 기억 장치에 있어서의 각 메모리 셀은, 휘발성 메모리 소자(100)와, 이 휘발성 메모리 소자(100)에 접속되는 불휘발성 메모리 소자(110)를 구비하고, 비트선 쌍(120, 130)의 한 쪽(120)에 상기 휘발성 메모리 소자(100)가 접속되고, 상기 비트선 쌍의 다른 쪽(130)에 상기 불휘발성 메모리 소자(110)가 접속된다. 그리고, 휘발성 메모리 소자(100) 및 불휘발성 메모리 소자(110)로서 사용할 수 있는 장치는, 기존의 다양한 타입의 장치를 적용할 수있지만, DRAM의 구성을 될 수 있는 한 활용하고, 최소한의 설계 변경으로 상기 목적을 달성하는 것이 가능해진다.
따라서 이하의 설명에서는, 휘발성 메모리 소자(100)로서 DRAM 메모리 소자를, 불휘발성 메모리 소자(110)로서 핫 캐리어를 주입함으로써 그 제어 전극의 임계치 전압이 변화하는 불휘발성 메모리 소자의 대표 예인 플래시 메모리 소자를 적용한 경우를 예로 들고, 보다 구체적인 설명을 행한다. 또한, 이하의 설명에서는, DRAM과 동일한 구조 및 동일한 동작의 설명은 생략하고, DRAM과 구성상 및 동작상 다른 점에 대해 상세히 설명한다.
도 2는 본 발명의 제 1의 실시의 형태에 관한 서로 인접하는 2개의 메모리 셀의 회로 구성을 도시한 회로도이다. 제 1의 메모리 셀(CELL01)은, 셀 선택용의 MOS 트랜지스터(8-1)와 축적 용량 소자(4-1) 및 불휘발성 메모리 소자(7-1)로 이루어진다. 셀 선택용의 MOS 트랜지스터(8-1)와 축적 용량 소자(4-1)로 휘발성 메모리 소자를 구성한다. 한편, 불휘발성 메모리 소자(7-1)는, 불휘발성 메모리 소자(110)로서 핫 캐리어를 주입함으로써 그 제어 전극의 임계치 전압이 변화하는 불휘발성 트랜지스터로 구성할 수 있다.
셀 선택용의 MOS 트랜지스터(8-1)와 불휘발성 메모리 소자(7-1)는, 제 1 및 제 2의 비트선 쌍(BL01, BL02) 사이에 직렬로 접속된다. 이 셀에서는, 셀 선택용의 MOS 트랜지스터(8-1)는 제 1의 비트선(BL01)에 접속되고, 한편 불휘발성 메모리 소자(7-1)는 제 2의 비트선(BL02)에 접속된다. 제 1 및 제 2의 비트선 쌍(BL01, BL02)에는, 서로 반전 관계에 있는 비트 신호가 전송된다. 도시하지 않지만, 제 1및 제 2의 비트선 쌍(BL01, BL02)을 DRAM에서 보통 사용하는 센스 증폭기에 접속함으로써, 반전 비트 신호를 전송할 수 있다.
셀 선택용의 MOS 트랜지스터(8-1)의 게이트 전극은 제 1의 워드선(WL01)에 접속된다. 한편 불휘발성 메모리 소자(7-1)의 제어 전극은, 제 2의 워드선(WL02)에 접속된다. 제 1의 워드선(WL01) 및 제 2의 워드선(WL02)에는 동일한 워드 어드레스(ADD01)가 할당된다.
축적 용량 소자(4-1)는, 축적 전극, 유전체막 및 대향 전극(13)으로 이루어지는 커패시터로 구성할 수 있다. 축적 용량 소자(4-1)의 축적 전극은 셀 선택용의 MOS 트랜지스터(8-1)와 불휘발성 메모리 소자(7-1)와의 접속점에 접속됨으로써, 축적 전극은 셀 선택용의 MOS 트랜지스터(8-1)를 통하여 제 1의 비트선(BL01)에 간접적으로 접속됨과 함께, 불휘발성 메모리 소자(7-1)를 통하여 제 2의 비트선(BL02)에 간접적으로 접속된다. 축적 용량 소자(4-1)의 대향 전극(13)은 인접하는 메모리 셀(CELL02)의 그것과 공용하기 위해 공통 전극으로서 구성한다.
제 2의 메모리 셀(CELL02)은, 셀 선택용의 MOS 트랜지스터(8-2)와, 축적 용량 소자(4-2) 및 불휘발성 메모리 소자(7-2)로 이루어진다. 셀 선택용의 MOS 트랜지스터(8-2)와 축적 용량 소자(4-2)로 휘발성 메모리 소자를 구성한다. 한편, 불휘발성 메모리 소자(7-2)는, 불휘발성 메모리 소자(110)로서 핫 캐리어를 주입함으로써 그 제어 전극의 임계치 전압이 변화하는 불휘발성 트랜지스터로 구성할 수 있다.
셀 선택용의 MOS 트랜지스터(8-2)와 불휘발성 메모리 소자(7-2)는, 제 1 및제 2의 비트선 쌍(BL01, BL02) 사이에 직렬로 접속된다. 이 셀에서는, 셀 선택용의 MOS 트랜지스터(8-1)는 제 2의 비트선(BL02)에 접속되고, 한편 불휘발성 메모리 소자(7-2)는 제 1의 비트선(BL01)에 접속된다.
셀 선택용의 MOS 트랜지스터(8-2)의 게이트 전극은 제 3의 워드선(WL03)에 접속된다. 한편 불휘발성 메모리 소자(7-1)의 제어 전극은 제4의 워드선(WL04)에 접속된다. 제 3의 워드선(WL03) 및 제4의 워드선(WL04)에는 동일한 워드 어드레스(ADD02)가 할당된다.
축적 용량 소자(4-2)는, 축적 전극, 유전체막 및 대향 전극(13)으로 이루어지는 커패시터로 구성할 수 있다. 축적 용량 소자(4-2)의 축적 전극은 셀 선택용의 MOS 트랜지스터(8-2)와 불휘발성 메모리 소자(7-2)와의 접속점에 접속됨으로써, 축적 전극은 셀 선택용의 MOS 트랜지스터(8-2)를 통하여 제 2의 비트선(BL02)에 간접적으로 접속됨과 함께, 불휘발성 메모리 소자(7-1)를 통하여 제 1의 비트선(BL01)에 간접적으로 접속된다. 축적 용량 소자(4-2)의 대향 전극(13)은 인접하는 메모리 셀(CELL01)의 그것과 공용하기 위해 공통 전극으로서 구성한다.
또한, 제 1의 메모리 셀(CELL01) 및 제 2의 메모리 셀(CELL02)로 축적 용량 소자의 대향 전극(13)을 공용하는 것으로, 셀의 점유 면적의 증대를 억제하기 위해서는 유효하지만, 반드시 본 발명에 있어서 필수 구성 조건은 아니다.
본 발명의 신규의 메모리 셀 구조는, 보통의 DRAM 메모리 셀 구조에 불휘발성 메모리 소자를 추가함과 함께, 보통의 DRAM에 더하여, 불휘발성 메모리 소자의 제어 전극에 접속되는 워드선이 새롭게 필요하게 된다. 그리고, 이 워드선 쌍에는,동일한 로우 어드레스가 할당되기 때문에, 예를 들면 워드 드라이버의 회로 중에 워드선 쌍의 각각의 워드선을 독립하여 선택하는 기능을 갖는 회로 구성이 있으면 실현할 수 있다. 또한, 반도체 기억 장치의 파워 온/오프 상태 및 스탠바이 상태 등의 전력 소비 삭감 상태에 있는 것을 검지하기 위한 검지 회로를 마련함으로써, 이 검지 회로로부터의 검지 신호에 의거하여, 상기 워드 드라이버가 워드선 쌍의 각각의 워드선을 독립하여 선택한다.
즉, 메모리 셀 어레이의 기본 구조, 비트선 수, 센스 앰프, 칼럼 디코더, 로우 디코더, 리프레시 동작에 필요하게 되는 회로 및 그 밖의 주변 회로 및 제어 회로의 구성 및 접속 관계는, 보통의 DRAM의 것과 같게 하는 것이 가능하기 때문에 그 설명은 생략한다. 이 구성이 가져오는 효과를 설명하기 전에, 도 2에 도시한 전술한 메모리 셀을 구성한 회로의 동작에 관해 이하 설명한다.
반도체 기억 장치가 파워 온 하여 보통 동작 모드의 상태에 있는 때는, 제 1의 메모리 셀(CELL01)의 불휘발성 메모리 소자(7-1) 및 제 2의 메모리 셀(CELL02)의 불휘발성 메모리 소자(7-2)는, 모두 비도통 상태에 있다. 따라서 반도체 기억 장치의 동작은 보통의 DRAM의 보통 동작과 같다. 즉, 제 1의 메모리 셀(CELL01)에 있어서는, 제 1의 워드선(WL01)이 선택되어 셀 선택용의 MOS 트랜지스터(8-1)가 도통 상태로 되고, 제 1의 비트선(BL01)상의 데이터가 셀 선택용의 MOS 트랜지스터(8-1)를 통하여 축적 용량 소자(4-1)의 축적 전극에 기억된다. 또한, 제 2의 메모리 셀(CELL02)에 있어서는, 제 3의 워드선(WL03)이 선택되어 셀 선택용의 MOS 트랜지스터(8-2)가 도통 상태로 되고, 제 2의 비트선(BL02)상의 데이터가 셀선택용의 MOS 트랜지스터(8-2)를 통하여 축적 용량 소자(4-2)의 축적 전극에 기억된다.
반도체 기억 장치의 보통 동작 모드 상태에서는, 각 메모리 셀에 기억한 데이터를 보존하기 위해, 리프레시 동작이 필요하게 되지만, 이 리프레시 동작은, 보통의 DRAM에 사용 가능한 기존의 리프레시 방법이라면, 어느 방법을 적용하여도 좋다. 즉, 제 1의 메모리 셀(CELL01)의 불휘발성 메모리 소자(7-1) 및 제 2의 메모리 셀(CELL02)의 불휘발성 메모리 소자(7-2)는 모두 비도통 상태에 있고, 제 1의 워드선(WL01)을 선택하여 제 1의 메모리 셀(CELL01)의 축적 용량 소자(4-1)에 기억된 데이터의 리프레시를 행하고, 제 3의 워드선(WL03)을 선택하여 제 2의 메모리 셀(CELL02)의 축적 용량 소자(4-2)에 기억된 데이터의 리프레시를 행한다.
반도체 기억 장치가 파워 오프 상태 또는 스탠바이 상태 등의 소비 전력을 절약하는 모드로 이행하는 요구가 발생한 때에는, 제 1의 메모리 셀(CELL01)의 축적 용량 소자(4-1)에 기억된 데이터를 불휘발성 메모리 소자(7-1)로 전송함과 함께, 제 2의 메모리 셀(CELL02)의 축적 용량 소자(4-2)에 기억된 데이터를 불휘발성 메모리 소자(7-2)로 전송할 필요가 있다. 이 데이터 전송 동작은, 보통의 DRAM으로는 행하여지지 않는 동작이다.
반도체 기억 장치에는, 파워 오프 상태 또는 스탠바이 상태 등의 전력 소비 삭감 상태로의 이행 요구가 발생한 것을 검지하기 위한 검지 회로를 마련하지만, 이 회로는 예를 들면 전압 감지 회로 등의 공지인 회로로 구성할 수 있다.
그리고, 이 검지 회로가, 파워 온 상태에서 파워 오프 상태 또는 스탠바이상태 등의 전력 소비 삭감 상태로의 이행 요구가 발생한 것을 검지하면, 반도체 기억 장치는, 이른바 셀프 리프레시 모드로 이행한다. 그리고, 자동적으로 내부에서 발생하는 어드레스가 스타트하여야 할 번지부터 지정되고, 내부 어드레스를 자동 카운트업하고, 각 메모리 셀의 셀 선택용의 MOS 트랜지스터에 접속되는 워드선, 예를 들면 제 1의 워드선(WL01)이나 제 3의 워드선(WL03)이 수시로 선택되고, 셀 선택용의 MOS 트랜지스터(8-1, 8-2)가 수시로 도통 상태로 된다. 그리고, 축적 용량 소자(4-1, 4-2)에 기억된 각각의 데이터가 수시로 비트선(BL01, BL02)에 판독된다. 이 판독 동작은, 보통의 DRAM의 센스 동작에 의한 데이터의 판독 동작과 동일하다.
그 결과, 비트선(BL01, BL02)은, 각각 축적 용량 소자(4-1, 4-2)에 기억된 각각의 데이터에 대응하는 축적 전극의 전위를 수시로 감지하고, 비트선(BL01, BL02)을 각각의 데이터에 대응하는 전위로 수시로 고정함으로써, 이들 비트선(BL01, BL02)과 도통 상태에 있는 축적 용량 소자(4-1, 4-2)에 기억된 각각의 데이터를 수시로 리프레시한다. 예를 들면, 제 1의 메모리 셀(CELL01)의 축적 용량 소자(4-1)에 기억된 데이터가 하이 레벨인 경우에는 비트선(BL01)은 하이 레벨로 고정된다. 또한, 축적 용량 소자(4-1)에 기억된 데이터가 로우 레벨인 경우에는 비트선(BL01)은 로우 레벨로 고정된다. 마찬가지로, 제 2의 메모리 셀(CELL02)의 축적 용량 소자(4-2)에 기억된 데이터가 하이 레벨인 경우에는 비트선(BL02)은 하이 레벨로 고정된다. 또한, 축적 용량 소자(4-2)에 기억된 데이터가 로우 레벨인 경우에는 비트선(BL02)은 로우 레벨로 고정된다.
전술한 바와 같이, 셀 선택용의 MOS 트랜지스터(8-1)가 도통 상태로 되고,비트선(BL01)이 축적 용량 소자(4-1)에 기억된 데이터에 대응하는 전위로 고정된 상태에 있어서, 워드선(WL02)을 선택하고, 불휘발성 메모리 소자(7-1)를 도통 상태로 한다. 즉, 비트선 쌍(BL01, BL02) 사이에 직렬 접속된 셀 선택용의 MOS 트랜지스터(8-1) 및 불휘발성 메모리 소자(7-1)의 쌍방이 도통 상태로 된다.
여기서, 비트선 쌍(BL01, BL02)은 이미 하이 레벨 또는 로우 레벨로 고정되어 있다. 전술한 바와 같이, 비트선 쌍(BL01, BL02)에는 서로 반전 신호가 인가되기 때문에, 비트선(BL01)이 하이 레벨로 고정된 때에는 비트선(BL02)은 로우 레벨로 고정된다. 한편, 비트선(BL01)이 로우 레벨로 고정된 때에는 비트선(BL02)은 하이 레벨로 고정된다.
즉, 비트선 쌍(BL01, BL02)에는, 다른 레벨의 전압이 인가되어 있고, 또한 비트선 쌍(BL01, BL02) 사이에 직렬 접속된 셀 선택용의 MOS 트랜지스터(8-1) 및 불휘발성 메모리 소자(7-1)의 쌍방이 도통 상태에 있기 때문에, 이들 셀 선택용의 MOS 트랜지스터(8-1) 및 불휘발성 메모리 소자(7-1)를 통하여 비트선 쌍(BL01, BL02) 사이에 전류가 흐른다. 전류가 흐르는 방향은, 비트선 쌍(BL01, BL02)의 전위 관계에 의존한다. 예를 들면, 비트선(BL01)이 하이 레벨로 고정되고, 비트선(BL02)이 로우 레벨로 고정된 경우, 비트선(BL01)으로부터 셀 선택용의 MOS 트랜지스터(8-1) 및 불휘발성 메모리 소자(7-1)를 통하여 비트선(BL02)으로 전류가 흐른다. 역으로, 비트선(BL01)이 로우 레벨로 고정되고, 비트선(BL02)이 하이 레벨로 고정된 경우, 비트선(BL02)으로부터 불휘발성 메모리 소자(7-1) 및 셀 선택용의 MOS 트랜지스터(8-1)를 통하여 비트선(BL01)으로 전류가 흐른다.
불휘발성 메모리 소자(7-1)로의 데이터의 기록 동작은 전류 방향에 의존한다. 이 데이터의 기록 동작은, 불휘발성 메모리 소자(7-1)의 설계에 따라 다르다. 예를 들면, 비트선(BL01)으로부터 비트선(BL02)으로 전류가 흐르는 경우, 핫 캐리어의 주입에 의해 불휘발성 메모리 소자(7-1)로의 데이터의 기록이 행하여지고, 한편, 비트선(BL02)으로부터 비트선(BL01)으로 전류가 흐르는 경우, 핫 캐리어가 발생하지 않고, 불휘발성 메모리 소자(7-1)로의 데이터의 기록이 행하여지지 않도록 불휘발성 메모리 소자(7-1)를 설계하여도 좋다. 또는, 비트선(BL02)으로부터 비트선(BL01)으로 전류가 흐르는 경우, 핫 캐리어의 주입에 의해 불휘발성 메모리 소자(7-1)로의 데이터의 기록이 행하여지고, 한편, 비트선(BL01)으로부터 비트선(BL02)으로 전류가 흐르는 경우, 핫 캐리어가 발생하지 않고, 불휘발성 메모리 소자(7-1)로의 데이터의 기록이 행하여지지 않도록 불휘발성 메모리 소자(7-1)를 설계하여도 좋다.
어떻게 하더라도, 비트선 쌍(BL01, BL02) 사이에 흐르는 전류 방향에 의존하여 불휘발성 메모리 소자(7-1)로의 데이터 기록 동작이 제어되도록, 불휘발성 메모리 소자(7-1)가 설계되어 있으면 문제 없다.
또한, 제 2의 메모리 셀(CELL02)에 대해서도 상기 설명을 적용할 수 있다. 즉, 워드선(WL04)이 선택되고, 비트선 쌍(BL01, BL02) 사이에 직렬 접속된 셀 선택용의 MOS 트랜지스터(8-2) 및 불휘발성 메모리 소자(7-2)의 쌍방을 통하여 전류가 흐른다. 그리고, 이 전류가 흐르는 방향에 따라 불휘발성 메모리 소자(7-2)로의 데이터 기록 동작이 제어되도록, 불휘발성 메모리 소자(7-2)가 설계되어 있으면 문제없다.
이하, 불휘발성 메모리 소자로의 데이터 기록 동작의 구체적인 메커니즘에 대해 구체적인 예를 들어 설명한다. 도 3은 비트선 방향의 메모리 셀 구조를 도시한 부분 단면도이다. 반도체 기판(1)상에는 메모리 셀 어레이가 마련된다. 복수의 메모리 셀 중, 도 3에는, 메모리 셀(CELL01) 및 메모리 셀(CELL02)이 도시되어 있다. 메모리 셀(CELL01)은, 셀 선택용의 MOS 트랜지스터(8-1), 축적 용량 소자(4-1) 및 불휘발성 메모리 소자(7-1)를 갖는다. 메모리 셀(CELL02)은, 셀 선택용의 MOS 트랜지스터(8-2), 축적 용량 소자(4-2) 및 불휘발성 메모리 소자(7-2)를 갖는다.
셀 선택용의 MOS 트랜지스터(8-1)는, 비트선(BL0)에 접속된 불순물 확산 영역(2-2), 게이트 절연막(3-1), 워드선(WL01)에 접속된 게이트 전극을 갖는다. 축적 용량 소자(4-1)는, 축적 전극(11-1), 용량 절연막(12-1) 및 대향 전극(13)으로 이루어진다. 축적 전극(11-1)은, 축적 전극 콘택트(5-1)를 통하여 불순물 확산 영역(2-1)에 접속된다. 불휘발성 메모리 소자(7-1)는, 축적 전극(11-1)에 접속된 불순물 확산 영역(2-1), 게이트 절연막(3-2), 워드선(WL02)에 접속된 게이트 전극을 갖는다.
셀 선택용의 MOS 트랜지스터(8-2)는, 비트선(BL0)에 접속된 불순물 확산 영역(2-2), 게이트 절연막(3-1), 워드선(WL03)에 접속된 게이트 전극을 갖는다. 축적 용량 소자(4-2)는, 축적 전극(11-2), 용량 절연막(12-2) 및 대향 전극(13)으로 이루어진다. 축적 전극(11-2)은, 축적 전극 콘택트(5-2)를 통하여 불순물 확산 영역(2-1)에 접속된다. 불휘발성 메모리 소자(7-2)는, 축적 전극(11-2)에 접속된불순물 확산 영역(2-1), 게이트 절연막(3-2), 워드선(WL04)에 접속된 게이트 전극을 갖는다.
불휘발성 메모리 소자(7-1, 7-2)의 게이트 절연막(3-2)은, 기존의 다양한 게이트 절연막 구조를 적용하는 것이 가능하다. 이하의 설명에서는, 핫 캐리어의 주입 영역이, 비트선 콘택트(6-2)측에만 선택적으로 형성된 경우를 예로 들지만, 반드시 이 구성으로 한정할 필요는 없다.
핫 캐리어의 주입 영역이 비트선 콘택트(6-2)측 부근에만 선택적으로 형성되는 대표 예로서, 도 4에 도시한 바와 같이 워드선(WL02) 아래에 배치된 부유 게이트 전극(3-3)이 비트선 콘택트(6-2)측 부근에만 선택적으로 형성되는 경우와, 도 5에 도시한 바와 같이 부유 게이트 전극을 마련하지 않고, 게이트 절연막(3-2)이 유전율이 다른 2개의 막으로 구성하여도 좋다. 이 경우, 비트선 콘택트(6-2)측 부근에만 선택적으로 형성된 핫 캐리어의 주입 영역을 산화막-질화막-산화막(ONO막)(3-4)으로 구성하고, 나머지 영역을 산화막으로 구성하는 것이 가능하다.
도 4 및 도 5의 어느 게이트 절연막 구조에 있어서도, 불휘발성 메모리 소자(7-1)로의 데이터 기록 동작은 변하지 않기 때문에, 도 3을 참조하면서 데이터 기록 동작의 메커니즘을 설명한다.
워드선(WL01)이 선택되고, 셀 선택용의 MOS 트랜지스터(8-1)가 도통 상태로 되면, 축적 용량 소자(4-1)의 축적 전극(11-1)과 비트선(BL01)이 도통 상태로 되고, 축적 용량 소자(4-1)에 기억된 데이터에 대응하는 축적 전극(11-1)의 전위로 비트선(BL01)이 고정된다. 이 상태에 있어서, 워드선(WL02)이 선택되면 불휘발성메모리 소자(7-1)가 도통 상태로 되고, 결과로서, 비트선 쌍(BL01, BL02) 사이가 도통 상태로 된다.
축적 용량 소자(4-1)에 기억된 데이터가 하이 레벨인 경우, 비트선(BL01)은 하이 레벨로 고정되고, 한편, 비트선(BL02)은 로우 레벨로 고정된다. 따라서, 축적 용량 소자(4-1)의 축적 전극(11-1)에 축적 전극 콘택트(5-1)를 통하여 접속된 불순물 확산 영역(2-1)은 하이 레벨로 되지만, 비트선(BL02)에 비트선 콘택트(6-2)를 통하여 접속된 불순물 확산 영역(2-2)은 로우 레벨로 된다.
불휘발성 메모리 소자(7-1)의 핫 캐리어의 주입 영역은, 로우 레벨의 불순물 확산 영역(2-2)의 부근에 위치하기 때문에, 핫 캐리어의 주입 영역 바로 아래의 영역에는 채널이 형성되고, 핀치 오프한 영역은 형성되지 않기 때문에, 핫 캐리어의 주입 영역 바로 아래의 채널 영역에는, 핫 캐리어는 발생하지 않는다. 따라서, 핫 캐리어의 주입이 생기지 않고, 불휘발성 메모리 소자(7-1)로의 데이터의 기록은 행하여지지 않는다.
또한, 반도체 기판(1)이 p형이고, 불순물 확산 영역(2)이 n형인 경우, 핫 일렉트론이 핫 캐리어로 된다.
한편, 축적 용량 소자(4-1)에 기억된 데이터가 로우 레벨인 경우, 비트선(BL01)은 로우 레벨로 고정되고, 한편, 비트선(BL02)은 하이 레벨로 고정된다. 따라서, 축적 용량 소자(4-1)의 축적 전극(11-1)에 축적 전극 콘택트(5-1)를 통하여 접속된 불순물 확산 영역(2-1)은 로우 레벨로 되지만, 비트선(BL02)에 비트선 콘택트(6-2)를 통하여 접속된 불순물 확산 영역(2-2)은 하이 레벨로 된다.
불휘발성 메모리 소자(7-1)의 핫 캐리어의 주입 영역은, 하이 레벨의 불순물 확산 영역(2-2)의 부근에 위치하기 때문에, 핫 캐리어의 주입 영역 바로 아래의 영역에는 채널이 형성되지 않고, 핀치 오프한 영역이 형성되기 때문에, 핫 캐리어의 주입 영역 바로 아래의 채널 영역에는, 핫 캐리어가 발생한다. 따라서, 핫 캐리어의 주입이 생기고, 불휘발성 메모리 소자(7-1)로의 데이터의 기록이 행하여진다. 데이터의 기록에 의해 불휘발성 메모리 소자(7-1)의 임계치 전압 즉 워드선(WL02)에 인가하는 전압의 임계치가 커지는 방향으로 시프트한다. 이 현상은 보통의 EPROM에서의 기록 동작과 동일한 원리이기 때문에, 상세한 설명은 생략한다.
또한, 불휘발성 메모리 소자(7-1)로의 데이터의 기록 동작의 메커니즘에 관한 상기 설명은, 메모리 셀(CELL02)의 불휘발성 메모리 소자(7-2)로의 데이터의 기록 동작의 메커니즘의 설명에도 적용할 수 있기 때문에 생략한다.
각 메모리 셀의 불휘발성 메모리 소자로의 데이터의 기록 동작은, 보통의 DRAM에서 행하여지고 있는 페이지 모드에 의해 행하는 것이 가능하다. 즉, 행 어드레스로 지정된 선택 워드선에 접속된 1행의 메모리 셀에 대해, 일제히 데이터의 기록 동작을 행하는 것이 가능하다. 따라서, 일련의 기록 동작을 셀프 리프레시마다 행함으로써, 모든 행 어드레스를 1회 스캔하는 것만으로, 축적 용량 소자로부터 불휘발성 메모리 소자로의 데이터 전송을 모든 메모리 셀에서 행하는 것이 가능해진다.
또한, 이 페이지 모드에서의 기록 동작은, 고속 동작이 요구되는 경우에 특히 유효하지만, 본 발명에 있어서는 필수의 조건은 아니다.
불휘발성 메모리 소자가 비선택 상태에 있는 경우, 이 비선택 불휘발성 메모리 소자와 동일한 메모리 셀 내에 마련된 셀 선택용의 MOS 트랜지스터는 비도통 상태에 있기 때문에, 이 메모리 셀에 접속된 비트선 쌍(BL01, BL02)의 사이에는 관통 전류는 흐르지 않는다. 따라서, 비선택 불휘발성 메모리 소자로의 이상(異常)한 기록 이른바 스네이크 패스는 발생하지 않고, 비선택 불휘발성 메모리 소자의 상태는 전혀 변화하지 않는다.
상기 데이터 전송이 완료된 후, 반도체 기억 장치는 파워 오프 상태 또는 스탠바이 상태 등의 소비 전력을 절약하는 모드로 이행한다. 그리고, 그 후는, 셀프 리프레시 동작을 행하지 않는다. 그러나, 셀프 리프레시 동작을 행하지 않아서 축적 용량 소자의 데이터가 소실되었다 하더라도, 메모리 셀 데이터는 불휘발성 메모리 소자에 이미 기록되어 있기 때문에 문제 없다. 따라서, 본 발명에 관한 반도체 기억 장치는, 파워 오프 상태 또는 소비 전력 절약 모드에서 셀프 리프레시 동작을 행할 필요가 없기 때문에, 소비 전력의 저감을 도모하는 것이 가능해진다.
그리고, 재차 반도체 기억 장치가 파워 온 하여, 보통 동작 모드로 돌아오는 때에, 불휘발성 메모리 소자에 기억시키고 있던 데이터를 판독하고, 축적 용량 소자로 되돌림으로써, 파워 오프 상태 또는 소비 전력 절약 모드로 되기 전의 기억 상태로 돌아오고, 그 후, 반도체 기억 장치가 재차 보통 동작 모드에서의 데이터의 기록 및 판독 동작을 행하는 것이 가능해진다. 불휘발성 메모리 소자에 기억시키고 있던 데이터를 판독하여 축적 용량 소자로 되돌리는 동작을 이하 설명한다.
반도체 기억 장치가 파워 온 하면, 각 메모리 셀의 축적 용량 소자의 대향전극의 전위는 그라운드 레벨로부터 1/2Vcc 레벨로 승압 되고, 자동적으로 리프레시 동작에 들어가기 때문에, 축적 용량 소자의 축적 전극에 기억된 셀 데이터는, 동일하게 하이 레벨로 리프레시된다. 그리고, 전 비트선에 미리 로우 레벨 데이터를 기록한다. 이 동작은, 보통의 DRAM 동작에서 행하는 초기화의 동작이기도 하다.
전 비트선에 로우 레벨 데이터를 기록한 후에, 불휘발성 메모리 소자의 게이트 전위를 적당한 전위까지 승압한다. 전술한 바와 같이 데이터 기록이 행하여진 불휘발성 메모리 소자의 임계치 전압은 큰 쪽으로 시프트하고 있기 때문에, 데이터 기록이 행하여진 불휘발성 메모리 소자와, 데이터 기록이 행하여지지 않았던 불휘발성 메모리 소자에서는, 임계치 전압은 다르다. 따라서, 승압하는 전위는, 데이터 기록이 행하여지고 그 임계치 전압이 큰 쪽으로 시프트한 불휘발성 메모리 소자를 비도통 상태로 하고, 한편, 데이터 기록이 행하여지지 않아서 임계치 전압의 시프트가 일어나지 않았던 초기 상태에 있는 불휘발성 메모리 소자는 도통 상태로 시키도록 설정된다. 즉, 승압한 전위는, 시프트한 임계치 전압보다 낮고, 시프트하지 않았던 임계치 전압보다 높게 설정한다. 이 승압 동작은 일제히 행하여도 좋고, 또한 순차적으로 행하여도 좋다.
그 후, 모든 비트선에 하이 레벨 데이터를 기록하면, 초기 상태의 불휘발성 메모리 소자는 도통 상태로 되어 있기 때문에, 도통 상태에 있는 초기 상태의 불휘발성 메모리 소자를 통하여 비트선으로부터 축적 용량 소자의 축적 전극으로 하이 레벨 데이터가 기록된다. 한편, 데이터 기록이 행하여져서 그 임계치 전압이 큰 쪽으로 시프트한 불휘발성 메모리 소자는 비도통 상태에 있기 때문에, 축적 용량 소자의 축적 전극으로의 하이 레벨 데이터의 기록은 행하여지지 않고, 전 데이터의 로우 레벨이 그대로 유지된다. 즉, 파워 오프 상태 또는 소비 전력 절약 모드로 되기 전의 기억 상태로 돌아온다.
도 3에 있어서, 메모리 셀(CELL01)에 주목하여 구체적으로 설명한다. 전술한 바와 같이, 파워 오프 상태 또는 소비 전력 절약 모드로의 이행인 때, 축적 용량 소자(4-1)에 기억된 데이터가 하이 레벨인 경우, 비트선(BL01)이 하이 레벨로 고정되고, 비트선(BL02)이 로우 레벨로 고정된다. 그리고, 불휘발성 메모리 소자(7-1)로의 핫 캐리어의 주입이 일어나지 않고, 따라서, 불휘발성 메모리 소자(7-1)로의 데이터 기록은 행하여지지 않는다. 따라서, 불휘발성 메모리 소자(7-1)의 임계치 전압은 시프트하지 않는다.
그 후, 재차 파워 온 상태로 돌아오면, 전술한 바와 같이, 불휘발성 메모리 소자(7-1)에 접속되는 워드선(WL02)은, 시프트한 임계치 전압보다 낮고, 시프트하지 않았던 임계치 전압보다 높게 설정한 전위까지 승압되기 때문에, 불휘발성 메모리 소자(7-1)는 도통 상태로 된다. 그 후, 모든 비트선에 하이 레벨 데이터가 기록되기 때문에, 비트선(BL02)에도 하이 레벨 데이터가 기록되고, 이 하이 레벨 데이터가 불휘발성 메모리 소자(7-1)를 통하여 축적 용량 소자(4-1)의 축적 전극(11-1)에 하이 레벨 데이터가 기록된다. 즉, 파워 오프 상태 또는 소비 전력 절약 모드로의 이행 전의 하이 레벨 데이터가 축적 용량 소자(4-1)로 복귀한다.
한편, 파워 오프 상태 또는 소비 전력 절약 모드로의 이행인 때, 축적 용량 소자(4-1)에 기억된 데이터가 로우 레벨인 경우, 비트선(BL01)이 로우 레벨로 고정되고, 비트선(BL02)이 하이 레벨로 고정된다. 그리고, 불휘발성 메모리 소자(7-1)로의 핫 캐리어의 주입이 발생하고, 따라서, 불휘발성 메모리 소자(7-1)로의 데이터 기록이 행하여진다. 따라서, 불휘발성 메모리 소자(7-1)의 임계치 전압은 증대하는 방향으로 시프트한다.
그 후, 재차 파워 온 상태로 돌아오면, 전술한 바와 같이, 불휘발성 메모리 소자(7-1)에 접속되는 워드선(WL02)은, 시프트한 임계치 전압보다 낮고, 시프트하지 않았던 임계치 전압보다 높게 설정한 전위까지 승압되기 때문에, 불휘발성 메모리 소자(7-1)는 비도통 상태로 된다. 그 후, 모든 비트선에 하이 레벨 데이터가 기록되고, 비트선(BL02)에도 하이 레벨 데이터가 기록되지만, 이 하이 레벨 데이터는 불휘발성 메모리 소자(7-1)가 비도통 상태에 있기 때문에 축적 용량 소자(4-1)의 축적 전극(11-1)에 기록되는 일은 없다. 즉, 파워 오프 상태 또는 소비 전력 절약 모드로의 이행 전의 로우 레벨 데이터가 축적 용량 소자(4-1)로 복귀한다.
따라서 모든 메모리 셀에서, 파워 오프 상태 또는 소비 전력 절약 모드로 되기 전의 기억 상태로 돌아온다. 그 후는, 불휘발성 메모리 소자에 기억된 데이터를 소거할 필요가 있다. 그를 위해, 불휘발성 메모리 소자의 게이트 전극에 접속되는 워드선에 부전압을 동일하게 인가함으로써, 불휘발성 메모리 소자로부터의 캐리어(일렉트론)의 인출을 행하여 불휘발성 메모리 소자에 기억된 데이터를 소거한다. 부전압이 게이트 전극에 인가되어 있는 동안, 불휘발성 메모리 소자는 비도통 상태에 있다. 이 데이터 소거 동작은 보통의 플래시 메모리의 동작과 같다.
상기 데이터 소거 동작에서 주의하여야 할 것은, 불휘발성 메모리 소자의 게이트 전극에 접속되는 워드선에 인가하는 부전압을, 불휘발성 메모리 소자가 과소거 되지 않도록 설정하는 것이다.
또한, 축적 용량 소자에 복귀시킨 데이터를 깨뜨리지 않도록, 리프레시 동작 직후에 선택 워드선의 레벨을 유지하면서 1워드마다 불휘발성 메모리 소자의 데이터 소거 동작을 행하는 것이 바람직하다.
이 일련의 소거 동작이 완료되면, 불휘발성 메모리 소자의 선택치는 그라운드 레벨로 고정되고, 그 후는 보통의 DRAM 동작이 가능해진다. 즉, 반도체 기억 장치가 재차 보통 동작 모드에서의 데이터의 기록 및 판독 동작을 행하는 것이 가능해진다.
도 6은, 메모리 셀 어레이의 일부의 배치 구성을 도시한 부분 평면도이다. 도 6에는, 2세트의 비트선 쌍과, 8개의 축적 용량 소자의 축적 전극(4)과, 4세트의 워드선 쌍과, 불순물 확산 영역만이 도시되고 그 밖의 구성 요소는 생략되어 있다.
비트선 쌍(BL01, BL02)은, 도시하지 않은 하나의 센스 증폭기에 접속되고, 서로 반전된 비트 신호가 인가된다. 마찬가지로, 비트선 쌍(BL03, BL04)도, 도시하지 않은 다른 센스 증폭기에 접속되고, 서로 반전된 비트 신호가 인가된다. 즉, DRAM 어레이 배치의 폴디드(접어갠, 절첩식) 비트 라인 구조를 갖는다. 그렇지만, 폴디드 비트 라인 구조는 매우 적합한 비트선 레이아웃의 한 예이지만, 본 발명에 있어서 반드시 필수의 구성은 아니고, 예를 들면 오픈 비트 라인 구조에도 본 발명을 적용할 수 있다.
또한, 도 3 및 도 6에도 도시한 바와 같이, 인접하는 불휘발성 메모리 소자및 셀 선택용의 MOS 트랜지스터로부터의 축적 용량 소자로의 축적 전극 콘택트를 공통으로 하고 있기 때문에, 메모리 셀의 점유 면적의 증대를 억제하는 것이 가능해진다.
또한, 인접하는 불휘발성 메모리 소자 및 셀 선택용의 MOS 트랜지스터로부터의 비트선으로의 콘택트를 공통으로 함과 함께, 인접하는 불휘발성 메모리 소자끼리로부터의 비트선으로의 콘택트를 공통으로 하거나, 또는 인접하는 셀 선택용의 MOS 트랜지스터끼리부터의 비트선으로의 콘택트를 공통으로 함으로써 메모리 셀의 점유 면적의 증대를 억제하는 것이 가능해진다.
또한, 도 2에도 도시한 바와 같이, 인접하는 2개의 메모리 셀 사이에서 축적 용량 소자의 대향 전극을 공통으로 했기 때문에, 메모리 셀의 점유 면적의 증대를 억제하는 것이 가능해진다.
이상 설명한 바와 같이, 본 발명에 관한 반도체 기억 장치에 의하면, 각 메모리 셀은, 1쌍의 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되고, 비트선 쌍의 한 쪽에 휘발성 메모리 소자가 접속되고, 비트선 쌍의 다른 쪽에 불휘발성 메모리 소자가 접속된다. 그리고, 휘발성 메모리 소자와 불휘발성 메모리 소자는 물리적으로 다른 소자로 구성한다. 보통 동작 모드에서의 기록 동작 및 판독 동작에 있어서, 휘발성 메모리 소자를 구성하는 소자만 동작시키고, 한편 불휘발성 메모리 소자를 구성하는 소자는 동작시키지 않고 실질적으로 휴지 상태로 한다. 데이터 보존 모드에서는, 불휘발성 메모리 소자를 구성하는 소자만 동작시키고, 한편 휘발성 메모리 소자를 구성하는 소자는 동작시키지 않고 실질적으로 휴지 상태로 한다.즉, 보통 동작 모드로부터 데이터 보존 모드로 이행할 때에 불휘발성 메모리 소자에 데이터를 기록하고, 데이터 보존 모드로부터 보통 동작 모드로 이행할 때에 불휘발성 메모리 소자로부터 데이터를 판독한다.
따라서 불휘발성 메모리 소자를 불휘발성 메모리 트랜지스터로 구성한 경우, 이 불휘발성 메모리 트랜지스터는, 보통의 동작 모드에서의 데이터의 기록 동작 및 판독 동작인 때, 동작시킬 필요가 없다. 이 때문에, 불휘발성 메모리 트랜지스터는, DRAM의 선택 트랜지스터와 같은 ON/OFF 전환 동작의 고속 동작 특성이나, 그 게이트 절연막 재료에 관한 높은 반복 특성을 반드시 필요로 하지 않고, 현재 실용화되고 있는 불휘발성 트랜지스터가 갖는 성능으로 충분히 대응 가능하고, 게이트 절연막의 막 재질 및 내구성에 대한 엄격한 요구도 필요로 하지 않는다. 따라서, 특별한 불휘발성 트랜지스터나 게이트 절연막을 필요로 하지 않기 때문에, 설계의 자유도가 향상함과 함께 비용을 더 삭감할 수 있다.
또한, 보통 동작 모드에서는 휘발성 메모리 소자만을 동작시키기 때문에, 휘발성 메모리 소자를 종래의 DRAM 셀과 마찬가지로, 1쌍의 선택 트랜지스터와 커패시터로 구성하는 것이 가능해지고, 보통 동작 모드에서의 고속 동작 특성의 향상을 도모하는 것이 용이해진다.
즉, 보통의 DRAM의 메모리 셀 구조에 불휘발성 메모리 소자를 더하는 것으로 각 메모리 셀이 구성되기 때문에, DRAM이 갖는 고속 동작 특성 등의 이점을 갖는 동시에, 보통의 DRAM의 결점을 보충하기 위해 불휘발성 메모리 소자를 동일 셀 내에 마련하는 것으로, 반도체 기억 장치의 파워 오프 상태 또는 전력 소비 절감 모드에서, 메모리 셀 데이터의 셀프 리프레시를 행할 필요가 없어지고, 소비 전력의 저감 효과를 얻을 수 있다.
또한, 도 3, 4, 5에 도시한 바와 같이, 본 발명에 관한 반도체 기억 장치의 단면 구조는, 불휘발성 메모리 소자의 게이트 절연 구조만이 보통의 DRAM의 구조와 다르다. 이 때문에, 도 4, 5에 도시한 바와 같은 불휘발성 메모리 소자의 게이트 절연 구조를 형성하기 위한 약간의 제조 공정을 부가할 뿐이고, 그 밖의 공정은 보통의 DRAM의 제조 공정과 같다. 그리고, 불휘발성 메모리 소자의 게이트 절연 구조의 형성도 복잡한 제조 공정이나, 특별한 제조 공정을 필요로 하지 않기 때문에, 기존의 DRAM이 갖는 대규모 양산 효과 및 기존의 제조 프로세스 기술의 적용, 기존의 제조 장치를 유효하게 이용함에 의한 비용 절감의 실현이 용이해진다.
또한, 하나의 메모리 셀 내에 휘발성 메모리 소자와 불휘발성 메모리 소자를 겸비하기 때문에, 이들 메모리 소자 사이에서의 기억 데이터의 전송을 극히 고속으로 행하는 것이 가능해지고, 반도체 기억 장치의 고속 동작이 가능해진다. 더하여, 이들 휘발성 메모리 소자와 불휘발성 메모리 소자 사이에 특별한 데이터 전송용 배선을 마련할 필요가 없기 때문에, 메모리 셀 어레이의 점유 면적의 증대도 억제 가능해진다.
또한, 하나의 메모리 셀 내에 휘발성 메모리 소자와 불휘발성 메모리 소자를 겸비하기 때문에, DRAM의 기존의 메모리 셀의 어레이 구조를 변경할 필요가 없다. 그리고, DRAM의 기존의 비트선을 그대로 유효 이용함으로써, 새롭게 비트선을 마련할 필요도 없다. 즉 DRAM의 기존의 비트선 갯수를 증가하는 일이 없고, 또한 비트선 쌍과 센스 증폭기와의 기존의 구성을 변경하는 일이 없고, 셀 어레이 영역의 점유 면적의 증대를 억제함과 함께, 기존의 DRAM이 가져오는 대규모 양산 효과 및 기존의 제조 프로세스 기술의 적용, 기존의 제조 장치를 유효하게 이용함에 의한 비용 절감의 실현이 용이해진다.
또한, DRAM의 기존의 워드선의 갯수의 증가를 최소한으로 억제함과 함께, 1회의 워드 어드레스 스캔 동작만을 행함으로써, 모든 메모리 셀에 있어서, 휘발성 메모리 소자로부터 불휘발성 메모리 소자로의 데이터의 전송이 가능해지기 때문에, 복잡하며 특별한 워드선 선택 동작을 필요로 하지 않고서 반도체 기억 장치의 동작 제어를 행하는 것이 가능해진다.
DRAM을 동작하기 위한 기존의 주변 회로 구성이나 제어 회로 구성을 그대로 적용함으로써, 특별한 주변 회로나 제어 회로를 새롭게 부가하지 않고, 또한 회로의 점유 면적을 증가하지 않으면서 상기 반도체 기억 장치의 실현이 가능해지고, 기존의 DRAM이 갖는 대규모 양산 효과 및 기존의 제조 프로세스 기술의 적용, 기존의 제조 장치를 유효하게 이용함에 의한 비용 절감의 실현이 용이해진다.
또한, 종래의 DRAM에서 필요하게 되는 제어 동작 기술을 그대로 적용함으로써, 복잡한 제어 동작을 행하지 않고, 또한 고정밀도를 요구하는 특별한 어려운 제어 동작을 행하지 않으면서, 동작의 제어성 및 안정성을 향상시킴과 함께, 상기 복수의 효과를 겸비한 반도체 기억 장치가 실현된다.
또한, 본 발명에 의하면, 휘발성 메모리 소자로부터 불휘발성 메모리 소자로의 기억 데이터의 기록, 및 불휘발성 메모리 소자로부터 휘발성 메모리 소자로의기억 데이터의 판독 동작을 필요 최소한의 공정으로 실현하였기 때문에, 불휘발성 메모리 소자로의 핫 캐리어의 주입 회수를 삭감할 수 있고, 그 결과, 불휘발성 메모리 소자에 대한 내구성에 관한 요구, 특히 게이트 절연막의 막 재질에 관한 요구를 완화할 수 있기 때문에, 설계할 때의 자유도가 증대하는 것에 더하여, 수율의 향상도 가능하게 되고, 동시에, 상기 복수의 효과를 겸비한 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
또한, 인접하는 불휘발성 메모리 소자 및 셀 선택용의 MOS 트랜지스터로부터의 축적 용량 소자로의 축적 전극 콘택트를 공통으로 하고 있기 때문에, 메모리 셀의 점유 면적의 증대를 억제하는 것이 가능해진다.
또한, 인접하는 불휘발성 메모리 소자 및 셀 선택용의 MOS 트랜지스터로부터의 비트선으로의 콘택트를 공통으로 함과 함께, 인접하는 불휘발성 메모리 소자끼리로부터의 비트선으로의 콘택트를 공통으로 하거나, 또는 인접하는 셀 선택용의 MOS 트랜지스터끼리로부터의 비트선으로의 콘택트를 공통으로 함으로써 메모리 셀의 점유 면적의 증대를 억제하는 것이 가능해진다.
또한, 인접하는 2개의 메모리 셀 사이에서 축적 용량 소자의 대향 전극을 공통으로 하였기 때문에, 메모리 셀의 점유 면적의 증대를 억제하는 것이 가능해진다.
이상 설명한 바와 같이, 본 발명에 관한 반도체 기억 장치에 의하면, 각 메모리 셀은, 1쌍의 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되고, 비트선쌍의 한 쪽에 휘발성 메모리 소자가 접속되고, 비트선 쌍의 다른 쪽에 불휘발성 메모리 소자가 접속된다. 그리고, 휘발성 메모리 소자와 불휘발성 메모리 소자는 물리적으로 다른 소자로 구성한다. 보통 동작 모드에서의 기록 동작 및 판독 동작에 있어서, 휘발성 메모리 소자를 구성하는 소자만 동작시키고, 한편 불휘발성 메모리 소자를 구성하는 소자는 동작시키지 않고 실질적으로 휴지 상태로 한다. 데이터 보존 모드에서는, 불휘발성 메모리 소자를 구성하는 소자만 동작시키고, 한편 휘발성 메모리 소자를 구성하는 소자는 동작시키지 않고 실질적으로 휴지 상태로 한다. 즉, 보통 동작 모드로부터 데이터 보존 모드로 이행할 때에 불휘발성 메모리 소자에 데이터를 기록하고, 데이터 보존 모드로부터 보통 동작 모드로 이행할 때에 불휘발성 메모리 소자로부터 데이터를 판독한다.
따라서, 불휘발성 메모리 소자를 불휘발성 메모리 트랜지스터로 구성한 경우, 이 불휘발성 메모리 트랜지스터는, 보통의 동작 모드에서의 데이터의 기록 동작 및 판독 동작시, 동작시킬 필요가 없다. 이 때문에, 불휘발성 메모리 트랜지스터는, DRAM의 선택 트랜지스터와 같은 ON/OFF 전환 동작의 고속 동작 특성이나, 그 게이트 절연막 재료에 관한 높은 반복 특성을 반드시 필요로 하지 않고, 현재 실용화 되어 있는 불휘발성 트랜지스터가 갖는 성능으로 충분히 대응 가능하고, 게이트 절연막의 막 재질 및 내구성에 대한 엄격한 요구도 필요로 하지 않는다. 따라서, 특별한 불휘발성 트랜지스터나 게이트 절연막을 필요로 하지 않기 때문에, 설계의 자유도가 향상함과 함께 비용을 더 삭감하는 것이 가능하게 된다.
또한, 보통 동작 모드에서는 휘발성 메모리 소자만을 동작시키기 때문에, 휘발성 메모리 소자를 종래의 DRAM 셀와 같이, 1쌍의 선택 트랜지스터와 커패시터로 구성하는 것이 가능하게 되고, 보통 동작 모드에서의 고속 동작 특성의 향상을 도모하는 것이 용이하게 된다.
즉, DRAM이 갖는 대규모 양산 효과 및 기존의 제조 프로세스 기술의 적용에 의한 비용 다운의 실현, 및 DRAM이 갖는 고속 동작 특성을 갖고, 또한 플래시 메모리 등의 불휘발성 메모리가 갖는 소비 전력의 저감 효과를 더불어 갖는 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
또한, 본 발명에 의하면, DRAM의 기존의 메모리 셀 어레이 구조를 변경하는 일 없이, 또한 DRAM의 기존의 비트선의 개수를 증가하는 일 없이, 또한 비트선과 센스 증폭기와의 기존의 구성을 변경하는 일 없이, 셀 어레이 영역의 점유 면적의 증대를 억제함과 함께, 상기 복수의 효과를 더불어 갖는 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
또한, 본 발명에 의하면, DRAM의 기존의 워드선의 개수의 증가를 최소한으로 억제함과 함께, 1회의 워드 어드레스 스캔 동작만을 행함으로써 복잡하며 또한 특별한 워드선 선택 동작을 필요로 하지 않고서, 상기 복수의 효과를 갖는 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
또한, 본 발명에 의하면, DRAM을 동작하기 위한 기존의 주변 회로 구성이나 제어 회로 구성을 그대로 적용함으로써, 특별한 주변 회로나 제어 회로를 새롭게 부가하지 않고, 또한 회로의 점유 면적을 증가하지 않으면서 상기 복수의 효과를 더불어 갖는 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
또한, 본 발명에 의하면, 종래의 DRAM에서 필요로 되는 제어 동작 기술을 그대로 적용함으로써, 복잡한 제어 동작을 행하지 않으면서, 또한 고정밀도를 요구하는 특별한 어려운 제어 동작을 행하지 않으면서, 동작의 제어성 및 안정성을 향상시킴과 함께, 상기 복수의 효과를 더불어 갖는 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
또한, 본 발명에 의하면, 휘발성 메모리 소자로부터 불휘발성 메모리 소자로의 기억 데이터의 기록, 및 불휘발성 메모리 소자로부터 휘발성 메모리 소자로의 기억 데이터의 판독 동작을 필요 최소한의 공정으로서 실현했기 때문에, 불휘발성 메모리 소자로의 핫 캐리어의 주입 회수를 삭감할 수 있고, 그 결과, 불휘발성 메모리 소자에의 내구성에 관한 요구, 특히 게이트 절연막의 막 재질에 관한 요구를 완화할 수 있기 때문에, 설계의 자유도가 증대하고, 수율의 향상도 가능하게 되며, 동시에, 상기 복수의 효과를 더불어 갖는 반도체 기억 장치 및 그 동작 제어 방법이 실현된다.
즉, 본 발명에 의하면, 전술한 바와 같이 최신의 반도체 기억 장치에 요구되는 모든 과제가, 지극히 현실적이고 또한 효과적으로 해결된다는 효과를 가져온다.

Claims (18)

  1. 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 1쌍의 메모리 소자를 복수 개 구비하는 반도체 기억 장치에 있어서,
    비트선 쌍의 한 쪽에 상기 휘발성 메모리 소자가 접속되고, 상기 비트선 쌍의 다른 쪽에 상기 불휘발성 메모리 소자가 접속되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 휘발성 메모리 소자는 셀 선택 소자를 구비하고, 이 셀 선택 소자와 상기 불휘발성 메모리 소자가 상기 비트선 쌍의 사이에 직렬로 접속되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 휘발성 메모리 소자는 축적 용량 소자와 상기 셀 선택 소자로 이루어지고, 상기 축적 용량 소자의 축적 전극은 상기 셀 선택 소자를 통하여 상기 비트선 쌍의 한 쪽에 접속됨과 함께, 상기 불휘발성 메모리 소자를 통하여 상기 비트선 쌍의 다른 쪽에 접속되는 DRAM 메모리 셀 구조를 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 셀 선택 소자는 MOS 트랜지스터로 이루어지고, 상기 불휘발성 메모리 소자는 핫 캐리어를 주입함으로써 그 제어 전극의 임계치 전압이 변화 되는 메모리 소자인 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    각 메모리 셀이 구비하는 상기 셀 선택 소자와 상기 불휘발성 메모리 소자가 공통의 콘택트를 통하여 상기 축적 용량 소자의 축적 전극에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    서로 인접하는 메모리 셀이 각각 구비하는 상기 휘발성 메모리 소자와 상기 불휘발성 메모리 소자가 공통의 콘택트를 통하여 상기 비트선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 비트선이 연장하는 방향을 따라 서로 인접하는 메모리 셀이 각각 구비하는 상기 휘발성 메모리 소자와 상기 불휘발성 메모리 소자는 동일한 비트선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1의 도전형을 갖는 반도체 기판과,
    상기 반도체 영역 중에 선택적으로 형성되며 또한 서로 이간된 제 2의 도전형을 갖는 제 1, 제 2 및 제 3의 확산 영역과,
    제 1의 콘택트를 통하여 상기 제 1의 확산 영역에 접속되는 제 1의 비트선과,
    제 2의 콘택트를 통하여 상기 제 2의 확산 영역에 접속되며 또한 상기 제 1의 비트선과 쌍을 이루는 제 2의 비트선과,
    제 3의 콘택트를 통하여 상기 제 3의 확산 영역에 접속되는 축적 용량 소자와,
    상기 제 1 및 제 3의 콘택트의 사이에 형성되는 제 1의 제어 전극을 구비하고, 상기 제 1의 확산 영역을 제 1의 전극 영역으로 하고, 상기 제 3의 확산 영역을 제 3의 전극 영역으로 하는 셀 선택 소자와,
    상기 제 2 및 제 3의 콘택트의 사이에 형성되는 제 2의 제어 전극을 구비하고, 상기 제 2의 확산 영역을 제 2의 전극 영역으로 하고, 상기 제 3의 확산 영역을 상기 제 3의 전극 영역으로 하는 불휘발성 메모리 소자로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 8항에 있어서,
    상기 불휘발성 트랜지스터는 부유 게이트 전극을 갖는 불휘발성 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
  10. 제 9항에 있어서,
    상기 부유 게이트 전극의 폭은 상기 제 2의 제어 전극 폭보다 작은 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10항에 있어서,
    상기 비부유 게이트 전극은 핫 캐리어 주입 영역에 응해서 상기 제 2의 제어 전극의 어느 일단측에 위치하는 것을 특징으로 하는 기재의 반도체 기억 장치.
  12. 서로 반전 신호를 전송하며 쌍을 이루는 제 1 및 제 2의 비트선 사이에 직렬로 접속되는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 메모리 셀을 구비하는 반도체 기억 장치의 동작 제어 방법에 있어서,
    상기 반도체 기억 장치가 파워 온 상태에 있을 때는, 불휘발성 메모리 소자를 비동작 상태로 하고, 휘발성 메모리 소자만을 사용하여 셀 데이터의 기억 보존 동작을 행하고,
    상기 반도체 기억 장치가 파워 온 상태로부터 파워 오프 상태 또는 전원 소비 절감 모드로 이행할 때에만, 휘발성 메모리 소자에 기억된 셀 데이터를 불휘발성 메모리 소자에 기억시키고, 파워 오프 상태 또는 전원 소비 절감 모드에서는 셀프 리프레시 동작을 행하지 않고,
    상기 반도체 기억 장치가 파워 오프 상태 또는 전원 소비 절감 모드로부터재차 파워 온 상태로 귀환할 때에만, 불휘발성 메모리 소자에 기억시킨 셀 데이터를 휘발성 메모리 소자로 복귀시키는 것을 특징으로 하는 반도체 기억 장치의 동작 제어 방법.
  13. 제 12항에 있어서,
    상기 셀 데이터의 기억 동작는,
    상기 휘발성 메모리 소자에 접속되는 제 1의 비트선을 상기 휘발성 메모리 소자에 기억 보존되어 있는 데이터에 대응하는 전위로 고정함과 함께, 상기 제 2의 비트선을 상기 제 1의 비트선의 전위와 반전 관계에 있는 전위로 고정하는 공정과,
    상기 불휘발성 메모리 소자를 도통 상태로 하고, 상기 제 1 및 제 2의 비트선 사이의 전위차에 의거하여 제 1 및 제 2의 비트선 사이에 전류를 흘리고, 불휘발성 메모리 소자로의 데이터의 기록을 행하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 동작 제어 방법.
  14. 제 12항에 있어서,
    상기 셀 데이터의 복귀 동작은,
    상기 불휘발성 메모리 소자 중 데이터의 기록이 행하여진 불휘발성 메모리 소자를 비도통 상태로 하고, 데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자를 도통 상태로 하는 제 1의 공정과,
    데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자와 동일한 메모리 셀중에 마련된 휘발성 메모리 소자가 상기 셀 데이터의 기억 동작 전에 보존하고 있었던 데이터에 대응하는 전압을 모든 비트선에 대해 인가하는 제 2의 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 동작 제어 방법.
  15. 제 14항에 있어서,
    상기 제 1의 공정은 데이터의 기록이 행하여진 것에 의해 시프트된 불휘발성 메모리 소자의 임계치 전압과 데이터의 기록이 행하여지지 않은 것에 의해 시프트되지 않은 불휘발성 메모리 소자의 임계치 전압 사이의 전압을 모든 불휘발성 메모리 소자의 제어 전극에 인가하는 것을 특징으로 하는 반도체 기억 장치의 동작 제어 방법.
  16. 서로 반전 신호를 전송하며 쌍을 이루는 제 1 및 제 2의 비트선 사이에 직렬로 접속되는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 메모리 셀에 있어서의, 상기 휘발성 메모리 소자로부터 상기 불휘발성 메모리 소자로의 데이터 전송 방법에 있어서,
    상기 휘발성 메모리 소자에 접속되는 제 1의 비트선을 상기 휘발성 메모리 소자에 기억 보존되어 있는 데이터에 대응하는 전위로 고정함과 함께, 상기 제 2의 비트선을 상기 제 1의 비트선의 전위와 반전 관계에 있는 전위로 고정하는 공정과,
    상기 불휘발성 메모리 소자를 도통 상태로 하고, 상기 제 1 및 제 2의 비트선 사이의 전위차에 의거하여 제 1 및 제 2의 비트선 사이에 전류를 흘리고, 불휘발성 메모리 소자로의 데이터의 기록을 행하는 공정을 포함하는 것을 특징으로 하는 데이터 전송 방법.
  17. 서로 반전 신호를 전송하며 쌍을 이루는 제 1 및 제 2의 비트선 사이에 직렬로 접속되는 휘발성 메모리 소자와 불휘발성 메모리 소자로 구성되는 메모리 셀에 있어서의, 상기 불휘발성 메모리 소자로부터 상기 휘발성 메모리 소자로의 데이터 전송 방법에 있어서,
    상기 불휘발성 메모리 소자 중 데이터의 기록이 행하여진 불휘발성 메모리 소자를 비도통 상태로 하고, 데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자를 도통 상태로 하는 제 1의 공정과,
    데이터의 기록이 행하여지지 않은 불휘발성 메모리 소자와 동일한 메모리 셀 중에 마련된 휘발성 메모리 소자가 상기 셀 데이터의 기억 동작 전에 보존하고 있었던 데이터에 대응하는 전압을 모든 비트선에 대해 인가하는 제 2의 공정을 포함하는 것을 특징으로 하는 데이터 전송 방법.
  18. 제 17항에 있어서,
    상기 제 1의 공정은 데이터의 기록이 행하여진 것에 의해 시프트된 불휘발성 메모리 소자의 임계치 전압과 데이터의 기록이 행하여지지 않은 것에 의해 시프트되지 않은 불휘발성 메모리 소자의 임계치 전압 사이의 전압을 모든 불휘발성 메모리 소자의 제어 전극에 인가하는 것을 특징으로 하는 데이터 전송 방법.
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