KR100727492B1 - 복수의 프로그램 방식을 지원하는 제어 칩셋을 구비하는반도체 메모리 장치 - Google Patents

복수의 프로그램 방식을 지원하는 제어 칩셋을 구비하는반도체 메모리 장치 Download PDF

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서희권
김홍욱
손한구
선창우
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Abstract

본 발명은 메모리 시스템에 관한 것으로 본 발명의 메모리 시스템은, 서로 다른 인터페이스 방식으로 프로그램 가능한 불휘발성 메모리와; 상기 불휘발성 메모리를 서로 다른 인터페이스 방식으로 프로그램하는 제어 칩셋을 포함한다.
상술한 구성을 포함하는 본 발명의 메모리 시스템은 램과 롬을 별도로 장착하여 사용하던 종래의 제어 칩셋의 변동을 최소화하고도 PRAM이나 FRAM과 같은 램과 롬 방식으로 프로그램 가능한 메모리에 적용할 수 있다.

Description

복수의 프로그램 방식을 지원하는 제어 칩셋을 구비하는 반도체 메모리 장치 {Semiconductor Memory Device Having Control Chip Set Which Support Plural Program Mode}
도 1은 종래 기술에 따른 램과 롬을 장착한 메모리 장치;
도 2는 도 1의 메모리 장치의 동작을 간략히 보여주는 타이밍도;
도 3은 본 발명의 일 실시예를 보여주는 블록도;
도 4는 도 3의 불휘발성 RAM의 구성을 설명하는 블록도;
도 5는 도 4의 동작을 간략히 보여주는 타이밍도;
도 6은 본 발명의 다른 실시예를 보여주는 블록도;
도 7은 도 6의 동작을 간략히 보여주는 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10 : SRAM 20 : ROM
30 : 제어 칩셋 100, 200 : 불휘발성 RAM
101 : 셀 어레이 102 : 기입 회로
103 : 명령어 디코더 104 : 어드레스 디코더
105 : 입출력 데이터 드라이버 110, 210 : 제어 칩셋
111, 211 : RAM 제어기 112, 212 : ROM 제어기
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 ROM(Read Only Memory)과 RAM(Random Access Memory)으로 동작 가능한 불휘발성 RAM과 그 제어 칩셋을 포함하는 반도체 메모리의 장치에 관한 것이다.
일반적으로 모바일 시스템에서 사용되는 메모리 장치는 급변하는 서비스의 변화와 새로이 등장하게 되는 다양한 콘텐츠를 수용 요구 등에 대응하기 위하여 복수의 메모리를 하나의 패키지 안에 집적하여 사용하고 있다. 보편적으로는 노어 플래시 메모리(NOR Flash Memory)와 SRAM을 하나의 패키지 내에 설치하여 각각 데이터의 저장을 담당하는 메모리(NOR 플래시 메모리)와 고속의 동작 메모리(SRAM)로 사용된다. 그러나 이러한 서로 상이한 인터페이스를 갖는 메모리를 제어하기 위해서는 각각 프로그램 및 독출(Read)을 위한 명령어, 어드레스, 제어 신호들을 별도로 공급하는 제어 칩셋이 요구된다. 예를 들면 일반적으로 사용되는 제어 칩셋으로는 각각 내부에 SRAM 제어부와 플래시 메모리 제어부를 별도로 구비된 제어 칩셋이 보편화되어 있다. 그리고 많은 모바일 시스템 제조사들은 이러한 제어 칩셋을 기반으로 모바일 시스템을 설계 및 운용하고 있다.
도 1은 상술한 방식의 서로 상이한 방식으로 인터페이싱하는 메모리 장치를 구비하고 각각의 메모리 장치에 대한 제어부를 포함하는 제어 칩셋을 설명하는 블록도이다. 도 1을 참조하면, 일반적인 메모리 장치는 고속의 동작 메모리로 사용되 는 SRAM(10)과 코드 메모리와 같이 불휘발성의 데이터를 저장하는 ROM(20) 및 상술한 두 종류의 메모리로의 액세스를 제어하는 제어 칩셋(30)을 포함한다.
SRAM(10)은 전력이 공급되는 한, 메모리 셀에 저장된 데이터 비트들의 내용이 계속 유지된다. 커패시터와 트랜지스터로 구성되어 있는 셀 내에 데이터를 저장하는 DRAM(Dynamic RAM)과는 달리, SRAM(10)은 주기적으로 리프래쉬(Refresh) 할 필요가 없다. SRAM(10)은 또한 DRAM에 비해 더 빠르게 데이터에 액세스할 수 있으므로, 값도 상대적으로 비싸다. 일반적으로 SRAM(10)은 고속의 액세스가 필요한 캐시 메모리로 사용된다.
ROM(20)은 상술한 SRAM(10)에 비하여 상대적으로 프로그램 속도는 느리지만, 전력의 공급이 차단되더라도 이미 저장된 데이터가 휘발되지 않는 불휘발성 메모리 장치이다. 일반적으로 노어 플래시 메모리가 ROM(20)으로 사용된다.
제어 칩셋(30)은 메모리 시스템의 외부로부터 전달되는 명령어(CMD), 어드레스(ADDR) 및 데이터(DQ)에 응답하여 상술한 각각의 메모리로의 액세스를 제어한다. 이러한 각각의 메모리로의 액세스는 SRAM(10)과 ROM(20)으로의 액세스를 담당하는 RAM 제어기(31)와 ROM 제어기(32)를 통해서 이루어진다. RAM 제어기(31)와 ROM 제어기(32)에 의한 동작은 후술하게 되는 도 2에서 설명하기로 한다.
도 2는 도 1의 구성에 따른 메모리 장치의 액세스 동작을 프로그램의 경우에 대하여 설명하는 타이밍도이다. 도 2를 참조하면, 제어 칩셋(30)에 의한 SRAM(10) 및 ROM(20)으로의 데이터 저장을 위한 어드레스 및 명령어 입력의 방법이 도 1에 의거하여 설명될 것이다.
제어 칩셋(30)은 SRAM(10)으로 데이터를 프로그램하기 위해서 데이터가 저장될 SRAM(10)의 어드레스(ADDR0)를 입력하고, SRAM(10)을 선택하는 SRAM 선택신호(/CSu)를 로우 레벨로 활성화한다. 반면에, ROM 선택신호(/CSr) 및 ROM 쓰기 인에이블 신호(/WEr)는 하이 레벨로 유지시킨다. SRAM 선택신호(/CSu)를 로우 레벨로 활성화하는 동시에 쓰기 인에이블 신호(/WEu)를 로우 레벨로 천이하여 어드레스(ADDR0) 및 데이터(DQ0)를 SRAM(10)으로 입력한다. SRAM(10)의 쓰기 동작은 상술한 설정들을 통하여 고속으로 수행될 수 있다.
반면에, ROM(20)으로의 데이터 프로그램은 SRAM(10)에 비하여 쓰기 명령어가 쉽게 인가될 수 없도록 하기 위하여 특별한 명령어 체인(Command Chain)을 사용한다. 도면에서는 노어 플래시 메모리를 ROM(20)의 일예로 적용하여 명령어 체인(또는 명령어 시퀀스)의 입력을 설명하였으나, ROM(20)의 범위는 이에 국한되지 않으며 다양한 ROM으로 대체가 가능하다. ROM으로 데이터를 쓰기 위해서 상술한 RAM 제어기(31)가 SRAM 선택신호(/CSu) 및 SRAM 쓰기 인에이블 신호(/WEu)를 하이 레벨로 비활성화시킨다. 그리고 ROM(20)의 어드레스 핀(ADDRr)을 통하여 어드레스(ADDR1~ADDR3)를, 데이터 핀(DQ)을 통하여 명령어 체인(DQ1~DQ3)을 순차적으로 입력한다. 어드레스(ADDR1~ADDR3)의 입력과 동시에 ROM 선택신호(/CSr)를 로우 레벨로 활성화하고 ROM 쓰기 인에이블 신호(/WEr)를 반복적으로 토글(Toggle)하는 것으로 명령어 체인을 상술한 ROM(20)으로 입력한다. 노어 플래시 메모리의 경우 명령어 체인은 각각 도시된 바와 같이 (AAh, 55h, A0h)의 순으로 입력되어야 한다. 그리고 이러한 명령어 체인의 입력이 완료된 이후에 각각 프로그램 어드레스(PA)와 프로그램 데이터(PD)가 입력될 것이다.
이상에서 설명된 방식으로 제어 칩셋(30)은 SRAM(10)과 ROM(20)으로의 데이터 기입을 포함하는 제반 액세스 동작을 제어한다. 그러나 새로운 개념의 메모리 장치들이 등장하기 시작하고 동작 속도나 프로그램 및 소거 특성이 뚜렷이 구별되던 RAM과 ROM의 특징을 공유하는 반도체 메모리 장치들이 등장하고 있다. 예를 들면 상변화 메모리 장치(Phase RAM)와 강유전체 메모리(FRAM)와 같은 메모리 장치들은 상술한 SRAM(10)과 같은 프로그램 특징을 갖지만, 전원이 차단되더라도 프로그램된 데이터는 휘발되지 않는 ROM(또는 플래시 메모리)의 특징도 구비하고 있다. 따라서 RAM과 ROM의 동작이 모두 가능한 메모리 장치를 단일 기억장치로 사용하는 경우 RAM과 ROM을 적층(Stack)하는 방식의 고비용, 저효율의 공정이 필요치 않게 된다. 그러나 메모리 코어는 전환되더라도 기존의 수많은 모바일 시스템들은 상술한 방식의 제어 칩셋(30)을 기반으로 설계되고 적용되어 왔기 때문에 기존의 제어 칩셋(30)의 인터페이싱 방식이 유지될 것이다. 메모리 코어를 하나의 불휘발성 랜덤 액세스 메모리(이하 불휘발성 RAM)로 전환하고, 기존의 인터페이싱 환경에 따른 소프트웨어 및 하드웨어적인 변동을 최소화하는 제어 칩셋이 요구된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 하나의 불휘발성 랜덤 액세스 메모리를 장착하고도 기존의 인터페이싱 환경의 변동을 최소화하는 제어 칩셋을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 메모리 시스템은, 불휘발성 메모리; 및 상기 불휘발성 메모리를 서로 다른 인터페이스 방식으로 프로그램 가능한 제어 칩셋을 포함한다.
바람직한 실시예에 있어서, 상기 불휘발성 메모리는 복수의 불휘발성 메모리 셀과; 제어 신호에 응답하여 상기 불휘발성 메모리 셀로 데이터를 프로그램하는 기입 회로와; 상기 제어 칩셋의 제어에 응답하여 서로 다른 프로그램 방식으로 프로그램되도록 상기 기입 회로를 제어하는 명령어 디코더를 포함한다.
바람직한 실시예에 있어서, 상기 복수의 불휘발성 메모리 셀은 상 변화 메모리(PRAM) 셀이다.
바람직한 실시예에 있어서M, 상기 복수의 불휘발성 메모리 셀은 강유전체 메모리(FRAM) 셀이다.
바람직한 실시예에 있어서, 상기 제어 칩셋은 RAM 인터페이스 방식 또는 ROM 인터페이스 방식의 프로그램 동작을 선택하는 선택 명령어 신호를 출력한다.
바람직한 실시예에 있어서, 상기 제어 칩셋은 서로 다른 프로그램 방식을 각각 지원하는 제 1 제어기 및 제 2 제어기를 포함한다.
바람직한 실시예에 있어서, 상기 제어 칩셋은 칩 선택신호를 통하여 상기 불휘발성 메모리의 프로그램 방식을 선택한다.
바람직한 실시예에 있어서, 상기 제어 칩셋은 서로 다른 프로그램 방식을 선택하는 선택 핀을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 바람직한 일 실시예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 제어 칩셋(110)은 SRAM 제어기(111)와 ROM 제어기(112) 각각의 어드레스(ADDRu, ADDRr)와 칩 선택신호(/CSu, /CSr) 그리고 쓰기 인에이블 신호(/WEu, /WEr)을 공유한다. 이상의 신호들을 입력받기 위한 핀들은 기존의 RAM과 ROM을 별도로 장착한 경우에도 존재하던 핀들이다. 더불어, RAM의 방식의 동작 또는 ROM 인터페이스 방식의 동작을 선택하는 선택 명령어(/CMD) 핀이 새로이 추가된다.
불휘발성 RAM(100)은 RAM과 ROM의 특징을 모두 가진 메모리 셀들을 포함하는 메모리 장치이다. 예를 들면 상변화 메모리(PRAM)나 강유전체 메모리(FRAM)로 구성될 수 있다. 불휘발성 RAM(100)은 하나의 독립된 메모리 칩 단위로 구성된다. 불휘발성 RAM(100)은 내부에 기입 회로(미 도시됨)를 포함한다. 기입 회로는 후술하게 되는 제어 칩셋(110)으로부터의 제어 신호들(/CMD, ADDR, /CS, /WE)에 응답하여 RAM 인터페이스 방식 또는 ROM 인터페이스 방식으로 입력되는 데이터(DQ)를 메모리 셀로 프로그램한다.
만일, 선택 명령어(/CMD)가 하이 레벨인 경우, 불휘발성 RAM(100)의 기입 회로는 명령어 체인(Command Chain)이 없이 입력되는 데이터를 직접 메모리 셀로 프로그램하는 RAM 인터페이스 방식의 제반 액세스 동작을 구성한다. 반면에 동작 선택신호(SEL)가 로우 레벨로 입력되는 경우, 불휘발성 RAM(100)의 기입 회로(미 도 시됨)는 반드시 명령어 체인(Command Chain)의 입력되어야 프로그램 데이터(PD)를 메모리 셀로 프로그램하는 ROM 인터페이스 방식으로 동작된다.
제어 칩셋(110)은 외부의 명령어(CMD)와 어드레스(ADDR)에 응답하여 상술한 불휘발성 RAM(100)으로 데이터를 입출력하는 인터페이싱 장치이다. 본 발명의 일 실시예에 따른 제어 칩셋(110)은 하나의 핀이 추가되어 상술한 불휘발성 RAM(100)의 제어에 사용된다. 그러나 기존의 SRAM 제어기(111)와 ROM 제어기(112)로부터 출력되는 핀들은 각각 어드레스(ADDR), 칩 선택신호(/CS), 쓰기 인에이블 신호(/WE)는 각각 공유된다. 따라서 어드레스와 기타 제어 신호들은 SRAM 제어기(111)와 ROM 제어기(112)로부터 출력되어 공유되지만, 선택 명령어(/CMD)의 추가를 통하여 상술한 ROM 인터페이스 방식 또는 RAM 인터페이스 방식의 프로그램 동작의 선택이 가능하다.
도 4는 상술한 불휘발성 RAM(100)의 내부 구성을 간략히 설명하는 블록도이다. 도 4를 참조하면, PRAM 또는 FRAM으로 구성될 수 있는 셀 어레이(101)와 선택명령어(/CMD)의 레벨에 따라서 RAM 인터페이스 방식 또는 ROM 인터페이스 방식의 명령어를 생성하는 명령어 디코더(104)가 포함된다.
셀 어레이(101)는 복수의 불휘발성 랜덤 액세스 메모리 셀(예를 들면 PRAM 또는 FRAM 셀)을 포함한다. 따라서 전원이 차단되더라도 저장된 데이터는 유지될 수 있다.
기입 회로(102)는 입력되는 데이터를 할당되는 어드레스의 메모리 셀로 프로그램한다. 특히 기입 회로(102)는 명령어 디코더(103)로부터 전달되는 제어신호에 응답하여 데이터를 셀 어레이(101)로 프로그램한다.
명령어 디코더(103)는 선택 명령어(/CMD)에 응답하는 RAM 명령어 디코더 및 ROM 명령어 디코더를 각각 포함한다. 명령어 디코더(103)는 선택 명령어(/CMD)에 응답하여 입력되는 제어 신호(/CS, /WE)를 RAM 인터페이스 방식 또는 ROM 인터페이스 방식으로 생성한다. 특히 선택 명령어(/CMD)가 하이 레벨인 경우에는 RAM 명령어 디코더가 활성화되고, 따라서 명령어 체인(Command Chain)의 입력 없이 데이터가 셀 어레이(101)로 프로그램 되도록 제어신호(/CS, /WE)를 출력한다. 반면에, 선택 명령어(/CMD)가 로우 레벨로 입력되는 경우, ROM 명령어 디코더가 활성화되어, 명령어 체인(Command Chain)의 입력을 검출하고 프로그램 확정(Confirm)된 이후에 입력된 프로그램 어드레스(PA)에 대응하는 프로그램 데이터(PD)가 상술한 셀 어레이(101)로 프로그램 되도록 상술한 기입 회로(102)를 제어한다.
어드레스 디코더(104)는 입력되는 어드레스(ADDR)를 기입 회로(102)가 비트 라인과 워드 라인으로 적용할 수 있도록 셀 어레이(101)의 단위 및 행과 열 등에 대해서 디코딩한다. 입출력 데이터 드라이버(105)는 입출력 데이터를 상술한 어드레스 드라이버와 동기하여 기입 회로(102)에 전달한다.
이상에서 설명된 불휘발성 RAM(100)의 구성을 통하여 제어 칩셋(110)으로부터 전달되는 신호와 데이터에 응답하여 각각 RAM 인터페이스 방식 또는 ROM 인터페이스 방식으로 프로그램될 수 있다.
도 5는 도 3 및 도 4에 도시된 실시예의 동작을 설명하는 타이밍도이다. 도 4를 참조하면, 제어 칩셋(110)에 의한 불휘발성 RAM(100)으로의 데이터 프로그램의 과정이 ROM 인터페이스 방식과 램 방식 각각에 대해서 설명될 것이다.
램 방식으로 데이터가 프로그램되는 경우, 입력되는 칩 선택신호(/CSu)가 로우 레벨로 활성화되기 때문에 불휘발성 RAM(100)으로 입력되는 칩 선택신호(/CS)는 로우 레벨로 천이한다. 동시에 SRAM 제어기(111)로부터의 램 쓰기 인에이블 신호(/WEu)도 로우 레벨로 천이하고 입력되는 램 어드레스(ADDRu) 또한 불휘발성 RAM(100)으로 입력될 것이다. 그러나 새로이 추가되는 선택 명령어(/CMD)는 램 동작시에는 하이 레벨로 유지된다. 선택 명령어(/CMD)는 로우 레벨로 설정될 경우에 한해서만 ROM 인터페이스 방식으로 프로그램되도록 불휘발성 RAM(100)이 설정된다. 이후에는 입력되는 데이터(DQ0)가 쓰기 인에이블 신호(/WE)가 하이 레벨로 천이하면서 불휘발성 RAM(100)의 기입 회로에 래치되고 메모리 셀로 프로그램될 것이다.
ROM 인터페이스 방식으로 데이터(PD)가 불휘발성 RAM(100)의 메모리 셀로 프로그램되는 경우, 제어 칩셋(110)은 선택 명령어(/CMD)를 로우 레벨로 활성화한다. 선택 명령어(/CMD)가 로우 레벨로 설정됨과 동시에 제어 칩셋(110)은 ROM 제어기(112)를 통해서 제반 프로그램 동작을 제어한다. 이 경우, 불휘발성 RAM(100)의 기입 회로(미도시됨)는 명령어 체인(Command Chain)의 입력이 완료된 경우에 한해서 프로그램 데이터를 메모리 셀로 프로그램하게 될 것이다. 예를 들어 노어 플래시 메모리를 제어하는 ROM 제어기(112)의 경우 명령어 체인(Command Chain)은 레지스터 어드레스(555h, 2AAh, 555h)와 동기되어 (AAh, 55h, A0h)순으로 입력될 것이다. 도면에서는 ROM으로 입력되는 명령어 체인은 (DQ1~DQ3)으로 도시되었다. 이상의 어드레스와 명령어 체인은 토글을 반복하는 쓰기 인에이블 신호(/WE)의 하강 에지 (Falling Edge)와 상승 에지(Rising Edge)에 각각 동기되어 불휘발성 RAM(100)으로 입력된다.어드레스와 명령어 체인의 입력이 완료되면, 불휘발성 RAM(100)의 기입 회로는 명령어 체인 이후에 입력되는 데이터(DQ4)에 대해서 메모리 셀로 프로그램하는 기입 동작을 구성하게 된다.
도 6은 본 발명의 다른 실시예를 간략히 보여주는 블록도이다. 도 6을 참조하면, 본 발명의 메모리 장치는 별도의 핀 추가가 없이도 불휘발성 RAM(200)을 RAM 인터페이스 방식 및 ROM 인터페이스 방식으로 액세스 가능하다. 본 발명의 다른 실시예에 따르면, 칩 선택신호(/CSr)을 선택 명령어(/CMD) 단으로 구성하여 상술한 도 3의 실시예와 동일한 프로그램 동작이 구성된다.
불휘발성 RAM(200)은 상술한 도 4와 동일한 작용 및 구성을 갖는 메모리 장치이다. 제어 칩셋(210)으로부터 어드레스(ADDR)와 입출력 데이터(DQ) 및 쓰기 인에이블 신호(/WE) 및 칩 선택신호(/CSu, /CSr)를 공급받는다. 그러나 여기서 칩 선택신호(/CSu) 및 칩 선택신호(/CSr)는 램 방식 또는 ROM 인터페이스 방식의 액세스 동작을 지정하는 제어신호로 사용된다. 즉, 칩 선택신호(/CSu)는 칩 선택신호(/CS)로, 칩 선택신호(/CSr)는 선택 명령어(/CMD)로 각각 불휘발성 RAM(200)으로 입력될 것이다. 만일 칩 선택신호(/CSu)가 로우 레벨로 활성화되는 경우, 불휘발성 RAM(200)의 명령어 디코더 및 기입 회로는 명령어 체인(Command Chain)이 없이 입력되는 데이터를 직접 메모리 셀로 프로그램한다. 반면에 칩 선택신호(/CSr=/CMD)가 로우 레벨로 활성화되는 경우, 불휘발성 RAM(200)의 명령어 디코더 및 기입 회로(미 도시됨)는 반드시 명령어 체인(Command Chain)이 입력되어야 프로그램 데이 터(PD)를 메모리 셀로 프로그램하는 ROM 인터페이스 방식으로 동작한다.
제어 칩셋(210)은 별도의 핀 추가 없이 종래의 RAM과 ROM을 각각 제어하는 동일한 제어 칩셋으로 구성될 수 있다. 즉, 제어 칩셋(210)은 각각 RAM 제어기(211) 및 ROM 제어기(212)를 포함하며, 각각 별도의 어드레스(ADDRu, ADDRr)와 제어 신호들(/CSu, /CSr, /WEu, /WEr)을 출력한다. 그러나 본 발명의 다른 실시예에 따르면, 칩 선택신호(/CSu)와 칩 선택신호(/CSr)는 서로 공유되지 않도록 구성된다. RAM 제어기(211)와 ROM 제어기(212)로부터 출력되는 어드레스(ADDR) 및 쓰기 인에이블 신호(/WE)가 공유된다. 램 방식으로 프로그램되는 경우 제어 칩셋(210)은 칩 선택신호(/CSu)를 로우 레벨로 활성화하고, ROM 인터페이스 방식으로 프로그램하는 경우 제어 칩셋(210)은 칩 선택신호(/CSr)를 로우 레벨로 활성화한다.
상술한 제반 설정 및 구성에 따른 본 발명의 다른 실시예에 의하면 제어 칩셋(210)은 핀 추가 없이 하나의 칩 단위로 구성된 불휘발성 RAM(200)으로 RAM 인터페이스 방식 또는 ROM 인터페이스 방식의 액세스가 가능하다.
도 7은 상술한 도 5에 나타난 본 발명의 다른 실시예를 설명하는 타이밍도이다. 도 7을 참조하면, 제어 칩셋(210)에 의한 불휘발성 RAM(200)으로의 데이터 프로그램의 과정이 ROM과 RAM 동작 각각에 대해서 설명될 것이다.
입력되는 칩 선택신호(/CSu=/CS)가 로우 레벨로 활성화되는 경우 불휘발성 RAM(200)은 명령어 체인(Command Chain)의 입력이 없이 쓰기 인에이블 신호(/WE)의 활성화와 어드레스(ADDR0) 및 프로그램 데이터(DQ0)의 입력에 따라서 프로그램된다. 즉, 램 방식으로 프로그램 동작을 구성한다.
반면에 칩 선택신호(/CSu)는 하이 레벨로 비활성화되고, 칩 선택신호(/CSr=/CMD)가 로우 레벨로 활성화되면, 불휘발성 RAM(200)은 규정된 명령어 체인(Command Chain)의 입력시에만 이후에 입력되는 프로그램 데이터(PD)를 메모리 셀로 프로그램하는 ROM 인터페이스 방식으로 동작한다.
이상에서 개시된 본 발명의 실시예들에 따르면, 본 발명의 메모리 장치는 ROM과 RAM 인터페이스 방식의 동작이 가능한 불휘발성 RAM(100, 200)에 적용하여 ROM과 RAM 인터페이스 방식 각각으로 액세스 가능하다. 이러한 구성에 따르면, 기존의 제어 칩셋의 하드웨어 및 소프트웨어적인 변동을 최소화하여 기존의 제어 칩셋을 기반한 모바일 시스템에 호환가능한 메모리 장치를 제공할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명은 RAM과 ROM을 각각 장착하는 메모리 장치의 제어 칩셋을 RAM 및 ROM 인터페이스 방식의 두 가지 액세스 동작이 모두 가능한 하나의 칩 단위 메모리 장치를 장착하는 경우 하드웨어 및 소프트웨어적인 변동을 최소화할 수 있다.

Claims (8)

  1. 불휘발성 메모리; 및
    상기 불휘발성 메모리를 서로 다른 인터페이스 방식으로 프로그램 가능한 제어 칩셋을 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 불휘발성 메모리는
    복수의 불휘발성 메모리 셀과;
    제어 신호에 응답하여 상기 불휘발성 메모리 셀로 데이터를 프로그램하는 기입 회로와;
    상기 제어 칩셋의 제어에 응답하여 서로 다른 프로그램 방식으로 프로그램되도록 상기 기입 회로를 제어하는 명령어 디코더를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 불휘발성 메모리 셀은 상 변화 메모리(PRAM) 셀인 것을 특징으로 하는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 복수의 불휘발성 메모리 셀은 강유전체 메모리(FRAM) 셀인 것을 특징으 로 하는 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 제어 칩셋은 RAM 인터페이스 방식 또는 ROM 인터페이스 방식의 프로그램 동작을 선택하는 선택 명령어 신호를 출력하는 것을 특징으로 하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 제어 칩셋은 서로 다른 프로그램 방식을 각각 지원하는 제 1 제어기 및 제 2 제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 제어 칩셋은 칩 선택신호를 통하여 상기 불휘발성 메모리의 프로그램 방식을 선택하는 것을 특징으로 하는 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 제어 칩셋은 서로 다른 프로그램 방식을 선택하는 선택 핀을 구비하는 것을 특징으로 하는 메모리 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970066884A (ko) * 1996-03-26 1997-10-13 랄프 홀거 베렌스; 게오르그 뮐러 제어장치의 작동방법
KR20030081131A (ko) * 2002-04-11 2003-10-17 엘피다 메모리, 아이엔씨. 향상된 메모리 셀 구조를 갖는 반도체 기억 장치와 그동작 제어 방법

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10-1997-0066884
10-2003-0081131

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