KR20020042761A - 반도체 집적회로장치 - Google Patents

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KR20020042761A
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Abstract

축적 MOSFET 및 기록용 트랜지스터를 포하하고, 워드선이 상기 기록용 트랜지스터의 제어단자에 접속된 메모리셀에 관한 것이다.
데이터선 선택회로에 의해, 복수의 판독용 데이터선 중 하나를 선택하여, 제1과 제2의 공통 데이터선 중 어느 하나에 접속시킨다. 그리고, 상기 판독용 데이터선을, 제1 기간에 제1전위로 프리챠지하고, 제2기간에 상기 워드선이 선택되어 상기 메모리셀의 온상태의 축적 MOSFET에 의해 제2전위로 디스챠지한다. 상기 제1과 제2의 공통데이터선은, 상기 제1기간에 상기 제1과 제2전압의 거의 중간의 제3전위로 프라챠지하고, 상기 제2기간에 상기 데이터선 선택회로에 의해 선택된 판독용 데이터선으로부터 한쪽의 공통데이터선에 나타나는 판독신호를 상기 다른 쪽 공통데이터선의 프리챠지전압을 참조전압으로 하여 증폭한다.

Description

반도체 집적회로장치{Semiconductor Integrated Circuit Device}
반도체 메모리에는 크게 구분하여 RAM(Random Access Memory)과 ROM(Read Only Memory)이 있다. 그중에서도 계산기의 주기억장치로 가장 대량으로 사용되는 것은 다이나믹 RAM(DRAM)이다. 기억을 축적하는 메모리셀은, 하나의 축적정전용량(커패시터)과 그것에 부하를 축적하여 판독하는 트랜지스터로 구성된다. 이 메모리는 RAM으로서 최소의 구성요소로 실현되므로, 대규모화에 적용되고 있다. 따라서 상대적으로 염가이며 대량으로 생산되어 왔다.
그러나, DRAM의 문제점은 동작이 불안정해지기 쉽다는 것이다. 가장 큰 불안정 요인은 메모리셀 자체에 증폭작용이 없고, 따라서 메모리셀에서의 판독신호전압이 작아, 메모리셀의 동작이 각종 잡음의 영향을 받기 쉽다는 것이다. 게다가 메모리셀 내에 존재하는 pn접합(누설)전류에 의해 커패시터에 축적된 정보전하는 소실해버린다. 그래서 소실하기 전에 메모리셀을 주기적으로 리플래시(재생기록)동작을 하게 하여 기억정보를 유지시킨다. 이 주기는 리플래시 시간이라 칭하며, 현재는 100㎳ 정도이지만, 기억용량이 증대함에 따라 점점 길게 할 필요가 있다. 즉 누설전류를 억제할 필요가 있지만, 이것은 소자의 미세화와 함께 점점더 곤란해지고 있다.
이것을 해결하는 메모리는, ROM 특히 플래시메모리이다. 플래시메모리는 잘 알려져 있는 바와 같이, DRAM셀과 동등 이상으로 소형이며, 메모리셀 내에 이득이 있으므로 본질적으로 신호전압은 크고, 따라서 동작은 안정하다. 또 절연막으로 둘러싸인 축적노드에 기억전하를 축적하므로, DRAM과 같은 pn접합 전류는 없고 리플래시 동작은 불필요하다. 그러나, 축적노드에 미약한 터널전류를 흐르게 하여 전하를 축적하므로 기록시간이 극단히 길다. 또, 기록을 반복하면 절연막에 강제적으로 전류를 흐르게 하는 것이 되며, 서서히 절연막이 열화하여 최종적으로는 절연막이 도전막이 되어 기억을 유지할 수 없게 된다.
따라서, 제품에서는 10만회에 기록을 제어하는 것이 일반적이다. 결국 플래시메모리를 RAM으로 이용하는 것은 불가능하다. 이와 같이 DRAM과 플래시메모리는 모두 대용량 메모리이지만, 각각 장점과 단점이 있고, 각각의 특징을 활용하여 구별하여 사용하지 않으면 안된다.
정보전압을 게이트에 축적하는 축적 MOSFET와, 상기 게이트에 정보전압을 기록하는 기록용 MOSFET를 구비한, 이른바 3트랜지스터셀이, 예컨대 1994년 11월 5일, 바이후우칸(培風館) 발행 「초LSI 메모리」이토우 키요단(伊藤淸男) 저(著), 페이지 12 ~ 페이지 15에 의해 공지되어 있다. 이러한 3트랜지스터셀은, 셀 자체에 증폭기능이 있으므로 데이터선에 나타나는 판독신호전압은 크며, 모두 비파괴 판독이라는 특징이 있지만, 판독동작이나 기록동작을 행하는 주변회로의 회로가 복잡하여, 사용상의 편의가 나쁘다는 문제 등에 의해 실용화되어 있지 않다.
따라서, 이 발명은, 회로의 간소화와 사용상의 편의를 좋게 한 메모리회로를 구비한 반도체 집적회로장치를 제공하는 것을 목적으로 하고 있다. 이 발명은, 고속성과 불휘발성 2개를 겸하여 구비한 메모리회로를 구비한 반도체 집적회로장치를 제공하는 것을 다른 목적으로 하고 있다. 이 발명은, 이 발명의 상기 및 그 외의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부도면에서 명백해질 것이다.
[발명의 개시]
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다. 즉, 정보전압을 그 게이트에 유지하는 축적 MOSFET 및 기록용 트랜지스터를 포함하는 메모리셀을 이용하여, 기록정보전압이 전송되는 기록용 데이터선 및 상기 메모리셀의 축적 MOSFET의 온 또는 오프상태에 대응한 판독신호가 전송되는 판독용 데이터선에 직교하도록 워드선을 배치하여, 상기 메모리셀의 기록용 트랜지스터의 제어단자를 접속함과 동시에, 그 선택신호에 대응하여 상기 메모리셀에서의 상기 판독신호를 대응하는 판독용 데이터선으로 출력시키도록 메모리셀 어레이를 구성하고, 데이터선 선택회로에 의해 상기 복수의 판독용 데이터선 중 하나를 선택하여 제1과 제2의 공통데이터선 중 어느 하나에 접속시켜, 상기 판독용 데이터선을, 비선택기간에 제1전위로 프리챠지하고, 제1 선택기간에 상기 워드선을 판독용으로 선택하여 상기 메모리셀의 온상태의 축적 MOSFET에 의해 제2전위로 디스챠지하며, 상기 제1과 제2의 공통데이터선은, 상기 비선택기간에 상기 제1전압과 제2전압의 거의 중간의 제3전위로 프리챠지하고, 상기 제1 선택기간에 상기 데이터선 선택회로에 의해 선택된 판독용 데이터선과의 전하분산에 대응한 한쪽의 공통데이터선에 나타나는 판독신호가 상기 다른 쪽 공통데이터선의 프리챠지전압을 참조전압으로 증폭하며, 필요에 따라 기록데이터선에 기록신호를 전송한 후의 제2 선택기간에 워드선을 고전압으로 하여 기록 트랜지스터를 온상태로 하여 메모리셀에 기록 또는 재기록한다.
본원에서 개시되는 발명 중 다른 대표적인 것의 개요를 간단히 설명하면, 하기와 같다. 즉, 정보전압을 그 게이트에 유지하는 축적 MOSFET 및 기록용 트랜지스터를 포함하는 메모리셀을 이용하고, 기록신호가 전송되는 기록용 데이터선 및 상기 메모리셀의 축적 MOSFET의 온 또는 오프상태에 대응한 판독신호가 전송되는 판독용 데이터선에 직교하도록 워드선을 배치하여, 상기 메모리셀의 기록용 트랜지스터의 제어단자를 접속함과 동시에, 그 선택신호에 대응하여 상기 메모리셀에서의 상기 판독신호를 대응하는 판독용 데이터선으로 출력시키도록 메모리셀 어레이를 구성하며, 상기 판독 데이터선과 상기 기록데이터선과의 사이에 설치된 CMOS 래치 구성의 센스앰프를 설치하여, 상기 판독 데이터선을 제1 기간에 제1전위로 프리챠지하고, 상기 기록 데이터선을 상기 제1기간에 상기 제1전압보다 작은 제2전압으로 프리챠지하며, 제2기간에 상기 워드선을 선택하여 상기 메모리셀의 온상태의 축적 MOSFET에 의해 판독 데이터선을 제3전위로 디스챠지하고, 상기 판독 데이터선이 상기 메모리셀의 정보전압에 대응한 제1전압이나 제3전압으로 된 후에 상기 센스앰프를 동작상태로 하여 센스앰프의 동작전압에 대응한 하이레벨과 로우레벨로 증폭하고, 데이터선 선택회로에 의해 상기 판독데이터선과 그것에 대응한 기록데이터선으로 이루어지는 복수쌍 중 한쌍을 선택하여 제1과 제2 공통 데이터선과 접속시킨다.
이 발명은, 반도체 집적회로장치에 관한 것으로, 고신뢰, 대용량 반도체 메모리회로를 구비한 것에 이용하는 유효한 기술에 관한 것이다.
도 1은, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 일실시예를 나타내는 요부회로도,
도 2는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 다른 일실시예를 나타내는 요부회로도,
도 3은, 상기 도 2의 실시예 회로에 이용되는 BMOS 트랜지스터의 일실시예를 나타내는 단면구조의 개략도,
도 4는, 상기 도 3에 나타낸 BMOS 트랜지스터의 전압-전류특성도,
도 5는, 상기 도 2의 실시예 회로에서의 메모리셀의 일실시예의 개략 평면구조를 나타내고,
도 6은, 상기 도 5의 메모리셀의 A-A' 단면도,
도 7은, 상기 도 5의 메모리셀의 B-B' 단면도,
도 8은, 상기 도 1 및 도 2의 메모리회로 동작의 일예를 설명하기 위한 파형도,
도 9는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리셀의 다른 일실시예를 나타내는 회로도,
도 10은, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 일실시예를 나타내는 요부회로도,
도 11은, 상기 도 10에 나타낸 메모리회로 동작의 일예를 설명하기 위한 파형도,
도 12는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 일실시예를 나타내는 요부회로도,
도 13은, 상기 도 12에 나타낸 메모리회로 동작의 일예를 설명하기 위한 파형도,
도 14는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 일실시예를 나타내는 요부회로도,
도 15는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 다른 일실시예를 나타내는 요부회로도,
도 16은, 상기 도 15에 나타낸 메모리회로 동작의 일예를 설명하기 위한 파형도이다.
(발명을 실시하기 위한 최선의 형태)
이 발명을 보다 상세하게 설명하기 위해, 첨부된 도면에 따라 이것을 설명한다.
도 1에는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 일실시예의 요부회로도가 나타나 있다. 동도의 각 소자 및 회로블록은, 공지의 반도체 집적회로의 제조기술에 의해, 그것이 탑재되는 단결정 실리콘과 같은 1개의 반도체기판(LSI)상에 형성된다.
이 실시예에서는, 데이터선이 판독용 데이터선(RD)과 기록용 데이터선으로분리되며, 특히 제한되지 않지만, 동도에서 종방향으로 평행하게 연장된다. 동도에서는, 상기 판독용 데이터선(RD)과 기록용 데이터선(WD)이 한쌍으로 되어 1 내지 m로 이루어지는 복수쌍이 설치되며, 그 중 2쌍의 데이터선쌍(RD1, WD1 ~ RDm, WDm)이 대표로 예시적으로 나타나 있다.
하나의 메모리어레이(MA1)에서는, 상기 복수쌍의 데이터선(RD1, WD1 ~ RDm, WDm) 등과 직교하도록, 동도에서는 횡방향으로 1 내지 n으로 이루어지는 복수의 워드선(WL11 ~ WL1n)이 연장된다. 상기 1 내지 n으로 이루어지는 복수의 워드선 중, 2개의 워드선(WL11, WL1n)이 대표로 예시적으로 나타나 있다. 특히 제한되지 않지만, 상기 데이터선 방향으로는 1 내지 k로 이루어지는 복수개의 메모리어레이(MA1 ~ MAk)가 설치되며, 각 메모리어레이(MA)에서, 각각 메모리어레이(MA1)와 마찬가지로 1 내지 n으로 이루어지는 복수의 워드선이 각각 설치된다.
상기 메모리어레이(MA1)를 대표로 메모리어레이의 구성을 설명한다. 상기 워드선(WL11)과 데이터선(RD1, WD1)의 교점에 설치되는 메모리셀(MC11)은, 그 게이트에 정보전압을 유지하며, 이러한 정보전압에 의해, 워드선(WL11)이 선택되었을 때에 온상태 또는 오프상태로 되는 축적 MOSFET(QR)와, 상기 기록용 데이터선(WD)에 전송된 기록신호를 상기 MOSFET(QR)의 게이트에 전송하는 기록용 MOSFET(QW)와, 상기 MOSFET(QR)의 게이트와 워드선(WL11)과의 사이에 설치되어, 워드선이 비선택으로 되었을 때에는 상기 기억전압과 무관하게 축적 MOSFET(QR)를 오프상태로 하기 위한 커패시터(C)로 구성된다.
상기 기록용 MOSFET(QW)의 게이트는, 상기 워드선(WL11)에 접속된다. 상기축적 MOSFET(QR)의 소스-드레인 경로는, 상기 판독용 데이터선(RD1)과 회로의 접지전위(VSS)(0V)에 접속된다.
상기 판독용 데이터선(RD1)과 기록용 데이터선(WD1)에는, 프리챠지신호(PR)에 의해 스위치 제어되는 프리챠지 MOSFET(QPR, QPW)가 설치되며, 프리챠지 기간에 상기 데이터선(RD1, WD1)은 전원전압(VDD)으로 프리챠지된다.
상기 판독용 데이터선(RD1)과 기록용 데이터선(WD1)과의 사이에는, 판독데이터선(RD1)의 신호를 기록데이터선(WD1)으로 전송하는 기록제어회로(WC1)가 설치된다. 이 실시예에서는, 특히 제한되지 않지만, 상기 기록제어회로(WC1)는, 워드선(WL)과 평행하게 연장되는 제어선(WCL1)에 의해 스위치 제어되는 MOSFET(QT1)로 구성된다.
상기 한쌍의 데이터선(RD1, WD1)에 인접하여 설치되는 동일한 데이터선(RD2, WD2)에도 상기 동일한 메모리셀, 프리챠지회로, 기록제어회로가 설치된다.
상기 판독데이터선(RD1 내지 RDm)은, 데이터선 선택회로를 구성하는 스위치 MOSFET(QY11 ~ QY1m)를 통하여, 한쌍으로 이루어지는 상보의 공통데이터선(/IO(1), IO(1)) 중 어느 하나에 접속된다. 특히 제한되지 않지만, 상기 메모리어레이(MA1)에 설치되는 판독데이터선(RD1 내지 RDm)은 우수개로 구성되며, 예컨대 기수번째의 판독데이터선(RD1, RD3 ㆍㆍㆍ)은 상기 공통데이터선(IO(1))에 접속되고, 우수번째의 판독데이터선(RD2, RD4 ㆍㆍㆍRDm)은 상기 공통데이터선(/IO(1))에 접속된다.
이 결과, 상기 한쌍의 상보 공통데이터선(IO(1), /IO(1))에 접속되는 판독데이터선의 수가 같아지며, 그것에 대응하여 상기 데이터선 선택회로를 구성하는 스위치 MOSFET의 수도 같아진다. 상기 공통데이터선(IO(1), /IO(1))은, 그 길이가 거의 같아지고, 또, 같은 수의 스위치 MOSFET가 접속되므로써, 거의 같은 기생용량을 갖게 된다.
여기서, 상기 상보의 공통데이터선은, 로우레벨이 논리1에 대응한 반전의 공통 데이터선(/IO)과, 하이레벨이 논리1에 대응한 비반전의 공통데이터선(IO(1))으로 이루어지는 것이며, 상기 슬래시(/)는 논리기호의 오버 바(over bar)를 나타내고 있다.
상기 상보의 공통데이터선(IO(1), /IO(1))에는, 판독데이터선의 프리챠지전압(VDD)과 디스챠지전압(0V)의 1/2에 대응한 하프프리챠지전압(VDD/2)으로 프리챠지하는 MOSFET(Q1, Q2)가 설치된다. 이들 MOSFET(Q1, Q2)의 게이트는, 상기 프리챠지신호(PR)가 공급된다. 다른 메모리어레이(MA2 내지 MAk)에도, 상기와 마찬가지의 공통데이터선 및 프리챠지회로가 설치된다.
상기 메모리어레이(MA1 내지 MAk)에 설치된 1 내지 n으로 이루어지는 복수의 워드선(WL11 ~ WL1n 내지 WLKk1 내지 WLKn)의 각각은, X디코더 & 드라이버(X-DEC/DRV)에 의해, 각 메모리어레이(MA1 ~ MAk)마다 1개씩이 선택된다.
상기 메모리어레이(MA1 내지 MAk)의 각 판독데이터선은, Y디코더 & 드라이버(Y-DEC/DRV)에 의해 형성된 선택신호(YS1 내지 YSm)에 의해, 각 메모리어레이(MA1 ~ MAk)에 대응하는 판독데이터선(RD1 ~ RDk)이 동시에 선택되고, 각각에 대응하여 설치되는 공통데이터선(IO(1), /IO(1) 내지 IO(k), /IO(k)) 중 어느 한쪽에 접속된다. 이 결과, 이 실시예의 메모리회로에서는 1 내지 k로 이루어지는 k비트 단위로의 메모리액세스가 행해지는 것이다. 상기와 같은 Y디코더 & 드라이버(Y-DEC/DRV)를 복수의 각 메모리어레이(MA1 내지 MAk)의 데이터선 선택동작에 공통으로 이용하므로써, 회로의 간소화를 도모할 수 있다.
상기 상보의 공통데이터선(IO(1), /IO(1))에는, 특히 제한되지 않지만, 센스앰프(SA1)로서 N채널형 MOSFET(QN1, QN2) 및 P채널형 MOSFET(QP1, QP2)로 이루어지는 2개의 CMOS 인버터회로의 입력과 출력이 교차 접속되어 이루어지는 CMOS 래치회로가 설치된다. 이들 CMOS 래치회로로 이루어지는 센스앰프(SA1)는, 동작 타이밍에 대응하여 N채널형 MOSFET(QN1, QN2)와 P채널형 MOSFET(QP1, QP2) 각각의 공통소스(SN, SP)에, 회로의 접지전위와 전원전압(VDD)과 같은 동작전압이 공급되므로써 활성화된다.
대표로서 나타나 있는 다른 공통데이터선(IO(k), /IO(k)) 등에도 상기 동일한 센스앰프(SAk)가 설치되는 것이며, 이들 센스앰프(SA1 ~ SAk)의 상기 증폭 MOSFET의 소스(SN, SP)는 공통화되어 상기 동작전압이 공급된다. 그 때문에, 상기 1 내지 k로 이루어지는 k개의 센스앰프(SA1 ~ SAk)가 일제히 증폭동작을 개시하여, 각각에 대응한 공통데이터선(IO, /IO)에 판독된 판독신호를 증폭한다.
이들 증폭신호는, 도시하지 않는 출력회로를 통하여 반도체 집적회로장치의 외부단자에서 출력된다. 또는, 상기 외부단자에서 공급된 기록신호는, 입력회로를 통하여 삽입되며, 특히 제한되지 않지만, 상기 센스앰프(SA1 내지 SAk)에 의해 증폭되어, 선택된 판독데이터선과, 상기 기록제어회로(WC)를 통하여 각각 기록용 데이터선으로 전송되어, 메모리셀에 기록된다.
도 2에는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 다른 일실시예의 요부회로도가 나타나 있다. 이 실시예에서는, 기억전하의 불휘발화에 중점을 두고 있다. 기억전하의 불휘발화를 위해 기록트랜지스터는, 상기와 같은 MOSFET 대신에 후술하는 바와 같은 불투과성(barrier) 절연막 구조의 MOSFET (이하, 간단히 BMOS라 함)가 이용된다.
이 실시예에서는, 상기와 같이 기록용 트랜지스터(QW)가 N채널형 MOSFET(NMOS)에서 상기 불투과성 절연막 구조의 MOSFET(BMOS) 치환된 것이며, 다른 구성은 상기 도 1의 실시예와 동일하므로, 그 설명을 생략한다.
도 3은, 상기 BMOS 트랜지스터의 일실시예의 단면구조의 개략도이다. 적층한 4층의 폴리실리콘(폴리실리콘1 ~ 폴리실리콘4)의 양측에 게이트산화막(막두께(tox)의 열산화막)을 통하여 게이트 전극(G)이 배치되어 있는 종형구조에 큰 특징이 있다. 실제로는 양측의 폴리실리콘으로 형성된 게이트전극은, 후술하는 바와 같이 일체로 형성되어 항상 등전위이다. 폴리실리콘1과 폴리실리콘4는 폴리실리콘에 1020cm-3정도의 인이 도프되어 있고, 트랜지스터의 드레인(D)(혹은 소스(S))과 소스(혹은 드레인)를 형성한다. 폴리실리콘2와 폴리실리콘3은 극히 저농도(1015~ 1017cm-3정도)로 인이 도프된 고유의 폴리실리콘으로 트랜지스터의 기판을 형성한다.
폴리실리콘1과 폴리실리콘2, 폴리실리콘2와 폴리실리콘3 및 폴리실리콘3과 폴리실리콘4 사이에는, 예컨대 얇은(2 ~ 3nm) 실리콘 질화막으로 이루어지는 터널막(SN1, SN2, SN3)이 형성되어 있다. SN1과 SN3는, 트랜지스터 형성시에, 드레인 혹은 소스영역의 고농도의 인이 내부(폴리실리콘2, 폴리실리콘3)의 저농도층으로 확산하지 않도록 스토퍼의 역할을 하게 한 것이다.
드레인ㆍ소스간에 전류를 흐르게 하기 위해서는, 이들 막두께는 그다지 두껍지 않은 터널막일 필요가 있다. 중앙 터널막(SN2)은, 트랜지스터의 오프전류를 작게 억제하기 위한 것이다. 즉, 오프상태에 있는 트랜지스터 내의 폴리실리콘2와 폴리실리콘3의 영역에서 발생한 정공 혹은 전자가, 전류가 되어 드레인ㆍ소스간을 흐르지 않도록 하는 스토퍼이다.
게이트에 충분히 높은 정(正)의 전압을 인가하면, 이 터널막의 포텐셜 장벽은 내려가므로 드레인ㆍ소스간에 충분히 큰 온(ON)전류가 흐른다. 물론 오프(OFF)전류의 목표치에 따라서는, 이 중앙터널막을 제거할 수도 있다. 또 중앙막 1층으로 가정하였지만 필요에 따라 다층으로 이루어지는 터널막이어도 된다. 동도 BMOS의 대표치수는, 1 = 0.4㎛, d = 0.2㎛, tox = 10㎚ 정도이다. 이 종류의 트랜지스터는, 터널막두께를 적당히 선택하면, 기판농도가 극히 낮은 통상의 횡형 MOS 트랜지스터와 유사한 전류ㆍ전압특성을 얻을 수 있다. 도 4에 그 특성의 개략을 나타낸다.
여기서 10년간의 불휘발성 특성을 보증하기 위한 드레인ㆍ소스간에 흐르는 전류(IDS)의 허용최대치(i)를 구하면 다음과 같아진다. 기억노드(N)의 용량(C)을 5fF, 10년간(Δt) 허용되는 기억노드전압의 저하(ΔV)를 0.1V로 하면, i = CㆍΔV/Δt = 1.6×10-24A가 된다. 한편, 통상의 회로설계에서는 트랜지스터의 문턱치전압(VWT)은 IDS = 10-8A 정도의 전류를 흐르게 하기 위한 게이트ㆍ소스전압(VGS)으로 정의된다. 10-24A에서 10-8A의 동도의 세미로그(semilog)로 나타난 전류영역에서는 IDS와 VGS의 관계는 직선이 되므로, IDS를 1 디지트 증가시키는 VGS의 값을 100㎷로 하면, VTW 0.1(V/디지트) ×16(디지트) = 1.6V가 된다. 이 문턱치전압(VTW)의 값은 트랜지스터(QW)를 거의 10년간 오프로 하기 위한 최소치이다. 실제의 설계에서는 문턱치전압(VTW)의 편차나 온도특성을 고려하여, 표준적인 문턱치전압(VTW)은 2V로 설정된다.
메모리셀 1개의 데이터는 유지시간이 1일 정도여도 되는 경우에는, 허용전류의 최대치는 10-20A 정도이므로, VTW 0.1(V/디지트)×12(디지트) = 1.2V이면 된다. 제조편차를 고려하면, 표준적인 문턱치전압(VTW)을 1.6V로 설정하면 된다. 따라서 불휘발동작에 비해, 요구되는 워드전압의 최대치(VDD+VTW 이상)는 문턱치전압(VTW)이 낮아진 만큼만 작아지므로, 메모리셀 내의 기록 트랜지스터(QW)나 워드선을 구동하는 주변회로 내의 트랜지스터에 대한 파괴내압으로의 요구는 완화된다.
이 경우에는, DRAM에서 주지의 리플래시 동작을 행하면 메모리셀의 데이터는 유지된다. 즉, 워드선을 구동하여 상술의 판독ㆍ재기록을 하는 동작을 각 워드선에 순서대로 주기적으로 행하면 된다. 도 5는 상기 도 2의 메모리셀의 개략 평면구조를 나타낸다. 기록 트랜지스터(QW)에는 도 3에 나타낸 BMOS가 이용되고 있다. 도 6에는 단면 A-A'부가, 또 도 7에는 단면 B-B'부가 각각 나타나 있다. 이들 도 5 내지 도 7에서, 인이 도프된 n형 폴리실리콘막으로 형성된 데이터선(RD1)상에, 두꺼운 절연막을 통하여 붕소가 도프된 P형 폴리실리콘막으로 형성된 워드선(WL11)이 직교 배치되어 있다. 통상의 MOSFET(도 1의 QR)의 게이트전극(N11)상에 도 3에 나타낸 입체 불투과성 절연막 구조의 BMOS를 적층하고 있으므로, 극히 고밀도의 메모리셀을 실현할 수 있다.
분명히 축적 MOSFET(QR)의 전류는 평면내를 흐르는데 비해, 기록용 트랜지스터(QW)의 전류는 그것과 수직방향으로 흐른다. 이 때문에, 잘 알려진 반환데이터선 배치의 DRAM 메모리셀의 면적은 원리적으로 8F2(F : 최소치수) 등에 대하여, 본 발명의 면적은 4F2이므로 셀면적을 반감시킬 수 있다. 도 2의 결합용량(C)은, 도 6에 나타내는 바와 같이, 워드선(WL)과 폴리실리콘(4) 사이의 얇은 열산화막으로 형성할 수 있다. 폴리실리콘4의 막두께를 조정하면 C의 크기를 변경시킬 수 있다.
이 실시예의 메모리셀은, 주지의 1개의 MOSFET와 1개의 커패시터로 이루어지는 DRAM셀에 비해, 면적이 거의 절반으로 표면의 요철이 적은 메모리셀이 보다 적은 마스크 매수로 제조하는 것도 가능하다. 따라서 메모리칩은 보다 만들기 쉬워지며 저가격이 된다.
이 실시예의 메모리셀은, 상술한 바와 같이 기록용 트랜지스터(QW)의 문턱치전압(VTW)만 올바르게 설정하면, 데이터 유지시간도 충분히 길고, 또 알파선 등의 입사에 의한 소프트웨어에 대해서도 현저히 강해진다. 즉 메모리셀 노드(N11)에는 pn접합이 없으므로 도 1의 메모리셀과 같이 기록 트랜지스터로서 MOSFET를 이용한경우와 같은 접합누설전류는 없고, 또 알파선이 조사되어 셀 내부에 전자ㆍ정공쌍이 발생해도, 터널막이 전자와 정공 각각의 흐름에 대하여 스토퍼가 되므로 셀 내의 포텐셜을 변화시키는 일은 없다. 이것에 의해, 논리적으로는 불휘발메모리로서 동작시킬 수 있다.
도 8에는, 상기 도 1 및 도 2에 나타낸 메모리회로 동작의 일예를 설명하기 위한 파형도가 나타나 있다.
프리챠지신호(PR)는, VDD+VT(여기서 VT는 프리챠지 MOSFET의 문턱치전압)와 같은 높은 레벨로 된다. 그 때문에, 상기 판독데이터선(RD1 ~ RDm), 기록데이터선(WD1 ~ WDm)은 전원전압(VDD)과 같은 하이레벨로 프리챠지된다. 마찬가지로, 공통데이터선(IO)과, 센스앰프(SA1 ~ SAk)의 공통소스(SP, SN)는, 하프프리챠지전압(VDD/2)으로 프리챠지된다.
프리챠지신호(PR)가 로우레벨로 변화하면, 상기 프리챠지용의 MOSFET는 오프상태가 되고, 상기 데이터선 등의 각부는 상기 프리챠지전압을 유지하고 있다.
이하, 메모리셀(MC11)에 공통데이터선쌍(IO)에서 데이터를 기록하는 예를 설명한다. 메모리셀(MC11)의 기억노드(게이트)(N11)에 2치정보(1 또는 0)에 대응한 고전압(VDD 혹은 저전압(0V)을 기록하는데는, 워드선(WL11)에 VDD+VTW(VTW는 기록트랜지스터(QW)의 문턱치전압) 이상의 전압(VW)을 인가한 결과, 상기 공통데이터선(IO)에서 스위치 MOSFET(QY11), 판독용 데이터선(RD1) 및 기록제어회로(WC1)를 통하여 기록데이터선(WD1)에 VDD 또는 0V를 공급하면 된다.
여기서, 주의를 요하는 것은, 워드선(WL11)에 상기와 같은선택전압(VDD+VTW)을 인가하면, 같은 워드선(WL11)에 접속되는 비선택 메모리셀의 기억정보가 파괴되어 버린다. 즉, 상기 워드선(WL11)에 접속되는 비선택의 메모리셀(MC12 ~ MC1m)의 기록 트랜지스터(QW)도 온상태가 되며, 각각 메모리셀의 기억노드(N1m) 등에는, 상기 기록데이터선(WDm)의 프리챠지전압(VDD)이 인가되어버린다.
이러한 정보파괴를 방지하기 위해, 우선 선택워드선(WL11)상의 메모리셀을 판독하고, 선택한 메모리셀(MC11)을 제외한 다른 비선택 메모리셀(MC12 ~ MC1m)에 각각 상기 판독된 정보를 재기록하도록 한다. 즉, 이 재기록동작과 병행하여 선택한 메모리셀(MC11)에는, 그 판독데이터 대신에, 상기 공통데이터선(IO)에서의 데이터 입력으로 치환하고, 그 치환된 데이터를 기록하도록 하면 된다.
따라서, 이 실시예의 메모리회로에서는, 기록동작에서도 판독동작이 선행하여 행해지는 것이 필수가 된다. 상기 도 1 및 도 2의 실시예에서는, 메모리셀의 면적을 작게하기 위해, 워드선이 판독용과 기록용으로 공통화되어 있으므로, 워드선의 선택레벨은 판독선택레벨(VR)과 기록선택레벨(VW)과 같은 2개의 선택레벨을 갖게 된다.
비선택상태에서는 각각의 메모리셀의 기억노드(N11, N1m)의 전압은 2치 기억정보의 1과 0 모두 판독 MOSFET(QR)의 문턱치전압(VTR) 보다도 낮게 되어 있다. 도 8에서는, 보다 높은 쪽의 전압을 2치정보의 1에 대응시키고, 그 전압은 VN(H)이므로, 이 가정은 VN(H) < VTR이 된다. 이러한 전압조건은 메모리셀 내의 커패시터(C)에 의해 실현된다. 즉, 워드선(WL11)이 0V와 같은 비선택 레벨로 되었을 때, 커패시터(C)에 의한 결합에 따라 상기 기억노드(VN(H))의 전위가 낮아지므로써 실현된다.
따라서, 1개의 판독 데이터선(RD1)에 접속되어 있는 복수의 메모리셀(MC11 ~ MCn1)의 상기 축적 MOSFET(QR)는, 상기 2치정보에 대응한 기억전압(VN(H), VN(L))과 무관하게 오프상태로 되어 있다.
워드선의 제1 선택기간에서는, 상기 기록용 트랜지스터(QW)의 문턱치전압 이하로서, 상기 정보전압(VN(H))을 게이트로 유지하고 있는 축적 MOSFET(QR)가 온 상태로, 상기 정보전압(VN(L))을 게이트로 유지하고 있는 축적 MOSFET(QR)가 오프상태로 되는 낮은 전압(VR)에 의해 워드선을 구동한다. 결국, 상기 워드선(WL11)을 상기와 같은 판독전압(VR)으로 설정하면, 상기 정보전압(VN(H))을 유지하고 있다면 기억노드(N11)의 전위는, 상기 커패시터(C)를 통하여 상기 선택전압(VR)에 대응하여 상승하고, 그 문턱치 전압(VTR) 보다도 높아져 축적 MOSFET(QR)가 온 상태로 되어, 상기 프리챠지된 판독데이터선(DR1)을 디스챠지시킨다.
이것에 대하여, 상기 정보전압(VN(L))을 유지하고 있다면 기억노드(N11)의 전위는, 상기와 같은 워드선(WL11)의 전위상승에 의해서도 상기 문턱치전압(VTR)에 도달하지 않으므로, 축적 MOSFET(QR)가 온 상태가 되며, 상기 판독용 데이터선(DR)을 프리챠지전위의 상태로 유지한다.
이러한 판독데이터선(DR)으로의 메모리셀 기억정보의 판독이 행해진 후에, Y 선택선(YS1)이 하이레벨(VDD+VT)로 되어, 선택 MOSFET(QY11)를 온상태로 한다. 이것에 의해, 판독용 데이터선(DR)과 공통데이터선(IO, /IO)의 어느 한쪽이 접속되며, 각각의 기생용량에 축적된 전하의 결합에 따라 미소한 판독신호(vs)가 나타난다.
상기와 같이 판독용 데이터선(DR1)이 디스챠지되어 로우레벨이라면, VDD/2로 프리챠지된 공통 데이터선(IO)과 결합에 의해, 공통 데이터선(IO)은 미소전압만큼 저하하고, 판독 데이터선(DR1)은 공통데이터선(IO)에서의 전하공급에 의해 미소전압만큼 상승한다. 역으로, 상기 판독용 데이터선(DR1)이 프리챠지인 상태라면, VDD/2로 프리챠지된 공통 데이터선(IO)과 결합에 따라, 공통 데이터선(IO)은 미소전압만큼 상승하고, 판독데이터선(DR1)은 공통데이터선(IO)으로의 전하공급에 의해 미소전압만큼 저하한다.
이와 같이, 공통데이터선(IO)(또는 /IO)에는, 메모리셀의 2치 기억정보의 1과 0에 대응하며, 다른 쪽의 공통데이터선(/IO)(또는 IO)의 프리챠지전압을 기준으로 하여, -vs 또는 +vs와 같은 미소판독신호가 나타난다. 이 판독신호 ±vs는, 전원전압(VDD)이 1 내지 3V 정도일 때, 200 ~ 500㎷ 정도로 설정된다.
이러한 공통데이터선(IO, /IO)의 차동전압(vs)은, 센스앰프의 활성화 신호(SN)의 로우레벨(0V)과 SP의 하이레벨(VDD)로의 변화에 대응하여 동작상태로 되는 상기 센스앰프(SA1)에 의해 증폭되며, 상기 기억정보에 대응한 VDD의 하이레벨과 회로의 접지전위(0V)에 대응한 로우레벨로 된다.
상기 판독데이터선(DR1) 등의 전위가 확정된 후에, 행선택을 행하는 제어선(WCL1)이 하이레벨로 되며, 기록제어회로(WC1)를 구성하는 MOSFET(QT1) 등을 온상태로 하고, 상기 판독데이터선(DR1)과 기록데이터선(DW1)을 접속한다. 결국, 판독데이터선(DR1)의 전위가 로우레벨이라면 기록데이터선(DW1)과의 사이에서 전하의 재배분이 발생하여, 판독데이터선(DR1)은 도면 중 q전위까지 저하한다. 만약, 양 데이터선(RD1, WD1)의 기생용량이 같다면, 상기 전하의 재배분이 한순간에 행해져 양자의 전위는 VDD/2가 된다. 그 후에, 양 데이터선(RD1, WD1)은, 센스앰프(SA1)와 메모리셀(MC11)에 의해 방전경로가 형성되어 0V와 같은 로우레벨로 된다. 판독데이터선(DR1)이 하이레벨이라면 기록데이터선(DW1)은 상기 프리챠지에 대응한 VDD로 유지된다.
상기 데이터선(RD1, WD1)의 방전과정에서, 공통데이터선(IO)에 하이레벨(VDD)의 기록전압이 가해지면, 상기 양 데이터선(RD1, WD1)이 상기 기록전압에 대응한 하이레벨(VDD)의 전위로 변화하고, 로우레벨(0V)의 기록전압이 가해지면, 상기 양 데이터선(RD1, WD1)이 상기 기록전압에 대응한 하이레벨(VDD)의 전위로 변화한다.
상기와 같은 기록전압이 기록데이터선(WD1)에 전송된 후에, Y 선택선(YS1)과 제어선(WCL1)은 로우레벨로 되며, 상기 MOSFET(QY11, QT1) 등은 오프상태로 된다.
그리고, 워드선(WL11)은, 제2 선택기간으로서 상기 기록용 트랜지스터(QW)를 온(ON) 상태로 하도록 고전압(VW)으로 변화한다. 이것에 의해, 기록데이터선(WD1 내지 WDm)의 전압이 각각의 기억노드(N11 내지 N1m)로 전송되어, 선택된 메모리셀(MC11)에는 외부에서의 기록신호에 대응한 정보전압이 기록되고, 다른 메모리셀(MC12 내지 MC1m)에는, 원래의 기억전압을 반전한 전압이 기록된다.
상기와 같은 선택메모리셀에 대한 기록동작, 비선택 메모리셀에 대한 이른바 리플래시 동작이 종료하면, 워드선(WL11)은 0V의 로우레벨로 된다. 메모리셀의 기억노드(N11) 등의 전압은, 상술한 바와 같이 커패시터(C)에 의해 충분히 작은 전압으로 된다. 여기서, 기억노드(N11)에 VDD와 같은 하이레벨이 기록된 경우에도, 판독데이터선(RD1)이 0V로 방전한 후에는, 축적 MOSFET(QR)에 전류가 계속해서 흐르는 일은 없다. 따라서, 축적 MOSFET(QR)의 소스단자를 플로팅으로 하는 회로수단이 필요없고, 동도와 같이 정상적으로 회로의 접지전위에 접속할 수 있다.
상기 기록제어회로(WC1)의 MOSFET(QT1)를 오프상태로 하는 타이밍, 즉, 제어선(WCL1)을 로우레벨의 비선택상태로 하는 타이밍은, 선택셀의 기록동작이라기 보다 비선택셀의 재기록 동작에 의해 결정된다.
왜냐하면, 도 8의 파형도에서, 데이터선(RD1, WD1, RDm, WDm)이 각각 전위 p, q 혹은 p', q'의 전위에 도달한 후에, 선택셀의 기록데이터선(WD1)은 센스앰프(SA1)와 메모리셀(MC11)의 양자에서 구동되는데 비해, 비선택셀(MC12 ~ MC1m)의 기록데이터선(WD2 ~ WDm)은, 각각에 대응한 메모리셀만으로 구동되기 때문이다.
판독동작은, 다음과 같다. 판독동작에서는, 상기와 같은 기록동작에서 선택된 메모리셀의 판독신호를 센스앰프(SA1 ~ SAk)에 의해 증폭하여 출력시킨 후, 외부에서 기록신호를 입력하지 않고, 다시말하면, 상기 선택된 판독데이터선(RD1) 및 기록데이터선(WD1)을 그대로 전위로 하여, 워드선의 선택레벨을 기록용의 고전압(VW)으로 하면 된다. 이때, 상기 선택된 워드선에 접속된 판독을 위한 선택셀과 비선택셀 모두에 대하여, 각각의 판독전압에 대응한 전압이 재기록된다.
리플래시동작은, 다음과 같다. 이 리플래시동작은, 주로 도 1에 나타낸 메모리셀과 같이 기록 트랜지스터(QW)로서 MOSFET를 이용한 경우에 적용된다. 여기서, 기록트랜지스터(QW)로서, 도 2에 나타낸 실시예와 같이 상기 불투과성 절연구조의 BMOS를 이용한 경우에는, 상기와 같이 기억노드(N)의 전하의 누설을 무시할 수 있는 정도로 작게 억제되어, 기억정보의 불휘발화가 가능해지므로 각별한 리플래시 동작은 불필요해 지지만, BMOS의 설계에 따라서는 리플래시 동작이 필요해지는 경우도 있다.
리플래시동작은, 상기 도 8에 나타낸 파형도에서 Y 선택선(YS)이 비선택으로 되지 않고, 워드선을 WL11에서 WL1n 및 WLK1 ~ WLkn과 같이 순차적으로 상기 제1 선택기간에서 전압(VR)으로 하여 메모리셀에서의 판독을 행하고, 기록제어회로를 통하여 기록데이터선으로 전송하고, 이어서 제2 선택기간에 고전압(WV)으로 하여 메모리셀의 기억노느에 기록하도록 하면 된다.
메모리셀 내에 이득이 있어, 데이터선이 판독용과 기록용으로 분리되어 있는 메모리셀이라면, 이 실시예의 회로방식은 그러한 메모리셀에 그대로 적용할 수 있다.
도 9에는, 이 발명에 관한 메모리회로에 이용되는 메모리셀의 다른 일실시예의 회로도가 나타나 있다. 동도 (A)에서는, 이 실시예에서는, 축적 MOSFET(QR1)의 드레인과 판독데이터선(RD)과의 사이에 선택 MOSFET(QR2)가 설치된다. 이 선택 MOSFET(QR2)의 게이트는 워드선(WL)에 접속된다. 이 구성은, 상기 도 1의 실시예의 메모리셀에서, 커패시터(C)를 삭제하고, 선택 MOSFET(QR2)를 추가한 것으로 생각해도 된다.
이 경우, 워드선의 선택동작을 상기와 같이 판독용 제1 선택기간과, 기록 및 재기록용의 제2 선택기간으로 나누어 선택전압을 변경하는 것이지만, 이들 선택전압에 대응하여 선택 MOSFET(QR2)와 기록용 MOSFET(QW)의 문턱치전압이 설정된다. 즉, 상기 제1 선택기간에서의 판독용 전압(VR)에서는, 상기 선택 MOSFET(QR2)가 온상태로, 상기 기록용 MOSFET(QW)는 오프상태로 된다. 그리고, 상기 제2 선택기간에서의 기록용 전압(VW)에서는, 상기 기록용 MOSFET(QW)가 온상태로 된다. 이러한 워드선의 3치 레벨에서의 선택/비선택 동작에 대응하여, 상기 제1 선택전압(VR)에 대하여, MOSFET(QR2)의 문턱치전압은 낮고, MOSFET(QW)의 문턱치전압은 높아지며, 상기 제2 선택전압(VW)에 대하여 MOSFET(QW)의 문턱치전압은 낮아진다.
이 실시예에서는, MOSFET(QR2)가 추가되므로, 소자수가 증가하지만, 상기 커패시터(C)가 불필요해지므로 동작을 안정화시킬 수 있다. 즉, 메모리셀을 액세스하기 위한 경우의 전압마진을 확대시킬 수 있다.
동도 (B)에서는, 상기 (A)의 메모리셀을 변경한 것이며, 워드선이 기록워드선(WWL)과 판독용 워드선(RWL)으로 분리되며, 기록용 MOSFET(QW)의 게이트는 기록용의 워드선(WWL)에 접속하고, 선택용 MOSFET(QR2)의 게이트는 판독용 워드선(RWL)에 접속한다.
이 실시예에서는, 워드선이 기록용과 판독용의 2개로 분리되어 있으므로, 상기와 같은 3치레벨에 의한 워드선의 선택/비선택동작이 불필요해진다. 결국, 워드선의 제1 선택기간에서는 판독용 워드선(RWL)을 선택상태로 하여, 메모리셀의 정보전압에 대응하여 온상태/오프상태로 되어 있는 축적 MOSFET(QR1)의 메모리전류가,판독용 워드선(RWL)의 선택동작에 의해 온상태로 되는 선택 MOSFET(QR2)를 통하여 판독용 데이터선(RD)에 흐르게 된다. 만약, 상기 축적 MOSFET(QR1)가 정보전압의 하이레벨에 의해 온상태로 되어 있다면, 판독용 데이터선(RD)은 디스챠지되고, 상기 축적 MOSFET(QR1)가 정보전압의 로우레벨에 의해 오프상태로 되어 있다면, 판독용 데이터선(RD)은 프리챠지전압의 상태로 유지된다.
워드선의 제2 선택기간에서는 기록용 워드선(WWL)을 선택상태로 하고, 기록용 MOSFET(QW)를 온상태로 하여, 기록데이터선(WD)으로 전송되고 있는 기록전압이, 축적 MOSFET(QR1)의 게이트에 기록된다. 이 실시예에서는, 워드선이 2개 증가하는 반면, 기록용과 판독용의 워드선이 각각 2치전압으로 선택/비선택으로 하면 되므로, 메모리셀을 구성하는 MOSFET의 모든 문턱치전압을 똑같이 형성할 수 있으므로 설계 및 제조가 간단해지는 것이다.
상기와 같이 기록제어회로(WC)로서, 판독데이터선(RD)에 나타난 판독신호를 그대로 기록데이터선(WD)으로 전송하여 재기록(리플래시)을 행하는 경우에는, 기억노드의 정보전압은 그 때마다 반전해버린다. 그래서, 다음과 같은 데이터 컨트롤 레지스터가 설치되며, 데이터 입출력버퍼가 제어된다.
이 제어방식의 개념은, 3개의 트랜지스터로 이루어지는 셀을 이용한 DRAM을 예로, 이미 ISSCC72(International Solid-State Circuits Conference in 1972)의 Digest pp. 12 - 13에서 기술되어 있는 바와 같이 공지이다. 즉 각 워드선에는 메모리셀과 같은 구조의 데이터 컨트롤셀이 접속되어 있다. 어떤 워드선이 선택되면, 선택된 데이터 컨트롤셀에서 공통출력신호선에 그 판독신호가 출력된다.
이 신호와 메모리셀어레이에서 센스앰프를 통하여 판독된 신호가 배타적 논리합 회로(Exclusive OR)에 의해 논리가 취해져 데이터 출력(DO)이 된다. 한편, 데이터 컨트롤 레지스터로의 판독신호와 데이터 입력신호(Di)가 상기 동일한 배타적 논리합이 취해져 메모리셀 어레이로의 기록데이터가 된다. 데이터 입출력의 제어를 고속으로 행하기 위해, 데이터 컨트롤셀 내의 출력 트랜지스터(판독 MOSFET(QR)에 상당)의 채널폭을 메모리셀의 채널폭 보다도 크게 하는 것도 가능하다.
도 10에는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 다른 일실시예의 요부회로도가 나타나 있다. 동도에는, 1개의 판독 데이터선(RD1), 기록데이터선(WD1) 및 상기 판독데이터선(RD1)에 대응된 공통 데이터선(IO(1))과, 1개의 워드선(WL11) 및 1개의 메모리셀(MC11)과 기록제어회로(WC1)가 대표로서 예시적으로 나타나 있다.
이 실시예에서는, 상기 도 1의 실시예와 같은 메모리셀(MC11)을 이용하여 구성된다. 이 실시예에서는, 기록제어회로(WC1)로서, 상기와 같은 전송게이트 MOSFET 대신에, 반전증폭회로를 구성하는 MOSFET(QT11, QT12)에 의해 구성된다. MOSFET(QT11)는, 그 게이트가 상기 판독데이터선(RD1)에 접속되는 증폭 MOSFET이다. 상기 MOSFET(QT12)는, 상기 증폭 MOSFET(QT11)의 드레인출력을 기록데이터선(WD1)으로 전송하는 출력선택 MOSFET이며, 그 게이트는 행선택선으로서의 제어선(WCL1)에 접속된다.
이 구성에서는, 메모리셀(MC11)의 기억정보가 판독데이터선(RD1)으로 판독되고, 상기 제어신호(WCL1)의 하이레벨에 의해 상기 출력선택 MOSFET(QT12)가 온상태로 되어, 증폭 MOSFET(QT11)의 드레인에서 얻어지는 반전증폭신호를 기록 데이터선(WD1)으로 전송한다.
예컨대, 메모리셀의 기억노드에 하이레벨이 기억되어 있던 상태라면, 상기와 같이 워드선(WL11)의 제1 선택기간에서는 축적 MOSFET(QR)가 온상태가 되어, 판독 데이터선(RD1)을 로우레벨로 디스챠지시킨다. 이러한 판독데이터선(RD1)의 로우레벨을 받아, 증폭 MOSFET(QT11)는 오프상태가 되므로, 상기 제어선(WCL1)이 선택되어 출력선택 MOSFET(QT12)가 온상태가 되어도 기록데이터선(WD1)은 VDD와 같은 프리챠지전위인 상태가 된다. 따라서, 워드선(WL11)의 제2 선택기간에 의해 기록용 MOSFET(QW)가 온상태로 되었을 때에는, 상기 기억노드에는 상기 기억전압과 같은 하이레벨이 기록된다.
역으로, 메모리셀의 기억노드에 로우레벨이 기억되어 있던 상태라면, 상기와 같이 워드선(WL11)의 제1 선택기간에 축적 MOSFET(QR)는 오프상태로 되어, 판독데이터선(RD1)을 하이레벨의 프리챠지인채로 유지한다. 이러한 판독데이터선(RD1)의 하이레벨을 받아, 증폭 MOSFET(QT11)는 온상태로 되므로, 상기 제어선(WCL1)이 선택되어 출력선택 MOSFET(QT12)가 온상태로 되면, 기록데이터선(WD1)은 0V로 디스챠지된다. 따라서, 워드선(WL11)의 제2 선택기간에 의해 기록용 MOSFET(QW)가 온상태로 되었을 때에는, 상기 기억노드에는 상기 기억전압과 같은 로우레벨이 기록된다.
이와 같이 기록제어회로(WC1)로서 반전증폭기능을 지니게 한 경우에는, 상기 설명한 바와 같은 데이터 컨트롤 레지스터는 불필요해져 데이터 입출력회로의 설계가 용이해짐과 동시에, 비선택셀로의 재기록을 고속으로 할 수 있음과 동시에 사용상의 편의를 좋게 할 수 있다.
도 11에는, 상기 도 10의 실시예 회로의 동작의 일예를 설명하기 위한 파형도가 나타나 있다.
워드선(WL11)은 제1 선택기간에서는 판독용의 낮은 전압(VR)으로 된다. 비선택 기간에서 VDD 레벨로 프리챠지되어 있던 판독데이터선(RD1)은, 기억노드의 기억전압에 대응하여 변화한다. 결국, 상기와 같이 축적 MOSFET(QR)의 게이트에, 이러한 MOSFET(QR)의 문턱치전압(VTR) 이상의 높은 정보전압이 인가된 상태에서는, MOSFET(QR)가 온상태로 되어 실선으로 나타낸 바와 같이 VDD에서 0V로 디스챠지된다. 상기와 같이 축적 MOSFET(QR)의 게이트에, 이러한 MOSFET(QR)의 문턱치전압(VTR) 이하의 정보전압이 인가된 상태에서는, MOSFET(QR)는 오프상태로 되어 점선으로 나타낸 바와 같이 VDD 프리챠지레벨을 유지한다.
Y 선택선(YS1)을 VDD+VT와 같은 하이레벨로 하면, 판독데이터선(RD1)과 공통데이터선(IO)(또는 /IO)과 접속되어, 전하의 재배분에 의해 판독데이터선(RD1)과, 상기 공통데이터선(IO)은 VDD/2를 기준으로 하여 미소전압(vs)만큼 로우레벨 또는 하이레벨로 변화한다. 그 후에 센스앰프가 증폭동작을 개시하여, 판독데이터선(RD1), 공통 데이터선(IO)은 로우레벨 또는 하이레벨(VDD)로 변화한다. 그리고, 제어선(WCL1)을 하이레벨로 하면, 기록데이터선(WD1)은, 실선으로 나타낸 바와 같이 로우레벨(0V) 또는 점선으로 나타낸 바와 같이 하이레벨(VDD)이 된다. 동도에서, 실선과 점선은, 메모리셀의 정보전압에 대응한 판독용 데이터선(RD1)의 전위변화와 대응하고 있다.
이와 같이 하여 기록데이터선(WD1)의 전위가 확정된 후에, 워드선(WL11)의 전위를 기록용의 고전압(VW)으로 변화시켜, 기록용 MOSFET(QW)를 온상태로 하므로써, 상기 기억노드에는, 원래의 기억전압에 대응한 하이레벨 또는 로우레벨이 재기록된다. 기록용 MOSFET(QW)의 드레스홀드 누설전류 혹은 MOSFET(QW)의 소스, 드레인 확산층과 기판과의 사이의 누설전류에 의해, 상기 기억노드의 정보전압이 감소해 있다면, 상기와 같은 재기록에 의해서 정보전압으로 리플래시된다.
상기와 같은 기록제어회로(WC)는, 도 2에 나타낸 메모리회로, 혹은 도 9에 나타낸 메모리셀을 이용한 메모리회로에도 마찬가지로 적용할 수 있는 것이다.
도 12에는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 다른 일실시예의 요부회로도가 나타나 있다. 동도에는, 1개의 데이터선(DL1) 및 상기 데이터선(DL1)에 대응된 공통데이터선(IO(1))과, 한쌍의 판독워드선(RWL11)과 기록워드선(WWL11) 및 1개의 메모리셀(MC11)과 기록제어회로(WC1)가 대표로서 예시적으로 나타나 있다.
이 실시예에서는, 판독용 데이터선과 기록 데이터선이 공통화된 데이터선(DL1)에 의해 구성된다. 결국, 데이터선(DL1)은 판독기록 데이터선(RWD)이 된다. 메모리셀(MC11)은, 상기 도 9의 (B)에 나타낸 회로와 같은 회로가 이용된다. 단, 상기와 같이 판독데이터선과 기록데이터선이 공통화된 데이터선(DL1)으로 구성되므로, 기록용 MOSFET(QW)와 판독선택 MOSFET(QR2)의 한쪽의 소스, 드레인이 공통으로 상기 데이터선(DL1)에 접속된다. 상기 판독선택 MOSFET(QR2)의 게이트는, 판독용 워드선(RWL11)에 접속되며, 기록용 MOSFET(QW)의 게이트는, 기록용워드선(WWL11)에 접속된다.
상기 데이터선(DL1)은, 데이터선 선택회로를 구성하는 컬럼스위치 MOSFET(QY11)을 통하여 공통데이터선(IO)에 접속된다. 도시하지 않지만, 공통데이터선(IO)은, 상기와 같이 한쌍의 공통데이터선(IO, /IO)으로 구성되는 중 한쪽의 공통데이터선이다.
이 실시예에서는, 기록제어회로(WC1)는, 상기 메모리셀(MC11)과 같은 회로구성으로 되는 MOSFET(QT1, QT2, QT3)로 구성된다. 상기 MOSFET(QT1)는, 메모리셀의 축적 MOSFET(QR1)에 대응하고, MOSFET(QT2)는 메모리셀의 판독 선택용 MOSFET(QR2)에 대응하며, MOSFET(QT3)는 기록용 MOSFET(QW)에 대응하고 있다. 상기 MOSFET(QT2)의 게이트는, 상기 판독워드선에 대응된 제1 제어선(RCL1)에 접속되고, 상기 MOSFET(QT3)의 게이트는 상기 기록워드선에 대응된 제2제어선(WCL1)에 접속된다.
도 13에는, 상기 도 12의 실시예 회로의 동작의 일예를 설명하기 위한 파형도가 나타나 있다. 이 파형도를 참조하여, 상기 도 12에 나타낸 메모리회로의 동작을 설명한다.
메모리회로가 비선택상태에서는, 프리챠지신호(PR)가 VDD+VT와 같은 하이레벨로 되어, 프리챠지 MOSFET(QP)가 온상태로 된 데이터선(DL)을 전원전압(VDD)으로 프리챠지하고 있다.
메모리액세스가 개시되면, 상기 프리챠지신호(PR)는 로우레벨로 된 후에, 판독용 워드선(RWL11)이 VDD와 같은 하이레벨로 된다. 만약, 축적 MOSFET(QR1)의 게이트에 하이레벨의 정보전압이 유지되어 있다면, 이러한 MOSFET(QR1)가 온상태이므로, 동도에 실선으로 나타내는 바와 같이 데이터선(DL1)은 로우레벨(0V)을 향해 디스챠지된다. 이것에 대하여, 축적 MOSFET(QR1)의 게이트에 로우레벨의 정보전압이 유지되어 있다면, 이러한 MOSFET(QR1)가 오프상태이므로, 동도에 점선으로 나타내는 바와 같이 데이터선(DL1)은 하이레벨(VDD)의 상태가 된다.
이 실시예에서는, 판독데이터선과 기록데이터선이 공통화되어 있으므로, 상기와 같은 판독동작이 종료하면 판독워드선(RWL11)은 로우레벨의 비선택상태로 된다. 이 후에, 데이터선 선택회로에 의해 Y 선택신호(YS1)가 하이레벨(VDD)이 되면, 상기 데이터선(DL1)과 공통데이터선(IO)이 접속되어, 그 전하분산에 의해 공통 데이터선(IO)은, 상기와 마찬가지로 VDD/2의 프리챠지 전압에서 미소전압만큼 로우레벨 또는 하이레벨로 변화한다. 이에 따라 데이터선(DL1)의 전위도 상기 공통데이터선(IO)과는 역방향으로 전위가 변화한다.
도시하지 않는, 판독동작이라면 상기 공통데이터선(IO)의 전위변화는, 도시하지 않는 다른 쪽의 공통데이터선(/IO)의 프리챠지전압(VDD/2)을 참조전압으로 하는 상기와 같은 센스앰프로 증폭되어, 상기 공통데이터선(IO)과, 선택된 데이터선(DL1)의 전위는, 0V 또는 VDD로 증폭된다.
기록제어회로의 제어선(WCL1)은, 비선택상태를 포함하여 상기 동작간 VDD+VT와 같은 하이레벨로 되어 있고, 상기 데이터선(DL1)의 전위변화가 MOSFET(QT1)로 전송되어 있으며, 이러한 제어선(WCL1)의 로우레벨의 변화에 의해, 상기 판독되어 증폭된 데이터선(DL1)의 전압이 상기 MOSFET(QT1)의 게이트에 유지(래치)된다. 이래치동작과 병행하여 상기 Y 선택신호(YS1)도 로우레벨로 변화하고, 데이터선(DL)과 공통데이터선(IO(1))과는 분리된다.
기록동작일 때에는, 상기 Y선택선(YS1)이 하이레벨일 때에, 입력회로와 센스앰프를 통하여 상기 공통데이터선(IO(1))에 기록신호가 전송되고, 그것이 상기 기록제어회로의 상기 MOSFET(QT1)의 게이트에 유지된다. 이것에 의해, 기록동작에서는, 선택메모리셀에는, 상기 공통데이터선(IO)에서의 기록전압이 기록제어회로로, 비선택셀에서는 그 판독신호가 기록제어회로로 각각 래치된다.
프리챠지신호(PR)가 일시적으로 하이레벨로 되어, 상기 데이터선(DL1)이 VDD레벨로 프리챠지된다. 이 프리챠지가 종료된 후에, 제어선(RCL1)과 기록워드선(WWL11)을 하이레벨로 한다. 기록워드선(WWL11)의 선택레벨은, VDD+VTW와 같은 높은 전압으로 된다.
상기 기록제어회로(WC1)의 MOSFET(QT1)의 게이트에, 하이레벨이 래치되어 있다면, 이러한 MOSFET(QT1)가 온상태이므로, MOSFET(QT2)를 통하여 데이터선(DL1)을 로우레벨로 디스챠지시키고, 이 로우레벨이 메모리셀의 MOSFET(QR1)의 게이트에 기록된다. 또, 상기 기록제어회로(WC1)의 MOSFET(QT1)의 게이트에, 로우레벨이 래치되어 있다면, 이러한 MOSFET(QT1)가 오프상태이므로, 데이터선(DL1)이 하이레벨의 상태가 되며, 그것이 메모리셀의 MOSFET(QR1)의 게이트에 기록된다.
이러한 동작에 의해, 1개의 데이터선을 이용하면서, 상기 도 1 또는 도 2의 실시예 회로와 동일한 기록/판독 및 리플래시의 각 동작을 행하게 할 수 있다. 이 실시예에서는, 데이터선(DL)의 수를 절반으로 할 수 있으므로 회로의 간소화를 도모할 수 있다.
상기와 같이 선택셀의 판독동작 혹은 비선택셀의 재기록동작에서는, 기록제어회로에서 재반전한 전압이 메모리셀의 기억노드에 입력되게 되므로, 메모리셀을 판독할 때마다 그 기억노드의 전압은 하이레벨/로우레벨로 반전하는 일은 없다. 따라서, 상기 설명한 바와 같은 데이터 컨트롤 레지스터는 불필요하게 할 수 있으며, 사용상의 편의를 좋게 할 수 있다.
메모리셀의 기록 트랜지스터로서, MOSFET 대신에 상기 도 2의 실시예와 같이 불투과성 절연막의 구조를 갖는 BMOS에 치환되고, 그것을 상기와 같이 종(縱)구조로 하면, 메모리셀의 면적을 작게할 수 있음과 동시에, 기억전압의 불휘발화도 가능해진다. 그리고, 기록제어회로의 MOSFET(QT3)도 이러한 BMOS로 하므로써, 이러한 제어회로도 메모리셀과 동일한 면적을 작게 형성할 수 있다.
도 14에는, 이 발명에 관한 반도체 집적회로장치에 구성되는 메모리회로의 다른 일실시예의 요부회로도가 나타나 있다. 기억용량을 크게 하면, 판독데이터선이나 기록데이터선에 접속되는 메모리셀의 수가 많아진다. 이 결과, 그 기생용량이 증대하여 동작이 지연된다.
이 실시예에서는, 데이터선의 기생용량을 저감시키기 위해 판독데이터선과 기록데이터선이 상하로 2분할된다. 결국, 기록제어회로(WC)와 프리챠지회로 및 데이터선 선택회로를 중심으로 하여, 선택스위치(QRCU, QWCU, QRCL, QWCL)를 통하여 선택적으로 접속시키는 것이다.
이 구성에 의해, 상기 데이터선 선택회로와 상기 기록제어회로(WC)를 상하로분리된 데이터선(RDU, WDU, RDL, WDL)에 대하여 공통으로 이용할 수 있다. 메모리셀(MC)은, 상기 설명한 판독데이터선과 기록데이터선에 대응하여 구성된 도 1, 도 2, 도 9 등에 나타낸 실시예의 어떤 메모리셀이어도 된다. 기록제어회로도, 도 1에 나타낸 바와 같은 회로, 혹은 도 10에 나타낸 바와 같은 반전증폭기능을 갖는 것의 어느 것이어도 된다.
동도에서, 상하로 분리된 2쌍의 데이터선은, 각각의 선택신호(SU, SL)를 VDD+VT와 같은 고전압으로 하므로써, 프리챠지 MOSFET(QP1, QP2)에 의해 동시에 VDD레벨로 프리챠지할 수 있다.
상기 프리챠지 동작이 종료된 후, 선택하고픈 데이터선(예컨대 RDL, WDL)에 대응한 선택신호(SL)를 하이레벨 상태로 하고, 비선택측의 데이터선(RDU, WDU)에 대응한 선택신호(SU)를 로우레벨로 하며, MOSFET(QRCU, QWCU)를 오프상태로 하여 상기 기록제어회로(WC) 및 데이터선 선택회로에서 잘라 떨어지게 하면 된다. 상기 선택측에서는, 기록제어회로나 데이터선 선택회로가 데이터선(RSL, WDL)이 접속된 상태이며, 상기 설명한 바와 같은 판독, 기록 혹은 리플래시동작을 행하게 할 수 있다. 이 실시예에서는, 데이터선의 분할에 의해, 데이터선 길이가 반감하고, 그 기생요량이나 기생저항이 작아지므로 고속동작이 가능해진다.
이상의 각 실시예에서는, 이득이 있는 메모리셀에서의 판독신호를 변별하기 위해, 판독데이터선을 VDD로 프리챠지하는 방식을 조합한 것이다.
도 15에서는, 이 발명에 관한 반도체 집적회로장치로 구성되는 메모리회로의 또다른 일실시예의 요부회로도가 나타나 있다. 상기와 같이 판독데이터선과 기록데이터선을 구비하여, 메모리셀에 이득기능을 지니게 한 경우에는, 기록제어회로가 동작했을 때에는 양자는 상보의 레벨로 된다. 결국, 판독데이터선에 판독된 신호가 로우레벨에서, 기록데이터선은 그것과는 역의 하이레벨로 된다. 이것에 착안하여, 이 실시예에서는 기록제어회로에 CMOS 래치회로를 설치하여, 데이터선의 신호변화를 고속으로 하도록 연구된 것이다.
고집적화를 위해 작은 소자로 구성된 메모리셀을 이용하며, 또, 1개의 데이터선(RD)에 다수의 메모리셀을 접속한 경우에는 그 기생용량도 커지므로, 이러한 판독데이터선(RD)을 풀레벨의 0V까지 디스챠지시키는데는 비교적 긴 시간을 요하게 된다.
이 실시예에서는, 판독시에는 기록데이터선(WD)이 일정전위로 고정되어 있는 것을 이용하여, 그것을 참조전압으로서 판독데이터선(RD)과의 사이에 미소전압차가 발생한 시점에서, 구동능력이 높은 CMOS 래치구성의 센스앰프로 증폭시키므로써, 판독데이터선(RD)의 전위를 확정시킴과 동시에, 비선택셀에 대응한 기록데이터선(WD)의 전위도 동시에 확정시키는 것이다.
상기 센스앰프는, N채널형 MOSFET(QN1, QN2)와, P채널형 MOSFET(QP1, QP2)에 의해 각각 구성되는 CMOS 인버터회로의 입력과 출력을 교차접속하여 구성된 CMOS 래치회로가 이용된다. 이 CMOS 래치회로는, 상기 P채널형 MOSFET(QP1, QP2)의 소스의 동작시에 전원전압(VDD)과 같은 활성화전압(SP)이 공급되고, 상기 N채널형 MOSFET(QN1, QN2)의 소스의 동작시에 0V의 활성화전압(SN)이 공급되므로써 증폭동작을 행한다.
상기와 같은 판독신호를 얻기 위해, 기록데이터선(WD)에 대해서는 VDD/2의 중간전압이 프리챠지전압으로서 공급되는 것에 비해, 판독데이터선(RD)에는 그것보다 미소전압(δ)만큼 높은 전압(VDD/2+δ)이 프리챠지전압으로서 공급된다.
상기의 구성에서는, 특히 제한되지 않지만, 상기 판독데이터선(RD)과 기록데이터선(WD)과는, 데이터선 선택회로를 구성하는 컬럼스위치 MOSFET(QY1, QY2)를 통하여 한쌍의 상보 공통데이터선(IO, /IO)에 접속된다. 이 공통데이터선(IO, /IO)도 상기와 마찬가지로 VDD/2로 프리챠지된다.
상기와 같이 각 데이터선(RD, WD)에 센스앰프를 설치한 경우에는, 상기 공통데이터선(IO, /IO)을 저진폭의 신호선으로서 이용하고, 판독신호를 메인앰프에 의해 증폭하도록 하는 것도 가능하다. 물론, 상기와 같은 CMOS 래치회로로 이루어지는 센스앰프를 배치해도 된다.
기록동작에서는, 공통데이터선(IO, /IO)에서 기록정보에 대응한 극성의 차동전압이 선택된 데이터선(RD, WD)의 센스앰프에 공급되며, 이러한 센스앰프에 의해 하이레벨/로우레벨의 2치전압으로 증폭된다. 이 구성에서는, 기록제어회로로서의 센스앰프가 반전증폭동작을 행하므로, 상기와 같은 데이터 컨트롤 레지스터가 불필요해지며, 사용상의 편의를 좋게 할 수 있다. 그리고, 데이터선(RD, WD)의 신호진폭은, 거의 VDD/2를 중심으로 하여 하이레벨/로우레벨과 같이 반감시킬 수 있으므로, 저소비전력화도 함께 도모할 수 있다.
상기와 같은 판독동작을 위해, 도 16에 나타낸 파형도와 같이, 판독데이터선(RD)의 프리챠지전압이 VDD/2+δ과 같이, 기록데이터선(WD)의 프리챠지전압(VDD/2)에 대하여 δ만큼 높게 설정되지 않으면 안된다. 만약, 양자(RD, WD)를 VDD/2의 동전위로 프리챠지해버리면, 메모리셀의 기억노드에 로우레벨이 유지되어, 판독시에 상기와 같은 방전경로가 형성되지 않을 때에는, 판독용 데이터선(RD)의 전위가 VDD/2의 프리챠지전위의 상태가 되고, 상기 참조전압으로서의 기록데이터선(WD)의 전위와 같게 되어, 센스동작이 불가능해지기 때문이다.
상기와 같이 프리챠지전압에 미소전압(δ)만큼 차전압을 갖게 하므로써, (A)와 같이 메모리셀의 판독동작에 의해 방전경로가 형성되어 데이터선(RD)의 전위가 로우레벨측으로 변화하여 그 전위관계가 역전했을 때, 센스앰프를 활성화하는 타이밍 신호(SP, SN)를 온으로하여 증폭동작을 행하게 하므로서, 데이터선(RD, WD)을 고속으로 로우레벨/하이레벨로 변화시킨다.
또, (B)와 같이 메모리셀의 판독동작에 의해 방전경로가 형성되지 않을 때 데이터선(RD)의 전위는 δ만큼 하이레벨을 유지하고, 센스앰프를 활성화하는 타이밍신호(SP, SN)를 온으로 하여 증폭동작을 행하게 함으로써 데이터선(RD, WD)을 고속으로 하이레벨/로우레벨로 변화시킨다.
상기 실시예에서 얻어지는 작용효과는, 하기와 같다.
(1) 정보전압을 그 게이트에 유지하는 축적 MOSFET 및 기록용 트랜지스터를 포함하는 메모리셀을 이용하고, 기록데이터가 전송되는 기록용 데이터선 및 상기 메모리셀의 축적 MOSFET의 온 또는 오프상태에 대응한 판독신호가 전송되는 판독용 데이터선에 직교하도록 워드선을 배치하여, 상기 메모리셀의 기록용 트랜지스터의 제어단자를 접속함과 동시에, 그 선택신호에 대응하여 상기 메모리셀에서의 상기판독신호를 대응하는 판독용 데이터선에 출력시키도록 메모리셀 어레이를 구성하고, 데이터선 선택회로에 의해 상기 복수의 판독용 데이터선 중 하나를 선택하여 제1과 제2 공통데이터선 중 어느 하나에 접속시켜, 상기 판독용 데이터선을 비선택기간에 제1 전위로 프리챠지하고, 제1 선택기간에 상기 워드선을 판독용으로 선택하여 상기 메모리셀의 온상태의 축적 MOSFET에 의해 제2전위로 디스챠지하며, 상기 제1과 제2의 공통데이터선은, 상기 비선택기간에 상기 제1전압과 제2전압의 거의 중간인 제3전위로 프리챠지하여, 상기 제1 선택기간에 상기 데이터선 선택회로에 의해 선택된 판독용 데이터선과의 전하분산에 대응한 한쪽의 공통데이터선에 나타나는 판독신호가 상기 다른 쪽 공통데이터선의 프리챠지전압을 참조전압으로 증폭하고, 필요에 따라 기록데이터선에 기록신호를 전송한 후의 제2 선택기간에 워드선을 고전압으로 하고 기록 트랜지스터를 온상태로 하여 메모리셀에 기록 또는 재기록하므로써, 메모리셀 자체가 증폭기능을 가지며, 또 비파괴 판독으로 하는 것이 가능하므로, 회로의 간소화와 사용상의 편의를 좋게 한 메모리회로를 얻을 수 있다는 효과가 얻어진다.
(2) 상기 제1과 제2의 공통데이터선에는, 상기 데이터선 선택회로에 의해 거의 동수의 판독데이터선이 접속하고, 상기 전하분산에 의해 한쪽의 공통데이터선에 형성된 판독신호를 다른 쪽 공통데이터선의 프리챠지전압을 참조전압으로 하는 차동증폭회로로 이루어지는 센스앰프를 설치하므로써, 상기에 더하여 고속이며 안정한 판독동작을 실현할 수 있다는 효과가 얻어진다.
(3) 상기 차동증폭회로로서, 그 입력과 출력을 교차접속하여 이루어지는 한쌍의 CMOS 인버터회로로 이루어지는 CMOS 래치회로를 이용하므로써, 상기에 더하여 고속으로 판독신호를 얻음과 동시에, 선택된 메모리셀로의 기록동작을 고속으로 행하도록 할 수 있다는 효과가 얻어진다.
(4) 상기 판독데이터선과, 상기 기록데이터선과의 사이에 판독데이터선의 신호를 기록데이터선에 전송하는 기록제어회로를 설치하므로서, 상기에 더하여 기억전압이 누설전류 등에 의해 저하한 경우의 재기록을 간단히 행하도록 할 수 있다는 효과가 얻어진다.
(5) 상기 기록제어회로로서, 상기 판독데이터선과, 상기 기록데이터선을 각각 접속시키는 전송게이트 MOSFET로 구성하므로써, 상기에 더하여 회로의 간소화를 도모할 수 있다는 효과가 얻어진다.
(6) 상기 기록제어회로로서, 상기 판독데이터선의 신호전압을 반전증폭하여 상기 기록데이터선에 전송하는 반전증폭회로로 하므로써, 상기에 더하여 데이터 컨트롤 레지스터 등을 생략할 수 있고, 사용상의 편의를 좋게 할 수 있다는 효과가 얻어진다.
(7) 상기 메모리셀을 구성하는 기록용 트랜지스터로서, 불투과성 절연막 구조로 이루어지며, 이러한 불투과성 절연막의 구조를 상기 MOSFET의 게이트전극상에 게이트전극의 면을 향하는 종방향의 전류경로를 갖도록 입체적으로 형성하고, 상기 워드선과 상기 MOSFET의 게이트와의 사이에 커패시터를 설치하므로서, 상기에 더하여 대폭의 셀면적의 축소와 기억전압의 불휘발화 혹은 데이터의 유지시간의 확대를 도모할 수 있다는 효과가 얻어진다.
(8) 상기 메모리셀을 구성하는 기록용 트랜지스터를 MOSFET를 이용하여, 상기 워드선과 상기 정보전압을 게이트로 유지하는 축적 MOSFET의 게이트와 상기 워드선과의 사이에 커패시터를 설치하므로써, 상기에 더하여 각별한 제조공정을 증가하지 않고 메모리회로를 형성할 수 있다는 효과가 얻어진다.
(9) 상기 워드선을 기록용 워드선과 판독용 워드선으로 분리하여, 상기 제1 선택기간에서는 판독워드선을 선택상태로 하고, 제2 선택기간에서는 기록용 워드선을 선태상태로 하여, 상기 메모리셀의 기록용 트랜지스터를 MOSFET로서 게이트를 상기 기록용의 워드선에 접속하고, 상기 기억전압을 게이트에 유지하는 축적 MOSFET에 대하여 상기 판독용 워드선에 게이트가 접속된 선택 MOSFET가 직열로 접속하므로써, 워드선의 선택레벨을 2치레벨로 할 수 있으므로 상기에 더하여 워드선 선택동작을 간단히 하고, 나아가 동작마진을 확대시킬 수 있다는 효과가 얻어진다.
(10) 상기 기록용의 워드선과 판독용의 워드선을 공통의 워드선으로 하고, 상기 기록용 MOSFET의 문턱치전압을 상기 선택 MOSFET의 문턱치 전압보다 크게 설정하여, 상기 제1 선택기간에서는 선택용 MOSFET만을 온상태로 하고, 상기 제2 선택기간에서는 상기 기록용 MOSFET도 온상태로 하므로써, 상기와 같은 메모리동작을 실현하면서, 또, 각별한 제조공정을 증가하지 않고 메모리회로를 형성할 수 있다는 효과가 얻어진다.
(11) 상기 판독용 데이터선과 기록용 데이터선을 공통화한 1개의 데이터선으로 하고, 메모리셀과 같은 회로로 이루어지는 더미셀을 기록제어회로서 설치하며, 데이터선에 판독된 신호 또는 기록신호가 상기 기록제어회로에 기록되어, 그 판독신호가 이러한 공통화된 데이터선에 기록신호로서 전송되어, 워드선이 선택된 메모리셀에 기록을 행하도록 하므로써, 상기에 더하여 회로의 간소화를 도모하면서, 상기와 같은 데이터 컨트롤 레지스터를 불필요로 하는 메모리동작을 실현할 수 있다는 효과가 얻어진다.
(12) 상기 메모리셀을 구성하는 기록용 트랜지스터를 MOSFET로 하고, 그 게이트를 기록용의 워드선에 접속하여, 상기 메모리셀의 상기 정보전압을 게이트에 유지하는 축적 MOSFET와 상기 데이터선과의 사이에 선택 MOSFET를 설치하여, 그 게이트를 판독용 워드선에 접속하고, 상기 더미셀로 이루어지는 기록제어회로로 이용하여 판독 워드선에 대응된 판독제어선과, 상기 기록워드선에 대응한 기록제어선에 접속하고, 상기 기록제어선과 판독제어선을 활성화하므로써, 상기 기록회로의 동작을 제어에 의해, 상기에 더하여 회로의 간소화를 도모하면서, 상기와 같은 데이터 컨트롤 레지스터를 불필요로 하는 메모리동작을 실현할 수 있다는 효과가 얻어진다.
(13) 상기 기록제어회로, 프리챠지회로 및 데이터선택회로를 중심으로 하여, 상기 기록데이터선 및 판독데이터선이 스위치회로를 통하여 선택적으로 접속시키므로써, 상기에 더하여 데이터선의 기생용량, 기생저항을 저감할 수 있으므로 동작의 고속화 및 안정화를 도모할 수 있다는 효과가 얻어진다.
(14) 정보전압을 그 게이트에 유지하는 축적 MOSFET 및 기록용 트랜지스터를 포함하는 메모리셀을 이용하여, 기록신호가 전송되는 기록용 데이터선 및 상기 메모리셀의 축적 MOSFET의 온 또는 오프상태에 대응한 판독신호가 전송되는 판독용데이터선에 직교하도록 워드선을 배치하여, 상기 메모리셀의 기록용 트랜지스터의 제어단자를 접속함과 동시에, 그 선택신호에 대응하여 상기 메모리셀에서의 상기 판독신호를 대응하는 판독용 데이터선으로 출력시키도록 메모리셀 어레이를 구성하여, 상기 판독데이터선과 상기 기록데이터선과의 사이에 설치된 CMOS 래치구성의 센스앰프를 설치하고, 상기 판독데이터선을 제1 기간에 제1 전위로 프리챠지하고, 상기 기록데이터선을 상기 제1 기간에 상기 제1전압보다 작은 제2 전압으로 프리챠지하며, 제2 기간에 상기 워드선을 선택하여 상기 메모리셀의 온상태의 축적 MOSFET에 의해 판독데이터선을 제3전위로 디스챠지하고, 상기 판독데이터선이 상기 메모리셀의 정보전압에 대응한 제1전압이나 제3전압으로 된 후에 상기 센스앰프를 동작상태로 하여 센스앰프의 동작전압에 대응한 하이레벨과 로우레벨로 증폭하고, 데이터선 선택회로에 의해 상기 판독데이터선과 그것에 대응한 기록데이터선으로 이루어지는 복수쌍 중 한쌍을 선택하여 제1과 제2의 공통데이터선과 접속시키므로서, 동작의 고속화와 안정화를 도모할 수 있다는 효과가 얻어진다.
(15) 상기 센스앰프의 동작전압에 대응한 하이레벨과 로우레벨을 전원전압과 회로의 접지전위로 하고, 상기 제2전압은, 상기 전원전압의 1/2의 전압으로 설정되어, 상기 제1전압은, 상기 센스앰프의 안정한 증폭동작에 필요한 최소전압분만큼 상기 제2전압보다 높게 하므로써, 데이터선의 진폭이 작게 되어 고속화와 저소비전력화를 한층 도모할 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다. 예컨대, 도 1 및 도 2에서, 전원전압(VDD)으로서 정의 전압을 이용하는 경우, 프리챠지 MOSFET를 N채널형 MOSFET 대신에 P채널형 MOSFET를 이용하는 것이어도 된다. 이 경우에는, 그 제어신호(PR)는, 회로의 접지전위와 같은 로우레벨이 액티브레벨이 되므로, 전원전압(VDD) 이상의 고전압을 필요로 하지 않는다. 따라서, 메모리회로가 장시간 비선택상태로 된 경우에도, N채널형 MOSFET를 이용한 경우와 같이 프리챠지신호를 승압전압으로 유지시키기 위한 챠지펌프회로를 계속하여 동작상태로 하는 등 특별한 동작이 불필요해진다.
도 9 및 도 12의 메모리셀에서, 기록 트랜지스터(QW)를 상기 불투과성 절연막 구조의 MOSFET로 치환하고, 축적 MOSFET(QR1)의 게이트상에 종구조로 형성하는 것이어도 된다. 결국, 상기 불투과성 절연막 구조의 MOSFET는, 기록 트랜지스터로서 이 실시예에 나타난 모든 메모리셀 및 기록제어회로 등으로서 이용되는 더미셀 혹은 데이터 컨트롤 레지스터로서의 메모리셀 모두에 이용할 수 있다. 이러한 불투과성 절연막 구조의 MOSFET를 이용하므로써, 논리적으로는 상기와 같이 기억전압의 불휘발화를 도모할 수 있다. 또, 회로셀의 면적을 대폭으로 축소시킬 수 있다.
공통 데이터선(IO, /IO)에 설치된 차동증폭회로는, 상기와 같은 CMOS 래치회로의 다른, 연산증폭회로와 같은 차동증폭회로여도 된다.
메모리어레이의 구성은, 워드선 방향에 복수의 메모리어레이를 배치하고, 워드선을 메인워드선과 서브워드선과 같은 다이나믹형 RAM에서 공지의 계층구조로 하는 것이어도 된다. 메모리회로는, 데이터처리동작을 행하는 디지털회로, 예컨대 마이크로 프로세서(CPU) 등과 함께 1개의 반도체 집적회로장치에 내장되는 것 이외에, 그 자체가 범용메모리회로를 구성하는 것이어도 된다. 범용의 메모리회로에서는, 어드레스신호나 제어신호를 입력하는 입력회로가 설치된다. 디지털회로에 내장되는 메모리회로에서는, 이러한 입력회로가 생략되어 상기 디코더에 내부버스를 통하여 어드레스 신호나 제어신호가 공급된다.
이 발명은, 기억동작과 증폭동작을 겸한 축적 MOSFET와, 상기 축적 MOSFET의 게이트에 정보전압을 기록하는 기록용 트랜지스터를 구비한 메모리셀을 이용한 메모리회로로 이루어지는 반도체 집적회로장치, 혹은 이러한 메모리회로와 다른 논리회로 등을 내장한 반도체 집적회로장치에 널리 이용할 수 있는 것이다.

Claims (17)

  1. 정보전압을 그 게이트에 유지하고, 이러한 정보전압에 대응하여 온 또는 오프상태로 되는 축적 MOSFET 및 기록신호를 상기 MOSFET의 게이트에 공급하는 기록용 트랜지스터를 포함하는 메모리셀의 복수와,
    상기 메모리셀의 정보전압으로 공급되기 위해 기록신호가 전송되는 기록용 데이터선의 복수와,
    상기 메모리셀의 축적 MOSFET의 온 또는 오프상태에 대응한 판독신호가 전송되는 판독용 데이터선의 복수와,
    상기 메모리셀의 기록용 트랜지스터의 제어단자가 접속됨과 동시에, 비선택 상태에서는 상기 정보전압에 무관하게 축적 MOSFET를 오프상태로 하는 제1전압으로 설정되며, 제1 선택기간에서는 상기 기록용 트랜지스터가 오프상태로서, 상기 기억정보가 하이레벨이라면 축적 MOSFET를 온상태로 로우레벨이라면 오프상태로 하는 제2전압으로 설정되어 판독용 데이터선을 선택적으로 디스챠지하고, 상기 기록데이터선에 기록하기 위한 신호전압 또는 상기 판독신호에 대응한 신호전압이 전송된 제2 선택기간에서는 상기 기록용 트랜지스터를 온상태로 하는 제2전압으로 설정되는 워드선과,
    상기 복수의 판독용 데이터선 중 하나를 선택하는 데이터 선택회로와,
    상기 데이터선 선택회로를 통하여 상기 선택된 판독용 데이터선이 어느 것에 접속되는 제1과 제2의 공통데이터선을 포함하는 메모리어레이를 구비하며,
    상기 제1과 제2의 공통데이터선은, 상기 비선택상태에서 상기 제1전압과 제2전압의 거의 중간의 제3전위로 프리챠지되며, 상기 데이터선 선택회로에 의해 선택된 판독용 데이터선과의 전하분산에 대응한 한쪽의 공통데이터선에 나타나는 판독신호가 상기 다른 쪽의 공통데이터선의 프리챠지전압을 참조전압으로 하여 증폭되는 메모리회로를 구비하여 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1항에 있어서,
    상기 제1과 제2의 공통데이터선에는, 상기 데이터선 선택회로에 의해 거의 동수의 판독데이터선이 접속되는 것이며, 상기 전하분산에 의해 한쪽의 공통데이터선에 형성된 판독신호는, 다른 쪽의 공통데이터선의 프리챠지전압을 참조전압으로 하는 차동증폭회로가 센스앰프로 설치되는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 2항에 있어서,
    상기 차동증폭회로는, 그 입력과 출력이 교차접속되어 이루어지는 한쌍의 CMOS 인버터회로로 이루어지는 CMOS 래치회로로 이루어지며, 증폭동작시에 동작전압이 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 3항에 있어서,
    상기 판독데이터선과, 상기 기록데이터선과의 사이에는, 판독데이터선의 신호를 기록데이터선으로 전송하는 기록제어회로가 설치되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 4항에 있어서,
    상기 기록제어회로는, 상기 판독데이터선과, 상기 기록데이터선을 각각 접속시키는 전송게이트 MOSFET로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 4항에 있어서,
    상기 기록제어회로는, 상기 판독데이터선의 신호전압을 반전증폭하여 상기 기록데이터선으로 전송하는 반전증폭회로인 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 3항에 있어서,
    상기 메모리셀을 구성하는 기록용 트랜지스터는, 불투과성 절연막의 구조로 이루어지며, 이러한 불투과성 절연막의 구조는, 상기 MOSFET의 게이트전극상에 게이트전극의 면을 향하여 종방향의 전류경로를 갖도록 입체적으로 형성되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 7항에 있어서,
    상기 워드선과 상기 MOSFET의 게이트와의 사이에는, 커패시터가 설치되는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제 3항에 있어서,
    상기 메모리셀을 구성하는 기록용 트랜지스터는, MOSFET로 이루어지며,
    상기 워드선과 상기 정보전압을 게이트에 유지하는 축적 MOSFET의 게이트와 상기 워드선과의 사이에는, 커패시터가 설치되는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제 3항에 있어서,
    상기 워드선은, 기록용 워드선과 판독용 워드선으로 이루어지며, 상기 제1 선택기간에서는 판독 워드선이 선택상태로 되고, 제2 선택기간에서는 기록용 워드선이 선택상태로 되며,
    상기 메모리셀의 기록용 트랜지스터는, MOSFET로 이루어지며 그 게이트는, 상기 기록용의 워드선에 접속되고,
    상기 기억전압을 게이트에 유지하는 축적 MOSFET에는, 그 게이트가 상기 판독용 워드선에 접속된 선택 MOSFET가 직렬로 접속되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제 10항에 있어서,
    상기 기록용 워드선과 판독용 워드선은, 공통의 워드선으로 구성되며, 상기기록용 MOSFET의 문턱치전압이 상기 선택 MOSFET의 문턱치전압보다 높게 설정되며,
    상기 제1 선택기간에는 선택용 MOSFET만을 온상태로 하는 제1전압으로 설정되며, 상기 제2선택기간에는 상기 기록용 MOSFET도 온상태로 하는 제2 전압으로 설정되는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제 3항에 있어서,
    상기 판독용 데이터선과 기록용 데이터선은, 공통화된 하나의 데이터선으로 이루어지며,
    이러한 공통화된 하나의 데이터선에는, 메모리셀과 같은 회로로 이루어지는 더미셀이 기록제어회로로 설치되고, 데이터선에 판독된 신호 또는 기록신호가 상기 기록제어회로에 기록되며, 그 판독신호가 이러한 공통화된 데이터선에 기록신호로서 전송되어, 워드선이 선택된 메모리셀에 기록되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제 12항에 있어서,
    상기 메모리셀을 구성하는 기록용 트랜지스터는, MOSFET로 이루어지며,
    이러한 MOSFET의 게이트는 기록용의 워드선에 접속되고,
    상기 메모리셀의 상기 정보전압을 게이트로 유지하는 축적 MOSFET와 상기 데이터선과의 사이에 선택 MOSFET가 설치되고, 이러한 MOSFET의 게이트는 판독용 워드선에 접속되는 것이며, 상기 더미셀로 이루어지는 기록제어회로는, 상기 판독워드선에 대응된 판독제어선과, 상기 기록워드선에 대응한 기록제어신호에 접속되며,
    상기 기록제어선과 판독제어선을 활성화하므로써, 상기 기록회로의 동작을 제어하는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제 4항에 있어서,
    상기 기록제어회로, 프리챠지회로 및 데이터 선택회로를 중심으로 하여, 상기 기록데이터선 및 판독데이터선이 스위치회로를 통하여 선택적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제 13항에 있어서,
    상기 기록제어회로, 프리챠지회로 및 데이터 선택회로를 중심으로 하여, 상기 기록데이터선 및 판독데이터선이 스위치회로를 통하여 선택적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  16. 정보전압을 그 게이트에 유지하고, 이러한 정보전압에 대응하여 온 또는 오프상태로 되는 축적 MOSFET 및 기록신호를 상기 MOSFET의 게이트에 공급하는 기록 트랜지스터를 포함하는 메모리셀의 복수와,
    상기 메모리셀이 공급되는 기록신호가 전송되는 기록데이터선의 복수와,
    상기 메모리셀의 축적 MOSFET의 온 또는 오프상태에 대응한 판독신호가 전송되는 판독데이터선의 복수와,
    상기 메모리셀의 기록 트랜지스터의 제어단자가 접속되며, 그 선택신호에 대응하여 상기 메모리셀에서의 상기 판독신호를 판독데이터선으로 출력시키는 워드선과,
    상기 판독데이터선과 그것에 대응한 기록데이터선으로 이루어지는 복수쌍 중 한쌍을 선택하는 데이터 선택회로와,
    상기 데이터선 선택회로를 통하여 상기 복수의 판독데이터선 및 기록데이터선쌍 중 한쌍이 각각 접속되는 제1과 제2의 공통데이터선과,
    상기 판독데이터선과 상기 기록데이터선과의 사이에 설치된 CMOS 래치구성의 센스앰프를 포함하는 메모리어레이를 구비하며,
    상기 판독데이터선은, 제1 기간에 제1전위로 프리챠지되며, 상기 기록데이터선은, 상기 제1기간에 상기 제1전압보다 작은 제2전압으로 프리챠지되고, 제2기간에 상기 워드선이 선택되어 상기 메모리셀의 온상태의 축적 MOSFET에 의해 제3전위로 디스챠지되며,
    상기 판독데이터선이 상기 메모리셀의 정보전압에 대응한 제1전압이나 제3전압으로 된 후에 상기 센스앰프를 동작상태로 하여 센스앰프의 동작전압에 대응한 하이레벨과 로우레벨로 되는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제 16항에 있어서,
    상기 센스앰프의 동작전압에 대응한 하이레벨과 로우레벨은, 전원전압과 회로의 접지전위로 이루어지며,
    상기 제2전압은, 상기 전원전압의 1/2의 전압으로 설정되며, 상기 제1전압은, 상기 센스앰프의 안정한 증폭동작에 필요한 최소전압분만큼 상기 제2전압보다 높아지는 것을 특징으로 하는 반도체 집적회로장치.
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