JPH10241374A

JPH10241374A - 半導体記憶装置と誘電体膜回復方法

Info

Publication number: JPH10241374A
Application number: JP9055547A
Authority: JP
Inventors: Hiroki Fujisawa; 宏樹藤澤; Takeshi Sakata; 健阪田; Kazunari Torii; 和功鳥居; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-02-24
Filing date: 1997-02-24
Publication date: 1998-09-11

Abstract

(57)【要約】（修正有）【課題】強誘電体メモリに、誘電体膜の劣化を回復さ
せるための減衰パルスの発生機能を持たせる。【解決手段】アドレス選択用ＭＯＳＦＥＴと強誘電体
膜又は高誘電体膜のキャパシタからなり、アドレス選択
用ＭＯＳＦＥＴのゲートが対応するワード線にその一方
のソース，ドレインが対応するビット線に、他方のソー
ス，ドレインがキャパシタの一方の電極にそれぞれ接続
され、キャパシタの他方の電極には動作電圧のほぼ中間
電位のプレート電圧が印加された複数のメモリセルに対
して、ビット線を第１と第２の回復用プリチャージ電圧
に設定して各１つのワード線を選択してキャパシタにビ
ット線の第１と第２の回復用プリチャージ電圧を与え、
次いで同時に選択されるワード線の数を段階的に増加さ
せて同様な動作を繰り返してビット線に付属する容量と
それと並列に接続されるキャパシタとの間の電荷分散に
よる電圧により誘電体膜劣化ないし疲労を回復させる減
衰パルスを発生させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモリ
と誘電体膜回復方法に関し、特にアドレス選択用ＭＯＳ
ＦＥＴと強誘電体キャパシタとからなるメモリセルにお
ける誘電体膜の劣化ないし疲労回復技術に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】強誘電体キャパシタを用いた不揮発性記
憶装置の例として、特開平６−２４３６９０号公報等が
ある。この不揮発性記憶装置では、ビット線（又はデー
タ線）をプレート電位と同電位にプリチャージし、ビッ
ト選択タイミングまで待って、選択ビット線を読み出し
用のプリチャージを行った後にワード線の選択動作を行
い、強誘電体キャパシタの記憶情報に対応して変化した
ビット線の電位変化を読み出す方式である。

【０００３】強誘電体メモリの一種として、通常動作時
は、例えば強誘電体キャパシタのプレート電位及びビッ
ト線のプリチャージ電位を電源電圧及び接地電位間の中
間電位として揮発モードで動作させ、電源切断時には不
揮発モードで動作させるいわゆるシャドーＲＡＭが、例
えば特開平７−２１７８４等に記載されている。

【０００４】

【発明が解決しようとする課題】上記のような強誘電体
キャパシタにおいては、繰り返しの読み出し及び書き込
み動作により膜劣化（インプリント現象）が生じる。つ
まり、図１５に示すように、不揮発データ読み出す際、
すなわち、常時不揮発で動作する強誘電体メモリのリー
ド／ライトや、上記シャドーＲＡＭにおけるリコール動
作において、データの‘１’の場合には、読み出し動作
と再書き込み時にキャパシタに双方向の電圧が印加され
るために、インプリントというよりはむしろ膜疲労が生
じる。これに対してデータ‘０’の場合は、同一方向の
電圧のみが印加されるためにこの動作の繰り返しにより
インプリントが発生する。

【０００５】図１６には、揮発情報を読み出す際、すな
わち、シャドーＲＡＭにおいて通常のリード動作や高誘
電体膜を用いてダイナミック型メモリセルのリード動作
において、データ‘１’も‘０’もキャパシタには同一
方向の電圧がかかり続けるため、インプリントが発生す
る。このような誘電体膜の疲労回復方法として誘電体膜
に正負の減衰パルスを供給することが知られている。し
かしながら、実際の半導体記憶装置において、上記のよ
うな減衰パルスを発生するためには、多値のパルス発生
回路が必要となり実際的ではない。

【０００６】この発明の目的は、簡単な構成で上記減衰
パルスを発生させる機能を持つ半導体記憶装置と誘電体
膜疲労回復方法を提供する。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、アドレス選択用ＭＯＳＦＥ
Ｔと強誘電体膜又は高誘電体膜を用いたキャパシタから
なり、上記アドレス選択用ＭＯＳＦＥＴのゲートが対応
するワード線に接続され、上記アドレス選択用ＭＯＳＦ
ＥＴの一方のソース，ドレインが対応するビット線に接
続され、他方のソース，ドレインが上記キャパシタの一
方の電極に接続され、上記キャパシタの他方の電極には
動作電圧のほぼ中間電位にされたプレート電圧が印加さ
れてなる複数のメモリセルに対して、上記ビット線を第
１の回復用プリチャージ電圧に設定して１つのワード線
を選択して上記キャパシタに上記ビット線の第１の回復
用プリチャージ電圧を与え、上記ビット線を第２の回復
用プリチャージ電圧に設定して１つのワード線を選択し
て上記キャパシタに上記ビット線の第２の回復用プリチ
ャージ電圧を与え、次いで同時に選択されるワード線の
数を段階的に増加させて同様な動作を繰り返して上記ビ
ット線に付属する容量とそれと並列に接続されるキャパ
シタとの間の電荷分散による電圧により誘電体膜劣化な
いし疲労を回復させる減衰パルスを発生させる。

【０００８】

【発明の実施の形態】図１には、この発明に係る誘電体
膜回復方法を説明するための構成図が示されている。同
図（Ａ）には、その原理を説明するための回路が示さ
れ、（Ｂ）には概略波形が示されている。強誘電体膜な
いし高誘電体膜を用いてキャパシタを構成し、それに蓄
積された電荷ないしは誘電体膜の分極の方向を記憶情報
として用いる揮発性メモリないしは不揮発性メモリにお
いては、膜劣化ないし膜疲労が生じることは前記のよう
に広く知られている。そして、かかる膜劣化ないし膜疲
労を回復させるために、上記キャパシタに対して正負の
減衰パルスを供給するこも知られている。

【０００９】図１には、上記キャパシタの誘電体膜回復
のための減衰パルスを発生させる原理を説明するための
構成図が示されている。この実施例では、上記のような
減衰パルスを発生させるための電圧発生回路を用いるこ
となく、キャパシタそれ自身によって実質的に減衰パル
スを発生させるという工夫が行われている。このような
減衰パルスを発生させる原理を説明するために、同図
（Ａ）においては、１つのビット線（又はデータ線ある
いはディジット線と呼ばれる場合もある）Ｄ０Ｔと、そ
れと直交するように配置される複数のワード線のうちワ
ード線ＷＬ０、ＷＬ２及びＷＬ２５４が代表として例示
的に示されている。

【００１０】特に制限されないが、この発明に係る半導
体記憶装置におけるビット線は、後述するように折り返
しビット線方式とされる。つまり、ラッチ形態のセンス
アンプの一対の入出力端子に対応して、一対の相補のビ
ット線が平行に配置されるものであり、かかる相補ビッ
ト線に２５６本からなるワード線が直交するように配置
されて、その交点にメモリセルが設けられる。この場
合、メモリセルはワード線と上記平行に配置される相補
ビット線のうちの一方との交点に設けられる。それ故、
同図（Ａ）に示すように、相補ビット線のうちの一方の
ビット線Ｄ０Ｔに対しては、１つの置きのワード線ＷＬ
０、ＷＬ２、・・・ＷＬ２５４のように１２８個のメモ
リセルが設けられる。残り１２８個のメモリセルは、上
記ビット線Ｄ０Ｔと平行に配置されるビット線Ｄ０Ｂと
ワード線ＷＬ１、ＷＬ３、・・・ＷＬ２５５との交点に
設けられる。

【００１１】メモリセルは、アドレス選択用ＭＯＳＦＥ
ＴＱｍと強誘電体又は高誘電体キャパシタＣｓからな
る。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、対応
するワード線ＷＬ０に接続され、上記アドレス選択用Ｍ
ＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット線
Ｄ０Ｔに接続され、他方のソース，ドレインは上記キャ
パシタＣｓの一方の電極に接続される。そして、かかる
キャパシタＣｓの他方の電極には、特に制限されない
が、電源電圧Ｖccの１／２にされたプレート電圧が印加
される。

【００１２】上記キャパシタＣｓは、強誘電体キャパシ
タで構成した場合には、後述するような不揮発モードの
メモリセルとして用いることもできるし、前記のシャド
ーＲＡＭのように不揮発モードと揮発モード（ダイナミ
ック型メモリセル）と切り替えて使用することができ
る。ダイナミック型ＲＡＭの高集積化のために、言い換
えるならば、メモリセルの微細化のために小さな面積の
キャパシタにより大きな記憶容量を得るために誘電体膜
として高誘電体膜を用いた場合にはダイナミック型メモ
リセルとして用いられる。このような強誘電体キャパシ
タあるいは高誘電体キャパシタを用いた場合には、前記
のような誘電体膜の劣化ないしは疲労が生じる。このよ
うに誘電体膜の劣化ないしは疲労が生じると、Ｖ−Ｑヒ
ステリシス特性や容量値が劣化し、上記のような記憶情
報が小さくなって動作マージンが悪化してしまう。

【００１３】この実施例では、上記キャパシタの誘電体
膜回復のために必要な減衰パルスを上記ビット線Ｄ０Ｔ
に付属するビット線容量Ｃｄと、上記キャパシタＣｓと
の電荷分散により発生する電圧を利用するものである。
つまり、上記ビット線Ｄ０Ｔには、上記のように１２８
個ものメモリセルが接続されることにより、かかるメモ
リセルのアドレス選択用ＭＯＳＦＥＴの上記一方のソー
ス，ドレイン拡散層等による比較的大きな寄生容量Ｃｄ
を持つものである。これに対して、メモリセルにおける
キャパシタＣｓは、上記ビット線容量Ｃｄに対して小さ
な容量値しか持たない。しかながら、ワード線を多重に
同時選択すると、上記ビット線に接続されるメモリセル
の数を増加させることができる。

【００１４】上記のようにビット線Ｄ０Ｔには１２８個
ものメモリセルが接続されるものであり、このことを利
用してワード線を同時に選択させると、上記選択された
メモリセルのキャパシタが互いに並列に接続され、上記
ビット線容量Ｃｄに対する合成容量値の容量比を大きく
できる。このような合成容量値を段階的に大きくするこ
とにより、ビット線容量Ｃｄにプリチャージされたプリ
チャージ電圧を利用して減衰パルスを発生させることが
できる。

【００１５】上記減衰パルスは、キャパシタに対して正
方向と負方向に交互に発生させる必要があり、そのため
にビット線Ｄ０Ｔには誘電体膜回復用のプリチャージ回
路が設けられる。上記キャパシタＣｓのプレート電圧が
Ｖcc／２のような中点電圧であることから、スイッチに
より電源電圧Ｖccと回路の接地電位Ｖssをビット線Ｄ０
Ｔに供給する。このプリチャージ回路は、後述するよう
にメモリアクセスのためのプリチャージ回路を利用し、
そのプリチャージ電圧を切り替えるようにするものであ
ってもよい。この実施例では、その原理を説明するもの
であり、上記スイッチにより簡略化して示されている。

【００１６】誘電体膜回復のための減衰パルスを発生さ
せる原理は、図（Ｂ）に示すように、ビット線Ｄ０Ｔを
回路の接地電位Ｖssにプリチャージし、１つのワード線
を選択することにより１つのメモリセルを上記ビット線
に接続させる。すると、ビット線容量Ｃｄ及びキャパシ
タＣｓの電圧は、上記ビット線容量Ｃｄの容量値がメモ
リセルのキャパシタＣｓの容量値に比べて大きいからほ
ぼ上記ビット線ＤＯＴのプリチャージ電圧Ｖssに従って
決まる。このことを上記ワード線ＷＬ０からＷＬ２５４
まで順次に行い、上記プリチャージ電圧を電源電圧Ｖcc
にして同様な動作を繰り返す。これにより、キャパシタ
ＣｓにはＶssとＶccのような負と正のパルスが印加され
る。

【００１７】次に、ビット線Ｄ０Ｔを上記同様に回路の
接地電位Ｖssにプリチャージし、例えば８本のワード線
を同時選択することにより８個のメモリセルを上記ビッ
ト線に接続させる。すると、ビット線容量Ｃｄに対して
キャパシタ側の合成容量が１つの場合に対して８倍に大
きくなり、その容量比に対応してプレード電圧側に上昇
した電位にされる。このことを上記ワード線を８本ずつ
同時に選択しながらＷＬ２５４まで順次に行い、上記プ
リチャージ電圧を電源電圧Ｖccにして同様な動作を繰り
返す。これにより、キャパシタＣｓにはＶssとＶccのよ
うな負と正のパルスＶ１とＶ２が印加される。

【００１８】次に、ビット線Ｄ０Ｔを上記同様に回路の
接地電位Ｖssにプリチャージし、例えば３２本のワード
線を同時選択することにより３２個のメモリセルを上記
ビット線に接続させる。すると、ビット線容量Ｃｄに対
してキャパシタ側の合成容量が８個の場合に対して４倍
に大きくなり、その容量比に対応してプレード電圧側に
上昇した電位にされる。このことを上記ワード線を３２
本ずつ同時に選択しながらＷＬ２５４まで順次に行い、
上記プリチャージ電圧を電源電圧Ｖccにして同様な動作
を繰り返す。これにより、キャパシタＣｓにはＶssとＶ
ccのような負と正のパルスＶ３とＶ４が印加される。

【００１９】次に、ビット線Ｄ０Ｔを上記同様に回路の
接地電位Ｖssにプリチャージし、例えば６４本のワード
線を同時選択することにより６４個のメモリセルを上記
ビット線に接続させる。すると、ビット線容量Ｃｄに対
してキャパシタ側の合成容量が３２個の場合に対して２
倍に大きくなり、その容量比に対応してプレード電圧側
に上昇した電位にされる。このことを上記ワード線を６
４本ずつ同時に選択しながらＷＬ２５４まで順次に行
い、上記プリチャージ電圧を電源電圧Ｖccにして同様な
動作を繰り返す。これにより、キャパシタＣｓにはＶss
とＶccのような負と正のパルスＶ５とＶ６が印加され
る。

【００２０】最後に、ビット線Ｄ０Ｔを上記同様に回路
の接地電位Ｖssにプリチャージし、例えば１２８本のワ
ード線を同時選択することにより１２８個のメモリセル
を上記ビット線に接続させる。すると、ビット線容量Ｃ
ｄに対してキャパシタ側の合成容量が６４個の場合に対
して２倍に大きくなり、その容量比に対応してプレード
電圧に接近した電位にされる。上記プリチャージ電圧を
電源電圧Ｖccにして同様な動作を行う。これにより、キ
ャパシタＣｓにはＶssとＶccのような負と正のパルスＶ
７とＶ８が印加される。このようにして、上記ビット線
容量Ｃｄとプリチャージ回路及びメモリセルＣｓのみを
用いた極めて簡単な構成で、しかも電荷分散により減衰
パルス状の電圧を発生させるものであるので、極めて低
消費電力で誘電体膜回復を行わせること、言い換えるな
らばら、誘電体膜の初期化を行うことができる。

【００２１】上記のような減衰パルスＶ１〜Ｖ８を発生
させるためのメモリセルの数は、それが適用される半導
体記憶装置におけるビット線容量Ｃｄとメモリセルのキ
ャパシタＣｓの容量により決まるものであり、必ずしも
上記のように数のメモリセルが同時選択されるものとは
限らない。

【００２２】例えば、上記の例において、電圧Ｖ１〜Ｖ
８は、次式（１）〜（８）により、求められる。ただ
し、キャパシタＣｓが１個のときにはビット線のプリチ
ャージ電圧ＶccとＶssに対応した電圧に設定されたとみ
なし、キャパシタＣｓの容量値は、実際にはヒステリシ
ス特性に対応して多少変化するが一定であるとみなして
いる。

【００２３】Ｖ１＝（８Ｃｓ×Ｖcc＋Ｖss×Ｃｄ）／８Ｃｓ＋Ｃｄ・・・・（１）Ｖ２＝（８Ｃｓ×Ｖ１＋Ｖcc×Ｃｄ）／８Ｃｓ＋Ｃｄ・・・・（２）Ｖ３＝（３２Ｃｓ×Ｖ２＋Ｖss×Ｃｄ）／３２Ｃｓ＋Ｃｄ・・・・（３）Ｖ４＝（３２Ｃｓ×Ｖ３＋Ｖcc×Ｃｄ）／３２Ｃｓ＋Ｃｄ・・・・（４）Ｖ５＝（６４Ｃｓ×Ｖ４＋Ｖss×Ｃｄ）／６４Ｃｓ＋Ｃｄ・・・・（５）Ｖ６＝（６４Ｃｓ×Ｖ５＋Ｖcc×Ｃｄ）／６４Ｃｓ＋Ｃｄ・・・・（６）Ｖ７＝（１２８Ｃｓ×Ｖ６＋Ｖss×Ｃｄ）／１２８Ｃｓ＋Ｃｄ・・・・（７）Ｖ８＝（１２８Ｃｓ×Ｖ７＋Ｖcc×Ｃｄ）／１２８Ｃｓ＋Ｃｄ・・・・（８）

【００２４】図２には、この発明に係る半導体記憶装置
における誘電体膜回復動作の一例を説明するための波形
図が示されている。同図の例では、１つのメモリマット
又はメモリブロックは、５１２本のワード線からなり、
一対の平行に配置されてなる相補ビット線のそれぞれは
上記５１２本のワード線のうちの奇数と偶数の交互にメ
モリセルが設けられる。それ故、１つのビット線には２
５６個ずつのメモリセルが接続される場合に対応してい
る。

【００２５】この実施例では、上記ビット線に接続され
るメモリセルの数により上記のうよな減衰パルスが形成
されることから、パルスの極性が変わるごとにメモリセ
ルの数を２倍ずつ増加させるようにした例が示されてい
る。そして、上記相補ビット線の両方のメモリセルに対
して同時に減衰パルスが印加されるようにされる。

【００２６】後述するようなメモリアクセスのときに使
用されるプリチャージ回路に供給されるプリチャージ電
圧ＶＰＣを接地電位Ｖssに設定して、プリチャージ信号
ＰＣにより相補ビット線に対してＶssのようなプリチャ
ージ動作を行い、ワード線ＷＬ０とＷＬ１を同時に選択
させる。これにより、相補ビット線に接続される２つの
メモリセルに対して上記ビット線のプリチャージ電圧Ｖ
ssに対応した第１の負パルスが印加される。この動作
は、上記のように相補ビット線に２５６個ずつのメモリ
セルが接続されているから、２５６サイクルからなる上
記プリチャージ動作とワード線の選択動作が繰り返して
行われる。ワード線の選択レベルは、上記のようにメモ
リセルのキャパシタに対してＶccに近い電圧を印加させ
る必要から、電源電圧Ｖccに対して昇圧された選択レベ
ルＶchにされるものである。

【００２７】次に、プリチャージ電圧をＶccに切り替え
て、ワード線をＷＬ０〜ＷＬ３の４本ずつ同時に選択状
態にさせる。これにより、相補ビット線には２個ずつの
メモリセルが同時に接続されて、プレート電圧（Ｖcc／
２）に対して正側の電圧が印加される。上記のように２
個ずつのメモリセルの選択動作により上記の場合の半分
の１２８サイクルにより第２の正パルスの印加が行われ
る。

【００２８】そして、プリチャージ電圧をＶssに切り替
えて、ワード線をＷＬ０〜ＷＬ７の８本ずつ同時に選択
状態にさせる。これにより、相補ビット線には４個ずつ
のメモリセルが同時に接続されて、プレート電圧（Ｖcc
／２）に対して負側の電圧が印加される。上記のように
４個ずつのメモリセルの選択動作により上記の場合の半
分の６４サイクルにより第３の負パルスの印加が行われ
る。以下、省略されているが、相補ビット線に接続され
るメモリセルの数を８個、１６個、３２個、６４個等、
必要なら最大の１２８個まで増加させ、上記電圧がプレ
ート電圧Ｖcc／２に対して漸次に接近するよう減衰パル
スを発生させる。

【００２９】図３には、本願発明に係る誘電体膜回復動
作時のキャパシタ特性図が示されている。上記のような
減衰パルスの印加により、前記のようなヒステリシス
（Ｖ−Ｑ）特性において、（１）から（２）に、（２）
から（３）に、（３）から（４）に、（４）から（５）
に、（５）から（６）のように順次にプレート電圧Ｖcc
／２に対応した原点に近づき、膜劣化や膜疲労の回復
（初期化）が行われる。同図では、データ‘１’の状態
のキャパシタを初期化する例が示されているが、データ
‘０’の場合にも、同様に初期化される。

【００３０】図４には、この発明が適用される強誘電体
メモリの要部一実施例の回路図が示されている。同図に
おいては、１対の相補ビット線Ｄ０ＴとＤ０Ｂと、ワー
ド線ＷＬ０及び上記ワード線と上記相補ビット線のうち
一方のビット線Ｄ０Ｔとの交点に設けられたメモリセ
ル、上記相補ビット線Ｄ０ＴとＤ０Ｂに接続されたメモ
リセルからの読み出し基準電圧を形成するダミーセル、
及びブラックボックスで示されたセンスアンプが代表と
して例示的に示されている。これらの回路は、図示しな
い以下に説明する他の回路とともに公知の半導体集積回
路の製造技術により、単結晶シリコンのような１個の半
導体基板上において形成される。

【００３１】上記メモリセルは、アドレス選択用ＭＯＳ
ＦＥＴＱｍと、そのソース−ドレイン経路と直列に接続
されてなる強誘電体キャパシタＣｓから構成される。上
記アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード
線ＷＬ０に接続される。上記ＭＯＳＦＥＴＱｍの一方の
ソース，ドレインは、上記ビット線Ｄ０Ｔに接続され、
他方のソース，ドレインは、上記強誘電体キャパシタＣ
ｓの一方の電極（蓄積ノード）に接続される。上記キャ
パシタＣｓの他方の電極は、図示しない他の同様なキャ
パシタと電極と共通化されてなるプレート電極に接続さ
れる。このプレート電極には、電源電圧Ｖccの１／２に
設定されたプレート電圧Ｖcc／２が供給される。

【００３２】プレート電圧Ｖcc／２は、接地電位を基準
にして上記強誘電体キャパシタＣｓの強誘電体膜の分極
の向きの反転に必要な電圧になるように設定される。こ
の実施例では、電源電圧Ｖccを１／２に分圧して上記プ
レート電圧を得るものであるために、上記電源電圧Ｖcc
は、上記強誘電体キャパシタＣｓの強誘電体膜の分極の
向きの反転に必要な電圧の２倍に設定される。これによ
り、強誘電体キャパシタＣｓは、上記蓄積ノード側の電
極に電源電圧Ｖccを印加すると例えば＋Ｑのような分極
の向きに設定され、上記蓄積ノード側に回路の接地電位
Ｖssを印加すると、例えば−Ｑのような分極の向きに反
転させられる。

【００３３】この実施例では、上記メモリセルからの読
み出し基準電圧を形成するために、ダミーセルが設けら
れる。ダミーセルは、上記メモリセルと同じサイズから
なるアドレス選択用ＭＯＳＦＥＴＱｄと強誘電体キャパ
シタＣｓを２個用いて構成される。上記アドレス選択用
ＭＯＳＦＥＴＱｍは、一方のゲートがダミーワード線Ｄ
ＷＬ０に接続され、他方のゲートがダミーワード線ＤＷ
Ｌ１に接続される。上記ダミーワード線ＤＷＬ０にゲー
トが接続された上記アドレス選択用ＭＯＳＦＥＴＱｄの
一方のソース，ドレインは、ビット線Ｄ０Ｂ側に接続さ
れる。上記ダミーワード線ＤＷＬ１にゲートが接続され
た上記アドレス選択用ＭＯＳＦＥＴＱｄの一方のソー
ス，ドレインは、ビット線Ｄ０Ｔ側に接続される。そし
て、これらのＭＯＳＦＥＴＱｄの他方のソース，ドレイ
ン、言い換えるならば、上記２つの強誘電体キャパシタ
Ｃｓの蓄積ノード側が共通に接続される。

【００３４】この結果、上記１つのアドレス選択用ＭＯ
ＳＦＥＴＱｄから見ると、それに直列接続される強誘電
体キャパシタは、並列形態に接続されて２Ｃｓのように
２倍のキャパシタ面積を持つようにされる。上記ダミー
ワード線は、相補ビット線Ｄ０ＴとＤ０Ｂのうち、ワー
ド線の選択によりメモリセルが接続されない片方のビッ
ト線だけに基準電圧（参照電圧）を発生させればよいた
め、メモリセルと同様な２つのダミーセルを相補ビット
線Ｄ０ＴとＤ０Ｂに設け、ダミーセル内部で上記強誘電
体キャパシタの蓄積ノード側を共通化するという極めて
簡単な構成により、上記相補ビット線対に共有できるダ
ミーセルが形成でき、ダミーセルの専有面積を１／２に
低減できるものとなる。

【００３５】上記のような構成は、次のような利点をも
もたらすものである。上記ダミーセルのキャパシタＣｓ
とメモリセルのキャパシタＣｓとは同じサイズのものを
用いているために、メモリセルとダミーセルとの相対比
がプロセスバラツキや温度変化等の影響を受けにくく精
度よく形成できるために、高精度の基準電圧を得ること
ができるものとなる。この結果、読み出しのレベルマー
ジンを大きくでき、読み出し動作の高速化や大記憶容量
化に寄与することができる。

【００３６】図５には、上記メモリセルとダミーセルの
動作原理を説明するためのＶ−Ｑ特性図が示されてい
る。同図において、横軸には電圧Ｖが示され、縦軸には
電荷量Ｑが示されている。ダミーセルの強誘電体キャパ
シタ２Ｃｓは、上記メモリセルの強誘電体キャパシタＣ
ｓが２個並列に設けられて２倍の容量を持つために、そ
のヒステリシス（Ｖ−Ｑ）特性は、メモリセルのヒステ
リシス（Ｖ−Ｑ）特性に対して縦方向に２倍に大きくさ
れたものとなる。

【００３７】上記ヒステリシス特性において、Ｑｒと２
Ｑｒは‘１’記憶に対応した自発分極であり、−Ｑｒと
−２Ｑｒは‘０’記憶に対応した自発分極である。上記
図１のビット線の寄生容量をＣＤＬとし、強誘電体キャ
パシタの容量Ｃｓと表し、ビット線の電位をＶＤＬとす
ると、かかるビット線の負荷線はないしのようにな
る。

【００３８】式：Ｑ−Ｑｒ＝−ＣＤＬ・ＶＤＬ式：Ｑ＋Ｑｒ＝−ＣＤＬ・ＶＤＬ式：Ｑ＋２Ｑｒ＝−ＣＤＬ・ＶＤＬ

【００３９】メモリセルには記憶情報に応じて、上記電
荷Ｑｒ又は−Ｑｒが存在し、ワード線を選択するとビッ
ト線上に読み出し信号Ｖsig1又はＶsig2が現れる。ダミ
ーセルは、容量値が２倍であるためにビット線の電圧変
化が大きく、上記読み出し信号Ｖsig1とＶsig2のほぼ中
間の電圧Ｖref を得ることができる。つまり、後述する
ように、プリチャージ期間にビット線の寄生容量ＣＤＬ
には０Ｖ（Ｖss）がプリチャージされている。ワード線
の選択によりアドレス選択用ＭＯＳＦＥＴＱｍがオン状
態にされると、上記−Ｖcc／２の電圧が強誘電体膜に印
加されて上記自発分極Ｑｒ又は−Ｑｒの状態からヒステ
リシス特性上を変化して、式又は式との交点で求め
られる読み出し信号Ｖsig1又はＶsig2となる。同様に、
ダミーワード線の選択によりアドレス選択用ＭＯＳＦＥ
ＴＱｄがオン状態にされると、上記−Ｖcc／２の電圧が
強誘電体膜に印加されて上記自発分極−２Ｑｒ（＋２Ｑ
ｒ）の状態からヒステリシス特性上を変化して上記式
との交点で求められる基準電圧Ｖref になる。

【００４０】図６には、この発明に係る強誘電体メモリ
の一実施例の回路図が示されている。同図においては、
３対の相補ビット線Ｄ０Ｔ，Ｄ０Ｂ〜Ｄ２Ｔ，Ｄ２Ｂ
と、２本のワード線ＷＬ０，ＷＬ１及び２本のダミーワ
ード線ＤＷＬ０，ＤＷＬ１及びそれらに関連したメモリ
セル、ダミーセル及びセンスアンプ、プリチャージ回路
及びカラムスイッチと、共通入出力線ＩＯＴ，ＩＯＢが
代表として例示的に示されている。

【００４１】同図において、メモリセルは黒い丸で示さ
れている。例えばワード線ＷＬ１においては、上記相補
ビット線のうちの一方のビット線（非反転側）Ｄ０Ｔ〜
Ｄ２Ｔとの交点に設けられ、ワード線ＷＬ２において
は、相補ビット線のうちの他方のビット線（反転側）Ｄ
０Ｂ〜Ｄ２Ｂとの交点に設けられる。以下、同様な繰り
返しによりメモリセルが配置される。このメモリセルの
配置は、ダイナミック型ＲＡＭのそれと同じくしてもよ
い。例えば、後述するように相補ビット線に対して２個
ずつのメモリセルを交互に配置するようにすれば、２の
メモリセルにおいて、アドレス選択用ＭＯＳＦＥＴＱｍ
の一方のソース，ドレインを共通にでき、かつビット線
とのコンタクト部を１個で済むために、メモリセルアレ
イの高集積化が可能になる。

【００４２】ダミーセルは、２個のメモリセルからな
り、アドレス選択用ＭＯＳＦＥＴのゲートは、２つのダ
ミーワード線ＤＷＬ０とＤＷＬ１に接続されるのに対し
て、強誘電体キャパシタＣｓは、２個が並列に接続され
る。つまり、強誘電体キャパシタＣｓのプレート電極側
は必然的にプレート電圧Ｖcc／２が与えられることによ
り共通接続されているので、蓄積ノード側の電極が互い
に接続される。この蓄積ノード側の電極接続は、特に制
限されないが、アドレス選択用ＭＯＳＦＥＴの他方のソ
ース，ドレイン拡散層を共通に形成することにより実現
できる。

【００４３】センスアンプは、上記相補ビット線Ｄ０Ｔ
とＤ０Ｂに接続される単位回路について説明すると、ゲ
ートとドレインとが互いに交差接続されてなるＮチャン
ネル型ＭＯＳＦＥＴＱ１，Ｑ２と、ゲートとドレインと
が互いに交差接続されてなるＰチャンネル型ＭＯＳＦＥ
ＴＱ３とＱ４から構成される。上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１とＱ２のソースは、ソース線ＳＮに共通に
接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ３とＱ４の
ソースは、ソース線ＳＰに接続される。他の相補ビット
線Ｄ１Ｔ，Ｄ１Ｂ及びＤ２Ｔ，Ｄ２Ｂに設けられる同様
な単位回路も上記同様に構成され、Ｎチャンネル型ＭＯ
ＳＦＥＴのソースは対応する上記ソース線ＳＮに接続さ
れ、Ｐチャンネル型ＭＯＳＦＥＴのソースは対応する上
記ソース線ＳＰに接続される。

【００４４】上記ソース線ＳＮとＳＰには、センスアン
プが活性されるタイミングで回路の接地電位Ｖssと電源
電圧Ｖccがそれぞれに供給される。これらの動作電圧Ｖ
ssとＶccは、Ｎチャンネル型とＰチャンネル型からなる
パワースイッチＭＯＳＦＥＴを介してそれぞれ供給され
る。つまり、上記センスアンプが活性化されるタイミン
グで、これらのパワースイッチＭＯＳＦＥＴがオン状態
にされて、上記ソース線ＳＮには接地電位Ｖssを与え、
上記ソース線ＳＰには電源電圧Ｖccが与えられる。これ
らの動作電圧により、上記ラッチ形態のＮチャンネル型
ＭＯＳＦＥＴＱ１とＱ２及びＰチャンネル型ＭＯＳＦＥ
ＴＱ３とＱ４は、相補ビット線Ｄ０ＴとＤ０Ｂの電位差
を増幅して電源電圧Ｖccと接地電位Ｖssを形成し、上記
相補ビット線Ｄ０ＴとＤ０Ｂに伝えるものである。上記
読み出し信号Ｖsig1又はＶsig2と基準電圧Ｖref が上記
のように形成されることを除き、センスアンプの増幅動
作そのものはダイナミック型ＲＡＭと同様である。

【００４５】プリチャージ回路は、相補ビット線Ｄ０Ｔ
とＤ０Ｂを短絡するＮチャンネル型のスイッチＭＯＳＦ
ＥＴＱ５と、上記相補ビット線Ｄ０ＴとＤ０Ｂにそれぞ
れプリチャージ電圧ＶＰＣを供給するＮチャンネル型の
スイッチＭＯＳＦＥＴＱ６、Ｑ７から構成される。他の
相補ビット線Ｄ１Ｔ，Ｄ１Ｂ及びＤ２Ｔ，Ｄ２Ｂにも上
記同様なプリチャージ用のスイッチＭＯＳＦＥＴが設け
られ、これらのＭＯＳＦＥＴＱ５〜Ｑ７等のゲートには
プリチャージ信号ＰＣが供給される。

【００４６】上記相補ビット線Ｄ０Ｔ，Ｄ０Ｂと共通入
出力線ＩＯＴ，ＩＯＢとの間には、カラム選択用のスイ
ッチＭＯＳＦＥＴＱ８，Ｑ９が設けられる。これらのス
イッチＭＯＳＦＥＴＱ８とＱ９のゲートには、カラム選
択信号ＹＳ０が供給される。他の相補ビット線Ｄ１Ｔ，
Ｄ１Ｂ及びＤ２Ｔ，Ｄ２Ｂにも同様なカラムスイッチＭ
ＯＳＦＥＴが設けられ、それぞれのゲートにはカラム選
択信号ＹＳ１及びＹＳ２が供給される。

【００４７】この実施例において、ワード線ＷＬ０が選
択されて、相補ビット線のうちの非反転側のビット線Ｄ
０Ｔ〜Ｄ２Ｔに接続されたメモリセルが選択されたとき
には、ダミーワード線ＤＷＬ０が選択されて、上記ダミ
ーセルの２つのキャパシタ２Ｃｓは、反転側のビット線
Ｄ０Ｂ〜Ｄ２Ｂに接続されて上記基準電圧Ｖref を形成
する。ワード線ＷＬ１が選択されて、相補ビット線のう
ちの反転側のビット線Ｄ０Ｂ〜Ｄ２Ｂに接続されたメモ
リセルが選択されたときには、ダミーワード線ＤＷＬ１
が選択されて、上記ダミーセルの２つのキャパシタ２Ｃ
ｓは、非反転側のビット線Ｄ０Ｔ〜Ｄ２Ｔに接続されて
上記基準電圧Ｖref を形成する。

【００４８】つまり、ダミーワード線ＷＤＬ０とダミー
ワード線ＤＷＬ１は、上記のようにワード線の配列に対
して交互に設けられる構成では、０を含む偶数のワード
線ＷＬ０，ＷＬ２，ＷＬ４…が選択されたときには、ダ
ミーワード線ＤＷＬ０が選択され、偶数のワード線ＷＬ
１，ＷＬ３，ＷＬ５…が選択されたときには、ダミーワ
ード線ＤＷＬ１が選択される。

【００４９】図７には、この発明に係る強誘電体メモリ
の読み出し動作の一例を説明するためのタイミング図が
示されている。メモリが非選択状態のときには、プリチ
ャージ信号ＰＣがハイレベルにされ、上記ＭＯＳＦＥＴ
Ｑ５〜Ｑ７がオン状態にされて、相補ビット線Ｄ０Ｔ，
Ｄ０Ｂ等には回路の接地電位Ｖssにされたプリチャージ
電圧ＶＰＣが与えられている。図示しないアドレス信号
の確定後にプリチャージ信号ＰＣがハイレベルからロウ
レベルに変化し、プリチャージＭＯＳＦＥＴＱ５〜Ｑ７
等はオフ状態にされる。これにより、相補ビット線Ｄ０
Ｔ，Ｄ０Ｂ等は上記寄生容量ＣＤＬに接地電位Ｖssを保
持している。

【００５０】デコーダにおいて、上記アドレス信号を解
読してワード線ＷＬ０とダミーワード線ＤＷＬ０を選択
する。これにより、相補ビット線Ｄ０ＴとＤ０Ｂには、
上記読み出し信号Ｖsig0又はＶsig1と基準電圧Ｖref と
の電位差が現れる。特に制限されないが、ダミーセルの
強誘電体キャパシタ２Ｃｓに対して、分極の反転を伴う
ような書き換えが生じないようにダミーワード線ＤＷＬ
０がロウレベルにされる。動作そのものには影響はない
が、強誘電体膜は、上記の分極の反転を繰り返すと特性
が劣化するので、センスアンプにより増幅した信号によ
りダミーセルに分極の反転を伴うような書き込みがなさ
れないようにするものである。

【００５１】上記ダミーワード線ＤＷＬ０をロウレベル
にした後に、センスアンプのソース線ＳＮがロウレベル
（Ｖss）に、ソース線ＳＰがハイレベル（Ｖcc）にされ
る。これにより、センスアンプの上記ラッチ形態の増幅
ＭＯＳＦＥＴＱ１〜Ｑ４が動作状態になり、上記相補ビ
ット線Ｄ０Ｔ，Ｄ０Ｂの電位差を増幅し、かかる相補ビ
ット線Ｄ０Ｔ，Ｄ０Ｂをハイレベル（Ｖcc）とロウレベ
ル（Ｖss）にする。

【００５２】ワード線ＷＬ０は、電源電圧Ｖccに対して
アドレス選択用ＭＯＳＦＥＴＱｍのしきい値電圧以上に
昇圧された電圧Ｖchにされており、上記ビット線Ｄ０Ｔ
がハイレベル（Ｖcc）にされたなら、それがそのままキ
ャパシタＣｓの蓄積ノードに伝えられる。これにより、
例えばビット線Ｄ０Ｔのプリチャージ電圧（Ｖss) の印
加により、負側−Ｑｒに分極が反転させられたのもが、
もとの記憶状態＋Ｑｒに回復させられる。もっとも、こ
の状態では上記電圧Ｖccが印加された状態であるので保
持電荷はそれに対応した電荷になっている。

【００５３】センスアンプが非動作状態にされ、引き続
いてプリチャージ信号ＰＣがハイレベルにされる。これ
により、相補ビット線Ｄ０ＴとＤ０Ｂのハイレベルとロ
ウレベルを短絡してＶcc／２のプリチャージ電圧が形成
される。また、それ以前にプリチャージ電圧がＶcc／２
に変化させられているので相補ビット線Ｄ０ＴとＤ０Ｂ
の電位も上記Ｖcc／２にされる。この結果、メモリセル
の蓄積ノードの電位がプレート電圧と同じＶcc／２にな
り、メモリセルの保持電荷は自発分極Ｑｒ（又は−Ｑ
ｒ）にされる。これに同期して、ダミーワード線ＤＷＬ
０が再びハイレベルにされ、ダミーセルの蓄積ノードも
上記プレート電圧と同じＶcc／２になり、例えば−２Ｑ
ｒのような自発分極の状態にされる。この後に、ワード
線ＷＬ０及びダミーワード線ＤＷＬ０がロウレベルの非
選択状態にされる。プリチャージ電圧ＶＰＣも回路の接
地電位Ｖssにもどされて次のメモリアクセスに備える。

【００５４】メモリセル及びダミーセルは、非選択状態
において上記のように蓄積ノードにプレート電圧と同じ
電圧に設定するものであるので、キャパシタの強誘電体
膜に電圧がかからず、それによるストレスの発生を防止
するものである。これにより、強誘電体膜の劣化を最小
に抑えることができるものとなる。書き込み動作は、上
記のように一度読み出してからビット線を入力データ線
に対応した電位にすることにより行われる。そして、上
記プリチャージ電圧ＶＰＣは、上記Ｖcc／２やＶssのよ
うなメモリアクセスに必要とされるプリチャージ電圧の
他、上記誘電体膜回復動作のためにＶccを供給できるよ
うにされるものである。そして、ワード線の選択レベル
は、膜回復動作のときにはＶchのような昇圧レベルにさ
れる。

【００５５】図８には、この発明に係る強誘電体メモリ
におけるメモリセル（ダミーセル）の一実施例の概略素
子構造断面図が示されている。この実施例のメモリセル
は、キャパシタが強誘電体キャパシタであることを除い
て基本的には、ダイナミック型メモリセルと類似の構成
とされる。ゲート絶縁膜とその上に形成された第１層目
のポリシリコン層によりワード線が構成されて、アドレ
ス選択用ＭＯＳＦＥＴＱｍが形成される。このアドレス
選択用ＭＯＳＦＥＴＱｍの一方のソース，ドレイン拡散
層は、２つのＭＯＳＦＥＴにおいて共通化され、コンタ
クトホール（ｐｌｕｇ）を介して２層目ポリシリコン層
からなるビット線に接続される。

【００５６】この実施例では、集積密度を高くするため
に、上記アドレス選択用ＭＯＳＦＥＴＱｍの上部に強誘
電体キャパシタが形成される。つまり、アドレス選択用
ＭＯＳＦＥＴＱｍの他方のソース，ドレインは、コンタ
トホールを対して強誘電体キャパシタＣｓの一方の電極
である蓄積電極に接続される。キャパシタＣｓは、蓄積
電極と強誘電体膜及び他方の電極から構成され、かかる
他方の電極に所望の電圧を供給するための共通プレート
線（プレート電極）に接続される。

【００５７】上記素子形成領域上には、第１層目のアル
ミニュウム層Ｍ１や第２層目アルミニュウム層Ｍ２が形
成される。上記第１層目のアルミニュウム層Ｍ１は、特
に制限されないが、ワード線の抵抗値を減らすためにワ
ード線と所定の簡単で接続されるというワードシャント
として用いられる。第２層目のアルミニュウム層Ｍ２
は、特に制限されないが、Ｙ選択信号線、電源電圧線等
に用いられる。なお、必要ならその上に第３層目のアル
ミュウム層Ｍ３が形成される。

【００５８】上記強誘電体膜は、ＰＺＴが用いられ、両
側の電極は、Ｐｔ等合金が用いられる。この他、強誘電
体膜としてはＢａＭｇＦ₄等を用いることができ、強誘
電体キャパシタの形成方法に関しては、例えば、雑誌
『セミコンダクタ・ワールド』１９９１年１２月号、Ｐ
Ｐ．１２２−１２５に詳しく述べられている。

【００５９】図９には、この発明に係る強誘電体メモリ
のメモリセルとダミーセルの一実施例のレイアウト図が
示されている。同図には、一対の相補ビット線Ｄ０Ｔ，
Ｄ０Ｂの他に、参考のために次の列のビット線Ｄ１Ｔが
例示的に示され、ワード線は７本が示されているが、そ
のうちの２本がダミーワード線として用いられる。つま
り、同図においては、メモリアレイの中間部に２本のダ
ミーワード線が配置される例が示されている。

【００６０】従来のダイナミック型ＲＡＭのメモリアレ
イと同様に横方向に延長される対とされるビット線とワ
ード線の交点のうち、上記ビット線側からみれば１つの
置きのワード線との交点にメモリセルが配置される。こ
のため、ビット線とコンタクト部を中心にして２つのア
ドレス選択ＭＯＳＦＥＴが形成されので、対とされるビ
ット線ではコンタクト部が交互にずれて設けられる。

【００６１】上記のようにコンタト部を中心にして２個
ずつ設けられるメモリセルのうち、片方ずつを利用し、
蓄積ノード側に下に設けられるアドレス選択用ＭＯＳＦ
ＥＴのソース，ドレイン拡散層を互いに延ばして、相互
に接続するという簡単な構成により、相補のビット線Ｄ
０ＴとＤ０Ｂに共用できるダミーセルを形成することが
できる。この構成では、メモリセルと繰り返しパターン
の中にダミーセルを合理的に嵌め込むことができるので
メモリセルアレイの高集積化が可能になる。

【００６２】図１０には、この発明に係る強誘電体メモ
リの一実施例のブロック図が示されている。この実施例
の強誘電体メモリの入出力インターフェイスは、ダイナ
ミック型ＲＡＭの入出力インターフェイスに対応された
ものとされる。つまり、Ｘアドレス信号とＹアドレス信
号は、共通のアドレス端子からロウアドレスストローブ
信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳ
に同期して時系列的に入力される。

【００６３】アドレスバッファを通して入力されたＸア
ドレス信号とＹアドレス信号とは、ラッチ回路にそれぞ
れ取り込まれる。ラッチ回路に取り込まれたＸアドレス
信号は、行デコーダにより解読されてワード線ＷＬとダ
ミーワード線ＤＷＬの選択信号が形成される。ワード線
の選択動作により、メモリアレイの相補ビット線には上
記のような読み出し信号が現れ、それをダミーワード線
の選択により形成された基準電圧を参照して、センスア
ンプにより増幅動作が行われる。ラッチ回路に取り込ま
れたＹアドレス信号は、列デコーダにより解読されてビ
ット線ＤＬの選択信号が形成される。

【００６４】ビット線ＤＬは、Ｙスイッチ回路（カラム
スイッチ回路）を介して、共通入出力線に接続されてメ
インアンプと接続される。このメインアンプは、特に制
限されないが、書き込み回路も兼ねたアンプとされる。
つまり、読み出し動作のときには、Ｙスイッチ回路を通
して読み出された読み出し信号を増幅して、出力バッフ
ァを通して外部端子Ｉ／Ｏから出力させる。書き込み動
作のときには、外部端子Ｉ／Ｏから入力された書き込み
信号が入力バッファを介して取り込まれ、メインアンプ
を介して共通入出力線及び選択ビット線に伝えられ、選
択ビット線では上記センスアンプの増幅動作により選択
ビット線が電圧Ｖcc又はＶssにされて、メモリセルの強
誘電体キャパシタの分極の向きが決定される。

【００６５】クロック発生回路は、上記Ｘアドレス信号
とＹアドレス信号のラッチに必要なタイミング信号、言
い換えるならば、上記信号／ＲＡＳと／ＣＡＳに同期し
て入力されたアドレス信号の取り込み制御タイミング信
号や、センスアンプの動作タイミング信号等のように、
強誘電体メモリの動作に必要な各種のタイミング信号を
発生させる。また、上記信号／ＲＡＳと／ＣＡＳ及び／
ＷＥと／ＯＥの組み合わせにより、上記誘電体膜回復モ
ードを判別し、後述するワード線の多重選択を行うマル
チプレクサの制御を行う。上記信号／ＲＡＳと／ＣＡＳ
及び／ＷＥと／ＯＥの組み合わせは、／ＲＡＳをロウレ
ベルにする前に／ＣＡＳをロウレベルにすること、ある
いはそれに／ＷＥのロウレベルを加える等通常のメモリ
セルに無い組み合わせが選ばれる。

【００６６】内部電源発生回路は、電源端子から供給さ
れたＶccとＶssのような動作電圧を受け、上記プレート
電圧、Ｖcc／２のようなプリチャージ電圧、ＶccやＶss
のような回復用プリチャージ電圧、ワード線の選択レベ
ルＶchや必要に応じてマット選択信号の選択レベルに対
応した電圧を形成する。これらの電圧は、電源電圧Ｖcc
を分圧して形成するもの他、上記電源電圧Ｖcc又は分圧
電圧をチャージポンプ回路により昇圧して形成するもの
であってもよい。

【００６７】そして、従来の強誘電体メモリやダイナミ
ック型ＲＡＭと大きく異なる点は、Ｘアドレス信号を取
り込むラッチ回路の出力部にマルチプレクサが設けられ
る点である。このマルチプレクサは、１つのワード線を
選択するような通常動作ときには外部端子から供給され
たアドレス信号に対して同相と逆相にされた相補アドレ
ス信号を行デコーダに伝えるが、上記のように２本ずつ
のワード線を同時選択状態にさせるときには、最下位ビ
ットの相補アドレス信号（非反転信号と反転信号）を共
に選択レベルにして行デコーダの上記最下位ビットのデ
コード動作を実質的に無効にさせる。

【００６８】以下、同様に４本ずつのワード線を同時に
選択状態にさせるときには、下位２ビットの相補アドレ
ス信号を共に選択レベルにする。同様に８本ずつのワー
ド線を同時に選択状態にさせるときには、下位３ビット
の相補アドレス信号を共に選択レベルにする。このよう
に相補信号のうち逆相信号を正相信号に置き換えるとい
う簡単な信号伝達経路（マルチプレクサ）の切り替えに
より、上記のようなワード線の多重選択動作を行わせる
ものである。

【００６９】ワード線の多重選択回路は、上記行デコー
ダを利用するもの他、単純にワード線に選択レベルを供
給するスイッチＭＯＳＦＥＴを付加し、オン状態にさせ
るＭＯＳＦＥＴを順次に増加させるという専用回路を設
けるものであってもよい。

【００７０】図１１には、この発明に係る強誘電体メモ
リの他の一実施例の概略回路図が示されている。同図に
は、２つのワード線ＷＬ０とＷＬ１、２つのビット線Ｄ
Ｌ０とＤＬ１、上記ワード線ＷＬ０，ＷＬ１とビット線
ＤＬ０，ＤＬ１の交点に設けられた４つのメモリセル
と、それらに関連する各回路が代表として例示的に示さ
れており、これらの各回路素子は、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような１個の
半導体基板上において形成される。

【００７１】メモリセルは、アドレス選択用ＭＯＳＦＥ
ＴＱｍと情報記憶用の強誘電体キャパシタＣｓから構成
される。上記アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬ０に接続される。上記アドレス選択用
ＭＯＳＦＥＴＱｍの一方のソース，ドレインは、ビット
線ＤＬ０に接続される。かかるＭＯＳＦＥＴＱｍの他方
のソース，ドレインは、強誘電体キャパシタＣｓの一方
の電極である蓄積ノードに接続される。上記キャパシタ
Ｃｓの他方の電極には、プレート電圧が印加される。

【００７２】特に制限されないが、上記キャパシタＣｓ
の他方の電極は、共通接続されており、１／２ＶＣＬ
（＝０．５ＶＣＬ）のようなプレート電圧が印加され
る。上記電圧１／２ＶＣＬは、上記強誘電体キャパシタ
Ｃｓにおける誘電体膜における分極を反転させるのに必
要な電圧である。つまり、プレート電圧を１／２ＶＣＬ
に設定しておけば、ビット線ＤＬ０，ＤＬ１等を介して
蓄積ノードにＶＣＬを印加すると正側の自発分極Ｑｒを
生じさせ、ビット線ＤＬ０，ＤＬ１等を介して蓄積ノー
ドに０Ｖを印加すると負側の自発分極−Ｑｒを生じさせ
ることができ、これにより記憶情報としての‘１’と
‘０’の書き込みが行える。

【００７３】上記ビット線ＤＬ０とＤＬ１には、第１の
プリチャージ回路としてＭＯＳＦＥＴＱ１とＱ２が設け
られる。ＭＯＳＦＥＴＱ１とＱ２のゲートにはプリチャ
ージ信号φＰＣが印加され、かかるプリチャージ信号φ
ＰＣにより上記ＭＯＳＦＥＴＱ１とＱ２がオン状態にさ
れたときに、上記ビット線ＤＬ０とＤＬ１をプレート電
圧に対応したプリチャージ電圧１／２ＶＣＬにする。

【００７４】上記ビット線ＤＬ０とＤＬ１は、カラムス
イッチＭＯＳＦＥＴＱ３とＱ４を介して共通ビット線Ｉ
Ｏに接続される。上記カラムスイッチＭＯＳＦＥＴＱ３
とＱ４のゲートには、カラム選択信号ＹＳ０とＹＳ１が
それぞれ印加されている。上記共通ビット線ＩＯには、
第２のプリチャージ回路としてスイッチが設けられる。
かかるスイッチは、プリチャージ信号φＰＣによりスイ
ッチ制御され、共通データ線ＩＯに対して、特に制限さ
れないが、１．５ＶＣＬ（＝３／２ＶＣＬ）のようなプ
リチャージ電圧を供給する。

【００７５】上記共通ビット線ＩＯの読み出し信号は、
タイミング信号φＡＭＰにより動作制御されるセンスア
ンプＡＭＰにより増幅されて、図示しない出力回路を通
して読み出される。

【００７６】上記キャパシタＣＤは、上記ビット線ＤＬ
０，ＤＬ１における寄生容量であり、キャパシタＣＯは
共通ビット線ＩＯにおける寄生容量である。上記強誘電
体キャパシタＣｓにおける誘電体膜における分極を反転
させるのに必要な電圧１／２ＶＣＬを基準にして、上記
のようにキャパシタＣＤとＣＯのプリチャージ電圧をそ
れぞれ１／２ＶＣＬと３／２ＶＣＬのようにした場合、
選択された強誘電体キャパシタＣｓに対して１／２ＶＣ
Ｌのような電圧が印加されるようにするため、つまり、
強誘電体キャパシタＣｓのプレート電圧が１／２ＶＣＬ
であるので、選択されたビット線と共通ビット線とが接
続されたときの電荷分散により決まるビット線及び共通
ビット線の電位がほぼＶＣＬ程度になるようにする場合
には、上記寄生容量ＣＤとＣＯとの容量値がほぼ等しい
ように設定される。

【００７７】読み出し動作の際には、次に説明する第２
図（Ａ）のヒステリシス特性における自発分極Ｑｒと式
の直線との交点に対応した蓄積ノードＳＮの電圧であ
ればよい。ビット線ＤＬ０，ＤＬ１に接続されるメモリ
セルの数とその配線長さ、共通ビット線ＩＯに接続され
るカラムスイッチＭＯＳＦＥＴの数とその配線長さによ
り決まる寄生容量が大きくアンバランスとなり、上記の
ような読み出し動作に必要な電圧を得るのに支障が生じ
るなら、ビット線又は共通ビット線のいずれか寄生容量
が小さくされる一方に不足分の容量値を補うような対応
したダミー容量を並列的に付加すればよい。

【００７８】図１２には、上記図１１の強誘電体メモリ
の読み出し動作の原理を説明するための構成図が示され
ている。図１２（Ａ）には、強誘電体キャパシタにおけ
る強誘電体膜のヒステリシス特性が示され、図１２
（Ｂ）には、読み出し原理を説明するための等価回路が
示されている。

【００７９】図１２（Ａ）ヒステリシス特性において、
Ｑｒは‘１’記憶に対応した自発分極であり、−Ｑｒは
‘０’記憶に対応した自発分極である。等価回路におい
て、Ｖｓは強誘電体膜への印加電圧であり、ＣＯは共通
ビット線ＩＯの寄生容量、ＣＤはビット線の寄生容量で
ある。そして、Ｃｓは、強誘電体キャパシタの容量を表
している。

【００８０】図１２（Ｂ）等価回路において、プリチャ
ージ期間にビット線の寄生容量ＣＤには１／２ＶＣＬが
プリチャージされ、共通ビット線ＩＯの寄生容量ＣＯに
はプリチャージ電圧ＶＰＣとして例えば３／２ＶＣＬが
プリチャージされる。

【００８１】ワード線の選択によりアドレス選択用ＭＯ
ＳＦＥＴＱｍがオン状態にされても、強誘電体キャパシ
タＣｓの両電極間には同じ１／２ＶＣＬが印加され、上
記（Ａ）ヒステリシス特性の自発分極Ｑｒ又は−Ｑｒの
状態にある。

【００８２】カラムスイッチ選択により、ビット線と共
通ビット線とが接続されると、上記寄生容量ＣＤとＣＯ
の電荷分散が生じて誘電体膜にはＶｓの電圧が印加され
る。このときの電荷量をＱｓ₁又はＱｓ₀とすると、次
式とが成立する。

【００８３】上記自発分極がＱｒ（‘１’）のとき（非
反転）、Ｑｓ₁−Ｑｒ＝−（ＣＤ＋ＣＯ）Ｖｓ₁＋ＣＯＶＣＬ・・・・上記自発分極が−Ｑｒ（‘０’）のとき（反転）、Ｑｓ₀＋Ｑｒ＝−（ＣＤ＋ＣＯ）Ｖｓ₀＋ＣＯＶＣＬ・・・・

【００８４】上記プリチャージ電圧３／２ＶＣＬをプリ
チャージ電圧ＶＰＣとして表すなら、上記式とは、
次式とのように表すことができる。上記自発分極が
Ｑｒ（‘１’）のとき（非反転）、Ｑｓ₁−Ｑｒ＝−
（ＣＤ＋ＣＯ） ×〔Ｖｓ₁−（ＣＯ（ＶＰＣ−ＶＣＬ／２））／（ＣＤ＋ＣＯ）〕・・・上記自発分極が−Ｑｒ（‘０’）のとき（反転）、Ｑｓ
₀＋Ｑｒ＝−（ＣＤ＋ＣＯ） ×〔Ｖｓ₀−（ＣＯ（ＶＰＣ−ＶＣＬ／２））／（ＣＤ＋ＣＯ）〕・・

【００８５】図１２（Ａ）ヒステリシス特性において、
上記式の直線との交点に対応した蓄積ノードＳＮにお
ける電圧Ｖsig1と、式の直線との交点に対応した蓄積
ノードＳＮにおける電圧Ｖsig0とがビット線及び共通ビ
ット線に現れる。この読み出し電圧Ｖsig1とＶsig0との
中点に参照電圧Ｖref を設定して、これを用いてセンス
アンプＡＭＰで上記読み出し電圧Ｖsig1又はＶsig0をセ
ンスすることにより、読み出し信号が得られる。なお、
上記分極が反転したときには、記憶状態が−ＱｒからＱ
ｒのように反転しているので、もとの状態に戻すために
同図では、省略しているが書き込み回路が設けられる。
この書き込み回路は、上記センスアンプの増幅信号又は
それ自身が共通ビット線の信号を増幅させて、かかるビ
ット線を介して蓄積ノードＳＮの０Ｖにして、ものと自
発分極−Ｑｒの状態に戻すようにするものである。

【００８６】従来のダイナミック型ＲＡＭにおけるアド
レス選択方式では、ワード線ＷＬを選択すると、それに
接続された全てのメモリセルの記憶情報が上記ビット線
ＤＬに現れる。つまり、ワード線に接続された全てのメ
モリセルの記憶情報がビット線に破壊的に読み出されて
しまうために、ビット線の電位をセンスアンプＳＡによ
り増幅してもとのメモリセルに再書き込みを行う必要が
あり、非選択のメモリセルに対応したセンスアンプも活
性化させることになる。したがって、非選択ビット線に
も充放電電流が発生して消費電流を多くしてしまう。ま
た、隣接ビット線の充放電動作による電位変化に対応し
て、ビット線間の干渉ノイズが大きく、読み出しマージ
ンが小さくなってしまうという問題が生じる。

【００８７】この発明に係る強誘電体メモリにおけるア
ドレス選択方式では、ワード線ＷＬを選択しても上記の
ようにビット線ＤＬのプリチャージ電圧とメモリセルの
キャパシタのプレート電圧とが同電位であるために分極
の反転が生じることなく、実質的なメモリセルの選択動
作は行われない。Ｙ選択信号により１つのビット線ＤＬ
を共通ビット線ＩＯに接続させることにより、共通ビッ
ト線のプリチャージ電圧と選択ビット線のプリチャージ
電圧の電荷分散により、かかる選択ビット線のみが活性
化され、それ以外のビット線は上記の非活性のままとさ
れる。これにより、この発明に係る不揮発性記憶装置で
は、上記選択されたワード線と選択されたビット線の交
点に設けられた選択セルだけが、いわば従来の方式を１
次元的選択（線選択）とするならば、点選択、つまり、
ピンポイント的な選択を行うようにすることができる。

【００８８】このことは、図１１に示したメモリセルア
レイにおいて、４個のメモリセルのうち、選択された１
つのメモリセルのみが選択され、残りの３個のメモリセ
ルは情報非破壊セルとなることを意味している。このよ
うなピンポイント的な選択においては、選択ビット線の
みで電位変化に対応した電流消費が行われないから極め
て低消費電力にできる。隣接ビット線の充放電動作によ
る電位変化に対応したビット線間の干渉ノイズも小さく
なり、読み出しマージンを大きくすることができる。

【００８９】図１３には、この発明に係る強誘電体メモ
リの他の一実施例の回路図が示されている。同図には、
代表としてメモリセルアレイ部及びその周辺回路が示さ
れている。特に制限されないが、この実施例では、メモ
リセルアレイは、互いに同じ構成にされた２つのメモリ
マットＭＭＡＴ０，ＭＭＡＴ１に分けられる。同図に
は、そのうちのメモリマットＭＭＡＴ０の回路が代表と
して示され、メモリマットＭＭＡＴ１はメモリセルアレ
イ部がブラックボックスにより示されている。

【００９０】この実施例では、読み出しマージンを大き
くするために、メモリマットＭＭＡＴ０においては、２
つのメモリセルにより１ビットの記憶回路が構成され
る。つまり、ビット線は非反転ビット線ＤＬＴ０と反転
ビット線ＤＬＢ０と対とされる相補ビット線とされる。
例示的に示されている他の相補ビット線ＤＬＴ１，ＤＬ
Ｂ１及びＤＬＴ２，ＤＬＢ２も同様である。

【００９１】上記相補ビット線ＤＬＴ０，ＤＬＢ０とワ
ード線ＷＬ０の交点には、アドレス選択用ＭＯＳＦＥＴ
と強誘電体キャパシタからなるメモリセルＭＣ００Ｔと
ＭＣ００Ｂが一対として設けられる。上記相補ビット線
ＤＬＴ０，ＤＬＢ０と他のワード線ＷＬ１、及び他の相
補ビット線ＤＬＴ１，ＤＬＢ１及びＤＬＴ２，ＤＬＢ２
と上記各ワード線ＷＬ１，ＷＬ２の交点においても、上
記一対のメモリセルが設けられ、それぞれ１ビットの記
憶回路として機能させられる。

【００９２】上記相補ビット線ＤＬＴ０，ＤＬＢ０に
は、第１のプリチャージ回路として、ＭＯＳＦＥＴＱ１
０、Ｑ１１及びＱ１２が設けられる。ＭＯＳＦＥＴＱ１
０は、上記相補ビット線ＤＬＴ０，ＤＬＢ０を短絡し、
ＭＯＳＦＥＴＱ１１とＱ１２は、それぞれビット線ＤＬ
Ｔ０，ＤＬＢ０に前記のようなプリチャージ電圧ＶＰＣ
を供給する。つまり、上記メモリセルのプレート電圧Ｖ
ＰＬと上記プリチャージ電圧ＶＰＣとは、互いに等しく
される。他の相補ビット線ＤＬＴ１，ＤＬＢ１及びＤＬ
Ｔ２，ＤＬＢ２にも上記同様な第１のプリチャージ回路
を構成するＭＯＳＦＥＴが設けられる。

【００９３】上記相補ビット線ＤＬＴ０，ＤＬＢ０は、
Ｙ選択信号ＹＳ０によりスイッチ制御されるカラムスイ
ッチＭＯＳＦＥＴＱ３０とＱ３１を介してサブ共通相補
ビット線ＣＩＯＴ０，ＣＩＯＢ０に接続される。他の相
補ビット線ＤＬＴ１，ＤＬＢ１及びＤＬＴ２，ＤＬＢ２
も、上記同様なカラムスイッチＭＯＳＦＥＴを介して上
記サブ共通相補ビット線ＣＩＯＴ０，ＣＩＯＢ０に接続
される。

【００９４】上記サブ共通相補ビット線ＣＩＯＴ０，Ｃ
ＩＯＢ０は、マット選択信号ＭＡＴ０によりスイッチ制
御されるマット選択スイッチＭＯＳＦＥＴＱ５とＱ６を
介して共通ビット線ＣＩＯＴ，ＣＩＯＢに接続される。
他のメモリマットＭＭＡＴ１に対応されたサブ共通相補
ビット線ＣＩＯＴ１，ＣＩＯＢ１も、マット選択信号Ｍ
ＡＴ１によりスイッチ制御されるマット選択スイッチＭ
ＯＳＦＥＴを介して共通ビット線ＣＩＯＴ，ＣＩＯＢに
接続される。

【００９５】共通相補ビット線ＣＩＯＴ，ＣＩＯＢに
は、特に制限されないが、ＩＯ線ダミー容量と第２のプ
リチャージ回路及びアンプ回路が設けられる。上記第２
のプリチャージ回路は、プリチャージ信号ＰＣＩによ
り、上記共通相補ビット線ＣＩＯＴ，ＣＩＯＢ、サブ共
通相補ビット線ＣＩＯＴ０，ＣＩＯＢ０及びＣＩＯＴ
１，ＣＩＯＢ１をプリチャージ電圧ＶＰＣＩにプリチャ
ージさせる。後述するような読み出し動作に必要な電圧
に対して、上記ビット線と共通ビット線との間の容量の
バランスが採れるなら、上記ダミー容量は省略できるも
のである。

【００９６】アンプ回路は、読み出し用のセンスアンプ
と、書き込み用のライトアンプから構成される。アンプ
回路は、読み出しモードのときには相補入出力線ＭＩＯ
ＴとＭＩＯＢに対して相補の読み出し信号を送出し、書
き込みモードのときには相補入出力線ＭＩＯＴとＭＩＯ
Ｂに伝えられた書き込み信号を、共通相補ビット線ＣＩ
ＯＴ，ＣＩＯＢ及び選択されたサブ共通相補ビット線Ｃ
ＩＯＴ０，ＣＩＯＢ０又はＣＩＯＴ１，ＣＩＯＢ１を介
して選択ビット線に伝えて書き込み動作を行わせる。

【００９７】上記アンプ回路に含まれるライトアンプ
は、上記のような書き込み動作の他、特に制限されない
が、読み出し動作のときにも動作させられる。この場合
には、上記センスアンプの出力信号を受け、あるいは共
通相補ビット線ＣＩＯＴ，ＣＩＯＢの電位差を拡大させ
るような正帰還増幅動作を行う。これにより、読み出し
に際して自発分極の向きが反転させられる強誘電体キャ
パシタの分極の向きがもとの状態に戻される。

【００９８】この実施例では、一対のメモリセルＭＣ０
０ＴとＭＣ００Ｂとを用い、相補的なデータ保持を行わ
せる。例えば、メモリセルＭＣ００Ｔに自発分極Ｑｒ
（‘１’）を記憶させたなら、メモリセルＭＣ００Ｂに
自発分極−Ｑｒ（‘０’）を記憶させる。これは、書き
込みのときに非反転ビット線ＤＬＴ０にハイレベル（Ｖ
ＣＬ）を供給したなら、反転ビット線ＤＬＢ０にロウレ
ベル（０Ｖ）を供給することにより行われる。

【００９９】このような相補的に自発分極Ｑｒと−Ｑｒ
を生じさせた場合には、上記相補ビット線ＤＬＴ０とＤ
ＬＢ０には前記第２図（Ａ）に示された読み出し電圧Ｖ
sig1とＶsig0の電圧差として取り出すことができ、差動
のセンスアンプにより増幅するだけで読み出し信号を得
ることができる。つまり、前記のようにＶsig1とＶsig0
を区別するための参照電圧Ｖref が不用となる。

【０１００】上記図１３に示された実施例回路の概略動
作は次の通りである。メモリが非選択状態のときプリチ
ャージ信号ＰＣ０はハイレベルであり、第１のプリチャ
ージ回路は、例示的に示されている相補ビット線ＤＬＴ
０，ＤＬＢ０をプレート電圧ＶＰＬと同じ１／２ＶＣＬ
にプリチャージする。このときには、メモリマット選択
信号ＭＡＴ０，ＭＡＴ１はＶｍｈのようなハイレベルに
されており、プリチャージ信号ＰＣ１のハイレベルによ
り、図示しない共通相補ビット線ＩＯＴ，ＩＯＢに設け
られた第２のプリチャージ回路は、かかる共通相補ビッ
ト線ＩＯＴ，ＩＯＢとメモリマット選択スイッチＭＯＳ
ＦＥＴを介して上記サブ共通相補ビット線ＤＬＴ０，Ｄ
ＬＢ０（ＤＬＴ１，ＤＬＢ１も同じ）を電圧Ｖｈｈのよ
うなハイレベルにプリチャージさせる。例えば、前記の
ようにＶｈｈを３／２ＶＣＬにするなら、上記メモリマ
ット選択信号ＭＡＴ０，ＭＡＴ１のハイレベル（Ｖｍ
ｈ）は、３／２ＶＣＬ＋Ｖｔｈ（メモリマット選択スイ
ッチＭＯＳＦＥＴのしきい値電圧である。）のような高
いレベルにされる。

【０１０１】メモリが選択状態にされると、上記プリチ
ャージ信号ＰＣ０とＰＣ１は、ハイレベルからロウレベ
ルになり、プリチャージ動作が終了して上記相補ビット
線ＤＬＴ０，ＤＬＢ０及びサブ共通相補ビット線ＣＩＯ
Ｔ０，ＣＩＯＢ０は、フローティング状態で上記プリチ
ャージ電圧を維持している。

【０１０２】アドレス信号の入力により、デコーダ回路
においてメモリマットＭＭＡＴ０が選択されると、非選
択側のメモリマットＭＭＡＴ１に対応したメモリマット
選択信号ＭＡＴ１がハイレベルからロウレベルに変化し
て、メモリマットＭＭＡＴ１が共通相補ビット線ＣＩＯ
Ｔ，ＣＩＯＢから切り離される。

【０１０３】選択されたメモリマットＭＭＡＴ０では、
ワード線ＷＬ０がロウレベルからハイレベルに変化す
る。このワード線の選択レベルは、Ｖｃｈとされ、前記
のようにハイレベルの書き込み信号がＶＣＬなら、上記
Ｖｃｈは、ＶＣＬ＋Ｖｔｈ（アドレス選択用ＭＯＳＦＥ
ＴＱｍのしきい値電圧）のようなレベルにされる。ここ
で注目すべきは、上記のようにワード線ＷＬ０を選択状
態にして、メモリセルの強誘電体キャパシタＣｓとビッ
ト線ＤＬＴ０，ＤＬＢ０等に接続しても、ビット線ＤＬ
Ｔ０，ＤＬＢ０のプリチャージ電圧ＶＰＣが、上記プレ
ート電圧ＶＰＬと同じ１／２ＶＣＬであるので、実質的
なメモリセルの読み出し動作が行われないことである。

【０１０４】カラム選択信号ＹＳ０がハイレベルになる
と、上記相補ビット線ＤＬＴ０，ＤＬＢ０とサブ共通相
補ビット線ＣＩＯＴ０，ＣＩＯＢ０とが接続されて、両
者のプリチャージ電圧に対応した保持電荷の分散（分
配）が行われて、相補ビット線ＤＬＴ０，ＤＬＢ０及び
サブ共通相補ビット線ＣＩＯＴ０，ＣＩＯＢ０の電位が
ＶＣＬに近い電位に変化する。

【０１０５】このとき、相補ビット線ＤＬＴ０，ＤＬＢ
０ではメモリセルＭＣ００ＴとＭＣ００Ｂの自発分極が
Ｑｒと−Ｑｒのようにされているので、それに対応した
電圧Ｖsig1とＶsig0のような微小な電圧差となる。上記
のような相補ビット線ＤＬＴ０，ＤＬＢ０の電位差に対
応してサブ共通相補ビット線ＣＩＯＴ０，ＣＩＯＢ０に
も同様な電位差が現れる。

【０１０６】センスアンプの活性化信号ＡＭＰがハイレ
ベルにされると、センスアンプが増幅動作を開始して上
記差電圧を増幅させる。このセンスアンプとして、例え
ば、後述するようなダイナミック型ＲＡＭに設けられた
センスアンプのようにＣＭＯＳラッチ回路を利用したも
のでは、その正帰還増幅動作により、上記サブ共通相補
ビット線ＣＩＯＴ０，ＣＩＯＢ０の電位差を拡大させる
ような増幅動作も併せて行う。

【０１０７】上記センスアンプが単なる差動増幅回路で
あるなら、その増幅信号が書き込み回路に供給され、書
き込み回路により上記サブ共通相補ビット線ＣＩＯＴ
０，ＣＩＯＢ０の電位差が拡大させられる。このような
サブ共通相補ビット線ＣＩＯＴ０，ＣＩＯＢ０の電位差
が拡大に対応して相補ビット線ＤＬＴ０，ＤＬＢ０の電
位差も拡大し、メモリセルＭＣ００Ｂのように、自発分
極が−Ｑｒであるものに対しては、上記の読み出し動作
により分極の反転が生じてしまっているので、ビット線
ＤＬＢ０が上記増幅信号のロウレベル（０Ｖ）にされる
ことにより、もとの自発分極−Ｑｒの状態に戻される。

【０１０８】以後、上記センスアンプの増幅信号が図示
しない出力回路を通して出力されると、ワード線ＷＬ
０，カラム選択信号ＹＳ０がハイレベルからロウレベル
にされてメモリ非選択状態にされる。そして、このメモ
リ非選択状態により、プリチャージ信号ＰＣ０とＰＣ１
がハイレベルに、及び上記非選択のメモリマット選択信
号ＭＡＴ１もハイレベルに戻されてプリチャージ動作が
開始される。

【０１０９】上記のようなピンポイントの読み出しが可
能な強誘電体メモリでは、ビット線毎の誘電体膜回復動
作を行わせることができる。つまり、上記のようにカラ
ムスイッチＭＯＳＦＥＴをオン状態にしたもののみが、
ビット線を介してメモリセルに接続される。したがっ
て、共通相補ビットＣＩＯＴ０，ＣＩＯＢ０に設けラレ
たプリチャージ回路に、上記膜回復用のＶccとＶssのプ
リチャージ電圧を供給するようにし、ダミー容量を上記
ビット線容量を含めて適当に設定する。これにより、例
えばカラムスイッチＭＯＳＦＥＴＱ３０とＱ３１をオン
状態にして共通相補ビットＣＩＯＴ０，ＣＩＯＢ０に接
続された相補ビット線ＤＬＴ０とＤＬＢ０に接続された
メモリセルに対してのみ上記段階的なワード線の選択動
作によりメモリセルのキャパシタに減衰パルスを印加し
て誘電体膜回復動作を行わせることができる。

【０１１０】このとき、ビット線に設けられるプリチャ
ージ回路のＭＯＳＦＥＴＱ１０〜Ｑ１２等は、プリチャ
ージ信号ＰＣのロウレベルによりオフ状態にされ、非選
択のビット線に設けられたメモリセルは、上記ワード線
の多重選択には無関係にビット線がプレート電圧と同じ
くされて非選択状態に置かれるものである。あるいは、
プリチャージ信号ＰＣをハイレベルにし、プリチャージ
電圧ＶＰＣをハイインピーダンス状態にするものであっ
てもよい。

【０１１１】上記強誘電体メモリでは、メモリマットを
全面的に初期化する際には、上記相補ビット線に設けら
れたプリチャージ回路が利用される。このプリチャージ
回路のプリチャージ電圧ＶＰＣを前記のようにＶccとＶ
ssに切り替え、上記ワード線の多重選択によりビット線
とメモリセルとの間での電荷分散によりメモリマット単
位での初期化ができることは前記と同様である。

【０１１２】図１４には、この発明に係る強誘電体メモ
リを用いたマイクロコンピュータの一実施例の概略ブロ
ック図が示されている。この実施例では、この発明に関
係のあるマイクロプロセッサＭＰＵとメモリコントロー
ラ及び強誘電体メモリが代表として例示的に示されてい
る。実際のマイクロコンピュータシステムは、強誘電体
メモリの他に、ダイナミック型ＲＡＭ等によるメインメ
モリ、プログラム等が書き込まれたＲＯＭ、あるいは表
示装置、キーボード等の入出力装置の他に、外部記憶装
置や通信装置等が設けられるが、この発明に直接関係が
ないのでこれらの周辺回路は省略されている。

【０１１３】メモリコントローラは、システムバス上に
接続され、メモリバスに接続された複数の強誘電体メモ
リの制御を行う。このメモリコントローラには、特に制
限されないが、マイクロプロセッサＭＰＵの指示に従
い、強誘電体メモリの誘電体膜回復動作を行うための一
連の動作シーケンスがプログラムされている。

【０１１４】すなわち、マイクロプロセッサＭＰＵより
特定の強誘電体メモリに対して初期化が指示されると、
メモリコントローラはかかる強誘電体メモリに記憶され
た記憶情報を別の強誘電体メモリにメモリバスを通して
退避させる。このように退避させられるメモリとして強
誘電体メモリを用いること他、ダイナミック型ＲＡＭ等
やスタティック型ＲＡＭのような揮発メモリを用いるも
のであってもよい。

【０１１５】上記記憶データの退避が行われると、強誘
電体メモリに対して誘電体膜回復モードが指示され、上
記プリチャージ回路は誘電体膜回復モードに従った電圧
ＶccとＶssを供給するようにされる。メモリコトローラ
は、アドレス信号を発生させて上記ワード線の選択動作
に必要なアドレス信号を供給する。この場合、強誘電体
メモリ自身が自動的に多重選択のためのアドレス信号を
無効にするようにしてもよいし、メモリコントローラか
らアドレス入力を２回に分けて入力するようにし、最初
のアドレス入力では無効にするビット数を指定し、その
後にワード選択のためのアドレスを入力するようにして
もよい。

【０１１６】特に制限されないが、上記強誘電体メモリ
は一対とされており、上記データの退避が行われた他方
の強誘電体メモリに対して以後メモリアクセスが行われ
る。かかる強誘電体メモリにおいて膜疲労あるいは膜劣
化が生じるであろう回数だけメモリアクセスしたなら、
上記初期化された一方の強誘電体メモリにデータを再び
退避させて、上記他方の強誘電体メモリの初期化を行う
ようにしてもよい。このように一対の強誘電体メモリを
交互に使用することにより、強誘電体メモリの長寿命化
を実現できる。このように強誘電体メモリをシステム上
において初期化できるという機能は、ＩＣカードのよう
にシステムから切り離せない状態で実装される場合にお
いて有効となる。

【０１１７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）アドレス選択用ＭＯＳＦＥＴと強誘電体膜又は
高誘電体膜を用いたキャパシタからなり、上記アドレス
選択用ＭＯＳＦＥＴのゲートが対応するワード線に接続
され、上記アドレス選択用ＭＯＳＦＥＴの一方のソー
ス，ドレインが対応するビット線に接続され、他方のソ
ース，ドレインが上記キャパシタの一方の電極に接続さ
れ、上記キャパシタの他方の電極には動作電圧のほぼ中
間電位にされたプレート電圧が印加されてなる複数のメ
モリセルに対して、上記ビット線を第１の回復用プリチ
ャージ電圧に設定して１つのワード線を選択して上記キ
ャパシタに上記ビット線の第１の回復用プリチャージ電
圧を与え、上記ビット線を第２の回復用プリチャージ電
圧に設定して１つのワード線を選択して上記キャパシタ
に上記ビット線の第２の回復用プリチャージ電圧を与
え、次いで同時に選択されるワード線の数を段階的に増
加させて同様な動作を繰り返して上記ビット線に付属す
る容量とそれと並列に接続されるキャパシタとの間の電
荷分散による電圧により誘電体膜劣化ないし疲労を回復
させる減衰パルスを発生させることができるという効果
が得られる。

【０１１８】（２）上記により強誘電体メモリをマイ
クロコンピュータ等のシステムに実装した状態において
も初期化が可能になり、物理的にシステムから切り離せ
ない状態で使用されるＩＣカード等において有益なもの
となるという効果が得られる。

【０１１９】（３）上記共通ビット線に対して容量を
付加し、かかる容量に上記第１の回復用プリチャージ電
圧と第２の回復用プリチャージ電圧を与えるとともに、
ビット線に設けられるプリチャージ回路を誘電体膜回復
動作モードのときには非動作状態にするようすることに
より、誘電体膜回復動作を行うビット線に対応したカラ
ムスイッチＭＯＳＦＥＴをオン状態にしてかかるビット
線に設けられたメモリセルの初期化を行うことができる
という効果が得られる。

【０１２０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
複数のワード線と複数のビット線からなるメモリマット
あるいはメモリブロックは複数からなり、かかる複数の
メモリマットあるいはメモリブロックにおいて、同時に
上記初期化を行うようにするものであってもよい。この
ようなメモリマットあるいはメモリブロックの同時初期
化により短い時間内に大きな記憶容量を持つ強誘電体メ
モリあるいは高誘電体キャパシタを用いたダイナミック
型ＲＡＭの初期化を行わせることができる。

【０１２１】上記強誘電体メモリセルの読み出しあるい
は書き込み方法は、上記実施例のようにキャパシタのプ
レートに中点電圧を印加するようなものであれば何であ
ってもよい。この発明は、強誘電体メモリ、シャドーＲ
ＡＭあるいは高誘電体キャパシタを用いたダイナミック
型ＲＡＭのような半導体記憶装置と誘電体膜回復方法と
して広く利用できる。

【０１２２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、アドレス選択用ＭＯＳＦＥ
Ｔと強誘電体膜又は高誘電体膜を用いたキャパシタから
なり、上記アドレス選択用ＭＯＳＦＥＴのゲートが対応
するワード線に接続され、上記アドレス選択用ＭＯＳＦ
ＥＴの一方のソース，ドレインが対応するビット線に接
続され、他方のソース，ドレインが上記キャパシタの一
方の電極に接続され、上記キャパシタの他方の電極には
動作電圧のほぼ中間電位にされたプレート電圧が印加さ
れてなる複数のメモリセルに対して、上記ビット線を第
１の回復用プリチャージ電圧に設定して１つのワード線
を選択して上記キャパシタに上記ビット線の第１の回復
用プリチャージ電圧を与え、上記ビット線を第２の回復
用プリチャージ電圧に設定して１つのワード線を選択し
て上記キャパシタに上記ビット線の第２の回復用プリチ
ャージ電圧を与え、次いで同時に選択されるワード線の
数を段階的に増加させて同様な動作を繰り返して上記ビ
ット線に付属する容量とそれと並列に接続されるキャパ
シタとの間の電荷分散による電圧により誘電体膜劣化な
いし疲労を回復させる減衰パルスを発生させることがで
きる。

【図面の簡単な説明】

【図１】この発明に係る誘電体膜回復方法を説明するた
めの構成図である。

【図２】この発明に係る半導体記憶装置における誘電体
膜回復動作の一例を説明するための波形図である。

【図３】本願発明に係る誘電体膜回復動作時のキャパシ
タ特性図である。

【図４】この発明が適用される強誘電体メモリの要部一
実施例を示す回路図である。

【図５】図４のメモリセルとダミーセルの動作原理を説
明するためのＶ−Ｑ特性図である。

【図６】この発明に係る強誘電体メモリの一実施例を示
す回路図である。

【図７】この発明に係る強誘電体メモリの読み出し動作
の一例を説明するためのタイミング図である。

【図８】この発明に係る強誘電体メモリにおけるメモリ
セル（ダミーセル）の一実施例を示す概略素子構造断面
図である。

【図９】この発明に係る強誘電体メモリのメモリセルと
ダミーセルの一実施例を示すレイアウト図である。

【図１０】この発明に係る強誘電体メモリの一実施例を
示すブロック図である。

【図１１】この発明に係る強誘電体メモリの他の一実施
例を示す概略回路図である。

【図１２】図１１の強誘電体メモリの読み出し動作の原
理を説明するための構成図である。

【図１３】この発明に係る強誘電体メモリの他の一実施
例を示す回路図である。

【図１４】この発明に係る強誘電体メモリを用いたマイ
クロコンピュータの一実施例を示す概略ブロック図であ
る。

【図１５】強誘電体キャパシタにおける誘電体膜劣化な
いし疲労を説明するための特性図である。

【図１６】強誘電体キャパシタにおける誘電体膜劣化を
説明するための特性図である。

【符号の説明】

Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｃｓ…キャパシタ、
Ｃｄ，ＣＤＬ…ビット線容量、Ｄ０Ｔ，ＤＯＢ…相補ビ
ット線、ＷＬ０…ワード線、ＤＷＬ０，ＤＷＬ１…ダミ
ーワード線、ＳＮ，ＳＰ…ソース線、ＩＯＴ，ＩＯＢ…
共通入出力線、Ｑ１〜Ｑ３１…ＭＯＳＦＥＴ、ＤＬ０，
ＤＬ１…ビット線、ＤＬＴ０〜ＤＬＢ２…相補ビット
線、ＩＣＯＴ０，ＩＣＯＢ０…サブ共通ビット線、ＣＩ
ＯＴ，ＣＩＯＢＤ…共通ビット線、ＭＭＡＴ０，ＭＭＡ
Ｔ１…メモリマット、ＡＭＰ…アンプ、ＭＰＵ…マイク
ロプロセッサ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8247 29/788 29/792 (72)発明者木村勝高東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、複数のビット線と、上記ワード線と上記ビット線との交点にそれぞれ配置さ
れ、アドレス選択用ＭＯＳＦＥＴと強誘電体膜又は高誘
電体膜を用いたキャパシタからなり、上記アドレス選択
用ＭＯＳＦＥＴのゲートが対応するワード線に接続さ
れ、上記アドレス選択用ＭＯＳＦＥＴの一方のソース，
ドレインが対応するビット線に接続され、他方のソー
ス，ドレインが上記キャパシタの一方の電極に接続さ
れ、上記キャパシタの他方の電極には動作電圧のほぼ中
間電位にされたプレート電圧が印加されてなる複数のメ
モリセルと、上記ビット線に対してメモリアクセスのためのプリチャ
ージ電圧の他に、上記強誘電体膜又は高誘電体膜の劣化
ないし疲労回復を行うための動作電圧側に対応した第１
の回復用プリチャージ電圧と上記接地電位側に対応した
第２の回復用プリチャージ電圧を選択的に供給するプリ
チャージ回路と、上記複数のワード線のうちの１つのワード線を選択する
ことの他、同時に選択されるワード線の数を段階的に増
加させる機能を持つようにされたワード線選択回路とを
備え、誘電体膜回復動作モードの指定より、上記ビット線を第１の回復用プリチャージ電圧に設定し
て１つのワード線を選択して上記メモリセルのキャパシ
タに上記ビット線の第１の回復用プリチャージ電圧を与
え、上記ビット線を第２の回復用プリチャージ電圧に設
定して１つのワード線を選択して上記メモリセルのキャ
パシタに上記ビット線の第２の回復用プリチャージ電圧
を与える第１動作と、上記第１動作のうち同時に選択されるワード線の数を段
階的に増加させて同様な動作を繰り返すようにして上記
メモリセルのキャパシタに対して正負の減衰パルスを供
給させてなる誘電膜劣化回復動作モードを持つことを特
徴とする半導体記憶装置。
【請求項２】複数のワード線と、複数のビット線と、上記ワード線と上記ビット線との交点にそれぞれ配置さ
れ、アドレス選択用ＭＯＳＦＥＴと強誘電体キャパシタ
からなり、上記アドレス選択用ＭＯＳＦＥＴのゲートが
対応するワード線に接続され、上記アドレス選択用ＭＯ
ＳＦＥＴの一方のソース，ドレインが対応するビット線
に接続され、他方のソース，ドレインが強誘電体キャパ
シタの一方の電極に接続され、上記強誘電体キャパシタ
の他方の電極には接地電位を基準にして強誘電体膜の分
極の反転に必要な所定のプレート電圧が印加されてなる
複数のメモリセルと、上記ビット線に対してメモリアクセスのためのプリチャ
ージ電圧の他に、誘電体膜の劣化ないし疲労回復を行う
ための動作電圧側に対応した第１の回復用プリチャージ
電圧と上記接地電位に対応した第２の回復用プリチャー
ジ電圧を選択的に供給するプリチャージ回路と、上記複数のワード線のうちの１つのワード線を選択する
ことの他、同時に選択されるワード線の数を段階的に増
加させる機能を持つようにされたワード線選択回路とを
備え、誘電体膜回復動作モードの指定より、上記ビット線を第１の回復用プリチャージ電圧に設定し
て１つのワード線を選択して上記強誘電体キャパシタに
上記ビット線の第１の回復用プリチャージ電圧を与え、
上記ビット線を第２の回復用プリチャージ電圧に設定し
て１つのワード線を選択して上記強誘電体キャパシタに
上記ビット線の第２の回復用プリチャージ電圧を与える
第１動作と、上記第１動作のうち同時に選択されるワード線の数を段
階的に増加させて同様な動作を繰り返すようにして上記
強誘電体キャパシタに対して正負の減衰パルスを供給さ
せてなる誘電膜劣化回復動作モードを持つことを特徴と
する半導体記憶装置。
【請求項３】上記ビット線は一対の平行に配置されて
なる複数の相補ビット線からなり、上記メモリセルは上
記ワード線と上記相補ビット線の一方との交点にそれぞ
れ配置されるものであり、上記相補ビット線には第１と第２のダミーワード線が設
けられ、かかる相補ビット線の一方と上記第１と第２の
ダミーワード線との交点には上記メモリセルと同一の素
子構造とされたアドレス選択用ＭＯＳＦＥＴと強誘電体
キャパシタからなり、上記アドレス選択用ＭＯＳＦＥＴ
のゲートが上記対応する第１又は第２のダミーワード線
のいずれか一方に接続され、上記アドレス選択用ＭＯＳ
ＦＥＴの一方のソース，ドレインが対応する相補ビット
線の一方に接続され、他方のソース，ドレインが強誘電
体キャパシタの一方の電極に接続され、上記強誘電体キ
ャパシタの他方の電極には上記プレート電圧が印加さ
れ、かつ上記アドレス選択用ＭＯＳＦＥＴの他方のソー
ス，ドレインが共通接続されてなる第１と第２のダミー
セルが配置され、上記メモリアクセスのためのプリチャージ電圧は、相補
ビット線に所定のプリチャージ電圧を与え、かかるプリ
チャージ電圧をワード線及びダミーワード線が選択され
たメモリセル及びダミーセルに与えて、相補ビット線に
読み出し信号を得るとともに、かかる読み出し終了後に
上記プレート電圧にほぼ等しい電圧を与え、メモリ選択
動作終了後に上記プリチャージ電圧を与えるものであ
り、上記ワード線とそれに対応した第１又は第２のダミーワ
ード線の選択により、相補ビット線に読み出されたメモ
リセルとダミーセルからの読み出し信号を接地電位のよ
うなロウレベルと上記プレート電圧のほぼ２倍にされた
ハイレベルに増幅し、かかる増幅信号を上記相補ビット
線に伝えるラッチ回路を含むセンスアンプが設けられて
なることを特徴とする請求項２の半導体記憶装置。
【請求項４】上記プレート電圧は、電源電圧の１／２
の電圧にされるものであり、上記メモリアクセスのためのプリチャージ電圧は、相補
ビット線を短絡する第１のＭＯＳＦＥＴと、回路の接地
電位と上記プレート電圧に対応した電圧とを上記メモリ
アクセスのためのメモリセルの選択動作に対応させて変
化させられたプリチャージ電圧と、上記誘電膜回復動作
のための第１回復プリチャージ電圧及び第２回復プリチ
ャージ電圧として上記電源電圧と上記接地電位を上記相
補ビット線にそれぞれ伝える第２と第３のＭＯＳＦＥＴ
からなり、そのゲートが共通化されてプリチャージ信号
が供給されるものであることを特徴とする請求項３の半
導体記憶装置。
【請求項５】上記ビット線にはＹ選択信号によりスイ
ッチ制御されるカラムスイッチＭＯＳＦＥＴを介して共
通ビット線が設けられ、上記メモリアクセスのためのプリチャージ電圧は、ビッ
ト線を上記プレート電圧とほぼ同じ電圧にプリチャージ
させるものであり、上記共通ビット線には上記メモリセルの強誘電体キャパ
シタに読み出しに必要な電位を与えるようなプリチャー
ジ電圧を供給する共通ビット線プリチャージ回路が設け
られ、上記共通ビット線には、その電位変化をセンスするセン
スアンプと上記共通ビット線に書き込み信号を伝える書
き込み回路とが設けられ、メモリセルの非選択状態のときに上記ビット線及び共通
ビット線に対してプリチャージ動作を行い、上記ワード線の選択動作によるアドレス選択用ＭＯＳＦ
ＥＴのオン状態と、Ｙ選択動作によるカラムスイッチＭ
ＯＳＦＥＴのオン状態とにより強誘電体キャパシタと選
択ビット線及び共通ビット線とを接続したときの電荷分
散により強誘電体キャパシタの読み出しに必要な電圧を
印加し、自発分極の方向に対応した信号の読み出しを行
うものであることを特徴とする請求項２の半導体記憶装
置。
【請求項６】上記共通ビット線に対して容量が付加さ
れて、かかる容量に上記第１の回復用プリチャージ電圧
と第２の回復用プリチャージ電圧が与えられて、ビット
線に設けられるプリチャージ回路は上記誘電体膜回復動
作モードのときには非動作状態にされるものであり、誘
電体膜回復動作を行うビット線に対応したカラムスイッ
チＭＯＳＦＥＴがオン状態にされるものであることを特
徴とする請求項５の半導体記憶装置。
【請求項７】複数のワード線と、複数のビット線と、
上記ワード線と上記ビット線との交点にそれぞれ配置さ
れ、アドレス選択用ＭＯＳＦＥＴと強誘電体又は高誘電
体キャパシタからなり、上記アドレス選択用ＭＯＳＦＥ
Ｔのゲートが対応するワード線に接続され、上記アドレ
ス選択用ＭＯＳＦＥＴの一方のソース，ドレインが対応
する相補ビット線の一方に接続され、他方のソース，ド
レインが上記キャパシタの一方の電極に接続され、動作
電圧の半分に対応した所定のプレート電圧が印加されて
なる複数のメモリセルを備えてなる半導体記憶装置の誘
電体膜回復方法において、上記ビット線を第１の回復用プリチャージ電圧に設定し
て１つのワード線を選択して上記キャパシタに上記ビッ
ト線の第１の回復用プリチャージ電圧を与え、上記ビッ
ト線を第２の回復用プリチャージ電圧に設定して１つの
ワード線を選択して上記キャパシタに上記ビット線の第
２の回復用プリチャージ電圧を与え、次いで同時に選択
されるワード線の数を段階的に増加させて同様な動作を
繰り返して上記ビット線に付属する容量とそれと並列に
接続されるキャパシタとの間の電荷分散による電圧によ
り誘電体膜劣化ないし疲労を回復させる減衰パルスを発
生させてなることを特徴とする誘電体膜回復方法。