KR20050004142A - 반도체 기억 장치 및 데이터 기입 방법 - Google Patents

반도체 기억 장치 및 데이터 기입 방법 Download PDF

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Abstract

본 발명은 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지한 반도체 기억 장치를 제공한다. 제1 래치(12), 제2 래치(13), 비교 회로(11), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6)에 의해 선기입 수단, 후기입 수단 및 임계치 전압 제어 수단을 구성한다. 선기입 수단은 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …에서 선택된 선기억 컬럼에 데이터를 기입한다. 후기입 수단은 선기억 컬럼의 기입 후에, 선기억 컬럼에 인접하는 후기억 컬럼에 데이터를 기입한다. 임계치 전압 제어 수단은 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동하는 전압을 제어한다.

Description

반도체 기억 장치 및 데이터 기입 방법{SEMICONDUCTOR MEMORY DEVICE AND DATA WRITING DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 불휘발성 반도체 기억 장치 및 그 데이터 기입 방법에 관한 것이다.
반도체 기억 장치는, 고집적/미세화에 의해서 셀 간의 거리가 연간 약 30%로 축소되고 있다. 불휘발성 반도체 기억 장치에서는, 부유 상태가 된 도전층(다결정 실리콘) 내에 전하를 유지함으로써 셀에 정보를 기억하는 것을 가능하게 한다. 미세한 불휘발성 반도체 기억 장치의 워드선을 따른 방향에서의 절단면을 검토하면 이해할 수 있듯이, 부유 게이트 전극인 제1 도전층이 STI 등의 소자 분리 절연막을 개재하여 대향하고 있고, 이 상호 대향하는 제1 도전층 간의 대향 측면 간 용량에 의해, 제1 도전층 간에서 소위 근접 셀 간 간섭 효과가 발생한다.
불휘발성 반도체 기억 장치가 미세화되면, 제1 도전층(부유 게이트 전극)과제2 도전층(제어 게이트 전극)의 대향 면적이 작아지지만, 제1 도전층과 제2 도전층의 도전층 간 절연막을 개재한 용량은 일정한 값을 확보할 필요가 있다. 즉, 셀 간의 거리가 축소되는 결과로 3차원적인 구조에서의 면적을 증대시키는 것이 불가능해져서, 종래보다도 유전율이 높은 절연막을 도전층 간 절연막으로서 이용할 필요가 있다. 그러나, 고유전체를 도전층 간 절연막에 적용하면, 다른 근접 효과에도 문제가 된다. 예를 들면, 고유전체를 도전층 간 절연막에 이용한 경우의 문제로서, 도전층 간 절연막을 타고, 제1 도전층 내 전하에 의한 전계가 인접 셀에 영향을 주는 것에 의한 근접 셀 간의 간섭도 있어, 이 근접 셀 간 간섭을 억제하는 구조가 제안되어 있다(특허 문헌 1 참조).
또한, 고유전체를 도전층 간 절연막을 개재한 제1 도전층(부유 게이트 전극) 간의 용량 결합도 커지기 때문에, 근접 셀 간 간섭 효과가 현저해진다.
특허 문헌 1 : 일본 특개 2001-168306호 공보
이와 같이, 미세한 불휘발성 반도체 기억 장치에서는, 셀 간의 거리가 감소함에 따라, 전하를 유지하고 있는 "기입 셀"과 전하를 유지하지 않은 "소거 셀" 사이에서, 근접 셀 간 간섭 효과가 급격히 증대하게 된다. 예를 들면, 도 23의 (a)에 도시한 바와 같이, 우선 처음에 짝수 컬럼에 프로그램(기입), 검증을 한 후, 도 24의 (b)에 도시한 바와 같이 홀수 컬럼에 마찬가지의 프로그램(기입), 검증을 행하면, 도 24의 (a)에 도시한 바와 같이, 최초에 행한 짝수 컬럼의 셀의 임계치 전압은, 셀 간의 근접 효과에 따라서 높게 변동하게 되어, 최종적으로 필요한 임계치분포를 초과하게 되어, 오기입의 원인이 된다는 문제점이 있다.
상기 문제점을 감안하여, 본 발명은 미세화된 반도체 기억 장치에서, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지하는 것이 가능한 반도체 기억 장치, 및 이 반도체 기억 장치로의 데이터의 기입 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치를 도시하는 모식적인 회로 구성도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 어레이의 일부를 도시하는 모식적인 레이아웃 패턴 구성도.
도 3은 NAND형 플래시 메모리에서, 근접 효과에 따른 제어 게이트 전극의 전위 변화와 인접 메모리 셀 트랜지스터의 거리의 관계를 도시하는 모식도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 1).
도 5는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 2).
도 6은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 임계치 전압을 설정하는 방법을 설명하는 흐름도.
도 7은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 임계치 전압을 설정하는 다른 방법을 설명하는 흐름도.
도 8은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 기입 방법을 설명하는 흐름도.
도 9는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 변형예를 도시하는 모식적 회로 구성도.
도 10은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치를 도시하는 모식적인 회로 구성도.
도 11은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 기입 방법을 설명하는 흐름도.
도 12는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치를 도시하는 모식적인 회로 구성도.
도 13은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 1).
도 14는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 2).
도 15는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 3).
도 16은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 기입 방법을 설명하는 흐름도.
도 17은 본 발명의 제1 내지 제3 실시 형태에 따른 반도체 기억 장치를 적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 18은 본 발명의 다른 제1 내지 제3 실시 형태에 따른 반도체 기억 장치를적용하는 메모리 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 19는 본 발명의 제1 내지 제3 실시 형태에 따른 반도체 기억 장치를 적용하는 메모리 카드 및 카드 홀더의 모식적 구성도.
도 20은 본 발명의 제1 내지 제3 실시 형태에 따른 반도체 기억 장치를 적용하는 IC 카드의 내부 구조를 도시하는 모식적 블록 구성도.
도 21은 본 발명의 제1 내지 제3 실시 형태에 따른 반도체 기억 장치를 적용하는 플래시 메모리 시스템의 구성을 도시하는 모식적 블록 구성도.
도 22는 종래의 반도체 기억 장치를 도시하는 모식적인 회로 구성도.
도 23은 종래의 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 1).
도 24는 종래의 반도체 기억 장치의 기입 동작에 의한 임계치 전압 분포의 변동을 도시하는 모식도(그 2).
<도면의 주요 부분에 대한 부호의 설명>
1a, 1b : 메모리 셀 어레이
2 : 비트선 구동 회로
3 : 컬럼 디코더
4 : 워드선 구동 회로
5 : 로우 디코더
6 : 어드레스 버퍼
7 : 입출력 버퍼
11 : 비교 회로
12 : 제1 래치
13 : 제2 래치
14 : 데이터 셀렉터
18, 430 : CPU
21 : 소자 분리 절연막
50 : 반도체 기억 장치
60 : 메모리 카드
70 : 컨트롤러
71, 72 : 인터페이스 유닛(I/F)
73, 400 : MPU
74 : 버퍼 RAM
75 : 에러 정정 코드 유닛
80 : 메모리 카드 홀더
181 : 짝수 컬럼 기입 모듈
182 : 홀수 컬럼 기입 모듈
183 : 짝수 컬럼 판독 모듈
184 : 짝수 컬럼 추가 기입 모듈
410 : ROM
420 : RAM
431 : 연산부
432 : 제어부
500 : IC 카드
503 : ROM 영역을 갖는 EEPROM 모드의 플래시 메모리
600 : 플레인 터미널
700 : 호스트 플랫폼
701 : USB 호스트 커넥터
702 : USB 호스트 제어기
750 : 케이블
750 : USB 케이블
800 : 플래시 장치
800 : USB 플래시 장치
801 : USB 플래시 장치 커넥터
802 : USB 플래시 장치 제어기
810 : 제어 라인
811 : 어드레스 데이터 버스
850 : 플래시 메모리 모듈
BL2j-1, BL2j, BL2j+1, … : 비트선
C2j-1, C2j, C2j+1, … : 메모리 셀 컬럼
CLK : 클럭 시그널 라인
CMD : 커맨드 시그널 라인
DAT : 시그널 라인
CS : 소스선
L : 인접 메모리 셀 트랜지스터 간 거리
SGD, SGS : 선택 게이트 배선
WL1, WL2, …, WL32 : 워드선
상기 목적을 달성하기 위해서, 본 발명의 제1 특징은 복수개의 메모리 셀 트랜지스터와 이 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터를 열 방향으로 배열하여 이루어지는 메모리 셀 컬럼을 행 방향으로 복수개 병렬 배치한 메모리 셀 어레이와, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 메모리 셀 트랜지스터로부터 정보를 판독하는 주변 회로를 구비하는 반도체 기억 장치에 관한 것이다. 즉, 본 발명의 제1 특징에 따른 반도체 기억 장치는 주변 회로가, 선기입 수단, 후기입 수단 및 임계치 전압 제어 수단을 포함하는 것을 요지로 한다. 여기서, 선기입 수단은, 복수개의 메모리 셀 컬럼으로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입한다. 후기입 수단은, 선기억 컬럼의 기입 후에, 선기억 컬럼에 교차하는 형태로 교대로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입한다. 그리고, 임계치 전압 제어 수단은, 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동하는 전압을 제어한다.
본 발명의 제2 특징은, 복수개의 메모리 셀 트랜지스터와 이 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터를 열 방향으로 배열하여 이루어지는 메모리 셀 컬럼을 행 방향으로 복수개 병렬 배치한 메모리 셀 어레이와, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하여, 메모리 셀 트랜지스터로부터 정보를 판독하는 주변 회로를 구비하는 반도체 기억 장치의 데이터 기입 방법에 관한 것이다. 즉, 본 발명의 제2 특징에 따른 반도체 기억 장치의 데이터 기입 방법은,
(A) 복수개의 메모리 셀 컬럼으로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터에 기입할 예정인 선기입 데이터를 래치하는 단계,
(B) 선기억 컬럼의 기입 후에, 선기억 컬럼에 교차하는 형태로 교대로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터에 기입할 예정인 후기입 데이터를 래치하는 단계,
(C) 선기입 데이터와 후기입 데이터를 비교하여, 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동하는 전압을 결정하는 단계,
(D) 이 결정에 따라, 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 데이터를 기입하는 단계,
(E) 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 데이터를 기입한 후, 후기억 컬럼에 속하는 메모리 셀 트랜지스터에 후기입 데이터를 기입하는 단계,
를 포함하는 것을 요지로 한다.
본 발명의 제3 특징은 복수개의 메모리 셀 트랜지스터와 이 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터를 열 방향으로 배열하여 이루어지는 메모리 셀 컬럼을 행 방향으로 복수개 병렬 배치한 메모리 셀 어레이와, 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하여, 메모리 셀 트랜지스터로부터 정보를 판독하는 주변 회로를 구비하는 반도체 기억 장치의 데이터 기입 방법에 관한 것이다. 즉, 본 발명의 제3 특징에 따른 반도체 기억 장치의 데이터 기입 방법은,
(A) 복수개의 메모리 셀 컬럼으로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터에, 최종적으로 필요하게 되는 임계치보다 낮아지는 전하량으로 데이터를 기입하는 단계,
(B) 선기억 컬럼의 기입 후에, 선기억 컬럼에 교차하는 형태로 교대로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터에 데이터를 기입하는 단계,
(C) 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동한 후의 전압을 측정하는 단계,
(D) 측정에 따라, 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 부족한 만큼의 전하량을 기입하여, 최종적으로 필요하게 되는 임계치를 얻는 단계,
를 포함하는 것을 요지로 한다.
<실시 형태>
다음으로, 도면을 참조하여, 본 발명의 제1 내지 제3 실시 형태를 설명한다.이하의 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙인다. 단, 도면은 모식적인 것으로, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실과는 다른 것에 유의하여야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단하여야 한다. 또한, 도면 상호 간에도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 도시한 제1 및 제2 실시 형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시한 것으로서, 본 발명의 기술적 사상은, 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것으로 특정하는 것은 아니다. 본 발명의 기술적 사상은, 특허 청구 범위에서, 여러 변경을 더할 수 있다.
(제1 실시 형태)
도 1에 도시한 바와 같이, 제1 실시 형태에 따른 반도체 기억 장치는, 복수의 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …로 구성된 메모리 셀 어레이(1a)에, 워드선 구동 회로(4) 및 비트선 구동 회로(2)가 접속된 NAND형 플래시 메모리(NAND형 EEPROM)이다. 메모리 셀 어레이(1a)는 행 방향으로 배열되는 복수의 워드선 WL1, WL2, …, WL32와, 이 워드선 WL1, WL2, …, WL32와 직교하는 열 방향으로 배열되는 복수의 비트선 BL2j-1, BL2j, BL2j+1, …을 구비하고 있다. 그리고, 메모리 셀 어레이(1a)의 열 방향에는, 복수의 워드선 WL1, WL2, …, WL32 중 어느 하나에 의해 각각 전하 축적 상태를 제어하는 전하 축적층을 갖는 메모리 셀 트랜지스터가 배열되어 있다.
도 1에 도시한 메모리 셀 어레이(1a)는, 열 방향으로 32개의 메모리 셀 트랜지스터가 배열되어 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …을 구성한 경우를 도시하고 있다. 이 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …의 배열의 양단에는 열 방향으로 인접하여 배치되어 있고, 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …에 배열된 1군의 메모리 셀 트랜지스터를 선택하는 한쌍의 선택 트랜지스터가 배치되어 있다. 이 한쌍의 선택 트랜지스터 각각의 게이트에는, 한쌍의 선택 게이트 배선 SGD, SGS가 접속되어 있다.
비트선 구동 회로(2)는, 메모리 셀 어레이(1a)의 비트선 BL2j-1, BL2j, BL2j+1, …에 접속되어, 데이터 기입(프로그램)과, 판독과, 재기입(재프로그램)과, 검증 판독을 행한다. 워드선 구동 회로(4)는, 워드선 WL1, WL2, …, WL32 및 선택 게이트 배선 SGD, SGS에 접속되어, 메모리 셀 트랜지스터의 제어 게이트 전극 및 선택 트랜지스터의 게이트 전극의 전위를 제어한다.
메모리 셀 어레이(1a)의 홀수번째의 메모리 셀 컬럼(이하에서 「홀수 컬럼」이라고 함) C2j-1, C2j+1, …에 기입되는 데이터는, 제1 래치(12)에 래치되고, 짝수번째의 메모리 셀 컬럼(이하에 「짝수 컬럼」이라고 함) C2j, C2j+2, …에 기입되는 데이터는 제2 래치(13)에 래치된다(반대로, 홀수 컬럼 C2j-1, C2j+1, …의 데이터가 제2 래치(13)에 래치되고, 짝수 컬럼 C2j, C2j+2, …·의 데이터가 제1 래치(12)에 래치되도록 해도 됨). 즉, 메모리 셀 어레이(1a)에 기입되는 데이터(입출력 데이터)가,입출력 데이터 버퍼(7)를 통하여 제1 래치(12) 또는 제2 래치(13)에 입력된다.
제1 래치(12) 및 제2 래치(13)에는 비교 회로(11)가 접속되고, 비교 회로(11)는 제1 래치(12) 및 제2 래치(13)에 래치되어 있는 데이터를 비교하여 메모리 셀 어레이(1a)에 기입하는 상태를 설정한다. 제1 래치(12) 및 제2 래치(13)는, 메모리 셀에 기입을 행하기 위한 기입 데이터의 래치 외에 추가로, 재기입 데이터의 래치를 행하는 것도 가능하다.
도 1에 도시한 바와 같이, 비교 회로(11)는, 비트선 구동 회로(2) 및 워드선 구동 회로(4)에 접속되어 있다. 비트선 구동 회로(2)에는, 컬럼 디코더(3)가 접속되어 있고, 워드선 구동 회로(4)에는 로우 디코더(5)가 접속되어 있다. 그리고, 컬럼 디코더(3) 및 로우 디코더(5)에는, 어드레스 버퍼(6)가 접속되어 있다. 어드레스 버퍼(6)로부터의 어드레스 신호는, 컬럼 디코더(3)를 개재하여 비트선 구동 회로(2)에 입력되고, 또한 로우 디코더(5)를 개재하여 워드선 구동 회로(4)에 입력된다.
비트선 구동 회로(2)는, 주로 CMOS 플립플롭(FF)으로 이루어지는 감지 증폭기를 구비하고, 감지 증폭기는 메모리 셀 어레이(1a)의 비트선 BL2j-1, BL2j, BL2j+1, …의 전위를 검지하기 위한 감지 동작, 기입 후의 검증 판독을 위한 감지 동작을 행한다.
도 1에 도시한 제1 래치(12), 제2 래치(13), 비교 회로(11), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6)등의 주변 회로에 의해 제1 실시 형태에 따른 반도체 기억 장치의 선기입 수단, 후기입 수단 및 임계치 전압 제어 수단을 구성하고 있다. 여기서, 선기입 수단은, 도 1에 도시한 복수개의 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입한다. 후기입 수단은, 선기억 컬럼의 기입 후에, 선기억 컬럼에 인터디지털(교차하는 형태로 교대로)로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입한다. 그리고, 임계치 전압 제어 수단은, 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동하는 전압을 제어한다.
도 1에 도시한 제1 래치(12), 제2 래치(13), 비교 회로(11), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 등의 주변 회로 전부는, 메모리 셀 어레이(1a)와 동일 반도체 칩에 모노리식으로 집적화되어도 되고, 제1 래치(12), 제2 래치(13), 비교 회로(11), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 중 몇몇이 다른 반도체 칩에 집적화된 하이브리드 집적 회로의 구성이어도 된다.
도 3은 제1 실시 형태에 따른 반도체 기억 장치에서의 근접 효과의 거리 의존성을 도시한다. 인접 메모리 셀 트랜지스터와의 거리를 L로 하고 있다. 선기억 컬럼인 짝수 컬럼 C2j, C2j+2, …에 먼저 기입하고, 다음으로 인접한 후기억 컬럼 홀수 컬럼 C2j-1, C2j+1, …에 기입을 한 경우, 짝수 컬럼 C2j, C2j+2, …의 메모리 셀 트랜지스터의 제어 게이트 전극의 전위 변화 ΔVcg는, 인접 메모리 셀 트랜지스터와의 거리 L이 커질수록, 작아지는 것을 나타내고 있다. 즉, 선기억 컬럼의 짝수 컬럼 C2j, C2j+2, …의 제어 게이트 전극의 전위 변화 ΔVcg는 1/L에 비례한다.
제1 실시 형태에 따른 반도체 기억 장치에 따르면, 최소 선폭이 100㎚ 이하로 미세화되어도, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지할 수 있다.
다음으로, 도 1에 도시한 제1 실시 형태에 따른 반도체 기억 장치(NAND형 EEPROM)의 기본 동작에 대하여 설명한다. 이하의 설명을 이해하기 쉽게 하기 위해서, 메모리 셀 트랜지스터에는, 데이터 "0", "1"이 기억되는 것으로 하고, 메모리 셀 트랜지스터의 임계치 전압이 낮은 상태, 예를 들면 임계치 전압이 마이너스인 상태를 "0" 상태로 하고, 메모리 셀 트랜지스터의 임계치 전압이 높은 상태, 예를 들면 임계치 전압이 플러스인 상태를 "1" 상태로 한다. 또한, 메모리 셀 트랜지스터에 관해서는, "0" 상태를 「소거 상태」로 하고, "1" 상태를 「기입 상태」로 한다. 「기입」일 때에는, 「"0" 기입」과 「"1" 기입」을 포함한 것으로 하고, 「"0" 기입」이란, 소거 상태("0" 상태)를 유지하는 것을 말하며,「"1" 기입」이란, "0" 상태에서 "1" 상태로 변화시키는 것을 말한다.
[기입 동작]
기입 동작에서는, 비트선 BL2j-1, BL2j, BL2j+1, …의 전위는, 그 비트선 BL2j-1, BL2j, BL2j+1, …에 연결되는 선택된 메모리 셀 트랜지스터에 대한 기입 데이터에 따른 값으로 설정된다. 예를 들면, 기입 데이터가 "1"인 경우("1" 기입의 경우)에는 접지 전위 (0V)Vss로 설정되고, 기입 데이터가 "0"인 경우("0" 기입의 경우)에는 전원 전위 Vcc로 설정된다. 또한, 선택 게이트선 SGD의 전위는 전원 전위 Vcc로 설정되고, 접지 전위측의 선택 게이트선 SGS의 전위는 접지 전위 (0V)Vss로 설정된다. "1" 기입의 경우, 선택된 메모리 셀 트랜지스터의 채널에는 접지 전위 (0V)Vss가 전달된다. 한편, "0" 기입의 경우, 선택된 메모리 셀 트랜지스터의 채널의 전위는, Vcc-Vthsg(Vthsg는 선택 트랜지스터의 임계치 전압)가 된다. 이 후, 비트선 BL2j-1, BL2j, BL2j+1, …측의 선택 트랜지스터는 차단되기 때문에, 선택된 메모리 셀 트랜지스터의 채널은 Vcc-Vthsg의 전위를 유지하면서, 부유 상태가 된다.
선택된 메모리 셀 트랜지스터가 선택 트랜지스터에 가장 가까운 메모리 셀 트랜지스터가 아니고, 또한 선택된 메모리 셀 트랜지스터보다도 선택 트랜지스터측에 위치하는 메모리 셀 트랜지스터(선택된 메모리 셀 트랜지스터보다도 선택 트랜지스터측에 복수의 메모리 셀 트랜지스터가 존재하는 경우에는, 그 중 적어도 하나의 메모리 셀 트랜지스터)의 임계치 전압이 플러스 전압 Vthcell인 경우에는, 선택된 메모리 셀 트랜지스터의 채널은 Vcc-Vthcell의 전위를 유지하면서, 부유 상태가 된다.
이 후, 선택된 워드선, 즉 선택된 메모리 셀 트랜지스터의 제어 게이트 전극에는, 기입 전위 Vpp, 예를 들면 약 20V가 인가되고, 비선택의 워드선, 즉 비선택의메모리 셀 트랜지스터의 제어 게이트 전극에는, 중간 전위 Vpass, 예를 들면 약 10V가 인가된다. 이 때, "1" 기입의 대상이 되는 선택된 메모리 셀 트랜지스터에 대해서는, 채널 전위가 접지 전위 (0V)Vss이기 때문에, 부유 게이트 전극과 채널 사이에 "1" 기입에 필요한 고전압이 걸리고, F-N 터널 효과에 의해 채널로부터 부유 게이트 전극으로 전자가 이동한다. 그 결과, 선택된 메모리 셀 트랜지스터의 임계치 전압은 상승하여, 예를 들면 마이너스로부터 플러스로 이동한다.
한편, "0" 기입의 대상이 되는 선택된 메모리 셀 트랜지스터에 대해서는, 채널 전위가 Vcc-Vthsg또는 Vcc-Vthcell이고, 또한 채널이 부유 상태로 되어 있다. 이 때문에, 워드선에 Vpp또는 Vpass가 인가되면, 제어 게이트 전극과 채널 간의 용량커플링에 의해, 채널의 전위가 상승한다. 그 결과, 부유 게이트 전극과 채널 간에 "1" 기입에 필요한 고전압은 인가되지 않고, 선택된 메모리 셀 트랜지스터의 임계치 전압은 현 상태를 유지, 즉 소거 상태를 유지한다.
[소거 동작]
데이터 소거는 모든 워드선(제어 게이트 전극) WL1, WL2, …, WL32를 0V로 설정하고, 또한 선택 게이트선 SGD, SGS를 초기 전위 Va로 설정한 후, 부유 상태로 한다. 이 후, 메모리 셀 트랜지스터가 형성되어 있는 웰 영역에, 소거를 위한 고전위 VppE, 예를 들면 약 20V를 인가한다. 이 때, 워드선(제어 게이트 전극)의 전위가 0V, 웰 영역의 전위가 VppE이기 때문에, 제어 게이트 전극과 웰 영역 간에는,소거를 행하기 위해서 충분한 고전압이 인가된다. 따라서, 모든 메모리 셀 트랜지스터에는, F-N 터널 효과에 의해 부유 게이트 전극 내의 전자가 웰 영역으로 이동하여, 메모리 셀 트랜지스터의 임계치 전압이 저하하여, 예를 들면 마이너스가 된다.
[판독 동작]
데이터 판독은, 비트선 BL2j-1, BL2j, BL2j+1, …의 전위를 메모리 셀 트랜지스터의 데이터에 따라 변화시키고, 이 변화를 검출함으로써 행한다. 우선, 데이터 판독의 대상이 되는 메모리 셀 트랜지스터가 접속되는 비트선(모든 비트선 또는 비트선 실드 방식 등을 채용하는 경우에는 일부의 비트선) BL2j-1, BL2j, BL2j+1, …을 프리차지하고, 이 비트선 BL2j-1, BL2j, BL2j+1, …을 프리차지 전위, 예를 들면 전원 전위 Vcc로 설정한 후, 부유 상태로 한다.
이 후, 선택된 워드선, 즉 선택된 메모리 셀 트랜지스터의 제어 게이트 전극을 0V로 설정하고, 비선택의 워드선(비선택의 메모리 셀 트랜지스터의 제어 게이트 전극) 및 선택 게이트 배선 SGD를 전원 전위 Vcc, 예를 들면 약 3V로 설정한다. 이 때, 선택된 메모리 셀 트랜지스터의 데이터가 "1"인 경우, 즉 메모리 셀 트랜지스터의 임계치 전압 Vth가 0보다 큰 경우, 선택된 메모리 셀 트랜지스터는 오프 상태가 되기 때문에, 이 메모리 셀 트랜지스터가 접속되는 비트선 BL2j-1, BL2j, BL2j+1, …은 프리차지 전위를 유지한다.
한편, 선택된 메모리 셀 트랜지스터의 데이터가 "0"인 경우, 즉 메모리 셀 트랜지스터의 임계치 전압 Vth가 0보다 작은 경우, 선택된 메모리 셀 트랜지스터는 온 상태가 된다. 그 결과, 선택된 메모리 셀 트랜지스터가 접속되는 비트선 BL2j-1, BL2j, BL2j+1, …의 전하는 방전되어, 그 비트선의 전위는 프리차지 전위로부터 ΔV만큼 하강한다.
이와 같이, 메모리 셀 트랜지스터의 데이터에 따라 비트선 BL2j-1, BL2j, BL2j+1, …의 전위가 변화하기 때문에, 이 전위 변화를 비트선 구동 회로(2)의 감지 증폭기에 의해 검출하면, 메모리 셀 트랜지스터의 데이터를 판독할 수 있다.
도 6을 이용하여 제1 실시 형태에 따른 반도체 기억 장치의 기입 방법에서의 임계치 전압의 설정 방법을 설명한다. 여기서는, 짝수 컬럼 C2j, C2j+2, …의 데이터가 제1 래치(12)에 래치되고, 또한 먼저 기입된 선기억 컬럼이 되고, 홀수 컬럼 C2j-1, C2j+1, …의 데이터가 제2 래치(13)에 래치되고, 또한 나중에 기입되는 후기억 컬럼이 되는 경우에 대해 설명한다.
(A) 우선, 단계 S101에서, 제1 래치(12)에 래치된 짝수 컬럼 C2j, C2j+2, …의 데이터와 제2 래치(13)에 래치된 홀수 컬럼 C2j-1, C2j+1, …의 데이터의 비교를 행한다.
(B) 다음으로, 단계 S102에서, 제1 래치 및 제2 래치 양쪽에 "1"이 래치되어있다고 판정된 경우에는, 단계 S103으로 진행한다. 한편, 단계 S102에서, 제1 래치 및 제2 래치의 양쪽에 "1"이 래치되어 있다고 판정되지 않은 경우에는, 임계치 전압의 설정 처리는 하지 않고 처리를 종료한다.
(C) 단계 S103에서, 먼저 기입되는 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 낮게 되도록 설정하고, 그 후 처리를 종료한다.
본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 기입 방법에서의 임계치 전압을 설정하는 다른 방법을 도 7을 이용하여 설명한다.
(A) 우선, 단계 S201에서, 먼저 기입된 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 낮게 되도록 설정한다.
(B) 다음으로, 단계 S202에서, 제1 래치(12)에 래치된 짝수 컬럼 C2j, C2j+2, …의 데이터와, 제2 래치(13)에 래치된 홀수 컬럼 C2j-1, C2j+1, …의 데이터의 비교를 행하고, 단계 S203으로 진행한다.
(C) 단계 S203에서, 제1 래치(12) 및 제2 래치(13)의 양쪽에 "1"로 래치되어 있지 않다고 판정된 경우, 단계 S204로 진행한다. 단계 S203에서, 제1 래치 및 제2 래치의 양쪽에 "1"에 래치되어 있다고 판정된 경우에는 처리를 종료한다.
(D) 단계 S204에서, 낮게 되도록 설정되어 있던 임계치 전압을 정상치가 되도록 재설정하고, 그 후 처리를 종료한다.
본 발명의 제1 실시 형태에 따른 반도체 기억 장치의 기입 방법을, 도 4와도 5를 참조하여 도 8의 흐름도를 이용하여 설명한다. 여기서는, 짝수 컬럼 C2j, C2j+2, …부터 기입하고, 다음으로 홀수 컬럼 C2j-1, C2j+1, …을 기입하는 경우를 예로 들어 설명한다. 이 때, 필요에 따라, 도 4의 (a)에 도시한 바와 같이, 나중에 프로그램되는 옆의 홀수 컬럼 C2j-1, C2j+1, …의 메모리 셀 트랜지스터로부터 받는 근접 효과에 따른 임계치 전압의 상승분만큼, 검증 후의 메모리 셀 트랜지스터의 임계치 전압 설정을 낮추어 둔다. 임계치 전압을 낮게 설정할 필요성 및 설정의 수순은, 도 6 및 도 7에 설명한 방법이 채용 가능하다. 임계치 전압을 낮게 설정하기 위해서는 검증 전위를 낮게 설정하거나, 비트선 BL2j-1, BL2j, BL2j+1, …의 전위를 높게 설정하는 등의 방법이 채용 가능하다.
(A) 우선, 단계 S301에서, 짝수 컬럼 C2j, C2j+2, …의 메모리 셀 트랜지스터의 데이터 기입을 행하고, 단계 S302로 진행한다.
(B) 다음으로, 단계 S302에서, 짝수 컬럼 C2j, C2j+2, …의 검증을 행하고, 단계 S303으로 진행한다.
(C) 단계 S303에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되어 있는지의 여부를 판단하여, 원하는 값으로 설정되어 있으면 단계 S304로 진행한다. 단계 S303에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되어 있지 않으면, 단계 S301로 되돌아가서, 조건을 바꾸어서 기입이 행해진다(재기입).
(D) 단계 S304에서는, 홀수 컬럼 C2j-1, C2j+1, …에 데이터의 기입을 행하고, 단계 S305로 진행한다. 도 5에 도시한 바와 같이, 홀수 컬럼 C2j-1, C2j+1, …에 기입될 때에, 근접 효과에 의해 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 변동하여, 최종적으로 필요하게 되는 임계치 전압이 된다.
(E) 단계 S305에서, 홀수 컬럼 C2j-1, C2j+1, …의 검증을 행하고, 단계 S306으로 진행한다.
(F) 단계 S306에서, 홀수 컬럼 C2j-1, C2j+1, …의 임계치 전압이 원하는 값으로 설정되어 있지 않으면, 단계 S304로 되돌아가서, 다시 조건을 바꾸어서 기입이 행해진다(재기입). 이 검증 시에는, 비트선 실드 방식에 의해 데이터 판독을 행한다. 즉, 짝수 컬럼 C2j, C2j+2, …의 데이터의 판독을 행하는 기간에, 홀수 컬럼 C2j-1, C2j+1, …의 비트선 BL2j-1, BL2j, BL2j+1, …은 소정 전위, 예를 들면 Vss(0V)로 고정한다. 한편, 단계 S306에서, 홀수 컬럼 C2j-1, C2j+1, …의 임계치 전압이 원하는 값으로 설정되어 있으면, 처리를 종료한다.
제1 실시 형태에 따른 반도체 기억 장치 및 그 기입 방법은, 상기 설명에 한정되는 것은 아니고 여러 변형이 가능하다. 예를 들면, 상기 설명에서는, 프로그램과 검증을 짝수 컬럼 C2j, C2j+2, …의 메모리 셀 트랜지스터부터 행하는 경우에 대해 설명했지만, 그 순서를 반대로 하여 선기억 컬럼을 홀수 컬럼 C2j-1, C2j+1, …로해도 되는 것은 물론이다.
또, 도 1에는 NAND형 플래시 메모리를 도시했지만, 제1 실시 형태에 따른 반도체 기억 장치의 메모리 셀 트랜지스터의 구조는 도 9에 도시한 바와 같은 AND형 플래시 메모리나 도시를 생략한 DINOR형 플래시 메모리에도 마찬가지로 적용 가능하다.
제1 실시 형태에 따른 반도체 기억 장치의 기입 방법에 따르면, 최소 선폭이 100㎚ 이하로 미세화되어도, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지할 수 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태에 따른 반도체 기억 장치는, 도 10에 도시한 바와 같이, 제1 래치(12)와 제2 래치(13)가 데이터 셀렉터(14)에 접속되어 있고, 또한 데이터 셀렉터(14)는 비트선 구동 회로(2)와 워드선 구동 회로(4)에 접속되어 있다. 데이터 셀렉터(14)는 제1 래치(12) 또는 제2 래치(13)의 선택을 행하여, 기입 데이터의 전환을 행한다.
도 10에 도시한 제1 래치(12), 제2 래치(13), 데이터 셀렉터(14), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 등의 주변 회로에 의해 제2 실시 형태에 따른 반도체 기억 장치의 선기입 수단, 후기입 수단 및 임계치 전압 제어 수단을 구성하고 있다. 여기서, 선기입 수단은, 도 10에 도시한 복수개의 메모리 셀 컬럼 C2j-1, C2j, C2j+1, …로부터 1개걸러주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입한다. 후기입 수단은, 선기억 컬럼의 기입 후에, 선기억 컬럼에 인터디지털(교차하는 형태로 교대로)로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입한다. 그리고, 임계치 전압 제어 수단은 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동하는 전압을 제어한다. 그 외에는, 제1 실시 형태에 따른 반도체 기억 장치와 기본적으로 마찬가지의 회로 구성이기 때문에, 중복된 설명은 생략한다.
제1 래치(12), 제2 래치(13), 데이터 셀렉터(14), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 등의 주변 회로 전부가, 메모리 셀 어레이(1a)와 동일 반도체 칩에 모노리식으로 집적화되어도 되고, 제1 래치(12), 제2 래치(13), 데이터 셀렉터(14), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 중 몇몇이 다른 반도체 칩에 집적화된 하이브리드 집적 회로의 구성이어도 된다.
제2 실시 형태에 따른 반도체 기억 장치에 따르면, 최소 선폭이 100㎚ 이하로 미세화되어도, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지할 수 있다.
본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 기입 방법을, 도 11을 이용하여 설명한다. 도 11에는, 짝수 컬럼 C2j, C2j+2, …가 선기억 컬럼으로, 짝수컬럼 C2j, C2j+2, …의 데이터가 제1 래치(12)에 래치되어 있고, 후기억 컬럼의 홀수 컬럼 C2j-1, C2j+1, …의 데이터가 제2 래치(13)에 래치되어 있는 것으로 한다.
(A) 우선, 단계 S401에서, 임계치 전압이 낮게 되도록 설정하여 짝수 컬럼 C2j, C2j+2, …를 기입하고, 단계 S402로 진행한다. 단계 S402에서, 짝수 컬럼 C2j, C2j+2, …의 검증을 행하고, 단계 S403으로 진행한다.
(B) 단계 S403에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되어 있지 않으면, 단계 S401로 되돌아가서, 다시 조건을 바꾸어서 기입을 행한다. 단계 S403에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되어 있으면, 단계 S404로 진행한다.
(C) 다음으로, 단계 S404에서, 정상적인 임계치 전압이 되는 설정으로 홀수 컬럼 C2j-1, C2j+1, …에 데이터의 기입을 행하고, 단계 S405로 진행한다. 단계 S405에서, 홀수 컬럼 C2j-1, C2j+1, …의 검증을 행하고, 단계 S406으로 진행한다.
(D) 단계 S406에서, 홀수 컬럼 C2j-1, C2j+1, …의 임계치 전압이 원하는 값으로 설정되어 있지 않으면, 단계 S404로 되돌아가서, 다시 조건을 바꾸어서 기입을 행한다. 단계 S406에서, 홀수 컬럼 C2j-1, C2j+1, …의 임계치 전압이 원하는 값으로 설정되어 있을 수 있으면, 단계 S407로 진행한다.
(E) 단계 S407에서, 짝수 컬럼 C2j, C2j+2, …의 재기입을 행하고, 단계 S408로 진행한다. 단계 S408에서, 짝수 컬럼 C2j, C2j+2, …의 검증을 행하고, 단계 S409로 진행한다.
(F) 단계 S409에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되어 있지 않으면, 단계 S401로 되돌아가서, 다시 조건을 바꾸어서 기입을 행한다. 단계 S409에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되어 있으면 처리를 종료한다.
제2 실시 형태에 따른 반도체 기억 장치의 기입 방법에서는, 기입 데이터의 전환에 도 10에 도시한 데이터 셀렉터(14)를 사용한다.
본 발명의 제2 실시 형태에 따른 반도체 기억 장치에 따르면, 근접 효과 후의 짝수 컬럼 C2j, C2j+2, …의 재기입을 위해, 기입 시간, 검증 시간을 단축할 수 있다. 또한, 짝수 컬럼 C2j, C2j+2, … 및 홀수 컬럼 C2j-1, C2j+1, …의 데이터가 제1 래치(12)와 제2 래치(13)에 래치되어 있기 때문에, 래치의 내용을 일단 소거할 필요도 없다.
제2 실시 형태에 따른 반도체 기억 장치 및 그 기입 방법은, 상기 설명에 한정되는 것은 아니고 여러 변형이 가능하다. 예를 들면, 상기 설명에서는, 프로그램과 검증을 짝수 컬럼 C2j, C2j+2, …의 메모리 셀 트랜지스터부터 행하는 경우에 대하여 설명했지만, 그 순서를 반대로 하여 선기억 컬럼을 홀수 컬럼 C2j-1, C2j+1, …로 해도 되는 것은 물론이다.
(제3 실시 형태)
본 발명의 제3 실시 형태에 따른 반도체 기억 장치는, 도 12에 도시한 바와 같이 입출력 버퍼(7)가 비트선 구동 회로(2)와 워드선 구동 회로(4)에 접속되어 있고, 또한 CPU(18)가 비트선 구동 회로(2)와 워드선 구동 회로(4)에 접속되어 있다. 또한, 비트선 구동 회로(2)는 감지 증폭기와 데이터 래치를 구비하고 있다.
비트선 구동 회로(2)에 구비된 데이터 래치는, 도 1, 도 9 및 도 10으로 설명한 바와 같이, 홀수 컬럼 C2j-1, C2j+1, …용과 짝수 컬럼 C2j, C2j+2…용으로 구별되지 않고, 양쪽의 컬럼에 공통으로 데이터를 래치하는 점이, 제1 및 제2 실시 형태에 따른 반도체 기억 장치와는 다른 점이다.
또한, 제3 실시 형태에 따른 반도체 기억 장치는, 비트선 구동 회로(2) 및 워드선 구동 회로(4)를 제어하는 CPU(18)를 구비하고 있다. 이 CPU(18)에는, 짝수 컬럼 기입 모듈(181), 홀수 컬럼 기입 모듈(182), 짝수 컬럼 판독 모듈(183), 짝수 컬럼 추가 기입 모듈(184)을 구비하고 있다. 짝수 컬럼 기입 모듈(181)은, 도 13의 (a)에 도시한 바와 같이, 최종적으로 필요하게 되는 임계치 분포보다도, 임계치 전압이 낮게 되도록 설정하여, 낮게 데이터를 기입하는 기능을 갖는 논리 회로이다. 홀수 컬럼 기입 모듈(182)은, 도 14의 (b)에 도시한 바와 같이, 정상적인 임계치 전압이 되는 설정으로 홀수 컬럼 C2j-1, C2j+1, …에 데이터의 기입을 행하는 기능을 갖는 논리 회로이다. 짝수 컬럼 판독 모듈(183)은, 일단 기입된 짝수 컬럼 C2j, C2j+2, …의 데이터(임계치 전압)의 판독을 행하여, 짝수 컬럼 C2j, C2j+2, …의임계치 전압이 원하는 값인지의 여부를 판정하는 기능을 갖는 논리 회로이다. 짝수 컬럼 추가 기입 모듈(184)은, 짝수 컬럼 판독 모듈(183)이, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값에 부족하다고 판정한 경우에, 도 15의 (a)에 도시한 바와 같이, 최종적으로 필요하게 되는 임계치 전압이 되도록, 짝수 컬럼 C2j, C2j+2, …의 추가 기입을 행하는 기능을 갖는 논리 회로이다. 또, 이들 짝수 컬럼 기입 모듈(181), 홀수 컬럼 기입 모듈(182), 짝수 컬럼 판독 모듈(183), 짝수 컬럼 추가 기입 모듈(184)은, 소프트웨어로 구성해도 된다. 상기 기능을 실현하는 소프트웨어에 의해, 비트선 구동 회로(2) 및 워드선 구동 회로(4)를 제어하여, 도 16의 흐름도에 도시하는 기입 방법을 실현하는 것도 가능하다. 그 외에는, 제1 및 제2 실시 형태에 따른 반도체 기억 장치와 기본적으로 마찬가지의 회로 구성이기 때문에, 중복된 설명은 생략한다.
제3 실시 형태에 따른 반도체 기억 장치에 따르면, 최소 선폭이 100㎚ 이하로 미세화되어도, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지할 수 있다.
본 발명의 제3 실시 형태에 따른 반도체 기억 장치의 기입 방법을, 도 13∼도 15를 참조하면서 도 16의 흐름도를 이용하여, 짝수 컬럼 C2j, C2j+2, …가 선기억 컬럼으로서, 먼저 데이터를 기입하는 경우에 대하여 설명한다.
(A) 우선, 단계 S501에서, 선기억 컬럼의 짝수 컬럼 C2j, C2j+2, …에 데이터를 기입한다. 이 때, 도 13의 (a)에 도시한 바와 같이, 최종적으로 필요하게 되는임계치 분포보다도, 임계치 전압이 낮게 되도록 설정하여, 낮게 데이터를 기입하고, 단계 S502로 진행한다.
(B) 다음으로, 단계 S502에서, 정상적인 임계치 전압이 되는 설정으로 후기억 컬럼의 홀수 컬럼 C2j-1, C2j+1, …에 데이터의 기입을 행하고, 단계 S503으로 진행한다. 즉, 도 14의 (b)에 도시한 바와 같이, 정상적인 임계치 전압이 되는 설정으로 홀수 컬럼 C2j-1, C2j+1, …에 데이터의 기입을 행하면, 근접 효과에 따라 짝수 컬럼 C2j, C2j+2, …의 임계치 전압은, 도 14의 (a)에 도시한 바와 같이 분포가 높아지도록 변동한다.
(C) 다음으로, 단계 S503에서, 짝수 컬럼 C2j, C2j+2, …의 데이터(임계치 전압)의 판독을 행하고, 단계 S504로 진행한다. 단계 S504에서, 도 14의 (a)에 도시한 바와 같이, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값에 부족하면, 단계 S505로 진행한다. 단계 S504에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 근접 효과에 따라 원하는 값에 도달하면, 추가 기입의 필요는 없기 때문에, 처리를 종료한다.
(D) 단계 S505로 진행한 경우에는, 도 15의 (a)에 도시한 바와 같이, 최종적으로 필요하게 되는 임계치 전압이 되도록 짝수 컬럼 C2j, C2j+2, …의 추가 기입을 행한다. 단계 S505에서, 짝수 컬럼 C2j, C2j+2, …의 임계치 전압이 원하는 값으로 설정되면, 처리를 종료한다.
제3 실시 형태에 따른 반도체 기억 장치의 기입 방법에 따르면, 최소 선폭이 100㎚ 이하로 미세화되어도, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지할 수 있다.
제3 실시 형태에 따른 반도체 기억 장치 및 그 기입 방법은, 상기 설명에 한정되는 것은 아니고 여러 변형이 가능하다. 예를 들면, 상기 설명에서는, 프로그램과 검증을 짝수 컬럼 C2j, C2j+2, …의 메모리 셀 트랜지스터부터 행하는 경우에 대해 설명했지만, 그 순서를 반대로 하여 선기억 컬럼을 홀수 컬럼 C2j-1, C2j+1, …로 해도 되는 것은 물론이다. 이 경우, 도 12에서, CPU(18)가, 짝수 컬럼과 홀수 컬럼을 교체하여, 홀수 컬럼 기입 모듈(181), 짝수 컬럼 기입 모듈(182), 홀수 컬럼 판독 모듈(183), 홀수 컬럼 추가 기입 모듈(184)을 구비하는 구성으로 해도 되는 것은 물론이다.
(그 외의 실시 형태)
상기한 바와 같이, 본 발명은 제1 내지 제3 실시 형태에 의해 기재했지만, 이 개시의 일부를 이루는 기술 및 도면은 본 발명을 한정하는 것으로 이해해서는 안된다. 이 개시로부터 당업자에게는 여러 대체 실시 형태, 실시예 및 운용 기술이 분명하게 될 것이다.
예를 들면, 본 발명의 제1 내지 제2 실시 형태의 설명에서는, 2치 NAND형 EEPROM에 대하여 설명하였다. 그러나, 3치 이상의 다치 NAND형 EEPROM에 대해서도 적용 가능하다. 예를 들면, 4치 NAND형 EEPROM이면, 래치를 4개 설치함으로써 적용 가능하다. 예를 들면, 도 1, 도 9 및 도 10의 제1 래치(12) 및 제2 래치(13)가 각각 2 페이지분의 래치가 가능하도록 구성하면, 4 페이지분의 래치가 가능하게 된다.
또한, 제3 실시 형태에 대해서도, CPU(18)의 기능을 설정함으로써 n치 NAND형 EEPROM에 적용 가능하다(n≥3). CPU(18)의 기능은 소프트웨어로 구성할 수 있다.
또한, 본 발명의 제1 내지 제3 실시 형태에서 설명한 반도체 기억 장치는, 도 17에 도시한 바와 같은 메모리 카드(60)에 이용하는 것이 가능하다. 즉, 도 17에 도시한 반도체 메모리 디바이스(50)로서, 제1 내지 제3 실시 형태에 따른 반도체 기억 장치가 적용 가능하다. 반도체 메모리 디바이스(50) 외에 추가로, 반도체 메모리 디바이스(50)를 더 제어하고, 또한 외부 디바이스 사이에서 소정의 신호를 송수신하는 컨트롤러(70)를 구비하고 있다. 컨트롤러(70)는, 인터페이스 유닛(I/F)(71, 72)과, 마이크로 프로세서 유닛(MPU)(73)과, 버퍼 RAM(74), 및 인터페이스 유닛(I/F)(72) 내에 포함되는 에러 정정 코드 유닛(ECC)(75)을 구비한다. 인터페이스 유닛(I/F)(71)은, 외부 디바이스 사이에서 소정의 신호를 송수신하고, 인터페이스 유닛(I/F)(72)은, 반도체 메모리 디바이스(50) 사이에서 소정의 신호를 송수신한다. 마이크로 프로세서 유닛(MPU)(73)은, 논리 어드레스를 물리 어드레스로 변환한다. 버퍼 RAM(74)은 데이터를 일시적으로 기억한다. 에러 정정 코드 유닛(ECC)(75)은 에러 정정 코드를 발생한다.
커맨드 신호 라인 CMD, 클럭 신호 라인 CLK, 및 시그널 라인 DAT는 메모리카드(60)에 접속되어 있다. 제어 신호 라인의 개수, 시그널 라인 DAT의 비트폭 및 컨트롤러(76)의 회로 구성은 적절하게 수정 가능하다.
반도체 메모리 디바이스(50)는, 도 1 및 도 10에 도시한, 제1 래치(12), 제2 래치(13), 비교 회로(11), 데이터 셀렉터(14), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 등은 모노리식으로 메모리 셀 어레이(1a)와 동일 칩에 집적화한 시스템 LSI의 구성이어도 된다. 혹은, 제1 래치(12), 제2 래치(13), 비교 회로(11), 데이터 셀렉터(14) 등, 도 1 및 도 10에 도시한 회로 구성의 일부를 컨트롤러(70)쪽에 구성해도 된다.
혹은, 도 18에 도시한 바와 같이, 도 17에서 도시된 반도체 메모리 디바이스(50) 대신에, NAND형 플래시 메모리와 바이트형 EEPROM으로 구성되는 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)를 이용해도 된다. ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)는, 컨트롤러(76) 부분과 동일 칩에 형성하여, 원칩화된 시스템 LSI 칩을 구성해도 된다. 또한, 마이크로 프로세서 유닛(MPU)(73) 내에, ROM 영역을 갖는 EEPROM 모드의 플래시 메모리(503)로 이루어지는 반도체 메모리 영역을 형성하여 메모리 혼재 MPU를 실현하고, 또한 인터페이스 유닛(I/F)(71, 72), 버퍼 RAM(74)을 전부 원칩화하여, 시스템 LSI 칩으로 구성해도 된다. 즉, 도 1 및 도 10에 도시한, 제1 래치(12), 제2 래치(13), 비교 회로(11), 데이터 셀렉터(14), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 등은 모노리식으로 메모리 셀 어레이(1a)와 동일 칩에 집적화한 시스템 LSI의 구성의 플래시 메모리(503)라도 된다. 혹은 제1래치(12), 제2 래치(13), 비교 회로(11) 등, 도 1 및 도 10에 도시한 회로 구성의 일부를 컨트롤러(76)쪽에 구성해도 된다.
도 17 또는 도 18에 도시된 메모리 카드(60)는, 도 19에 도시한 메모리 카드 홀더(80)와 조합한 시스템을 구성 가능하다. 메모리 카드 홀더(80)는, 전자 디바이스(도시되어 있지 않음)에 접속되고, 메모리 카드(60)와 전자 디바이스의 인터페이스로서 동작 가능하다. 메모리 카드 홀더(80)는, 도 17 또는 도 18에 개시된 메모리 카드(60) 내의 컨트롤러(76), 마이크로 프로세서 유닛(MPU)(73), 버퍼 RAM(74), 에러 정정 코드 유닛(ECC)(75), 인터페이스 유닛(I/F)(71, 72) 등의 복수의 기능과 함께, 여러 기능을 실행할 수 있다.
또한, 본 발명의 제1 내지 제3 실시 형태에서 설명한 반도체 기억 장치를 도 20에 도시한 반도체 메모리 디바이스(50)에 채용하면, 반도체 메모리 디바이스(50)와 ROM(410)과 RAM(420)과 CPU(430)로 구성된 MPU(400)과, 플레인 터미널(600)을 포함하는 IC 카드(500)를 구성할 수 있다. IC 카드(500)는 플레인 터미널(600)을 통하여 외부 디바이스와 접속 가능하다. 또 플레인 터미널(600)은 IC 카드(500) 내에서, MPU(400)에 결합된다. CPU(430)는 연산부(431)와 제어부(432)를 포함한다. 제어부(432)는 반도체 메모리 디바이스(50), ROM(410) 및 RAM(420)에 결합되어 있다. MPU(400)는 IC 카드(500)의 한쪽의 표면 상에 몰드되고, 플레인 터미널(600)은 IC 카드(500)의 다른 쪽의 표면 상에서 형성되는 것이 바람직하다. 또한, ROM(410), RAM(420), CPU(430), 반도체 메모리 디바이스 영역, 또한 도 1 및 도 10에 도시한, 제1 래치(12), 제2 래치(13), 비교 회로(11), 데이터 셀렉터(14), 비트선 구동 회로(2), 워드선 구동 회로(4), 컬럼 디코더(3), 로우 디코더(5), 어드레스 버퍼(6) 등을 전부 원칩화하여, 시스템 LSI 칩으로 구성해도 된다. 또한, ROM(410)을 반도체 메모리 디바이스 영역 내에 내장하여, 전체로 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리를 구성하고, 또한 이 ROM 영역을 갖는 EEPROM 모드의 플래시 메모리와, RAM(420), CPU(430)를 전부 원칩화하여, 시스템 LSI 칩을 구성해도 된다.
또한, 본 발명의 제1 내지 제3 실시 형태에서 설명한 반도체 기억 장치를 유니버설 시리얼 버스(이하에 「USB」라 함) 플래시 장치(800)에 응용한 플래시 메모리 장치 및 시스템의 예를 도 21에 도시한다. 도 21에 도시한 바와 같이, 플래시 메모리 시스템은 호스트 플랫폼(700), 및 USB 플래시 장치(800)로 구성된다. 호스트 플랫폼(700)은, USB 케이블(750)을 통하여, USB 플래시 장치(800)에 접속되어 있다. 호스트 플랫폼(700)은, USB 호스트 커넥터(701)를 통하여 USB 케이블(750)에 접속하고, USB 플래시 장치(800)는 USB 플래시 장치 커넥터(801)를 통하여 USB 케이블(750)에 접속한다. 호스트 플랫폼(700)은, USB 버스 상의 패킷 전송을 제어하는 USB 호스트 제어기(702)를 갖는다. USB 플래시 장치(800)는, USB 플래시 장치(800)의 다른 요소를 제어하고, 또한 USB 플래시 장치(800)의 USB 버스로의 인터페이스를 제어하는 USB 플래시 장치 제어기(802)와, USB 플래시 장치 커넥터(801)와, 본 발명의 제1 내지 제3 실시 형태에서 설명한 반도체 기억 장치를 적어도 하나 포함하여 구성된 플래시 메모리 모듈(850)을 구비한다.
USB 플래시 장치(800)가 호스트 플랫폼(700)에 접속되면, 표준 USB 열거 처리가 시작된다. 이 처리에서, 호스트 플랫폼(700)은 USB 플래시 장치(800)를 인지하여 USB 플래시 장치(800)와의 통신 모드를 선택하고, 엔드 포인트라고 하는, 전송 데이터를 저장하는 FIFO 버퍼를 통하여, USB 플래시 장치(800) 사이에서 데이터의 송수신을 행한다. 호스트 플랫폼(700)은 다른 엔드 포인트를 통하여 USB 플래시 장치(800)의 탈착 등의 물리적, 전기적 상태의 변화를 인식하여, 수취해야 될 패킷이 있으면, 그것을 수취한다. 호스트 플랫폼(700)은 USB 호스트 제어기(702)로 요구 패킷을 보냄으로써, USB 플래시 장치(800)로부터의 서비스를 구한다. USB 호스트 제어기(702)는, USB 케이블(750) 상에 패킷을 송신한다. USB 플래시 장치(800)가 이 요구 패킷을 받아들인 엔드 포인트를 갖는 장치이면, 이들 요구는 USB 플래시 장치 제어기(802)에 의해서 수취된다.
다음으로, USB 플래시 장치 제어기(802)는, 플래시 메모리 모듈(850)로부터, 혹은 플래시 메모리 모듈(850)로, 데이터의 판독, 기입, 혹은 소거 등의 여러 조작을 행한다. 그와 함께, USB 어드레스의 취득 등의 기본적인 USB 기능을 서포트한다. USB 플래시 장치 제어기(802)는, 플래시 메모리 모듈(850)의 출력을 제어하는 제어 라인(810)을 통하여, 또한 예를 들면 /CE 등 여러 다른 신호나 판독 기입 신호를 통하여, 플래시 메모리 모듈(850)을 제어한다. 또한, 플래시 메모리 모듈(850)은, 어드레스 데이터 버스(811)에 의해서도 USB 플래시 장치 제어기(802)에 접속되어 있다. 어드레스 데이터 버스(811)는 플래시 메모리 모듈(850)에 대한 판독, 기입 혹은 소거의 커맨드와, 플래시 메모리 모듈(850)의 어드레스 및 데이터를 전송한다.
호스트 플랫폼(700)이 요구한 여러 조작에 대한 결과 및 상태를 호스트 플랫폼(700)으로 알리기 위해서, USB 플래시 장치(800)는, 상태 엔드 포인트(엔드 포인트 0)를 이용하여 상태 패킷을 송신한다. 이 처리에서, 호스트 플랫폼(700)은 상태 패킷이 없는지를 체크하고(폴링), USB 플래시 장치(800)는 새로운 상태 메시지의 패킷이 존재하지 않는 경우에 비어 있는 패킷을, 혹은 상태 패킷 그 자체를 되돌려 준다. 이상과 같이, 본 발명의 제1 내지 제3 실시 형태에 따른 반도체 기억 장치를 적어도 하나 포함하여 구성된 플래시 메모리 모듈(850)을 적용함으로써, USB 플래시 장치의 여러 기능을 실시할 수 있다. 또, 상기 USB 케이블(750)을 생략하여, 커넥터 사이를 직접 접속하는 것도 가능하다.
이와 같이, 본 발명은 여기서는 기재하지 않은 여러 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기한 설명으로부터 타당한 특허 청구 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명에 따르면, 최소 선폭이 100㎚ 이하로 미세화되어도, 근접 셀 간 간섭 효과에 따른 임계치의 변동을 억제하여, 오기입을 방지하는 것이 가능한 반도체 기억 장치, 및 이 반도체 기억 장치로의 데이터의 기입 방법을 제공할 수 있다.

Claims (17)

  1. 복수개의 메모리 셀 트랜지스터와 상기 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터를 열 방향으로 배열하여 이루어지는 메모리 셀 컬럼을 행 방향으로 복수개 병렬 배치한 메모리 셀 어레이와, 상기 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 상기 메모리 셀 트랜지스터로부터 정보를 판독하는 주변 회로를 구비하는 반도체 기억 장치로서,
    상기 주변 회로는,
    상기 복수개의 메모리 셀 컬럼으로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입하는 선기입 수단과,
    상기 선기억 컬럼의 기입 후에, 상기 선기억 컬럼에 교차하는 형태로 교대로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터 각각에 데이터를 기입하는 후기입 수단과,
    상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압의 상기 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량에 의한 변동을 제어하는 임계치 전압 제어 수단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 임계치 전압 제어 수단은, 상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 기입하는 전하량을, 상기 후기억 컬럼에 속하는 메모리 셀 트랜지스터의전하량에 의해 상승하는 전압분을 예상하여, 최종적으로 필요하게 되는 임계치보다 낮게 설정하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 임계치 전압 제어 수단은,
    상기 선기억 컬럼에 기입하는 데이터를 래치하는 제1 래치와,
    상기 후기억 컬럼에 기입하는 데이터를 래치하는 제2 래치와,
    상기 제1 래치 및 제2 래치에 래치된 데이터를 비교하는 비교 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서,
    상기 임계치 전압 제어 수단은,
    상기 선기억 컬럼에 기입하는 데이터를 래치하는 제1 래치와,
    상기 후기억 컬럼에 기입하는 데이터를 래치하는 제2 래치와,
    상기 제1 래치 및 제2 래치에 접속되어, 상기 선기억 컬럼 및 상기 후기억 컬럼에 추가 기입할 때의 기입 데이터를 전환하는 데이터 셀렉터를 갖는 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 래치 및 제2 래치는, 각각 2 페이지분의 래치가 가능한 것을 특징으로 하는 반도체 기억 장치.
  6. 제2항에 있어서,
    상기 임계치 전압 제어 수단은, 선기억 컬럼의 메모리 셀 트랜지스터의 검증 전위를 낮춤으로써 임계치 전압을 낮추는 것을 특징으로 하는 반도체 기억 장치.
  7. 제2항에 있어서,
    상기 임계치 전압 제어 수단은, 선기억 컬럼의 비트선 전위를 높임으로써 임계치 전압을 낮추는 것을 특징으로 하는 반도체 기억 장치.
  8. 제2항에 있어서,
    상기 임계치 전압 제어 수단은, 선기억 컬럼의 메모리 셀 트랜지스터의 검증 결과에 데이터의 재프로그램을 행하고, 후기억 컬럼의 메모리 셀 트랜지스터의 검증 결과에 데이터 재프로그램을 행하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제2항에 있어서,
    상기 임계치 전압 제어 수단은, 모든 컬럼의 기억이 종료한 후, 검증의 결과에 데이터의 재프로그램을 행하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제2항에 있어서,
    상기 임계치 전압 제어 수단은, 선기억 컬럼 또는 후기억 컬럼의 메모리 셀 트랜지스터의 프로그램 검증을, 상기 컬럼과는 다른 컬럼의 메모리 셀의 비트선을 소정 전위로 고정하는 비트선 실드 방식에 의해 행하는 것을 특징으로 하는 반도체 기억 장치.
  11. 복수개의 메모리 셀 트랜지스터와 상기 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터를 열 방향으로 배열하여 이루어지는 메모리 셀 컬럼을 행 방향으로 복수개 병렬 배치한 메모리 셀 어레이와, 상기 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 상기 메모리 셀 트랜지스터로부터 정보를 판독하는 주변 회로를 구비하는 반도체 기억 장치에서,
    상기 복수개의 메모리 셀 컬럼으로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터에 기입할 예정인 선기입 데이터를 래치하는 단계와,
    상기 선기억 컬럼의 기입 후에, 상기 선기억 컬럼에 교차하는 형태로 교대로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터에 기입할 예정인 후기입 데이터를 래치하는 단계와,
    상기 선기입 데이터와 상기 후기입 데이터를 비교하여, 상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 상기 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동하는 전압을 결정하는 단계와,
    상기 결정에 따라, 상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 데이터를 기입하는 단계와,
    상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 데이터를 기입한 후, 상기 후기억 컬럼에 속하는 메모리 셀 트랜지스터에 후기입 데이터를 기입하는 단계를 포함하는 것을 특징으로 하는 데이터 기입 방법.
  12. 복수개의 메모리 셀 트랜지스터와 상기 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터를 열 방향으로 배열하여 이루어지는 메모리 셀 컬럼을 행 방향으로 복수개 병렬 배치한 메모리 셀 어레이와, 상기 메모리 셀 트랜지스터 및 선택 트랜지스터를 구동하고, 상기 메모리 셀 트랜지스터로부터 정보를 판독하는 주변 회로를 구비하는 반도체 기억 장치에서,
    상기 복수개의 메모리 셀 컬럼으로부터 1개걸러 주기적으로 선택된 복수의 선기억 컬럼의 메모리 셀 트랜지스터에, 최종적으로 필요하게 되는 임계치보다 낮게 되는 전하량으로 데이터를 기입하는 단계와,
    상기 선기억 컬럼의 기입 후에, 상기 선기억 컬럼에 교차하는 형태로 교대로 각각 인접하는 메모리 셀 컬럼으로 이루어지는 복수의 후기억 컬럼의 메모리 셀 트랜지스터에 데이터를 기입하는 단계와,
    상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터의 임계치 전압이, 상기 후기억 컬럼에 속하는 메모리 셀 트랜지스터의 전하량으로 변동한 후의 전압을 측정하는 단계와,
    상기 측정에 따라, 상기 선기억 컬럼에 속하는 메모리 셀 트랜지스터에 부족한 만큼의 전하량을 기입하여, 최종적으로 필요하게 되는 임계치를 얻는 단계를 포함하는 것을 특징으로 하는 데이터 기입 방법.
  13. 제12항에 있어서,
    상기 선기억 컬럼의 메모리 셀 트랜지스터의 검증을 행하고, 상기 검증 결과에 대하여 데이터의 재프로그램을 행하고, 최종적으로 필요하게 되는 임계치를 얻는 것을 특징으로 하는 데이터 기입 방법.
  14. 제12항에 있어서,
    모든 컬럼의 기억이 종료한 후, 검증을 행하고, 상기 검증의 결과에 대하여 데이터의 재프로그램을 행함으로써 최종적으로 필요하게 되는 임계치를 얻는 것을 특징으로 하는 데이터 기입 방법.
  15. 제12항에 있어서,
    상기 선기억 컬럼 또는 상기 후기억 컬럼의 메모리 셀 트랜지스터의 프로그램 검증을, 상기 컬럼과는 다른 컬럼의 메모리 셀의 비트선을 소정 전위로 고정하는 비트선 실드 방식에 의해서 행하는 것을 특징으로 하는 데이터 기입 방법.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 임계치 전압 제어 수단은, 선기억 컬럼의 메모리 셀 트랜지스터의 검증전위를 낮춤으로써 임계치 전압을 낮추는 것을 특징으로 하는 데이터 기입 방법.
  17. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 임계치 전압 제어 수단은, 선기억 컬럼의 비트선 전위를 높임으로써 임계치 전압을 낮추는 것을 특징으로 하는 데이터 기입 방법.
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