JPH08329700A - 半導体集積回路、及びバイト型メモリのテスト方法 - Google Patents
半導体集積回路、及びバイト型メモリのテスト方法Info
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- JPH08329700A JPH08329700A JP7130366A JP13036695A JPH08329700A JP H08329700 A JPH08329700 A JP H08329700A JP 7130366 A JP7130366 A JP 7130366A JP 13036695 A JP13036695 A JP 13036695A JP H08329700 A JPH08329700 A JP H08329700A
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Abstract
(57)【要約】
【目的】 セルマトリクス部へのチェッカーパターンの
書き込み時間を短縮させることができる半導体集積回路
を提供する。 【構成】 バイト同士が各々最上位ビットまたは最下位
ビット同士で隣接した構成でマトリクス状に配置された
バイト型メモリセルを有するセルマトリクス部を備えた
半導体集積回路において、前記セルマトリクス部におけ
るカラム方向の奇数列と偶数列のいずれか一方に接続さ
れ、該奇数列と偶数列のいずれか他方に入力するデータ
の１の補数を発生する複数の補数発生回路を設け、テス
ト時には前記各補数発生回路を作動させて、隣り合わせ
たバイト同士が１の補数の関係になるように前記バイト
型メモリセルへ半括書き込みモードでチェッカーパター
ン用のデータを書き込む構成とした。
書き込み時間を短縮させることができる半導体集積回路
を提供する。 【構成】 バイト同士が各々最上位ビットまたは最下位
ビット同士で隣接した構成でマトリクス状に配置された
バイト型メモリセルを有するセルマトリクス部を備えた
半導体集積回路において、前記セルマトリクス部におけ
るカラム方向の奇数列と偶数列のいずれか一方に接続さ
れ、該奇数列と偶数列のいずれか他方に入力するデータ
の１の補数を発生する複数の補数発生回路を設け、テス
ト時には前記各補数発生回路を作動させて、隣り合わせ
たバイト同士が１の補数の関係になるように前記バイト
型メモリセルへ半括書き込みモードでチェッカーパター
ン用のデータを書き込む構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、電気的な方法でデータ
の書き換えが可能なＥＥＰＲＯＭ等のバイト型メモリを
搭載した半導体集積回路、及びチェッカーパターンを用
いて行われるＥＥＰＲＯＭ等のバイト型メモリのテスト
方法に関する。
の書き換えが可能なＥＥＰＲＯＭ等のバイト型メモリを
搭載した半導体集積回路、及びチェッカーパターンを用
いて行われるＥＥＰＲＯＭ等のバイト型メモリのテスト
方法に関する。
【０００２】
【従来の技術】図４は、従来のＥＥＰＲＯＭのセルマト
リクス及びデータ入力経路を示す概念図である。
リクス及びデータ入力経路を示す概念図である。
【０００３】このＥＥＰＲＯＭは、同図で示すように、
１バイト（８ビット）単位のデータをそれぞれ記憶する
複数のバイト型メモリセル１０１がマトリクス状に配置
されたセルマトリクス部を備えている。
１バイト（８ビット）単位のデータをそれぞれ記憶する
複数のバイト型メモリセル１０１がマトリクス状に配置
されたセルマトリクス部を備えている。
【０００４】該セルマトリクス部は、１ページ（ペー
ジ：ロー方向の全バイト）につきｍ個のバイト型メモリ
セル１０１をｎページ分有し、メモリセル面積の最小化
を図るため、図４に示すが如く、１バイト目はＤ０〜Ｄ
７、２バイト目はＤ７〜Ｄ０、…、（ｍ−１）バイト目
はＤ７〜Ｄ０、ｍバイト目はＤ０〜Ｄ７というように、
メモリセル１０１のバイト同士が各々最上位ビットまた
は最下位ビット同士で隣接するセル構成となっている。
ジ：ロー方向の全バイト）につきｍ個のバイト型メモリ
セル１０１をｎページ分有し、メモリセル面積の最小化
を図るため、図４に示すが如く、１バイト目はＤ０〜Ｄ
７、２バイト目はＤ７〜Ｄ０、…、（ｍ−１）バイト目
はＤ７〜Ｄ０、ｍバイト目はＤ０〜Ｄ７というように、
メモリセル１０１のバイト同士が各々最上位ビットまた
は最下位ビット同士で隣接するセル構成となっている。
【０００５】そして、ロー側とカラム側のアドレスを設
定することにより、データバス１０２から入力されたデ
ータを、設定したアドレスのメモリセル１０１に書き込
むことができる。
定することにより、データバス１０２から入力されたデ
ータを、設定したアドレスのメモリセル１０１に書き込
むことができる。
【０００６】データを書き込む場合は、バイト書き込み
モード、ページ書き込みモード、半括書き込みモードの
４種類の用途に応じた書き込みが行える。バイト書き込
みモードは、任意の１アドレスのみに書き込む書き込み
モードであり、ページ書き込みモードは、任意の１ペー
ジを一括で書き込む書き込みモードであり、この場合は
各アドレスには異なるデータを書き込むことができる。
モード、ページ書き込みモード、半括書き込みモードの
４種類の用途に応じた書き込みが行える。バイト書き込
みモードは、任意の１アドレスのみに書き込む書き込み
モードであり、ページ書き込みモードは、任意の１ペー
ジを一括で書き込む書き込みモードであり、この場合は
各アドレスには異なるデータを書き込むことができる。
【０００７】また、半括書き込みモードは、奇数ページ
または偶数ページのみを一括で書き込む書き込みモード
であり、この場合、各アドレスに書き込まれるデータは
同じデータである。一括書き込みモードは、全ページを
一括で書き込む書き込みモードであり、この場合、各ア
ドレスに書き込まれるデータは同じとなる。
または偶数ページのみを一括で書き込む書き込みモード
であり、この場合、各アドレスに書き込まれるデータは
同じデータである。一括書き込みモードは、全ページを
一括で書き込む書き込みモードであり、この場合、各ア
ドレスに書き込まれるデータは同じとなる。
【０００８】このようなＥＥＰＲＯＭをテストする場
合、ビットマップで図５に示すように、各々隣接するビ
ットが互いに反転したデータ（チェッカーパターン）を
書き込み、各ビット間の干渉関係を確認することが行わ
れる。
合、ビットマップで図５に示すように、各々隣接するビ
ットが互いに反転したデータ（チェッカーパターン）を
書き込み、各ビット間の干渉関係を確認することが行わ
れる。
【０００９】このチェッカーパターンを書き込むときに
は、ページ書き込みモードを利用し、１ページ目に例え
ば“５５，ＡＡ，５５，ＡＡ，５５…”を書き込み、図
６のようなビット配置を作る。次に、２ページ目に“Ａ
Ａ，５５，ＡＡ，５５，ＡＡ…”を書き込み、図７のよ
うなビット配置を作る。この動作をページ数繰り返し、
最終的に図５のようなチェッカーパターンを生成する。
は、ページ書き込みモードを利用し、１ページ目に例え
ば“５５，ＡＡ，５５，ＡＡ，５５…”を書き込み、図
６のようなビット配置を作る。次に、２ページ目に“Ａ
Ａ，５５，ＡＡ，５５，ＡＡ…”を書き込み、図７のよ
うなビット配置を作る。この動作をページ数繰り返し、
最終的に図５のようなチェッカーパターンを生成する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、上述したようにメモリセル面積の最小化を
図るため、メモリセルのバイト同士が各々最上位ビット
または最下位ビット同士で隣接するセル構成となってい
る。そのため、チェッカーパターンを書き込む場合に、
半括書き込みモードは使用できずページ書き込みモード
を利用するが、仮に１回の書き込みに１０ｍｓの時間が
かかるとして、８ｋバイトのメモリ容量では２５６ペー
ジあるので、１０ｍｓ×２５６ページ＝２５６０ｍｓの
書き込み時間が必要となる。
来技術では、上述したようにメモリセル面積の最小化を
図るため、メモリセルのバイト同士が各々最上位ビット
または最下位ビット同士で隣接するセル構成となってい
る。そのため、チェッカーパターンを書き込む場合に、
半括書き込みモードは使用できずページ書き込みモード
を利用するが、仮に１回の書き込みに１０ｍｓの時間が
かかるとして、８ｋバイトのメモリ容量では２５６ペー
ジあるので、１０ｍｓ×２５６ページ＝２５６０ｍｓの
書き込み時間が必要となる。
【００１１】このように従来技術であると、ページ数に
比例して書き込み時間が長くなってしまい、そのため、
テスト時間の延長にもつながりテストコストを増大させ
てしまうという問題があった。
比例して書き込み時間が長くなってしまい、そのため、
テスト時間の延長にもつながりテストコストを増大させ
てしまうという問題があった。
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、セルマトリク
ス部へのチェッカーパターンの書き込み時間を短縮させ
ることができる半導体集積回路を提供することである。
またその他の目的は、チェッカーパターンの書き込み時
間を短縮させ、テスト時間の削減を可能とするバイト型
メモリのテスト方法を提供することである。
するためになされたもので、その目的は、セルマトリク
ス部へのチェッカーパターンの書き込み時間を短縮させ
ることができる半導体集積回路を提供することである。
またその他の目的は、チェッカーパターンの書き込み時
間を短縮させ、テスト時間の削減を可能とするバイト型
メモリのテスト方法を提供することである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である半導体集積回路の特徴は、バイト
同士が各々最上位ビットまたは最下位ビット同士で隣接
した構成でマトリクス状に配置されたバイト型メモリセ
ルを有するセルマトリクス部を備えた半導体集積回路に
おいて、前記セルマトリクス部におけるカラム方向の奇
数列と偶数列のいずれか一方に接続され、該奇数列と偶
数列のいずれか他方に入力するデータの１の補数を発生
する複数の補数発生回路を設け、テスト時には前記各補
数発生回路を作動させて、隣り合わせたバイト同士が１
の補数の関係になるように前記バイト型メモリセルへ半
括書き込みモードでチェッカーパターン用のデータを書
き込む構成としたことにある。
に、第１の発明である半導体集積回路の特徴は、バイト
同士が各々最上位ビットまたは最下位ビット同士で隣接
した構成でマトリクス状に配置されたバイト型メモリセ
ルを有するセルマトリクス部を備えた半導体集積回路に
おいて、前記セルマトリクス部におけるカラム方向の奇
数列と偶数列のいずれか一方に接続され、該奇数列と偶
数列のいずれか他方に入力するデータの１の補数を発生
する複数の補数発生回路を設け、テスト時には前記各補
数発生回路を作動させて、隣り合わせたバイト同士が１
の補数の関係になるように前記バイト型メモリセルへ半
括書き込みモードでチェッカーパターン用のデータを書
き込む構成としたことにある。
【００１４】上述の第１の発明において、前記セルマト
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることが望ましい。
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることが望ましい。
【００１５】第２の発明であるバイト型メモリのテスト
方法の特徴は、バイト同士が各々最上位ビットまたは最
下位ビット同士で隣接した構成でマトリクス状に配置さ
れたバイト型メモリセルに対し、各々隣接するビットが
互いに反転したデータとなるチェッカーパターンを書き
込むパターン書き込み処理と、前記各バイト型メモリセ
ルにおける各々のビット間の干渉関係をチェックするチ
ェック処理とを順次実行するバイト型メモリのテスト方
法において、前記パターン書き込み処理は、隣り合わせ
たバイト同士が１の補数の関係になるように、前記バイ
ト型メモリセルに対し、半括書き込みモードで繰り返し
データの書き込み処理を行って前記チェッカーパターン
を書き込むことにある。
方法の特徴は、バイト同士が各々最上位ビットまたは最
下位ビット同士で隣接した構成でマトリクス状に配置さ
れたバイト型メモリセルに対し、各々隣接するビットが
互いに反転したデータとなるチェッカーパターンを書き
込むパターン書き込み処理と、前記各バイト型メモリセ
ルにおける各々のビット間の干渉関係をチェックするチ
ェック処理とを順次実行するバイト型メモリのテスト方
法において、前記パターン書き込み処理は、隣り合わせ
たバイト同士が１の補数の関係になるように、前記バイ
ト型メモリセルに対し、半括書き込みモードで繰り返し
データの書き込み処理を行って前記チェッカーパターン
を書き込むことにある。
【００１６】上述の第２の発明において、前記セルマト
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることが望ましい。
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることが望ましい。
【００１７】
【作用】上述の如き構成の第１の発明である半導体集積
回路によれば、テスト時には、各補数発生回路が作動し
て、隣り合わせたバイト同士が１の補数の関係になるよ
うにメモリセルへ半括書き込みモードでチェッカーパタ
ーン用のデータを書き込むので、チェッカーパターンを
短時間で書き込むことができる。
回路によれば、テスト時には、各補数発生回路が作動し
て、隣り合わせたバイト同士が１の補数の関係になるよ
うにメモリセルへ半括書き込みモードでチェッカーパタ
ーン用のデータを書き込むので、チェッカーパターンを
短時間で書き込むことができる。
【００１８】上述の第１の発明において、前記セルマト
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることにより、チェッ
カーパターン用のデータの書き込みが半括書き込みモー
ドの２回で済み、チェッカーパターンを短時間で書き込
むことができる。
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることにより、チェッ
カーパターン用のデータの書き込みが半括書き込みモー
ドの２回で済み、チェッカーパターンを短時間で書き込
むことができる。
【００１９】第２の発明であるバイト型メモリのテスト
方法によれば、パターン書き込み処理と、チェック処理
とを順次実行する。そのとき、パターン書き込み処理
は、隣り合わせたバイト同士が１の補数の関係になるよ
うに、バイト型メモリセルに対し、半括書き込みモード
で繰り返しデータの書き込み処理を行ってチェッカーパ
ターンを書き込む。これにより、簡単な方法でチェッカ
ーパターンの書き込み時間を短縮することができる。
方法によれば、パターン書き込み処理と、チェック処理
とを順次実行する。そのとき、パターン書き込み処理
は、隣り合わせたバイト同士が１の補数の関係になるよ
うに、バイト型メモリセルに対し、半括書き込みモード
で繰り返しデータの書き込み処理を行ってチェッカーパ
ターンを書き込む。これにより、簡単な方法でチェッカ
ーパターンの書き込み時間を短縮することができる。
【００２０】上述の第２の発明において、セルマトリク
ス部におけるカラム方向の奇数列と偶数列のバイトが互
いに１の補数の関係となるデータを、１回のデータ入力
で一括して書き込むようにすることにより、チェッカー
パターン用のデータの書き込みが半括書き込みモードの
２回で済み、チェッカーパターンを短時間で書き込むこ
とができる。
ス部におけるカラム方向の奇数列と偶数列のバイトが互
いに１の補数の関係となるデータを、１回のデータ入力
で一括して書き込むようにすることにより、チェッカー
パターン用のデータの書き込みが半括書き込みモードの
２回で済み、チェッカーパターンを短時間で書き込むこ
とができる。
【００２１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の半導体集積回路の実施例に係る
ＥＥＰＲＯＭのセルマトリクス部及びデータ入力経路を
示す概念図である。
する。図１は、本発明の半導体集積回路の実施例に係る
ＥＥＰＲＯＭのセルマトリクス部及びデータ入力経路を
示す概念図である。
【００２２】本実施例のＥＥＰＲＯＭの回路構成は、入
力したデータに対して奇数列または偶数列のバイトカラ
ム（カラム方向のバイト）のみに１の補数を発生させる
補数発生回路を複数個設けた点に特徴がある。
力したデータに対して奇数列または偶数列のバイトカラ
ム（カラム方向のバイト）のみに１の補数を発生させる
補数発生回路を複数個設けた点に特徴がある。
【００２３】具体的に説明すると、図１に示すように、
このＥＥＰＲＯＭは、従来装置（図４）に示すものと同
一構成のセルマトリクス部を備え、１ページにつきｍ個
のバイト型メモリセル１をｎページ分有し、メモリセル
面積の最小化を図るため、前述したようにメモリセル１
のバイト同士が各々最上位ビットまたは最下位ビット同
士で隣接するセル構成となっている。
このＥＥＰＲＯＭは、従来装置（図４）に示すものと同
一構成のセルマトリクス部を備え、１ページにつきｍ個
のバイト型メモリセル１をｎページ分有し、メモリセル
面積の最小化を図るため、前述したようにメモリセル１
のバイト同士が各々最上位ビットまたは最下位ビット同
士で隣接するセル構成となっている。
【００２４】そして、入力データが伝達されるデータバ
ス２が導入され、そのデータバス２には、偶数列の各バ
イトカラムが共通接続される一方、ライン３ａを介して
奇数列の各バイトカラムにそれぞれ接続された複数の複
数発生回路３が共通接続されている。
ス２が導入され、そのデータバス２には、偶数列の各バ
イトカラムが共通接続される一方、ライン３ａを介して
奇数列の各バイトカラムにそれぞれ接続された複数の複
数発生回路３が共通接続されている。
【００２５】図２は、図１中の補正発生回路３の内部構
成の一例を示す回路図である。
成の一例を示す回路図である。
【００２６】この補正発生回路３は、クロックドバッフ
ァ３ｂとクロックドインバータ３ｃとが並列接続されて
構成されている。クロックドバッファ３ｂは、クロック
φでその出力状態が制御され、クロックドインバータ３
ｃは、クロックφの反転クロックφバーで制御される。
ァ３ｂとクロックドインバータ３ｃとが並列接続されて
構成されている。クロックドバッファ３ｂは、クロック
φでその出力状態が制御され、クロックドインバータ３
ｃは、クロックφの反転クロックφバーで制御される。
【００２７】この補正発生回路３において、１の補数発
生の有無は、クロックφにて切り換えられる。すなわ
ち、φ＝０（φバー＝１）では、クロックドバッファ３
ｂの出力端はハイインピーダンス状態で、クロックドイ
ンバータ３ｃはインバータとして動作し、１の補数発生
モードとなる。一方、φ＝１（φバー＝０）では、クロ
ックドバッファ３ｂの出力端は入力データを出力し、ク
ロックドインバータ３ｃはハイインピーダンス状態とな
り、通常の書き込みモードとなる。
生の有無は、クロックφにて切り換えられる。すなわ
ち、φ＝０（φバー＝１）では、クロックドバッファ３
ｂの出力端はハイインピーダンス状態で、クロックドイ
ンバータ３ｃはインバータとして動作し、１の補数発生
モードとなる。一方、φ＝１（φバー＝０）では、クロ
ックドバッファ３ｂの出力端は入力データを出力し、ク
ロックドインバータ３ｃはハイインピーダンス状態とな
り、通常の書き込みモードとなる。
【００２８】次に、本実施例のＥＥＰＲＯＭのテスト方
法を説明する。
法を説明する。
【００２９】まず、クロックφに“０”を入力し、奇数
ページに半括書き込みモードで「ＡＡ」を外部よりデー
タバス２を介して入力する。その結果、偶数列のバイト
カラムには入力データ「ＡＡ」が書き込まれ、さらにラ
イン３ａには入力したデータの１の補数の「５５」が発
生して奇数列のバイトカラムへ「５５」のデータが書き
込まれ、図１に示すようなビットマップになる。
ページに半括書き込みモードで「ＡＡ」を外部よりデー
タバス２を介して入力する。その結果、偶数列のバイト
カラムには入力データ「ＡＡ」が書き込まれ、さらにラ
イン３ａには入力したデータの１の補数の「５５」が発
生して奇数列のバイトカラムへ「５５」のデータが書き
込まれ、図１に示すようなビットマップになる。
【００３０】続いて、図３に示すように、偶数ページに
半括書き込みモードで「５５」を外部より入力する。そ
の結果、偶数列のバイトカラムには入力データ「５５」
が書き込まれ、さらにライン３ａには入力したデータの
１の補数の「ＡＡ」が発生して、奇数列のバイトカラム
へ「ＡＡ」のデータが書き込まれるため、図３のような
ビットマップになる。最終的には、前述した図５のチェ
ッカーパターンが出来上がる。
半括書き込みモードで「５５」を外部より入力する。そ
の結果、偶数列のバイトカラムには入力データ「５５」
が書き込まれ、さらにライン３ａには入力したデータの
１の補数の「ＡＡ」が発生して、奇数列のバイトカラム
へ「ＡＡ」のデータが書き込まれるため、図３のような
ビットマップになる。最終的には、前述した図５のチェ
ッカーパターンが出来上がる。
【００３１】本実施例では、入力したデータに対し内部
で１の補数のデータを発生し、隣り合わせたバイト同士
が１の補数の関係になるようにメモリセル１へ半括書き
込みを行うようにしたので、書き込み時間も半括書き込
みモードを２回ということになり、１０ｍｓ×２回＝２
ｍｓでチェッカーパターンを書き込むことができる。
で１の補数のデータを発生し、隣り合わせたバイト同士
が１の補数の関係になるようにメモリセル１へ半括書き
込みを行うようにしたので、書き込み時間も半括書き込
みモードを２回ということになり、１０ｍｓ×２回＝２
ｍｓでチェッカーパターンを書き込むことができる。
【００３２】すなわち、従来回路では、８ｋバイトの容
量セルのＥＥＰＲＯＭを例にとると、チェッカーパター
ン１回当たり１０ｍｓ×２５６ページで２５６０ｍｓの
書き込み時間が必要であるが、本実施例でよれば、チェ
ッカーパターン１回当り２０ｍｓの時間で済み、１／１
２８の時間の短縮でき、テスト時にかかる時間及びコス
トを大幅に削減することができる。
量セルのＥＥＰＲＯＭを例にとると、チェッカーパター
ン１回当たり１０ｍｓ×２５６ページで２５６０ｍｓの
書き込み時間が必要であるが、本実施例でよれば、チェ
ッカーパターン１回当り２０ｍｓの時間で済み、１／１
２８の時間の短縮でき、テスト時にかかる時間及びコス
トを大幅に削減することができる。
【００３３】なお、本発明は図示の実施例に限定されず
種々の変形が可能である。例えば、上記実施例では、補
数発生回路３を奇数列のバイトカラムのみに接続するよ
うにしたが、これを偶数列のバイトカラムのみに接続す
る構成であってもよい。
種々の変形が可能である。例えば、上記実施例では、補
数発生回路３を奇数列のバイトカラムのみに接続するよ
うにしたが、これを偶数列のバイトカラムのみに接続す
る構成であってもよい。
【００３４】また、補数発生回路３の内部構成は図２示
すものに限定されず、本発明の趣旨に沿ったものであれ
ば他の構成であっても構わない。
すものに限定されず、本発明の趣旨に沿ったものであれ
ば他の構成であっても構わない。
【００３５】
【発明の効果】以上詳細に説明したように、第１の発明
である半導体集積回路によれば、テスト時には、各補数
発生回路が作動して、隣り合わせたバイト同士が１の補
数の関係になるようにメモリセルへ半括書き込みモード
でチェッカーパターン用のデータを書き込むようにした
ので、チェッカーパターンを短時間で書き込むことがで
き、テスト時にかかる時間及びコストを大幅に削減する
ことが可能となる。
である半導体集積回路によれば、テスト時には、各補数
発生回路が作動して、隣り合わせたバイト同士が１の補
数の関係になるようにメモリセルへ半括書き込みモード
でチェッカーパターン用のデータを書き込むようにした
ので、チェッカーパターンを短時間で書き込むことがで
き、テスト時にかかる時間及びコストを大幅に削減する
ことが可能となる。
【００３６】上述の第１の発明において、前記セルマト
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることにより、チェッ
カーパターン用のデータの書き込みが半括書き込みモー
ドの２回で済み、チェッカーパターンを短時間で書き込
むことが可能となる。
リクス部におけるカラム方向の奇数列と偶数列のバイト
が互いに１の補数の関係となるデータを、１回のデータ
入力で一括して書き込むようにすることにより、チェッ
カーパターン用のデータの書き込みが半括書き込みモー
ドの２回で済み、チェッカーパターンを短時間で書き込
むことが可能となる。
【００３７】第２の発明であるバイト型メモリのテスト
方法によれば、パターン書き込み処理と、チェック処理
とを順次実行し、そのうちのパターン書き込み処理は、
隣り合わせたバイト同士が１の補数の関係になるよう
に、バイト型メモリセルに対し、半括書き込みモードで
繰り返しデータの書き込み処理を行ってチェッカーパタ
ーンを書き込むようにしたので、簡単な方法でチェッカ
ーパターンの書き込み時間を短縮することができる。こ
れにより、テスト時にかかる時間及びコストを大幅に削
減することが可能となる。
方法によれば、パターン書き込み処理と、チェック処理
とを順次実行し、そのうちのパターン書き込み処理は、
隣り合わせたバイト同士が１の補数の関係になるよう
に、バイト型メモリセルに対し、半括書き込みモードで
繰り返しデータの書き込み処理を行ってチェッカーパタ
ーンを書き込むようにしたので、簡単な方法でチェッカ
ーパターンの書き込み時間を短縮することができる。こ
れにより、テスト時にかかる時間及びコストを大幅に削
減することが可能となる。
【００３８】上述の第２の発明において、セルマトリク
ス部におけるカラム方向の奇数列と偶数列のバイトが互
いに１の補数の関係となるデータを、１回のデータ入力
で一括して書き込むようにすることにより、チェッカー
パターン用のデータの書き込み半括書き込みモードの２
回で済み、チェッカーパターンを短時間で書き込むこと
が可能となる。
ス部におけるカラム方向の奇数列と偶数列のバイトが互
いに１の補数の関係となるデータを、１回のデータ入力
で一括して書き込むようにすることにより、チェッカー
パターン用のデータの書き込み半括書き込みモードの２
回で済み、チェッカーパターンを短時間で書き込むこと
が可能となる。
【図１】本発明の半導体集積回路の実施例に係るＥＥＰ
ＲＯＭのセルマトリクス部及びデータ入力経路を示す概
念図である。
ＲＯＭのセルマトリクス部及びデータ入力経路を示す概
念図である。
【図２】図１中の補正発生回路３の内部構成の一例を示
す回路図である。
す回路図である。
【図３】実施例のチェッカーパターン書き込み動作を示
す概念図である。
す概念図である。
【図４】従来のＥＥＰＲＯＭのセルマトリクス部及びデ
ータ入力経路を示す概念図である。
ータ入力経路を示す概念図である。
【図５】従来のチェッカーパターンのビットマップを示
す概念図である。
す概念図である。
【図６】従来のチェッカーパターン書き込み動作を示す
概念図である。
概念図である。
【図７】従来のチェッカーパターン書き込み動作を示す
概念図である。
概念図である。
【符号の説明】 １ バイト型メモリセル ２ データバス ３ 補正発生回路 ３ａ ライン
Claims (4)
- 【請求項１】 バイト同士が各々最上位ビットまたは最
下位ビット同士で隣接した構成でマトリクス状に配置さ
れたバイト型メモリセルを有するセルマトリクス部を備
えた半導体集積回路において、 前記セルマトリクス部におけるカラム方向の奇数列と偶
数列のいずれか一方に接続され、該奇数列と偶数列のい
ずれか他方に入力するデータの１の補数を発生する複数
の補数発生回路を設け、 テスト時には前記各補数発生回路を作動させて、隣り合
わせたバイト同士が１の補数の関係になるように前記バ
イト型メモリセルへ半括書き込みモードでチェッカーパ
ターン用のデータを書き込む構成としたことを特徴とす
る半導体集積回路。 - 【請求項２】 前記セルマトリクス部におけるカラム方
向の奇数列と偶数列のバイトが互いに１の補数の関係と
なるデータを、１回のデータ入力で一括して書き込むよ
うにしたことを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 バイト同士が各々最上位ビットまたは最
下位ビット同士で隣接した構成でマトリクス状に配置さ
れたバイト型メモリセルに対し、各々隣接するビットが
互いに反転したデータとなるチェッカーパターンを書き
込むパターン書き込み処理と、前記各バイト型メモリセ
ルにおける各々のビット間の干渉関係をチェックするチ
ェック処理とを順次実行するバイト型メモリのテスト方
法において、 前記パターン書き込み処理は、 隣り合わせたバイト同士が１の補数の関係になるよう
に、前記バイト型メモリセルに対し、半括書き込みモー
ドで繰り返しデータの書き込み処理を行って前記チェッ
カーパターンを書き込むことを特徴とするバイト型メモ
リのテスト方法。 - 【請求項４】 前記セルマトリクス部におけるカラム方
向の奇数列と偶数列のバイトが互いに１の補数の関係と
なるデータを、１回のデータ入力で一括して書き込むよ
うにしたことを特徴とする請求項３記載のバイト型メモ
リのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130366A JPH08329700A (ja) | 1995-05-29 | 1995-05-29 | 半導体集積回路、及びバイト型メモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7130366A JPH08329700A (ja) | 1995-05-29 | 1995-05-29 | 半導体集積回路、及びバイト型メモリのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329700A true JPH08329700A (ja) | 1996-12-13 |
Family
ID=15032664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7130366A Pending JPH08329700A (ja) | 1995-05-29 | 1995-05-29 | 半導体集積回路、及びバイト型メモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329700A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
| US7027329B2 (en) | 2003-07-04 | 2006-04-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and programming method for the same |
| US9299438B2 (en) | 2013-06-12 | 2016-03-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2016139447A (ja) * | 2015-01-29 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 半導体記憶装置およびデータ書き込み方法 |
-
1995
- 1995-05-29 JP JP7130366A patent/JPH08329700A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6158028A (en) * | 1997-08-06 | 2000-12-05 | Nec Corporation | Semiconductor integrated circuit |
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| US7149116B2 (en) | 2003-07-04 | 2006-12-12 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and programming method for the same |
| US9299438B2 (en) | 2013-06-12 | 2016-03-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2016139447A (ja) * | 2015-01-29 | 2016-08-04 | エスアイアイ・セミコンダクタ株式会社 | 半導体記憶装置およびデータ書き込み方法 |
| CN105845176A (zh) * | 2015-01-29 | 2016-08-10 | 精工半导体有限公司 | 半导体存储装置及数据写入方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021126 |