JPS6337900A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は欠陥ビット救済用の予備メモリセルを有した
冗長構成半導体記憶装置において、欠陥ビット救済が行
われることによる７クセス時間の増加を防ぐことのでき
る半導体記憶装置に関するものである。

〔従来の技術〕

第６図は例えば特許公報昭６１−８５２０に示された欠
陥ビット救済を行う従来の冗長構成半導体記憶装置を示
す構成図であり、図において、１はセンスアンプ列、２
は予備メモリセルアレイ、２゛　は予備メモリセル、３
は本体側メモリセルアレイ、３゛は本体側メモリセルア
レイ３の中にある欠陥メモリセル、４はワード線駆動回
路、５はロウデコーダ回路、６は予備ロウデコーダ回路
、６°は欠陥メモリセルの番地に応じてレーザビーム等
で溶断する信号経路遮断素子（以下、ＰＲＯＭ素子と呼
称する）、７はロウデコーダ機能停止回路、８は制御信
号発生回路、９はワード線駆動クロック発生回路、１０
はワード線駆動クロック発生回路９を活性化するタイミ
ングの調整を行うダミーデコーダ回路、１１はマルチプ
レクサ回路、１２はコラムデコーダ回路、１３はデータ
入出カバソファ回路、１４はデータ入出力線、１５はビ
ット線、１６は予備ワード線、１７はワード線、φｐは
プリチャージ用クロック、φＲｅｄは欠陥ビット救済時
にのみ＠Ｌ″レベル（低電圧レベル）となる信号である
。

以下に欠陥ビット救済時のメモリ読み出し動作を説明す
る。

この説明では欠陥メモリセル３°が、当該欠陥メモリセ
ル３゛の接続されている同一ビット線１５上の予備メモ
リセル２°に置換される状態を仮定している。まずアド
レスバッファ出力信号（以下アドレス信号と略称する）
がロウデコーダ回路５及び予備回路ロウデコーダ回路６
に入力されると予備ロウデコーダ回路６ではＰ　ＲＯＭ
素子６°に登録済みの番地とこのアドレス信号との照合
が行われ、両者が一致すると予備ロウデコーダ回路６の
出力は制御信号発生回路８を活性化する。

次に制御信号発生回路８はロウデコーダ機能停止回路７
及びダミーデコーダ回路１０を活性化する。

ダミーデコーダ回路１０ではロウデコーダ機能停止回路
７が動作してロウデコーダ回路５が機能停止するタイミ
ングでその出力が確定する。ダミーデコーダ回路１０の
出力はワード′１ＩＩＡ駆動クロック発生回路９を活性
化し、ワード線駆動クロックが発生してワード線駆動回
路４が活性化する。この時点でロウデコーダ回路５と接
続しているワード線駆動回路４は、すでにロウデコーダ
機能停止回路７がロウデコーダ回路５を不活性化してい
るためにワード線駆動回路４に接続しているワードｖＡ
１７は“Ｌ”レベルを維持する。一方、予備ワード線１
６は、ワード線駆動回路４によって“Ｈ”レベル（高電
圧レベル）となり、予備ワード線１６に接続している一
列分の予備メモリセルアレイ２の各セル情報に応じた微
小信号電圧が全ビット線に現われる。その後センスアン
プ列１が活性化して前記微小信号は増幅されマルチプレ
クサ回路１１に伝達される。マルチプレクサ回路ではコ
ラムデコーダ回路１２の選択信号によりビットｖＡ１５
に接続している予備メモリセル２′のセル情報のみがデ
ータ入出力ｖＡ１４を通してデータ人出カバソファ回路
１３に入力されてセル情報の読み出しが行なわれる。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は上記のように構成されているた
め、欠陥ビット救済時に、制御信号発生回路が動作して
ロウデコーダ機能停止回路によりロウデコーダ回路が不
活性化するといった一連の回路動作に要する時間が、欠
陥ビット救済を行わない場合のアクセス時間に対してシ
ーケンシャルに付加されるためにアクセス時間の増加は
避けれらないという欠点があった。

この発明は上記のような問題点を解消するためになされ
たもので、欠陥ビット救済の機能を内部に有する冗長構
成半導体記憶装置において、欠陥ビット救済時に生ずる
アクセス時間の増加を防ぐことができる半導体記憶装置
を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、入力アドレスと欠陥
メモリセルのアドレスの照合にデコーダを高速に駆動す
るために多段構成として駆動能力を増やしているアドレ
スバッファの中間段出力を用いるようにしたものである
。

〔作用〕

この発明においては、人力アドレスと欠陥メモリセルの
アドレスとの照合をデコーダを駆動するアドレスバッフ
ァ出力よりも早いタイミングのアドレス信号で行うので
、入力アドレスと欠陥メモリセルのアドレスとの照合が
終わるまでデコーダを待機しておく時間が短縮するため
、冗長構成にしたことによるアクセス時間の増加が軽減
する。

〔実施例〕

以下、この発明の一実例を図について説明する。

第１図は本発明の一実例による冗長半導体記憶装置を示
す構成図である。本実施例による半導体記憶装置は、メ
モリセルアレイは２ブロック構成を採り、各ブロックご
と４列ずつの予備列を備えている。

第１図において、１はセンスアンプ列、２は予備メモリ
セルアレイ、３は本体側メモリセルアレイ、４はワード
′４１Ａ駆動回路、５はロウデコーダ回路、１１はマル
チプレクサ回路、１３はデータ入出カバソファ回路、１
４はデータ人出力線、１２はコラムデコーダ回路、１９
はコラムデコーダ活性化信号発生回路、２０は予備列選
択回路、２１は入力アドレスと欠陥メモリセルのアドレ
スを照合する回路、２２はアドレスバッファ回路である
＠ｅＸＡ６〜ｅＸＡｗは外部入力アドレス信号、Ａ”ｎ
　　Ａ’ｎ　　は、コラムデコーダ回路１２を駆動する
アドレスバッファの出力信号、Ａ″ｎＡ’ｎは、２２の
途中段から取り出したアドレス信号であり、Ａ’ｎ　　
Ａ’ｎ　　に比べてＡ”ｎＡ”ｎはｅ　Ｘ　Ａ６〜ｅ　
Ｘ　Ａ＊からの遅延が小さい。

第２図は入力アドレスと欠陥メモリセルのアドレスを照
合する回路の一例を示す構成図であり、図においてＦ、
〜Ｆ２゜はＰＲＯＭ素子、Ｑ、　、Ｑ８、Ｑ、は、ｐ型
ＭＯ３ＦＥＴ、Ｑ４はＮ型ＭＯ３ＦＥＴ、、ＣＹはセン
ス増幅動作時または列アドレスが変化した時に、一定期
間“Ｌ”レベルとなりこの照合回路を初期化する信号で
ある。

第３図は、予備列選択回路の例を示す構成耐あり、図に
おいて２３はＮＡＮＤ回路２４はインバータ回路、Ｒ＾
９は、２分割されたメモリセルアレイの一方を選択する
アドレス信号、ＣＹＤはＣＹより一定期間遅れて“Ｌ″
″″レベル１Ｈ”レベルに変化する信号である。

第４図はコラムデコーダ活性化信号発生回路の例を示す
構成図であり、図において２５はＮＯＲ回路、２６はＮ
ＡＮＤ回路、２７はインバータ回路である。

次に動作について説明する。

コラムデコーダの動作準備期間、例えば、センス増幅中
、或いはコラムアドレスが変化した時、ＣＹは、一定期
間“Ｌ”レベルとなり、照合回路２１の出力信号Ｃｔは
高電位となる。次にＣＹが“Ｈ”レベルとなると、アド
レス信号Ａ”ｎλ”ｎがＰＲＯＭ素子に登録済みの番地
と一致する場合には照合回路２１の出力信号Ｃｉは高電
位に保たれ、異なる場合には低電位に放電される。欠陥
メモリセルがないため照合回路のＰＲＯＭ素子をすべて
導通状態にしておく場合には照合回路の出力信号は低電
位に放電される。この照合回路の出力信号は、予備列選
択回路２０とコラムデコーダ活性化信号発生回路１９に
入力する。予備列選択回路２０は、２分割されたメモリ
セル１方のブロックを選択するアドレス信号ＲＡ　９と
、照合回路２１の出力信号が共に゛Ｈ″レベルの時、照
合回路２１とコラムデコーダ活性化信号発生回路１９の
出力信号レベルが定まった時点で“Ｌ”レベルから“Ｈ
”レベルに変化する信号ＣＹＤが“Ｈ”レベルとなった
時点でＲＡ　ｑによって選択されたブロック内の予備列
を選択する。

２分割されたメモリセルの１ブロック当り４列の予備列
があるので、照合回路２１は各ブロック当り４つずつあ
る。コラムデコーダ活性化信号発生回路１９では、欠陥
列アドレスが入力　すると、４つの照合回路の出力信号
のいづれかが“Ｈ”レベルとなるためコラムデコーダ活
性化信号ＮＣＲは“Ｌ゛レベル維持され、コラムデコー
ダは本体側の列を選択しない、一方欠陥列アドレスが入
力しない時は、ＣＹが“Ｈ”レベルとなり照合回路出力
が１Ｌ″レベルになるとＲＡ　ｑ−“Ｈ”の時、ＲＡ　
ｑ　”　”　Ｈ”の時選択されるブロック内のコラムデ
コーダ活性化信号ＮＣＲが“Ｌ”レベルから“Ｈ″レベ
ル変化し、このコラムデコーダ１２が活性化し、本体側
の列が選択される。

以上のようにして、欠陥列アドレスが入力した時、予備
列が選択され、本体側の欠陥列が選択されないようにす
るので、本体側及び予備側の列の選択は照合回路での入
力アドレスと欠陥アドレスとの照合後、コラム信号活性
化信号の出力が定まった後に行われるので列の選択は、
冗長構成にしない場合に比べておくれる。

また、本発明では照合回路の入力信号を、従来例で使用
していたアドレスバッファ最終段出力よりアドレス入力
段からの遅延が小さなアドレスバソファの中間出力を用
いているので、コラムデコーダ活性化信号の出力が定ま
る時刻が早まるため冗長構成にしたことによるアクセス
時間の増加が軽減される。

なお、上記実施例の回路では、コラムデコーダをアドレ
スバッファで直接駆動しているため、アドレスバッファ
を多段構成とする必要があったので、本発明ではこのア
ドレスバッファの中間段出力を照合回路で利用すること
によって高速化を図ったものである。

第５図は本発明の第２の実施例を示し、この実施例では
、コラムデコーダはプリデコーダ２３の出力ｙｎで駆動
し、照合回路２１は、アドレスバッファ２２の出力Ａ’
ｎ　　入’ｎＴ：駆動する構成にしている。

この場合、アドレスバッファはプリデコーダを駆動する
だけなので第６図の従来例と比べて小さい駆動能力でよ
いためアドレスバッファ内での遅延は従来例と比べて小
さくなる。従って、このアドレスバッファの出力を用い
ると欠陥ビットのアドレスと入力アドレスを比較した後
コラムデコーダ活性化信号が発生する時刻は従来例より
も早まる。

したがって本実施例においても冗長構成にしたことによ
るアクセス時間の増加を軽減することができる。

なお上記の２つの実施例では不良のメモリセル列を予備
のメモリセル列と置換する場合について述べたが、本発
明は不良のメモリセル行を予備のメモリセル行と置換す
る場合にも同様に適用できる。

〔発明の効果〕

以上のように、この発明によれば、入力アドレスと欠陥
アドレスの照合を行う照合回路に入力するアドレス信号
の外部アドレス信号入力段からの遅延を本体側メモリセ
ルを選択するデコーダに入力するアドレス信号の外部ア
ドレス信号入力段からの遅延よりも小さくする構成とし
たから冗長構成したことによるアクセス時間の増加を軽
減できる効果がある。

【図面の簡単な説明】

第１図・はこの発明の第１の実施例による半導体記憶装
置を示す構成図、第２図は欠陥アドレスと入力アドレス
を照合する回路の実施例を示す図、第３図は予備行を選
択する回路の実施例を示す図、第４図は列デコーダ活性
化信号発生回路の実施例を示す図、第５図はこの発明の
第２の実施例による半導体記憶装置を示す構成図、第６
図は従来の冗長構成半導体記憶装置を示す構成図である
。 ｌはセンスアンプ列、２は予備メモリセルアレイ、３は
本体側メモリセルアレイ、４はワード線駆動回路、５は
ロウデコーダ回路、１１はマルチプレクサ回路、１２は
コラムデコーダ回路、１３はデータ入出カバソファ回路
、１４はデータ入出力線、１９はコラムデコーダ活性化
信号発生回路、２０は予備列選択回路、２１は照合回路
、２２はアドレスバッファ、２３はプリデコーダ、Ａ’
ｎ　　Ａ’ｎ　　はアドレスハソファ最終段出力信号、
Ａ”ｎλ”ｎはアドレスバッファの最終段よりも早い段
から取ったアドレス信号、ｙｎはプリデコーダ信号。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）１ビットの情報を記憶するための本体側メモリセ
   ルと、本体側メモリセルの欠陥ビット救済用の予備メモ
   リセルとを複数個有する冗長構成の半導体記憶装置にお
   いて、 欠陥ビットの番地と入力アドレスの照合を行なう照合回
   路と、 欠陥ビットの番地と入力アドレスが一致した時予備メモ
   リセルを選択する予備メモリセル選択回路と、 欠陥ビットの番地と入力アドレスが一致しない時本体側
   メモリセルを選択するデコーダを活性化する信号を発生
   する活性化信号発生回路を備え、前記照合回路に入力す
   るアドレス信号の外部アドレス信号入力段からの遅延を
   、本体側メモリセルを選択するデコーダに入力するアド
   レス信号の外部アドレス信号入力段からの遅延よりも小
   さくする手段を備えたことを特徴とする半導体記憶装置
   。