KR950007450B1 - 고속으로 데이타의 소거가 가능한 ram - Google Patents

고속으로 데이타의 소거가 가능한 ram Download PDF

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KR950007450B1
KR950007450B1 KR1019870004838A KR870004838A KR950007450B1 KR 950007450 B1 KR950007450 B1 KR 950007450B1 KR 1019870004838 A KR1019870004838 A KR 1019870004838A KR 870004838 A KR870004838 A KR 870004838A KR 950007450 B1 KR950007450 B1 KR 950007450B1
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쥰 에도우
가쯔히로 시모히가시
가즈유기 미야자와
가쯔다가 기무라
다게사다 아기바
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가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
히다찌디바이스엔지니어링 가부시기가이샤
다게이 유기오
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Abstract

내용 없음.

Description

고속으로 데이타의 소거가 가능한 RAM
제1도는 종래의 메모리를 도시한 회로도.
제2도 a 내지 제7도는 본 발명의 제1의 실시예를 도시한 도면.
제8도 내지 제12도는 본 발명의 제2의 실시예를 도시한 도면.
제13도는 본 발명의 제3의 실시예를 도시한 도면.
제14도는 본 발명의 제4의 실시예를 도시한 도면.
제15도, 제16도는 본 발명의 제5의 실시예를 도시한 도면.
제17도, 제18도a, 제18도 b는 본 발명의 제6의 실시예를 도시한 도면.
제19도는 본 발명의 제7의 실시예를 도시한 도면.
제20도는 본 발명의 제8의 실시예를 도시한 도면.
본 발명은 반도체 메모리에 관한 것으로 특히 메모리내의 기억 데이타의 고속 소거가 가능한 메모리 어레이구동회로에 관한 것이다.
종래의 기술을 제1도에 도시하는CMOS(Complementary Metal Oxied Semiconductor)를 사용한 DRAM(Dynamic Random Access Memory)을 예로 설명한다. 동일 도면에서 메모리 셀은 폴디드 비트라인 구조이다. 메모리 어레이는 설명을 간단하게 하기 위해, 4쌍의 데이타선, 4개의 워드선으로 구성되는 매트릭스 구성으로 되어 있다. 또 외부 어드레스 신호를 시분할방식으로 받기 위해서 멀티플렉스된 어드레스 입력을 갖는다.
제1도에서 MC00~MC33은 데이타를 기억하는 메모리셀, D0~D3, D0~D3은 데이타선, W0~W3은 워드선이다.
MDEC는 워드선을 선택하는 X디코더로써 동일도면에 도시하는 바와 같은 회로구성으로 되어 있다. PC0~PC3은 데이타선프리차지회로, SA0~SA3은 메모리셀에서 리드된 데이타를 증폭하는 센스앰프이다. I/O는 메모리셀로의 데이타의 입출력을 실행하는 공통데이타선(데이타 입출력선), Y~0Y3는 데이타선과 데이타 입출력선과의 접속제어를 실행하는 Y디코더 출력선이다.
Y
Figure kpo00000
,
Figure kpo00001
를 TTL레벨에서 칩내의 전원레벨로 변환하기 위한 입력버퍼회로로써 CMOS 인버터 또는 논리 게이트로 구성되어 있다. 컬럼어드레스 스트로브신호 DEC는 Y디코더 출력선을 선택, 구동하는 Y디코더로써, 동일도면에 도시하는 바와같은 회로구성으로 되어 있다. MA는 데이타 입출력선에 메모리셀에서 리드된 데이타를 증폭하는 앰프이다. RASB, CASB는 각각 로우어드세스 스트로브신호
XAB, YAB는 각각 칩 외부에서의 로우 어드레스 신호(X어드레스신호) 및 컬럼 어드레스 신호(Y어드레스신호)에 대한 버퍼회로(즉, X어드레스 버퍼회로 및 Y어드레스 버퍼회로)로써, 칩 외부에서 시분할로 입력되는 TTL레벨의 어드레서 신호를 받고, 칩 내부전압레벨의 신호로 변환한다. 이들 회로의 각각은 CMOS 인버터 또는 논리게이트로 구성되어 있다.
WEB는 라이트 제어
Figure kpo00002
(라이트인에이블 신호)를 TTL레벨에서 칩 내부전압레레벨을 변환하기 위한 버퍼회로로써, CMOS인버터나 논리게이트로 구성되어 있다. DiB는 외부라이트 데이타를 TTL레벨에서 칩내부 전압레벨로 변환하고, 긍정신호 및 부정신호를 발생하는 데이타 입력 버퍼회로로써, CMOS인버터나 논리게이트로 구성되어 있다. DoB는 메모리셀에서 리드된 데이타를 출력하는 데이타 출력버퍼회로로써, 인버터 회로로 구성되어 있다. T1, T2, T3, T6, T7은 클럭발생회로로서, 각각 필요한 지연시간에 따라서 여러개의 CMOS 인버터나 논리 게이트로 구성되어 있다. 또한, T2 및 T6은 긍정신호 및 부정신호를 발생하고, T4 및 T5는 긍정과 부정어드레스 신호를 발생하는 내부 어드레스 신호 발생회로로써, CMOS인버터나 논리게이트로 구성되어 있다. 또한, 동일도면에서 화살표가 부가된 MOSFET는 PMOS를 표시하는 것이고, 그 이외는 NMOS이다. 또한, Vcc는 내부 전압레벨을 표시하고 있고, 이 부호에 붙여진 노드는 내부전압선에 접속되어 있다. 또, VDP는 1/2Vcc전압을 표시하고 있고, 이 부호에 대한 논드는 이 전압을 발생하는 회로에 접속되어 있다.
메모리셀에서의 데이타의 리드동
Figure kpo00003
Figure kpo00004
Figure kpo00005
가
Figure kpo00006
는 고레벨에서 저레벨로 변환되며, 프리차지 회로 PC는 OFF 상태로 되어 있다. 또, 각 데이타선은 전원전압 Vcc의 절반의 전압 1/2Vcc(=VDP)로 되어 있다. 발생된다. 한편, RAS신호가 고레벨에서 저레벨로 변화했을 때의 외부 어드레스 신호 Ai는 X어드레스 버퍼 XAB와 X계 제어신호(예를 들면 øR)에 의해 칩내로 페치된다. 이 신호는 내부 어드레스 신호 발생회로 T4에 의해 X계의 내부 어드레스 신호 axi, axi로 된다. 이들 신호는 X디코더 XDEC에 입력되고, 워드선 W0~W3중의 하나를 선택한다. 또한, 여기에서는 W0이 선택되는 것으로 한다. 워드선이 선택된후, 워드선 구동신호 øX가 발생되고, 선택된 워드선 W0이 레벨에서 고레벨로 구동된다. 이때, 데이타선 프리차지 신호 및 데이타선 프리차지신호 신호가 고레벨에서 저레벨로 변화하면, 먼저 버퍼회로 RASB에 의해 로우계(X계) 제어신호 øR이 발생된다. 그후 이 신호에 대응하는 필요한 지연시간후에 워드선 구동신호 øX, 센스앰프 제어신호 øSA, 작은 다음과 같이 실행된다.
워드선 W0이 구동되면, 워드선 W0에 접속된 모든 메모리셀 MC
Figure kpo00007
가
Figure kpo00008
가
Figure kpo00009
신
Figure kpo00010
가 이 컬럼계 제어신호 øC에 따라서 발생된다.호가 고레벨에서 저레벨로 변화하면,버퍼회로 CASB에 의해 컬럼계(Y계) 제어신호 øC가 발생되고, 그후 필요한 지연시간을 거쳐서 Y디코더 출력선 구동신호 고레벨에서 저레벨로 변화되어 센스 앰프 SA0~SA3를 구동시킨다. 이들 앰프는 데이타선으로 리드된 메모리셀 신호를 증폭하고, 데이타선쌍의 레벨을 메모리셀신호에 따라서 OV와 Vcc로 설정한다. 다음에, 저레벨에서 고레벨로 변화하고, 00~MC03에서 메모리셀신호가 접속된 각 데이타선으로 리드된다. 이 경우에, 데이타선 D0, D1, D2, D3으로 신호가 리드된다. 그후, 센스 앰프 제어신호
한편,
Figure kpo00011
가
Figure kpo00012
로
Figure kpo00013
가
Figure kpo00014
는 데이타 입출력선 I/O가 접속되고, 메모리셀의 데이타가 데이타 입출력선 I/O로 리드된다. 또한, 데이타 입출력선 I/O는 사전에 어떤 전압에 프리차지 되어 있지만, 여기에서는 프리차지 회로는 도시하지 않는다. 이 리드된 데이타는 앰프 MA에 의해 증폭되고 데이타 출력 버퍼회로 DoB를 거쳐서 칩 외부로 출력된다. 발생되고, 선택된 Y디코더 출력선 Y0이 저레벨에서 고레벨로 구동된다. 이것에 의해 데이타선 D0, 된다. 이 신호는 Y 디코더 YDEC에 입력되어 Y디코더 출력선 Y0~Y3중의 하나를 선택한다. 여기에서는 Y0을 선택하는 것으로 한다. 그후, Y디코더 출력선 구동신호 고레벨에서 저레벨로 변화했을때의 외부 어드레스 신호 Ai는 Y어드레스 버퍼회로 XAB와 Y계 제어신호(예을들면, øC)에 의해 칩 내로 페치된다. 이 신호는 내부 어드레스 신호 발생회로 T5에 의해 Y계의 내부 어드레스신호가 된다.
이상의 동작이 종료하면,
Figure kpo00015
신
Figure kpo00016
신
Figure kpo00017
가
Figure kpo00018
는
Figure kpo00019
가 고레벨로 되어 데이타선을 1/2Vcc레벨로 프리차지 한다. 또, 데이타 입출력선도 프리차지 되어 대기상태로 된다. 고레벨로 되고, 선택된 Y디코더출력선 Y0은 저레벨로 된다. 그후, 데이타선 프리차지 신호 고레벨로 되어 센스 앰프를 OFF상태로 한다. 또 Y계(컬럼계)제어신호 øC가 저레벨로 변화하고, 그것에 대응하여 Y디코더 출력선 구동신호 호가 저레벨에서 고레벨로 된다. 이것에 의해 X계(로우계)제어신호 øR이 저레벨로 되고, 계속해서 워드선 구동신호 øX가 저레벨로 되며, 선택된 워드선 W0이 저레벨로 된다. 따라서, 메모리셀에 다시 데이타가 축적된다. 그후, 센스앰프 구동신호 øSA가 저레벨, 호,
메모리셀로의 데이타 라이트 동작은 다음과 같이 실행된다. 라이트 사이클
Figure kpo00020
신
Figure kpo00021
신
Figure kpo00022
신
Figure kpo00023
에
Figure kpo00024
신
Figure kpo00025
신
Figure kpo00026
신호가 저레벨에서 고레벨로 변화하면, 리드동작과 마찬가지로 워드선 레벨이 저레벨로 되어 라이트 데이타가 메모리 셀내에 축력된다. 그후, 데이타선 및 데이타 입출력선이 프리차지되어 대기상태로 된다.호, 호, 라이트 데이타가 전해져서 선택된 워드선에 접속된 메모리셀로 라이트데이타가 라이트된다. 그후, 호가 고레벨에서 저레벨로 변화하면, Y디코더 출력선 Y0~Y3중의 하나가 저레벨에서 고레벨로 구동된다. 여기에서는 Y0이 구동된 것으로 한다. Y0이 고레벨로 되면, 데이타선 D0, 호가 고레벨에서 저레벨로 되었을 때의 라이트 데이타 Di가 데이타 입력버퍼회로와 라이트 제어신호(예를들면, øW)에 의해 칩내로 페치되어 공정신호 및 부정신호로 된다. 따라서, 데이타 입출력선 I/O에 라이트 데이타가 전해진다. 이때, 호가 고레벨에서 저레벨로 변화하면, 버퍼회로 WEB에 의해 내부 라이트 제어신호 øW가 발생된다. 이 신호는 타이밍 펄스 발생회로 T6에 의해 공정신호 및 부정신호로 되고, 이것에 의해 데이타 입출력선 I/O와 앰프 MA를 분리하고, 데이타 비출력선 I/O를 데이타 입력버퍼 DiB에 접속한다. 또, 에서는 메모리셀 신호를 리드하고, 그 신호를 센스앰프에 의해 증폭할때까지는 리드동작과 같다. 그후,
또한, 이 종류의 장치에 관련된 것으로는, 예를들면 IEEE J. Solid-State Circuits, Vol. SC-19, No.5(1984), p.619-623등이 거론된다.
메인 메모리를 대부분의 사용자들이 공용하는 멀티 유저 시스템(multi-user system)에 있어서, 근래 데이타의 보안성이 중요하게 되어 오고 있다. 이 때문에, 자기의 잡완료후, 신속히 메인 메모리의 내용을 소거할 수 있는 것이 바람직하다. 그러나, 종래의 메모리에서는 상기한 것과 같이 메모리 데이타의 리드 및 라이트 동작이 1비트마다 실행되고 있다. 현재, DRAM에서는 이 종류의 것이 주류로 되어 있다. 이와같은 메모리에서는 메모리의 모든 내용을 소거할 필요가 있었던 경우, 1비트 마다 사전에 결정한 소거용 데이타를 라이트할 필요가 있으므로, 이 데이타 라이트 동작에 많은 소거시간이 필요하게 된다. 즉, 종래의 메모리에서는 메모리의 모든 내용을 고속으로 소거하기 위한 배려가 되어 있지 않았다.
즉, 메모리의 모든 내용을 고속으로 소거하기 위한 요구에 대응하기 위해서, 종래의 반도체 메모리를 사용한 메인메모리에서는 1비트마다 데이타의 소거를 실행할 필요가 있기 때문에, 소거에 많은 시간을 요하고, 시스템의 사용효율을 저하시킨다는 문제점이 있었다.
본 발명의 목적은 메모리의 모든 내용을 고속으로 소거할 수 있는 반도체 메모리를 제공하는 것이다.
본 발명은 메모리의 내용을 소거하는 동안, 센스앰프를 "ON"상태로 유지하기 위한 회로 및 데이타선 프리차지 회로를 "OFF"상태로 유지하기 위한 회로와 그 동안 워드선을 순차적으로 선택하고 구동하기 위해 칩 내부에 어드레스 신호를 발생시키는 회로를 마련하는 것에 의해 상기 목적이 달성된다.
상술한 회로구성에서는 데이타선 프리차지회로를 "OFF"상태로 유지하고, 다음에 사전에 결정된 소거용의 데이타를 센스앰프에 의해 유지한다. 그후, 칩 내부의 어드레스 신호발생회로를 동작시켜 순차적으로 워드선을 선택해 간다. 이것에 의해서 하나의 워드선이 선택되어 구동할대마다 상기 워드선에 접속된 여러개의 메모리셀의 메모리 내용이 소거되고, 메모리의 내용의 소거시간을 현저하게 단축할 수 있다.
본 발명의 상기 및 그 이외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다. 이하 본 명세서의 실시예를 도면에 따라서 설명한다.
(제1의 실시예)
다음에, 본 발명의 제1의 실시예를 제2도 a를 참조해서 설명한다. 제2도 a에 도시한 회로는 제1도에 도시한 종래의 메모리회로에 칩 외부에서 입력된 기억데이타를 소거하기 위한 제어신호 øCLM에 의해서 제어되는 기억데이타 소거용 제어회로 CC와 X계(로우계)의 내부 어드레스 신호 발생회로 T4'를 부가한 것이다. 그 이외의 회로의 구성이나 동작은 제1도의 종래회로와 동일하고, 동일부분에도 동일부호를 붙이고 있다. 이하, 기억데이타 소거용 제어회로 CC의 구성과 동작을 중심으로 기술한다.
제2도 a에서, L1은 메모리의 데이타를 소거하는 동안, 데이타선 프리차지 회로를 OFF상태로 유지하기 위해, 입력 데이타선 프리차지
Figure kpo00027
를
Figure kpo00028
를
Figure kpo00029
를
Figure kpo00030
를 출력하는 회로이다. 각각 고레벨 및 저레벨로 유지하는 신호 øSA', 출력하는 데이타선 프리차지 신호 제어회로이다. 이 회로는, 예를들면 제2도 b에 도시한 바와같은 회로를 사용하고 있다. 또한, 제2도 b에서 D1은 지연회로로써, 예를들면 서로 접속된 여러개(짝수개) CMOS인버터로 구성되어 있다. 또 제2도 c는 동작파형을 도시한 것이다. L2, L3은 메모리의 데이타를 소거하는 동안, 센스앰프 SA를 ON상태로 유지하기 위해, 입력되는 센스 앰프 제어신호 øSA, 저레벨로 유지하는 신호 신호
이 회로로서는, 예를들면 제3도 a 및 제4도 a에 도시한 바와 같은 회로를 사용한다. 또한, 제3도 a 및 제4도 a에서 D2, D3은 제2도 b에 도시한 것과 마찬가지의 지연회로를 나타내고 있다. 또, 제3도 b 및 제4도 b는 각각 제3도 a 및 제4도 a에 도시한 회로의 동작파형을 도시한 것이다.
AC는 메모리의 기억데이타를 소거하기 위해, 메모리칩내의 어드레스 신호 AX1'를 발생하기 위한 카운터 회로이다. 이 회호는 제5도 a에 도시한 여로개의 회로 F를 제5도 b에 도시한 바와같이 접속(F~0F3)하는 것에 의해 얻어진다.T4'는 메모리 칩외부에서 어드레스 신호 AX1 또는 칩내부에서 어드레스 신호 AX1'를 받아서 공정 및 부정 어드레스신호를 발생하는 내부 어드레스 신호 발생회로이다. 이 회로로서는, 예를 들면 제6도에 도시한 회로를 사용할 수 있다.
제2도 a에 도시한 메모리의 소거동작을 제7도의 동작파형을 사용해서 설명한다. 제7도에서, t0~t1의 기간은 통상의 페이지 모드(page mode)의 라이트 동작파형을
Figure kpo00031
는
Figure kpo00032
와
Figure kpo00033
도
Figure kpo00034
와
Figure kpo00035
를 발생한다. 같은 파형으로 된다. 또 내부 어드레스 신호 발생회로 T4'에서는 제6도에서 명확한 바와같이 메모리칩 외부에서의 어드레스 신호 AX를에서 내부 어드레스 신호 axi, 제3도 b 및 제4도 b에서 명확한 바와같이, 타이밍 펄스(클럭) 발생회로 T2에 의해 형성된 신호 øSA, 같은 파형으로 된다. 마찬가지로, 센스앰프 제어신호 øSA', 제2도 c에서 명확하게 되는 바와같이 타이밍 펄스(클럭) 발생회로 T3에 의해 형성된 신호 표시하고 있으며, t1~t2의 기간은 메모리의 기억데이타를 소거하였을때의 동작파형을 표시하고 있다. 먼저, 페이지 모드의 라이트 동작에 대해서 설명한다. 페이지 모드의 라이트 동작시, 기억 데이타 소거용 제어신호 øCLM을 저레벨이다. 따라서, 데이타선 프리차지신호
먼저, t0에서
Figure kpo00036
신
Figure kpo00037
는
Figure kpo00038
가
Figure kpo00039
신
Figure kpo00040
신호가 저레벨로 되면, 이것에 응답해서 데이타 입출력선 I/O와 앰프 MA가 분리되고, 데이타 입출력선 I/O와 데이타 입력버퍼 DiB가 접속된다. 따라서, 이때 데이타 입력버퍼 DiB에 입력된 데이타 Di(사전에 결정된 기억데이타 소거용데이타)가 데이타 입출력선에 전해진다.호는 저레벨로 된다. 각각 고레벨 및 저레벨로 되고, 메모리셀에서의 신호는 센스앰프 SA0~SA3에 의해서 증폭된다. 다음에, 워드선이 제어되기 전에 저레벨로 되어 데이타선 프리차지 회로를 OFF상태로 한다. 다음에, 센스 앰프 제어신호 øSA', 호를 저레벨로 하고, 메모리칩 외부에서 사전에 결정된 X계 어드레스를 X어드레스 버퍼 XAB에 의해 메모리칩내로 페치하여 대응하는 워드선을 구동한다. 여기에서는 워드선 W0이 구동되는 것으로 한다. 이 경우, 메모리셀 MC00, MC01, MC02, MC03이 선택된다. 또한, 이때 데이타선 프리차지 신호
한편,
Figure kpo00041
Figure kpo00042
Figure kpo00043
신
Figure kpo00044
신
Figure kpo00045
신
Figure kpo00046
를
Figure kpo00047
를 고레벨로 하고, 데이타선을 전원전압 Vcc의 절반의 전압 1/2Vcc(=VDP)로 프리차지 하여 대기 상태로 한다. 각각 저레벨, 고레벨로 하고, 센스 앰프를 OFF상태로 한다. 또, 데이타선 프리차지신호 호를 고레벨로 하고, 워드선 W0을 저레벨로 하여 사전에 결정된 기억데이타 소거용의 데이타를 메모리셀 MC00, MC01, MC02, MC03에 출적한다. 그후, 센스앰프 제어신호 øSA', 호를 고레벨로 하고, 컬럼디코더 출력선을 모두 저레벨로 하므로, 공통 데이타선 I/O와 데이타 입력버퍼 DiB가 분리되고, 공통 데이타선 I/O와 앰프 MA가 접속 상태로 된다. 다음에, 호를 저레벨로 하고, 상기와 마찬가지의 동작을 실행하여 컬럼디코더 출력선 Y1를 구동한다. 이것에 의해 메모리셀 MC01로 사전에 결정된 기억데이타 소거용의 데이타를 라이트한다. 이 동작은 최종적으로 메모리셀 MC00, MC01, MC02, MC03으로 사전에 결정된 기억데이타 소거용의 데이타가 라이트 될때까지 반복된다. 그후, 신호가 고레벨로 되고, 컬럼디코더 출력선 Y0은 고레벨에서 저레벨로 된다. 이것에 의해, 메모리셀 MC00로의 라이트 동작이 종료한다. 다음에, 재차 신호가 저레벨로 되면, 컬럼 어드레스 버퍼 YAB를 거쳐서 컬럼계의 어드레스를 페치하고, 그것에 대응해서 Y디코더 출력선 Y0~Y3중의 하나를 구동한다. 여기에서는 Y0이 구동되는 것으로 한다. 따라서, 메모리셀 MC00으로 사전에 결정된 기억데이타 소거용 데이타가 라이트 된다. 그후,
다음에, 제7도에 도시하는 t1~t2의 기간의 동작에 대해서 설명한다. 이 기간에서는 기억데이타소거용의 제어신호 øCLM신호가 저레벨에서 고레벨로 되면, 메모리 칩내에서 어드레스 신호를 발생하는 카운터 회로 AC는 øCLM신호의 상승에 따라서 페이지 모드에서 선택된 워드선(여기에서는 W0)을 선택하는 어드레스 신호를 발생하도록 설정된다. 즉, 제5도 a에 도시한 회로에서, 노드 C에 øCLM신호가 입력되면, 그 상승의 시간에서 소정의 기간동안(여기에서는 X계 제어신호 øR이 상승할때까지)트랜지스터 M1을 통해서 노드 N1의 전위(전원전압레벨 또는 접지레벨)가 입력된다.이 입력된 전위는 출력노드 Q에 나타나서 어드레스 신호로 된다. 따라서, 제5도 b의 F0~F3의 회로의 노드 N1를 사전에 결정된 전위(전원전압레벨 또는 접지레벨)로 설정해 두는 것에 의해 어드레스 신호가 설정된다.
그후,
Figure kpo00048
신
Figure kpo00049
를
Figure kpo00050
는 워드선이 구동되기 전에 저레벨로 되어 데이이타선 차지 회로를 OFF 상태로 한다. 이 상태는 회로 L1에 의해 소거동작이 종료할때까지(소거동작제어신호 øCLM)의 저레벨로 될때까지)유지된다. 발생한다. 따라서, 이것에 의해 페이지 모드에서 선택되어 구동된 워드선(여기에서는 W0)이 선택된다. 그후, 워드선 제어신호 øX가 고레벨로 되고, 선택된 워드선을 구동한다. 이때, 데이타선 프리차지 신호 호가 저레벨로 되고, X계 제어신호 øR이 고레벨로 되면, 카운터 회로 AC의 출력은 유지된다. 이때, 내부 어드레스 신호 발생회로 T4'는 øCLM신호가 고레벨로 되어 있기 때문에, 제6도에 도시한 바와같이 칩내에서 발생한 어드레스 신호 AXl'에 대응하는 내부 어드레스 신호 axi,
이것은 제2도 b에 도시한 회로와
Figure kpo00051
가
Figure kpo00052
가 각각 고레벨 및 저레벨로 되어 센스앰프를 구동하고 소거용의 데이타를 증폭한다. 이 상태는 회로 L2, L23에 의해 소거동작이 종료할때까지(기억데이타소거용의 제어신호가 저레벨로될때까지)유지된다. 이것은 제3도 a 및 제4도 a에 도시한 회로와 기억데이타 소거용의 제어신호 øCLM을 사용하는 것에 의해서도 실현할 수 있다. 따라서, 소거용의 데이타는 각 센스앰프에서 소거동작을 실행하고 있는 기간동안 유지되게 된다. 저레벨로 되고, 워드선 W0이 구동되면, 메모리셀 MC00, MC01, MC02, MC03의 데이타(전의 페이지 모드동작에서 라이트할 소거용의 데이타)가 각 데이타선에 리드된다. 그후, 센스앰프 제어신호 øSA', 기억데이타 소거용의 제어신호 øCLM을 사용하는 것에 의해서도 실현할 수 있다. 데이타선 프리차지신호
상기와 같은 상태에서
Figure kpo00053
신
Figure kpo00054
,
Figure kpo00055
는
Figure kpo00056
,
Figure kpo00057
의
Figure kpo00058
를 출력한다. 따라서, 워드선 W0이 선택된후에 선택되는 워드선(여기에서는 W1)이 선택된다. 변화에 관계없이 되어 있다. 한편, 메모리칩내에서 어드레스 신호를 발생하는 카운터 회로 AC에서는 제5도 b에 도시한 바와같이 X계 제어신호 øR이 저레벨로 되기때문에, 어드레스가 1만큼 카운트업된다. 이 어드레스 신호는 내부 어드레스 신호 발생회로 T4'에 전해진다. T4'에서는 øCLM신호가 고레벨이기 때문에, 제6도에 도시한 바와같이 메모리칩내에서 발생된 어드레스 신호 AXl'에 대응하는 내부 어드레스 신호 axi, øSA, 제2도 b, 제3도 a 및 제도 a에 도시한 바와같이 입력신호 센스앰프 제어신호 øSA', 호가 고레벨로 되면, 워드선 W0은 저레벨로 되고, 메모리셀 MC00, MC01, MC02, MC03에 소거동작용의 데이타가 축적된다. 이때, øCLM신호가 고레벨로 되어 있기 때문에, 데이타선 프리차지 신호
그후,
Figure kpo00059
신
Figure kpo00060
,
Figure kpo00061
는
Figure kpo00062
,
Figure kpo00063
신
Figure kpo00064
신호가 고레벨로 되고, øR신호, øR신호가 저레벨로 되며, 워드선 W1의 전위가 저레벨로 된다. 이것에 의해, 메모리셀 MC10, MC11, MC12, MC13에 소거용의 데이타가 축적된다. 또, øR신호 가 저레벨로 되기때문에, 카운터회로 AC는 카운트업하여 어드레스를 1만큼 진행시킨다. 이상의 동작은 모든 메모리셀에 기억데이타 소거용의 데이타가 라이트 될때까지 반복된다.호의 변화에 관계없는 것으로 되어 있다. 그후, øSA, øCLM신호가 고레벨이기 때문에, 센스앰프 제어신호 øSA', 호가 저레벨로 되면, X계 제어신호 øR이 고레벨로 되어 제5도 b에 도시한 바와같이 카운터 회로는 상기 어드레스 신호를 유지한다. 다음에, 워드선 제어신호 øR가 고레벨로 되어 선택된 워드선 W1를 구동하고, 메모리셀 MC10, MC11, MC12, MC13를 선택한다. 이것에 의해, 센스앰프에 의해 유지되고 있던 기억데이타 소거용의 데이타가 메모리셀 MC10, MC11, MC12, MC13으로 라이트 된다. 또한, 이때 데이타선 프리차지 신호
또한, 기억데이타 소거용의 제어신호 øCLM이 저레벨로 되면,
Figure kpo00065
를
Figure kpo00066
신
Figure kpo00067
신
Figure kpo00068
로
Figure kpo00069
를
Figure kpo00070
신
Figure kpo00071
신
Figure kpo00072
로
Figure kpo00073
를 출력한다.서 출력한다. 내부 어드레스 신호 발생회로 T4'에서는 제6도에 도시한 바와같이 øCLM신호가 저레벨로 되기 때문에, 메모리칩 외부에서의 어드레스 신호 Axi에 대응해서 내부 어드레스 신호 axi, 호를 그대로 øSA', 호에 대응해서 발생되는 øSA, 제어하는 호로 L2, L3도 마찬가지로 서 출력한다. 센스앰프 제어신호 øSA', 호를 그대로 데이타선 프리차지 신호 호에 대응해서 발생되는 제어하는 L1은 제2도 b에 도시한 바와 같이 øCLM신호가 저레벨로 되기 때문에 통상의 동작을 실행하게 된다. 즉, 데이타선 프리차지 신호
이상 기술한 본 발명에 의하면, 메모리셀 데이타를 워드선에 접속된 메모리셀수의 단위로 소거할 수 있기 때문에, 소거시간을 현저하게 단축할 수 있다. 즉, m행×n열의 메모리 어레이를 사이클 시간 tRC에서 소거할 경우, 종래의 방법에서는 m×n×tR唆의 시간이 필요하였지만, 본 발명에서는 (m+n)tRC의 시간만을 필요로 한다. 따라서, 계산기의 사용효율을 현저하게 향상시킬 수가 있다.
또한, 소거동작에서는 필요로되는 로우계의 어드레스 신호는 메모리의 재생동작을 위해 메모리칩내에서 어드레스신호를 발생시키는 카운터를 사용해서 발
Figure kpo00074
신
Figure kpo00075
신
Figure kpo00076
신호, 어드레스 신호 Ai의 타이밍의 조합을 검지하는 회로를 마련하는 것에 의해 칩내부에서 발생시킬 수도 있다.호, 호, 생할수도 있다. 또, 메모리칩내에서 로우계의 어드레스신호를 발생시키는 것 대신에, 칩외부에서 로우계의 어드레스 신호를 입력해도 상관없다. 메모리칩외부에서 입력된 기억데이타소거용의 제어신호 øCLM은
(제2의 실시예)
본 발명의 제2의 실시예를 제8도에 따라 설명한다.
제8도는 제2도 a에 도시한 제1의 실시예와 컬럼디코더로의 입력신호를 제어하는 호로인 Y디코더 입력신호 제어회로 YDM, 데이타 입력버퍼에서의 신호를 유지하는 입력데이타
Figure kpo00077
버
Figure kpo00078
은
Figure kpo00079
는 제10도에 도시한 회로에 의해 제어된다. 또 DL, WL은 제11도 a에 도시하는 회로를 사용한다. 또한, DL회로에 사용하는 경우, 제11도 a에서 IN은 데이타 입력버퍼 DiB에 접속되고, OUT는 데이타 입출력선에 접속된다. WL회로에 사용하는 경우, IN은 타이밍 펄스 발생회로 T6에 접속되고, OUT는 데이타 입출력선을 제어하는 전송게이트에 접속된다. 제11도 a에서, D6은 제2도 b에서 도시한것과 마찬가지의 지연회로이다. 또, 제11도 b는 동작의 개략을 도시하는 동작파형도이다. 제9도에 도시하는 회로에 의해 제어되고, Y디코더 출력선 제어신호 퍼회로에서의 신호를 유지하는 내부 라이트 제어신호 유지회로 WL이 부가되어 있는 점이 다르다. 제어회로 YDM은 데이타선을 다중 선택하기 위한 회로(Y디코더 출력선 Y0~Y3을 모두 고레벨로 한다)이다. Y계의 어드레스 신호 유지회로 DL,
제8도에 도시한 실시예의 동작을 제12도의 동작파형을 사용해서 설명한다. 기억데이타 소거용의 제어신호 øCLM이 저레벨에서 고레벨로 되면, 제1의 실시예와 마찬가지로 카운터 회로 AC가 사전에 결
Figure kpo00080
신
Figure kpo00081
신
Figure kpo00082
신호가 저레벨로 되기때문에, 앰프 MA와 데이타 입출력선 I/O를 분리하고, 입력 데이타를 유지하는 회로 DL과 데이타 입출력선이 접속된다. 이 상태는 제11도 a 및 제11도 b에서 명확한 바와같이 øCLM신호가 고레벨인 동안 유지된다. 따라서, 입력 데이타는 데이타 입출력선에 전해진다.호가 저레벨로 된다. 이것에 의해, 입력데이타(소거용의 데이타)가 메모리칩내로 페치되고, 이 입력 데이타(소거용의 데이타)를 회로 DL에 의해 유지한다. 이 입력데이는 제11도 a 및 제11도 b에서 명확한 바와같이 øCLM신호가 고레벨인 동안 유지된다. 또, 호, 정된 상태로 설정된다.
다음에, øCLM신호가 고레벨로 되면, 컬럼계의 어드레스 신호는 제9도에 명확한 바와같이 øCLM신호가 고레벨인 동안 모두 고레벨로 된다. 또, 컬럼디코더 출력선 제어신호 øY도 제10도에서 명활한 바와같이 øCLM신호가
Figure kpo00083
신
Figure kpo00084
가 저레벨로 된다. 그후, 워드선 제어신호 øX가 고레벨로 되고, 카운테 AC에서 발생된 어드레스 신호에 의해 선택된 워드선이 구동된다(여기에서는 W0이 구동되는 것으로 한다).호가 저레벨로 되어 있기 때문에 모두 데이타선으로 소거 데이타가 라이트되기전에, 먼저 데이타선 프리차지 신호 고레벨인 동안 저레벨로 된다. 따라스 모든 컬럼 디코더 출력선은 고레벨로 되고, 모든 데이타선은 데이타 입출력선과 접속되어 사전에 결정된 기억데이타 소거용의 데이타가 모두 데이타선에 전해진다. 한편, 이미
그
Figure kpo00085
가
Figure kpo00086
,
Figure kpo00087
는
Figure kpo00088
신
Figure kpo00089
신호의 변화를 반복하므로 모두 메모리셀로 사전에 결정된 기억데이타 소거용의 데이타가 라이트 된다.호가 고레벨로 되고, 워드선 제어신호 øX가 저레벨로 되며, 워드선 W0의 레벨이 저레벨로 된다. 이것에 의해 사전에 결정된 기억데이타 소거용의 데이타가 메모리셀 MC00, MC01, MC02, MC03에 축적된다. 그후, 제1의 실시예와 마찬가지로, øCLM신호가 고레벨인 동안 이 상태를 유지한다. 그후, 센스앰프 제어 신호 øSA', 각각 고레벨 및 저레벨로 되어 사전에 결정된 기억데이타 소거용의 데이타를 증폭한다. 따라서, 메모리셀 MC00, MC01, MC02, MC03으로 사전에 결정된 기억데이타 소거용의 데이타가 라이트된다. 또한, 제1의 실시예와 마찬가지로, øCLM신호에 의해, 데이타선 프리차지 신호 런데, 무두 데이타선으로 사전에 결정된 기억데이타 소거용의 데이타가 라이트된 후, 센스앰프 제어신호 øSA',
이상 기술한 것과 같이 본 발명에 의하면, 제1
Figure kpo00090
를 사용했지만, øCLM신호만으로 실행하여도 상관없다. 또, 카운터 회로를 øCLM신호에 의해 초기 설정했지만, 본 실시예의 경우, 초기설정은 하지 않아도 상관없다.의 실시예에서는 먼저, 페이지 모드에서 사전에 결정된 기억데이타 소거용의 데이타를 사전에 결정된 메모리셀로 라이트하고, 제2의 실시예에서는 컬럼디코더를 다중 선택상태로 설정하므로, 사전에 결정된 기억데이타 소거용의 데이타를 동시에 모두 데이타선으로 라이트하고, 그것을 센스앰프에서 유지하기 때문에 소거를 위한 시간을 더욱 단축할 수 있다. 즉, m행×n열의 메모리 어레이를 사이클 시간 tRC에서 소거할 경우, 이 실시예에서는 거의 m×4tRC이내의 시간으로 소거할 수 있다. 따라서, 계산기의 사용효율을 더욱 향상시킬 수가 있다. 또, 제2의 실시예에서는 데이타 입출력선과 앰프 MA사이 및 입력 데이타 유지회로 DL과 데이타 입출력선 사이의 접속을 제어하기위해
(제3의 실시예)
본 발명의 제3의 실시예를 제13도에 따라 설명한다.
상기 제2의 실시예에서는 기억데이타 소거용의 제어신호 ø
Figure kpo00091
를 저레벨로하는 것에 의해 컬럼디코더의 다중선택을 실행하였지만, 컬럼디코더의 다중선택은 제13도에 도시한 바와같은 회로구성으로 하는 것에 의해서도 가능하다.CLM신호이 고레벨인 동안에 모든 컬럼계의 내부 어드레스 신호를 고레벨로 하고, 컬럼디코더 출력선 제어신호
제13도는 본 발명의 컬럼디코더를 도시하고 있다. 제13도에서 컬
Figure kpo00092
가 입력되는 모든 NAND회로의 전원(Vcc)측 노드 N은 공통의 MOSFET Mcc를 통해서 전원선(Vcc)에 접속되고, Mss를 통해서 접지노드에 접속되어 있다. 또, 이들 MOSFET의 게이트 øCLM신호에 의해서 제어된다. 또, øY신호는 øCLM신호가 고레벨인 동안 저레벨로 되는 논리게이트를 거쳐서 컬럼디코더에 입력된다.제13도에서, D7은 제2도 b에 도시한 지연회로와 마찬가지의 지연회로이다.럼계의 어드레스 신호
이 회로에서 컬럼디코더의 다중선택은 다음과 같이 실행된다. 여기서, 컬럼계
Figure kpo00093
가
Figure kpo00094
신호는 øCLM신호가 고레벨로 되는 것과 동시에 저레벨로 된다. 따라서 모든 컬럼디코더 출력선(Y0~Y3)은 고레벨로 되고 컬럼디코더는 다중선택 상태로 된다. 저레벨이라고 한다. 이 경우 NAND회로의 출력노드인 노드 N11은 저레벨로 되고, 그 이외의 NAND회로에서의 PMOS의 적어도 하나의 게이트는 저레벨이며, 그 NAND회로의 출력은 고레벨로 되어 있다. 이때, øCLM신호가 고레벨로 되면(소거동작으로 되면), NAND회로의 전원(Vcc)측의 노드 N의 전위는 접지전위 레벨로 된다. 따라서, 모든 NAND회로의 출력은 저레벨로 된다. 한편, 컬럼디코더 출력선 제어신호 어드레스 신호 ay0, ay1이고 레벨이다.
이상 기술한 바와같이 본 발명에 의하면, 이 실시예에서는 제2의 실시예에 비하여 부가회로수를 저감할 수 있어 소거시간을 제2의 실시예와 대략 동일하게 할수가 있다.
또한, 이 실시예에서는 다중선택을 위해 NAND회로의 전원(Vcc)측 노드 N의 레벨을 제어했지만, 각 NAND회로의 출력노드에 øCLM신호를 그의 게이트에 입력하는 MOSFET를 접속하고, øCLM신호가 고레벨로 되었을때 NAND회로의 출력노드를 강제적으로 저레벨로 하는 회로방식으로 할수도 있다.
(제4의 실시예)
본 발명의 제4의 실시예를 제14도를 따라 설명한다. 제14도는, 예를들면, 제1의 실시예에 메모리어레이가 다수로 분할(이 겨우, 4분할)된 경우의 어레이구성을 도시하고 있다. 동일도면에서, MCA0, MCA1, MCA2, MCA3은 메모리 어레이, 데이타입력 버퍼 DiB는 G0, G1, G2, G3 신호에 의해서 제어되는 전송게이트를 통해서 각각 앰프 I/O0, I/O1, I/O2, I/O3에 각각 접속되어 있다. 또, 상기 데이타 입출력선은 G0', G1', G2', G3' 신호에 의해서 제어되는 전송게이트를 통해서 각각 앰프 MA0, MA1, MA2, MA3에 접속되어 있다. 이들 앰프의 출력노드는 O0, O1, O2, O3신호에 의해서 제어되는 전송게이트를 통해서 데이타출력버퍼 DoB에 접속되어 있다.
이들의 동작은 통상다음과 같이 실행된다. 데이타 리이트 동작의 경우, 데이타 입력버퍼 DiB에 입력 데이타가 입력된후, 신호 G0, G1, G2, G3중의 하나가 고레벨로 된다. 여기에서는 G0신호가 고레벨로 된 것으로 한다. 이 경우, 데이타 입력버퍼 DiB와 데이타 입력선 I/O0가 접속된다. 따라서, 입력 데이타는 서브 메모리셀 어레이 MCA0내에 있는 메모리셀로 라이트 된다. 리드 동작의 경우, 메모리셀에서 리드된 데이타는 4쌍의 데이타 입출력선중의 1쌍으로 리드된다. 여기에서는, 데이타 입출력선쌍 I/O0으로 메모리셀 데이타가 리드된 것으로 한다. 다음에 G0'신호가 고레벨로 되고, 데이타 입출력선 I/O0와 앰프 MA0가 접속되어, 메모리셀에서의 리드 데이타가 앰프에 의해 증폭된다. 그후, O0신호가 고레벨로 되고, 증폭된 신호는 데이타 출력 버퍼에 전해져서 출력데이타 D0으로 된다.
이와같은 어레이 구성에 따라서 소거동작을 실행하는 경우, 분할된 서브 어레이(MCA0, MCA1, MCA2, MCA3)마다 순차적으로 소거동작을 실행할 필요가 있다. 그러나 G0, G1, G2, G3신호를 기억데이타 소거용의 제어신호 øCLM을 사용해서 제어하는 것에 의해, 4개의 서브 어레이에서 동시에 소거동작을 실행하게 할수가 있다. 즉, G0, G1, G2, G3신호는 øCLM이 고레벨인 동안, 고레벨로 된다. 이것에 의해 4쌍의 데이타 입출력선 전체로 소거용 데이타가 라이트 된다. 그후, 제1의 실시예와 마찬가지로 레이지 모드 동작에 의해 컬럼디코더 출력선 Y0~Yn레벨을 순차적으로 고레벨로 하고, 각 서브 어레이 마다 사전에 결정된 어드레스 신호에 의해서 선택된 워드선에 접속된 메모리셀로 사전에 결정된 기억데이타 소거용의 데이타를 라이트한다. 다음에, 제1의 실시예와 마찬가지로 하여 모든 메모리셀의 정보를 소거한다.
이상 기술한 바와같이 이 실시예에서는 분할된 각각의 서브어레이에서 동시에 소거동작을 실행하므로, 소거시간을 단축할 수 있어 계산기의 사용효율을 향상시킬 수가 있다.
(제5의 실시예)
본 발명의 제5의 실시예를 제15도에 따라 설명한다. 상기 제2, 제3의 실시예에서는 사전에
Figure kpo00095
)발생회로이고, CKT2는 기억데이타 소거용의 제어신호 øCLM이 입력된 경우, 센스앰프 제어신호의 발생 타이밍을 지연시키는 회로이다. 또, CKT2내의 CON은 메모리의 동작 사이클수를 카운트하는 회로로써, 센스 앰프 제어신호의 지연시간을 설정한다. 이 회로는 제5도에 도시하는 바와 같이 카운터 회로를 사용하는 것에 의해서 실현할수 있다. 결정된 기억 데이타 소거용의 데이타를 입출력선 I/O를 거쳐서 컬럼디코더를 다중 선택하는 것에 의해, 모드 데이타선으로 라이트하고 있다. 이 데이타선으로 라이트된 기억데이타 소거용의 데이타는 그후 센스앰프를 동작시키는 것에 의해 유지된다. 그런데, 메모리가 고집적화 되면 사전에 결정된 기억데이타 소거용의 데이이타를 라이트하는 데이타선 수가 증가되어 상기 라이트 시간이 증대하는 것이 예상된다. 따라서, 사전에 결정된 기억데이타 소거용의 데이타를 유지하기위한 센스앰프 동작은 컬럼디코더의 다중선택으로부터 충분한 시간 경과후 개시할 필요가 있다. 이것은 제15도에 도시하는 바와같은 센스앰프 동작개시시간을 지연시키는 회로를 부가하는 것에 의해 실현할 수 있다. 제15도에서, CKT1, CKT3은 센스앰프 제어신호(øSA',
제15도의 동작을 제16도의 동작파형을 사용해서 설명한다. 제16도에 도시하는 t0~t1의 통상의 동
Figure kpo00096
는
Figure kpo00097
로
Figure kpo00098
는
Figure kpo00099
,
Figure kpo00100
는
Figure kpo00101
저레벨로 되고, øCLM이 고레벨인 동안 각각의 레벨을 유지한다. 즉, 센스앰프가 동작하여 사전에 결정된 기억데이타 소거용의 데이타로 유지한다. øSA에 의해 제어되므로, øSA"는 고레벨로 되고, øSA'에 의해 제어되고, 각각 저레벨 및 고레벨을 유지하게 된다. 즉, 상기 4사이클동안 센스앰프는 동작하지 않고, 데이타 입출력선에서 모든 데이타선으로 소거용의 데이타의 라이트를 실행하게 된다. øSAD가 고레벨로 되면 서 센스앰프를 구동한다. 시간 t1이후의 소거동작 모드에서는 먼저, øCLM이 고레벨로 되므로, øSAD는 저레벨로 된다. 이때, 카운터회로 CON에서는 제5도 a에 도시하는 노드 N1를 접지 전위 레벨(저레벨)로 유지해두기 때문에 Q0, Q1, Q2는 저레벨로 된다. 그후, 이 카운터회로는 QR이 저레벨로 될때마다 카운트업한다. 제15도에 도시하는 회로에서는 Q1에 의해 øSAD를 제어하고 있으므로, 4사이클이 경과한후, øSAD를 고레벨로 한다. 따라서, øCLM이 고레벨로 되어 있는 4사이클동안, øSAD가 저레벨로 유지되므로, 이 동안 øSA" 및 그대로 출력되어 각각 : SA", 작기간에서는 øSAD가 고레벨이므로, CKT1 및 CKT3에 의해 발생된 센스앰프 제어신호 øSA',
이상 기술한 실시예에 의하면, 기억데이타 소거용의 제어신호를 받은후, 센스앰프의 동작 타이밍을 일정 시간 늦출수가 있으므로, 고집적 메모리에 있어서도 사전에 결정된 기억데이타 소거용의 데이타의 라이트 시간을 충분히 확보할 수 있다. 이 것에 의해 잘못된 소거용의 데이타를 라이트하는 일은 없게된다. 또, 상기 센스앰프의 동작타이밍의 지연시간이 메모리의 동작사이클수로 설정되므로, 메모리의 사용자에 있어서 취급이 간단하다. 즉, 소거동작을 실행하기 위해서, 상기 사이클수와 모든 워드선을 고레벨로 하기 위한 사이클 수만을 주의하면 좋게 된다.
(제6의 실시예)
본 발명의 제6의 실시예를 제17도에 따라 설명한다. 제1~제5의 실시예에 있어서는 사전에 결정된 기억 데이타 소거용의 데이타를 데이타 입력버퍼에서 페치하
Figure kpo00102
Figure kpo00103
의 타이밍으로 결정한다)경우는 제17도에 도시하는 회로구성에 의해서 소거용 데이타를 데이타선으로 라이트한다.befor 여 데이타 입출력선을 거쳐서 라이트하는 경우에 대해서 도시하였다. 상기 소거용 데이타가 메모리에 입력된 외부 타이밍 펄스의 조합에 의해 결정되는(예를들면, 재생동작은
제17도에서, MA0, MA1은 메모리 어레이, D0,
Figure kpo00104
,
Figure kpo00105
는 데이타선, I/O는 데이타 입출력선(공통데이타선)이다. SC0, SC1, SC2는 기억데이타 소거용의 데이타 세트회로로써, 동일도면에 도시하는 바와같이 메모리 어레이에 대해서 분산해서 배치하고 있다. Y0, Ym은 컬럼디코더의 출력신호 입력노드, D는 소거용의 데이타 입력 노드이다.
제17도에 도시하는 회로의 동작은 다음과 같다. 소거동작모드에 들어가면,
Figure kpo00106
,
Figure kpo00107
)와 데이타 입출력선(I/O)을 접속한다. 이때, 소거용의 데이티가 노드 D에 입력된다. 이 소거용의 데이타는 신호선 L을 거쳐서 소거용의 데이타세트회로 SC0, SC1, SC2에 전해지고, 데이타 입출력선 I/O을 거쳐서 데이타선으로 라이트된다. 그후의 동작은 제2의 실시예와 마찬가지로 실행된다. Dm, 제2의 실시예에서 기술한 바와같이 컬럼디코더 출력신호(Y0, Ym)가 모두 고레벨로 되고, 데이타선(D0,
이상 기술한 바와같이 본 발명에 의하면, 소거용의 데이타세트회로에 의해 소거용의 데이타를 라이트하므로, 외부타이밍 펄스의 조합에 의해 소거용의 데이타를 결정하는 경우에서도 소거동작을 실행할 수가 있다. 또, 소거용의 데이타 세트회로를 분산해서 배치하므로, 메모리가 고집적화되어 소거용의 데이타를 라이트하는 데이타선 수가 증가하여 고속으로 데이타를 라이트 할수가 있다. 따라서 소거동작에 필요한 시간을 단축할수가 있다.
제18도a 및 제18도b는 제17도에 도시한 실시예에 변경예를 도시한 것이다. 제18도a는 신호선 L을 좌우의 메모리 어레이에 공통으로 마련한 것이다. 이 구성은 대규모 메모리에 적합하다.
제18도b는 여러조의 데이타 입출력선 I/O가 배치되는 구성을 도시한 것이다. 이 변형예에서는 2조의 예를 도시했지만, 4조이상 마련해도 좋다. 이 구성은 데이타의 병렬처리에 적합하다.
(제7의 실시예)
본 발명의 제7의 실시예를 제19도에 따라 설명한다. 제1~제6의 실시예에서는 범용의 DRA
Figure kpo00108
는 데이타선이다. RP는 랜덤포트로써 데이타의 입출력을 실행하는 회로이고, YDEC는 여러개의 데이타선쌍중의 하나를 선택하여 데이타 입출력선 I/OR에 접속하는 컬럼디코더이다. Y0~Y3은 컬럼디코더의 출력선이다. SP는 직렬 포트로써, 데이타의 입출력을 실행하는 회로이고, L0~L3은 메모리 어레이에서 리드된 데이타를 유지하는 래치회로이다. SH는 여러개의 래치회로를 1개씩 순차적으로 선택하여 데이타 입출력선 I/OS에 접속하는 시프트 레지스터이다. S0~S3은 시프트 레지스터의 출력선이다. øCLM은 기억데이타 소거용의 제어신호로써, NAND회로 N0~N3에입력되어 시프트 레지스터의 출력신호를 제어한다. øT는 데이타선과 래치회로 사이에 마련된 전송 게이트 T의 제어신호이다.M에 대해서 기술했지만, 이 실시예에서는 본 발명을 듀얼 포트 메모리(dual port memory)에 적합한 경우에 대해서 설명한다. 제19도에서, MA는 센스앰프를 포함하는 메모리 어레이이다.
상기 회로의 통상 동작은 다음과 같이 실행된다. 랜덤포트(RP)측의 데이타의 입출력 동작은 제1도에서 설명한 종래회로와 동일하며,여기에서는 직렬 포트(SP)측의 데이타 입출력 동작에 대해서 기술한다. 메모리 어레이에서 메모리셀 신호가 증폭된 후, 전송게이트 T의 제어신호 øT를 고레벨로 한다. 이것에 의해 모든 데이타선쌍의 데이타가 래치회로 L0~L3으로 페치된다. 그후, øT는 저레벨로 되고, 전송게이트는 OFF상태로 된다. 다음에, 시프트 레지스터 SH에 의해 S0~S3중의 하나가 고레벨로 된다(통상 동작에서는 기억데이타 소거용의 제어신호 øCLM이 저레벨로 되어 있으므로, 시프트 레지스터의 출력은 그대로 S0~S3으로 출력된다) 여기에서는 S0이 고레벨로 된 것으로 한다. 따라서, 래치회로 L0에 의해 유지되어 있던 데이타가 데이타 입출력선 I/O0로 리드된다. 이 데이타는 메인 앰프(도시하지 않음)에 의해 증폭되어 데이타 출력 Dout로 된다. 다음에, 시프트 레지스터 SH가 동작하여 S0이 저레벨로 되고, S1이 고레벨로 되므로, 상기와 마찬가지로 래저회로 L1에 의해 유지되어 있던 데이타가 리드된다. 그후, S1, S3이 순차적으,로 고레벨로 되어 래치회로 L1, L3에 의해 유지되어 있던 데이타가 리드된다. 데이타의 라이트 동작은 상기와는 반대로 실행된다. 즉, 먼저 데이타 입출력선 I/OS를 거쳐서 시프트 레지스터에 의해 래치회로 L0~L3으로 데이타를 순차적으로 라이트 한다. 그후, øT를 고레벨로 하는 것에 의해 래치회로 L0~L3의 데이타를 동시에 메모리 어레이에 라이트 할수 있다.
다음에, 소거동작 모드에서의 동작을 설명한다. 이 경우, 기억데이타 소거용의 제어신호 øCLM은 고레벨로 된다. 따라서, S0~S3이 모두 고레벨로 되어 모든 래치회로와 데이타 입출력선 I/OS가 접속된다. 이것에 의해 I/OS를 거쳐서 모든 래치회로로 사전에 결정된 기억데이타 소거용의 데이타를 라이트 한다. 다음에, 전송 게이트 T의 제어신호 øT가 고레벨로 된다. 이것에 의해 상기 데이타가 래치회로에서 모든 데이타선으로 라이트 된다. 이후의 동작은 제1의 실시예와 마찬가지로 실행된다. 즉, 워드선을 순차적으로 고레벨로 하는 것에 의해 메모리셀 어레이의 모든 메모리셀로 사전에 결정된 기억데이타 소거용의 데이타가 라이트된다.
이상 기술한 실시예에 의하면, 래치회로에 사전에 결정된 기억데이타 소거용의 데이타를 동시에 라이트할수가 있으므로, 듀얼 포트 메모리에 있어서도 고속의 소거동작이 실행된다.
(제8의 실시예)
본 발명의 제8의 실시예를 제20도에 따라 설명한다. 본 실시예는 제2의 실시예와 데이타 입출력선 I/O수가 다른 것을 제외하고는 모두 동일하다. 또한, 동일도면에서는 설명을 간단하게 하기 위해 메모리 어레이부, 데이타 입출력선, 컬럼디코더만을 도시하고 있다. 동일도면에 도시하는 바와같이, I/O의 수를 증가하면, 1쌍의 I/O에 접속된 데이타선의 수가 감소되므로 I/O에 접속된 부동용량이 감소된다. 따라서, I/O를 거쳐서 소거데이타의 라이트 속도를 향상시킬 수 있다. 또, 동일도면에 도시한 바와같이 하나의 컬럼디코더 출력선에 의해 2쌍의 데이타선을 제어하므로, 컬럼디코더의 레이아우트가 용이하게 된다.
상술한 본 발명에 의하면, 워드선에 접속되는 메모리셀의 단위마다 소거 데이타를 라이트 할수 있으므로, 메모리셀의 소거동작 시간을 현저하게 단축할 수 있다. 예를들면, m행×n열의 메모리셀 어레이의 메모리셀 데이타를 사이클시간 tRC에서 소거하는 경우, 종래 방법에서는 m×n×tRC의 시간이 필요하였지만, 본 바령에서는 (m+N)tRC 또는 m×ntRC의 시간만이 필요하게 된다. 따라서, 계산기의 사용효율을 현저하게 향상할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경이 가능한 것은 물론이다.

Claims (2)

  1. 여러개의 워드선(W0~W3), 상기 여러개의 워드선과 교차하도록 배치된 여러개의 데이타선(D0~D3, D0~D3), 상기 여러개의 워드선과 상기 여러개의 데이타선와의 교점에 배치된 여러개의 메모리셀(MC00~MC33), 상기 여러개의 데이타선에 마련된 여러개의 증폭기(SA0~SA3), 상기 여러개의 워드선의 바라는 워드선을 선택하는 워드선 선택회로(XDEC), 상기 여러개의 데이타선에 공통으로 마련된 공통데이타선(I/O) 및 상기 여러개의 증폭기를 활성화시키는 증폭기 구동회로를 갖는 반도체메모리를 있어서, 상기 여러개의 데이타선을 동시에 상기 공통데이타선에 접속하는 데이타선 선택회로(YDEC, YDM), 상기 여러개의 데이타선이 동시에 상기 공통데이타선에 접속되어 있을 때에 상기 공통데이타선을 거쳐서 상기 여러개의 데이타선에 소정의 데이타를 출력하는 데이타입력 버퍼호로(DiB), 상기 여러개의 증폭기를 활성화하는 것에 의해 상기 소정의 데이타를 상기 여러개의 증폭기에 유지시키는 회로(L2, L3) 및 상기 여러개의 워드선을 순차선택하기 위한 제어신호를 발생하는 제어신호 발생회로(AC)를 또 포함하고, 상기 제어신호 발생회로가 출력하는 상기 제어신호에 따라서 상기 선택회로가 상기 여러개의 워드선을 순차 선택하는 기간에 상기 여러개의 증폭기는 활성상태로 유지되는 반도체메모리.
  2. 제1항에 있어서, 상기 여러개의 데이타선을 프리차지하는 여러개의 프리차지회로(PC0~PC3) 및 상기 제어신호 발생회로가 출력하는 상기 제어신호에 의해 상기 선택회로가 상기 여러개의 워드선을 순차 선택하는 기간에 상기 여러개의 프리차지회로를 비활성상태로 유지하는 회로(L1)를 포함하는 반도체메모리.
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