KR20020009495A - 반도체기억장치 및 그 구동방법 - Google Patents

반도체기억장치 및 그 구동방법 Download PDF

Info

Publication number
KR20020009495A
KR20020009495A KR1020010044699A KR20010044699A KR20020009495A KR 20020009495 A KR20020009495 A KR 20020009495A KR 1020010044699 A KR1020010044699 A KR 1020010044699A KR 20010044699 A KR20010044699 A KR 20010044699A KR 20020009495 A KR20020009495 A KR 20020009495A
Authority
KR
South Korea
Prior art keywords
ferroelectric
voltage
ferroelectric capacitor
read transistor
line
Prior art date
Application number
KR1020010044699A
Other languages
English (en)
Inventor
시마다야스히로
가토요시히사
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR20020009495A publication Critical patent/KR20020009495A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Abstract

강유전체막의 분극의 편위에 따라 데이터를 기억하는 강유전체 커패시터를 갖는 반도체 기억장치의 리텐션특성을 향상시킨다.
강유전체막의 분극의 편위에 따라 데이터를 기억하는 강유전체 커패시터(30)와, 그 강유전체 커패시터(30)에 병렬로 접속된 선택 트랜지스터(20)에 의해서 메모리셀이 구성되어 있다. 복수개의 강유전체 커패시터(30)가 비트선방향으로 연속하여 접속되어 이루어진 직렬회로의 일단에는 선택된 강유전체 커패시터(30)의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터(10)가 접속되어 있고, 복수개의 강유전체 커패시터(30), 복수개의 선택 트랜지스터(20) 및 1개의 판독 트랜지스터(10)에 의해서 메모리셀 블록이 구성되어 있다.

Description

반도체 기억장치 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 강유전체 커패시터를 갖는 반도체 기억장치 및 그 구동방법에 관한 것이다.
강유전체 커패시터를 갖는 반도체 기억장치로서는 도 6에 나타내는 바와 같이 드레인영역(1a), 소스영역(1b) 및 게이트전극(1c)을 갖는 전계효과형 트랜지스터(이하, FET라고 한다)(1)와 상전극(2a), 하전극(2b) 및 강유전체막(2c)을 갖는 강유전체 커패시터(2)를 구비하고, FET(1)의 게이트전극(1c)에 강유전체 커패시터(2)의 하전극(2b)을 접속하여, 강유전체 커패시터(2)를 FET(1)의 게이트전위의 제어에 이용하는 비파괴판독방식이 알려져 있다. 또한, 도 6에 있어서 3은 기판을 나타내고 있다.
이 반도체 기억장치에 데이터를 기입할 때에는 제어전극이 되는 강유전체 커패시터(2)의 상전극(2a)과 기판(3)과의 사이에 기입전압을 인가한다.
예를 들어, 상전극(2a)에 기판(3)에 대하여 양이 되는 전압(제어전압)을 인가하여 데이터를 기입하면 강유전체 커패시터(2)의 강유전체막(2c)에는 하향의 분극이 발생한다. 그 후, 상전극(2a)을 접지하여도 FET(1)의 게이트전극(1c)에는 양의 전하가 남기 때문에, 게이트전극(1c)의 전위는 양이 된다.
게이트전극(1c)의 전위가 FET(1)의 임계값전압을 넘으면 FET(1)는 온상태이기 때문에, 드레인영역(1a)과 소스영역(1b)과의 사이에 전위차를 주면드레인영역(1a)과 소스영역(1b)과의 사이에 전류가 흐른다. 이와 같이, 드레인영역(1a)과 소스영역(1b)과의 사이에 전류가 흐르는 강유전체 메모리의 논리상태를 예를 들어 "1"이라고 정의한다.
한편, 강유전체 커패시터(2)의 상전극(2a)에 기판(3)에 대하여 음이 되는 전압을 인가하면 강유전체 커패시터(2)의 강유전체막(2c)에는 상향의 분극이 발생한다. 그 후, 상전극(2a)을 접지하여도 FET(1)의 게이트전극(1c)에는 음의 전하가 남기 때문에, 게이트전극(1c)의 전위는 음이 된다. 이 경우, 게이트전극(1c)의 전위는 항상 FET(1)의 임계값전압보다도 작기 때문에 FET(1)는 오프상태이므로, 드레인영역(1a)과 소스영역(1b)과의 사이에 전위차를 주어도 드레인영역(1a)과 소스영역(1b)과의 사이에 전류는 흐르지 않는다. 이와 같이, 드레인영역(1a)과 소스영역(1b)과의 사이에 전류가 흐르지 않는 강유전체 메모리의 논리상태를 예를 들어 "0"이라고 정의한다.
강유전체 커패시터(2)로의 공급전원이 차단되어도, 즉 강유전체 커패시터(2)의 상전극(2a)에 전압이 인가되지 않아도 상술한 각 논리상태는 보존되기 때문에, 비휘발성의 기억장치가 실현된다. 즉, 어느 기간 공급전원을 차단한 후, 다시 전원을 공급하여 드레인영역(1a)과 소스영역(1b)과의 사이에 전압을 인가하면 강유전체 메모리의 논리상태가 "1"일 때에는 드레인영역(1a)과 소스영역(1b)과의 사이에 전류가 흐르기 때문에 데이터 "1"을 판독할 수 있는 한편, 강유전체 메모리의 논리상태가 "0"일 때에는 드레인영역(1a)과 소스영역(1b)과의 사이에 전류가 흐르지 않기 때문에, 데이터 "0"을 판독할 수 있다.
전원차단기간 중에도 데이터를 정확하게 유지해 두기(이와 같이 데이터를 유지해 두는 특성을 리텐션이라고 한다) 위해서는 전원차단기간 중이라도 데이터 "1"일 때에는 FET(1)의 게이트전극(1c)의 전위가 항상 FET(1)의 임계값전압보다도 높게 유지되고 있는 동시에, 데이터 "0"일 때에는 FET(1)의 게이트전극(1c)의 전위가 항상 음전압이 되도록 유지되고 있는 것이 필요하다.
그런데, 전원절단기간 중에는 강유전체 커패시터(2)의 상전극(2a) 및 기판(3)은 접지전위가 되기 때문에 게이트전극(1c)의 전위는 고립되어 있다. 이 때문에, 이상적으로는 도 7에 나타내는 바와 같이 강유전체 커패시터(2)로의 데이터의 기입시에 히스테리시스 루프(4)와 바이어스전압이 0V일 때의 FET(1)의 게이트용량 부하선(5)과의 제 1의 교점 c가 데이터 "1"에 대한 게이트전극(1c)의 전위가 되는 동시에, 히스테리시스 루프(4)와 게이트용량 부하선(5)과의 제 2의 교점 d가 데이터 "0"에 대한 게이트전극(1c)의 전위가 된다. 또한, 도 7에 있어서 종축은 상전극(2a)(또는 게이트전극(1c))에 나타나는 전하 Q를 나타내고, 횡축은 전압 V를 나타낸다.
그러나, 실제로는 강유전체 커패시터(2)는 이상적인 절연체가 아니라 저항성분을 갖고 있기 때문에, 이 저항성분을 통해서 게이트전극(1c)의 전위는 강하해 간다. 이 전위강하는 지수함수적으로, FET(1)의 게이트용량과 강유전체 커패시터(2)의 용량과의 병렬합성용량과 강유전체 커패시터(2)의 저항성분을 곱하여 얻어지는시정수를 갖고, 이 시정수는 겨우 104초 정도이다. 따라서, 게이트전극(1c)의 전위는 수시간에 반감하게 된다.
도 7에 나타내는 바와 같이 게이트전극(1c)의 전위는 제 1의 교점 c에서 1V 정도이기 때문에, 이 전위가 반감하면 게이트전극(1c)의 전위는 0.5V 정도가 되어 FET(1)의 임계값전압(일반적으로는 0.7V 정도이다) 보다도 낮아지기 때문에, 온상태이어야 하는 FET(1)는 단시간에 오프상태가 된다.
이와 같이, 강유전체 커패시터(2)를 FET(1)의 게이트전위의 제어에 이용하는 방식의 강유전체 메모리에 있어서는 데이터의 판독 후에 재기입동작이 불필요하다는 이점을 갖고 있지만, 아래와 같은 문제점이 있다. 즉, 데이터의 기입 후에 FET(1)의 게이트전극(1c)에 전위가 발생하고 있고, 그 게이트전위를 유지하는 능력이 리텐션특성을 결정하지만, 강유전체 커패시터(2)의 저항성분에 의해 강유전체 커패시터(2)가 방전하기까지의 시정수가 짧기 때문에 데이터유지능력이 짧은, 즉 리텐션특성이 좋지 않다는 문제가 있다.
또한, 반도체집적회로장치의 고집적화 및 미세화에 따라 반도체집적회로장치에 탑재되는 반도체 기억장치의 면적의 저감이 요구되지만, 종래의 반도체 기억장치에 있어서는 각 메모리셀이 강유전체 커패시터(2)와 그 강유전체 커패시터(2)에 기억되어 있는 데이터를 판독하기 위한 FET(1)를 갖고 있기 때문에, 각 메모리셀 나아가서는 반도체 기억장치의 면적을 충분히 저감할 수 없다는 문제도 있다.
상기에 감안하여 본 발명은 강유전체막의 분극의 편위에 따라 데이터를 기억하는 강유전체 커패시터를 갖는 반도체 기억장치의 리텐션특성을 향상시키는 것을 제 1의 목적으로 하고, 상기 구성의 반도체 기억장치의 면적의 저감을 도모하는 것을 제 2의 목적으로 한다.
도 1의 (a)는 제 1 실시예에 관한 반도체 기억장치의 등가회로도이고, (b)는 제 1 실시예에 관한 반도체 기억장치의 최하단의 메모리셀 및 판독 트랜지스터의 구성을 나타내는 등가회로도
도 2는 제 2 실시예에 관한 반도체 기억장치의 등가회로도
도 3은 제 2 실시예에 관한 반도체 기억장치에 데이터를 기입한 후, 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하였을 때의 강유전체 커패시터의 움직임을 설명하는 도면
도 4는 제 2 실시예에 관한 반도체 기억장치로부터 데이터를 판독하였을 때의 강유전체 커패시터의 움직임을 설명하는 도면
도 5는 제 2 실시예에 관한 반도체 기억장치에 있어서 기준전위를 발생시키는 회로를 설명하는 등가회로도
도 6은 종래의 반도체 기억장치의 회로도
도 7은 종래의 반도체 기억장치에 데이터를 기입할 때의 강유전체 커패시터의 움직임을 설명하는 도면
*도면의 주요 부분에 대한 부호의 설명*
6, 7, 8 : 게이트용량 부하선 10, Q70, Q71 : 판독 트랜지스터
11, 21 : 드레인영역 12, 22 : 소스영역
13, 23 : 게이트전극 14 : 기판
20 : 선택 트랜지스터 30, 33 : 강유전체 커패시터
31 : 상전극 32 : 하전극
WL1 : 제 1 워드선 WL2 : 제 2 워드선
WL3 : 제 3 워드선 WL4 : 제 4 워드선
BS1 : 제 1 제어선(제 1 세트선) BS2 : 제 2 제어선(제 2 세트선)
RST : 리셋선 BL1 : 제 1 비트선
BL2 : 제 2 비트선 Q1 : 제 1 셀선택 트랜지스터
Q2 : 제 2 셀선택 트랜지스터 Q3 : 제 3 셀선택 트랜지스터
Q4, Q50, Q51 : 블록선택 트랜지스터 Q6, Q60, Q61 : 판독선택 트랜지스터
Q8, Q80, Q81 : 부하 트랜지스터 CF1 : 제 1 강유전체 커패시터
CF2 : 제 2 강유전체 커패시터 CF3 : 제 3 강유전체 커패시터
CF4 : 제 4 강유전체 커패시터 SRD : 세트선
BS : 블록선택선 /RE : 판독선택선
BL, BL0, BL1 : 비트선 LS : 제 1 제어선
LG : 제 2 제어선 SA : 센스앰프
VDD : 전원전압 VSS : 접지전압
VRD : 판독전압
본 발명에 관한 반도체 기억장치는 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 복수의 강유전체 커패시터로부터 데이터의 기입 또는 판독을 행하는 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있다.
본 발명에 관한 반도체 기억장치에 의하면 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지하는 판독 트랜지스터의 게이트는 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되어 있기 때문에 각 메모리셀마다 판독 트랜지스터를 배치할 필요가 없으므로, 메모리셀 나아가서는 반도체 기억장치의 면적을 저감할 수 있다.
또한, 비트선과 직교하도록 설치된 복수의 워드선이 복수의 강유전체 커패시터로부터 데이터의 기입 또는 판독을 행하는 강유전체 커패시터를 선택하기 때문에, 복수의 강유전체 커패시터에 대하여 1개의 판독 트랜지스터가 접속되어 있어도 선택된 강유전체 커패시터에 대하여 데이터의 기입 또는 판독을 확실하게 행할 수 있다.
게다가, 데이터를 판독할 때에 판독 트랜지스터가 갖는 증폭기능을 이용할 수 있기 때문에, 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지하는 감도가 향상된다.
본 발명에 관한 반도체 기억장치는 복수의 강유전체 커패시터의 각각에 병렬로 접속되어 있는 동시에, 각 게이트가 복수의 워드선의 각각에 접속된 복수의 선택 트랜지스터를 구비하고 있는 것이 바람직하다.
이와 같이 하면, 워드선에 인가하는 전압을 제어하여 선택 트랜지스터를 온·오프함으로써, 데이터의 기입 및 판독을 하는 강유전체 커패시터를 선택할 수 있다. 또한, 선택 트랜지스터를 온상태로 하고, 강유전체 커패시터의 상전극과 하전극과의 사이에 유기되어 있는 전위차를 제거할 수 있기 때문에 강유전체 커패시터의 저항성분에 기인하는 전위의 저하가 억제되므로, 리텐션특성이 향상된다.
본 발명에 관한 반도체 기억장치에 있어서 판독 트랜지스터의 게이트에는 세트선에 인가되는 판독전압이, 강유전체 커패시터의 용량값과 판독 트랜지스터의 게이트용량값과의 비에 근거하여 분할된 제 1의 분할전압이 유기되고, 판독전압은 VR>VT>VS (단, VT는 판독 트랜지스터의 임계값전압이고, VS는 선택된 강유전체 커패시터에 데이터가 기입되어 있는 경우에 판독 트랜지스터의 게이트에 유기되는 제1의 분할전압이며, VR은 선택된 강유전체 커패시터에 데이터가 기입되어 있지 않은 경우에 판독 트랜지스터의 게이트에 유기되는 제 1의 분할전압이다)의 관계가 성립하는 크기로 설정되어 있는 것이 바람직하다.
이와 같이, 판독전압을 VR>VT>VS의 관계가 성립하는 크기로 설정하면 강유전체 커패시터의 상전극과 하전극과의 사이에 유기되어 있는 전위차가 제거되어 있어도 강유전체 커패시터에 유지되고 있는 데이터를 지장없이 판독할 수 있다.
본 발명에 관한 반도체 기억장치에 있어서 강유전체 커패시터의 상전극과 하전극과의 사이에는 세트선에 인가되는 판독전압이, 강유전체 커패시터의 용량값과 판독 트랜지스터의 게이트용량값과의 비에 근거하여 분할된 제 2의 분할전압이 유기되고, 판독전압은 제 2의 분할전압이 강유전체 커패시터의 항전압을 넘지 않는 크기로 설정되어 있는 것이 바람직하다.
이와 같이, 판독전압을 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되는 제 2의 분할전압이 강유전체 커패시터의 한계전압을 넘지 않는 크기로 설정하면 세트선에 인가되는 판독전압을 제거하였을 때에 강유전체막의 분극의 편위를 데이터의 판독 전의 편위로 확실히 되돌릴 수 있다.
본 발명에 관한 반도체 기억장치는 일단측이 비트선의 타단측에 접속된 저항성 부하를 구비하고 있는 것이 바람직하다.
이와 같이 하면, 세트선에 판독전압을 인가하였을 때에 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류 즉 비트선에 흐르는 전류에 의해 저항성 부하의 양단에 생기는 전압변화를 검지할 수 있기 때문에, 선택된 강유전체 커패시터에 기입되어 있는 데이터를 검지할 수 있다. 또한, 저항성 부하에 의한 전압변화는 용량성 부하에 의한 전압변화와는 달리 판독전압을 인가하고 있는 동안에는 언제라도 검지할 수 있기 때문에, 전압변화의 검지가 쉬워진다.
본 발명에 관한 반도체 기억장치가 저항성 부하를 구비하고 있는 경우, 그 저항성 부하는 MOS형 트랜지스터인 것이 바람직하다.
이와 같이 하면, 저항성 부하를 액티브하게 구동할 수 있다.
본 발명에 관한 반도체 기억장치가 저항성 부하를 구비하고 있는 경우, 그 저항성 부하의 타단에는 전원전압이 인가되고, 선택된 강유전체 커패시터의 강유전체막의 분극의 편위에 따라 다른 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 저항성 부하의 양단에 생기는 전압변화와 기준전압을 비교하는 비교수단을 구비하고 있는 것이 바람직하다.
이와 같이 하면, 세트선에 판독전압을 인가하였을 때에 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류 즉 비트선에 흐르는 전류에 의해 저항성 부하의 양단에 생기는 전압변화와 기준전압을 비교함으로써, 선택된 강유전체 커패시터에 기입되어 있는 데이터를 간단하고 확실하게 검지할 수 있다.
본 발명에 관한 반도체 기억장치는 메모리셀 블록과 동일한 구성을 갖고 또한 메모리셀 블록의 워드선방향으로 배치된 다른 메모리셀 블록과, 일단측이 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 드레인에 접속된 다른 비트선과, 일단측이 비트선의 타단측에 접속되고 또한 타단측이 전원전압에 접속된 제 1의 저항성 부하와, 일단측이 다른 비트선의 타단측에 접속되고 또한 타단측이 전원전압에 접속된 다른 저항성 부하를 구비하며, 세트선은 다른 메모리셀 블록을 구성하는 복수의 강유전체 커패시터의 타단측에도 접속되어 있고, 리셋선은 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 소스에도 접속되어 있으며, 세트선에 판독전압을 인가하였을 때에 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 제 1의 저항성 부하의 양단에 생기는 제 1의 전압변화와, 다른 판독트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 다른 저항성 부하의 양단에 생기는 제 2의 전압변화를 비교하는 비교수단을 구비하고 있는 것이 바람직하다.
이와 같이 하면, 데이터를 판독하는 메모리셀 블록을 구성하는 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 제 1의 저항성 부하의 양단에 생기는 제 1의 전압변화와, 데이터를 판독하지 않은 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 다른 저항성 부하의 양단에 생기는 제 2의 전압변화를 비교함으로써, 데이터를 판독하는 메모리셀 블록을 구성하는 선택된 강유전체 커패시터에 기입되어 있는 데이터를 확실하게 검지할 수 있다.
본 발명에 관한 제 1의 반도체 기억장치의 구동방법은 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법을 대상으로 하여, 선택된 강유전체 커패시터를 선택할 때 또는 선택된 강유전체 커패시터에 데이터를 기입할 때에, 세트선, 리셋선 및 워드선에 인가하는 전압은 전원전압 및 접지전압 중 어느 하나의 전압이다.
제 1의 반도체 기억장치의 구동방법에 의하면 강유전체 커패시터를 선택할 때 또는 선택된 강유전체 커패시터에 데이터를 기입할 때에, 세트선, 리셋선 및 워드선에 인가하는 전압은 전원전압 및 접지전압 중 어느 하나의 전압이기 때문에, 강유전체 커패시터의 강유전체막의 분극의 편위를 반전시키기 위한 음전압발생회로가 불필요하게 된다. 또한, 강유전체 커패시터의 상전극과 하전극과의 사이에 역바이어스의 전압을 인가할 때에 판독 트랜지스터의 제 1의 웰영역에 인가된 전위를, 판독 트랜지스터의 제 1의 웰영역과 다른 제 2의 웰영역에 인가되어 있는 전위를 다르게 할 필요가 없기 때문에, 제 1의 웰영역과 제 2의 웰영역을 분리할 필요가 없게 된다.
따라서, 반도체 기억장치의 면적을 저감할 수 있다.
본 발명에 관한 제 2의 반도체 기억장치의 구동방법은 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법을 대상으로 하여, 데이터를 판독할 때에 메모리셀 블록을 구성하는 복수의 강유전체 커패시터의 모두가 선택되어 있지 않을 때에는 메모리셀 블록을 구성하는 판독 트랜지스터를 오프상태로 해 둔다.
제 2의 반도체 기억장치의 구동방법에 의하면 데이터를 판독할 때에 당해 메모리셀 블록을 구성하는 복수의 강유전체 커패시터의 모두가 선택되어 있지 않을 때에 당해 메모리셀 블록을 구성하는 판독 트랜지스터를 오프상태로 해 두기 때문에, 비트선과 리셋선과의 사이에 전류가 흐르지 않는다. 이 때문에, 다른 메모리셀 블록을 구성하는 다른 강유전체 커패시터의 데이터를 판독할 때에, 당해 메모리셀 블록을 구성하는 강유전체 커패시터의 상전극과 하전극과의 사이에 전압이 인가되어도 다른 메모리셀 블록을 구성하는 강유전체 커패시터의 데이터를 판독할 때에 방해가 되지 않는다.
따라서, 데이터를 판독할 때의 동작마진이 커지기 때문에 안정된 동작을 실현할 수 있다.
본 발명에 관한 제 3의 반도체 기억장치의 구동방법은 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법을 대상으로 하여, 선택된 강유전체 커패시터에 데이터를 기입하는 공정은, 세트선에 전원전압을 인가하는 동시에 리셋선에 접지전압을 인가하고, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 전원전압으로부터 접지전압을 줄인 전위차를 줌으로써, 선택된 강유전체 커패시터의 강유전체막의 분극의 방향을 전위차의 전위경사의 방향으로 향하는 공정과, 그 후 세트선에 접지전압을 인가함으로써, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하는 공정을 구비하고 있다.
제 3의 반도체 기억장치의 구동방법에 의하면 선택된 강유전체 커패시터에 데이터를 기입할 때에 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 전위차를 주어 데이터를 기입한 후, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하기 때문에 강유전체 커패시터의 저항성분에 기인하는 전위의 저하가 억제되므로, 리텐션특성이 향상된다.
본 발명에 관한 제 4의 반도체 기억장치의 구동방법은 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법을 대상으로 하여, 선택된 강유전체 커패시터에 기입되어 있는 데이터를 소거하는 공정은, 세트선에 접지전압을 인가하는 동시에 리셋선에 전원전압을 인가하고, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 접지전압으로부터 전원전압을 줄인 전위차를 줌으로써, 선택된 강유전체 커패시터의 강유전체막의 분극의 방향을 전위차의 전위경사의 방향으로 향하는 공정과, 그 후 리셋선에 접지전압을 인가함으로써, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하는 공정을 구비하고 있다.
제 4의 반도체 기억장치의 구동방법에 의하면 선택된 강유전체 커패시터에기입되어 있는 데이터를 소거할 때에, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 데이터를 기입했을 때와 역의 전위차를 주어 데이터를 소거한 후, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하기 때문에 강유전체 커패시터의 저항성분에 기인하는 전위의 저하가 억제되므로, 리텐션특성이 향상된다.
본 발명에 관한 제 5의 반도체 기억장치의 구동방법은 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법을 대상으로 하여, 선택된 강유전체 커패시터로부터 데이터를 판독하는 공정은, 비트선에 전원전압을 인가하고 또한 리셋선에 접지전위를 인가하거나 또는 비트선에 접지전압을 인가하고 또한 리셋선에 전원전위를 인가하는 동시에, 세트선에 판독전압을 인가하였을 때에 비트선에 생기는 전압의 변화를 검지하는 공정과, 그 후 세트선에 접지전압을 인가함으로써 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하는 공정을 구비하고 있다.
제 5의 반도체 기억장치의 구동방법에 의하면 선택된 강유전체 커패시터로부터 데이터를 판독할 때에, 세트선에 판독전압을 인가하여 데이터를 판독한 후, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하기 때문에 강유전체 커패시터의 저항성분에 기인하는 전위의 저하가 억제되므로, 리텐션특성이 향상된다.
본 발명에 관한 제 5의 반도체 기억장치의 구동방법은 전위차를 제거하는 공정 후에, 판독 트랜지스터를 오프상태로 하는 공정을 추가로 구비하고 있는 것이 바람직하다.
이와 같이, 데이터를 판독한 후에 판독 트랜지스터를 오프상태로 하면 비트선과 리셋선과의 사이에 전류가 흐르지 않기 때문에, 제 2의 반도체 기억장치의 구동방법과 마찬가지로, 다른 메모리셀 블록을 구성하는 강유전체 커패시터의 데이터를 판독하는 동작이 영향을 받지 않기 때문에, 데이터를 판독할 때의 동작마진이 커져 안정된 동작을 실현할 수 있다.
본 발명에 관한 제 6의 반도체 기억장치의 구동방법은 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 복수의 강유전체 커패시터의 일단측에 접속되고 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 판독 트랜지스터의 드레인에 접속되고 또한 타단측이 저항성 부하의 일단측에 접속된 비트선과, 일단측이 판독 트랜지스터의 소스에 접속된 리셋선과, 복수의 강유전체 커패시터의 각각에 대응하는 동시에 비트선과 직교하도록 설치되고 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법을 대상으로 하여, 선택된 강유전체 커패시터로부터 데이터를 판독하는 공정은, 저항성 부하의 타단에 전원전압을 인가하고 또한 리셋선에 접지전압을 인가하거나 또는 저항성 부하의 타단에 접지전압을 인가하고 또한 리셋선에 접지전압을 인가하는 동시에, 세트선에 판독전압을 인가하였을 때에 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 저항성 부하의 양단에 생기는 전압변화와 기준전압을 비교하는 공정과, 그 후 세트선에 접지전압을 인가함으로써 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하는 공정을 구비하고 있다.
제 6의 반도체 기억장치의 구동방법에 의하면 선택된 강유전체 커패시터로부터 데이터를 판독할 때에 세트선에 판독전압을 인가하였을 때에 비트선에 접속된 저항성 부하의 양단에 생기는 전압변화와 기준전압을 비교하기 때문에, 선택된 강유전체 커패시터에 기입되어 있는 데이터를 확실히 판독할 수 있다. 또한, 선택된 강유전체 커패시터로부터 데이터를 판독한 후에, 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하기 때문에 강유전체 커패시터의 저항성분에 기인하는 전위의 저하가 억제되므로, 리텐션특성이 향상된다.
제 6의 반도체 기억장치의 구동방법은 전위차를 제거하는 공정 후에, 판독트랜지스터를 오프로 하는 공정을 추가로 구비하고 있는 것이 바람직하다.
이와 같이, 데이터를 판독한 후에 판독트랜지스터를 오프상태로 하면 비트선과 리셋선과의 사이에 전류가 흐르지 않기 때문에, 제 2의 반도체 기억장치의 구동방법과 마찬가지로, 다른 메모리셀 블록을 구성하는 강유전체 커패시터의 데이터를 판독하는 동작이 영향을 받지 않기 때문에, 데이터를 판독할 때의 동작마진이 커져 안정된 동작을 실현할 수 있다.
본 발명에 관한 제 6의 반도체 기억장치의 구동방법에 있어서 반도체 기억장치는 메모리셀 블록과 동일한 구성을 갖고 또한 메모리셀 블록의 워드선방향으로 배치된 다른 메모리셀 블록과, 일단측이 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 드레인에 접속되고 또한 타단측이 다른 저항성 부하의 일단측에 접속된 다른 비트선을 구비하며, 세트선은 다른 메모리셀 블록을 구성하는 복수의 강유전체 커패시터의 타단측에도 접속되어 있는 동시에, 리셋선은 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 소스에도 접속되어 있고, 기준전압은 다른 저항성 부하의 타단측에 전원전압을 인가하고 또한 리셋선에 접지전압을 인가하거나 또는 다른 저항성 부하의 타단측에 접지전압을 인가하고 또한 리셋선에 접지전압을 인가하는 동시에, 세트선에 판독전압을 인가하였을 때에 다른 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 다른 저항성 부하의 양단에 생기는 전압변화인 것이 바람직하다.
이와 같이 하면, 데이터를 판독하는 메모리셀 블록을 구성하는 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 제 1의 저항성 부하의 양단에 생기는 제 1의 전압변화와, 데이터를 판독하지 않은 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 다른 저항성 부하의 양단에 생기는 제 2의 전압변화를 비교함으로써, 데이터를 판독하는 메모리셀 블록을 구성하는 선택된 강유전체 커패시터에 기입되어 있는 데이터를 확실히 검지할 수 있다.
(실시예)
(제 1 실시예)
이하, 본 발명의 제 1 실시예에 관한 반도체 기억장치 및 그 구동방법에 대해서 도 1(a) 및 (b)를 참조하여 설명한다.
도 1(a)는 제 1 실시예에 관한 반도체 기억장치의 등가회로를 나타내고 있고, 강유전체막의 분극의 편위에 따라 데이터를 기억하는 강유전체 커패시터(30)와, 그 강유전체 커패시터(30)에 병렬로 접속된 선택전계효과형 트랜지스터(이하, 간단히 선택 트랜지스터라고 한다)(20)에 의해서 메모리셀이 구성되어 있다.
복수개의 강유전체 커패시터(30)가 비트선방향으로 직렬로 접속되어 이루어진 직렬회로의 하단측에는 복수개의 강유전체 커패시터(30) 중 선택된 강유전체 커패시터(30)의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독전계효과형 트랜지스터(이하, 간단히 판독 트랜지스터라고 한다)(10)가 접속되어 있고, 복수개의 강유전체 커패시터(30), 복수개의 선택 트랜지스터(20) 및 1개의 판독 트랜지스터(10)에 의해서 메모리셀 블록이 구성되어 있으며, 동일한 구성을 갖는 복수개의 메모리셀 블록이 비트선방향과 직교하는 방향(워드선방향)으로 배치됨으로써, 메모리셀 어레이가 구성되어 있다.
도 1(b)는 최하단의 메모리셀 및 판독 트랜지스터(10)의 구성을 나타내고 있는 것으로, 판독 트랜지스터(10)는 드레인영역(11), 소스영역(12) 및 게이트전극(13)을 갖고, 선택 트랜지스터(20)는 드레인영역(21), 소스영역(22) 및 게이트전극(23)을 갖으며, 강유전체 커패시터(30)는 상전극(31), 하전극(32) 및 강유전체막(33)을 갖고 있다. 또한, 도 1(b)에 있어서 14는 판독 트랜지스터(10)가 형성되어 있는 기판을 나타내고 있다.
도 1(a), (b)에 나타내는 바와 같이 제 1행의 메모리셀을 구성하는 선택 트랜지스터(20)의 게이트전극(23)은 제 1의 워드선 WL1에 공통으로 접속되고, 제 2행의 메모리셀을 구성하는 선택 트랜지스터(20)의 게이트전극(23)은 제 2의 워드선 WL2에 공통으로 접속되며, 제 3행의 메모리셀을 구성하는 선택 트랜지스터(20)의 게이트전극(23)은 제 3의 워드선 WL3에 공통으로 접속되고, 제 4행의 메모리셀을 구성하는 선택 트랜지스터(20)의 게이트전극(23)은 제 4의 워드선 WL4에 공통으로 접속되어 있다.
제 1열의 메모리셀 블록에서는 제 1열의 복수개의 강유전체 커패시터(30)가 비트선방향으로 직렬로 접속되어 이루어진 직렬회로의 상단부, 즉 제 1행의 강유전체 커패시터(30)의 상전극(31)이 제 1의 제어선(제 1의 세트선) BS1에 접속되고, 제 1열의 복수개의 강유전체 커패시터(30)가 비트선방향으로 직렬로 접속되어 이루어진 직렬회로의 하단부, 즉 제 4행의 강유전체 커패시터(30)의 하전극(32)이 판독 트랜지스터(10)의 게이트전극(13)에 접속되며, 판독 트랜지스터(10)의드레인영역(11)은 제 1의 비트선 BL1에 접속되어 있다.
제 2열의 메모리셀 블록에 있어서는 제 2열의 복수개의 강유전체 커패시터(30)가 비트선방향으로 직렬로 접속되어 이루어진 직렬회로의 상단부, 즉 제 1행의 강유전체 커패시터(30)의 상전극(31)이 제 2의 제어선(제 2의 세트선) BS2에 접속되고, 제 2열의 복수개의 강유전체 커패시터(30)가 비트선방향으로 직렬로 접속되어 이루어진 직렬회로의 하단부, 즉 제 4행의 강유전체 커패시터(30)의 하전극(32)이 판독 트랜지스터(10)의 게이트전극(13)에 접속되며, 판독 트랜지스터(10)의 드레인영역(11)은 제 2의 비트선 BL2에 접속되어 있다.
제 1열의 판독 트랜지스터(10)의 소스영역(12) 및 제 2열의 판독 트랜지스터(20)의 소스영역(12)은 리셋선 RST에 공통으로 접속되어 있다.
(데이터의 기입동작)
제 1의 실시예에 관한 반도체 기억장치에서의 기입동작은 아래와 같다. 여기서는 제 1열의 제 4행의 메모리셀을 구성하는 강유전체 커패시터(30)에 데이터를 기입하는 경우에 대해서 설명한다.
우선, 모든 판독 트랜지스터(10)의 기판전위를 접지전압 VSS(0V)로 하는 동시에, 제 1, 제 2의 제어선 BS1, BS2 및 제 1∼제 4의 워드선 WL1∼WL4의 전위도 모두 접지전압 VSS로 설정해 두고 나서 제 1의 제어선 BS1의 전위를 전원전위 VDD(5V)로 올린다.
다음으로, 제 1∼제 3의 워드선 WL1∼WL3의 전위를 전원전압으로 올리는 한편, 제 4의 워드선 WL4의 전위를 접지전위인 채로 둔다.
이와 같이 하면, 게이트가 제 1∼제 3의 워드선 WL1∼WL3에 접속되어 있는 제 1∼제 3행의 선택 트랜지스터(10)가 온상태가 되는 한편, 게이트가 제 4의 워드선 WL4에 접속되어 있는 제 4행의 선택 트랜지스터(10)는 오프상태 그대로이기 때문에, 제 1열의 제 4행의 메모리셀을 구성하는 강유전체 커패시터(30)가 선택된다.
또한, 제 1열의 제 4행의 메모리셀을 구성하는 강유전체 커패시터(30)의 상전극(31)과 하전극(32)과의 사이에 전원전압 VDD와 접지전압 VSS와의 전위차가 인가되기 때문에, 그 강유전체 커패시터(30)의 강유전체막(33)에 하향의 분극이 발생하여 데이터 "1"이 기입된다. 또한, 제 1의 제어선 BS1의 전위를 접지전압으로부터 음의 전위(-5V)로 내리면 제 1열의 제 4행의 메모리셀을 구성하는 강유전체막(30)에 기입되어 있던 데이터 "1"이 소거되고, 강유전체 커패시터(30)의 논리상태는 데이터 "0"이 된다.
(데이터의 판독동작)
제 1 실시예에 관한 반도체 기억장치에서의 판독동작은 아래와 같다. 여기서는 제 1열의 제 4행의 메모리셀을 구성하는 강유전체 커패시터(30)에 기입되어 있는 데이터를 판독하는 경우에 대해서 설명한다.
우선 모든 판독트랜지스터(10)의 기판전위를 접지전압 VSS(0V)로 하는 동시에, 제 1, 제 2의 제어선 BS1, BS2 및 제 1∼제 4의 워드선 WL1∼WL4의 전위도 모두 접지전위 VSS로 설정해 두고 나서 제 1의 제어선 BS1의 전위를 전원전위 VDD(5V)로 올린다.
다음으로, 제 1∼제 3의 워드선 WL1∼WL3의 전위를 전원전압으로 올리는 한편, 제 4의 워드선 WL4의 전위를 접지전위인 채로 둔다.
이와 같이 하면, 게이트가 제 1∼제 3의 워드선 WL1∼WL3에 접속되어 있는 제 1∼제 3행의 선택 트랜지스터(10)가 온상태가 되는 한편, 게이트가 제 4의 워드선 WL4에 접속되어 있는 제 4행의 선택 트랜지스터(10)는 오프상태 그대로이기 때문에, 제 1열의 제 4행의 메모리셀을 구성하는 강유전체 커패시터(30)가 선택된다.
이 상태에서, 제 1의 비트선 BL1의 전위를 전원전압 VDD로 설정하는 동시에, 리셋선 RST의 전위를 접지전위 VSS로 설정하면 데이터 "1"이 유지되고 있을 때에는 판독 트랜지스터(10)의 드레인영역(11)과 소스영역(12)과의 사이에 전류가 흐르는 한편, 데이터 "0"이 유지되고 있을 때에는 판독 트랜지스터(10)의 드레인영역(11)과 소스영역(12)과의 사이에는 전류가 흐르지 않는다. 이와 같이 하여, 제 1열의 제 4행의 메모리셀을 구성하는 강유전체 커패시터(30)에 기입되어 있는 데이터를 판독할 수 있다.
데이터의 판독이 완료되면 제 4의 워드선 WL4의 전위를 전원전압으로 올려, 게이트가 제 4의 워드선 WL4에 접속되어 있는 제 4행의 선택 트랜지스터(10)를 온상태로 한다. 이와 같이 하면, 데이터가 판독된 강유전체 커패시터(30)의 상전극(31)과 하전극(32)이 도통하기 때문에, 상전극(31)과 하전극(32)과의 사이에 생긴 전위차는 제거된다.
제 1 실시예에 의하면 선택된 강유전체 커패시터(30)의 강유전체막(33)의 분극의 편위를 검지하는 판독 트랜지스터(10)의 게이트전극(13)은 비트선방향으로 직렬로 접속된 복수의 강유전체 커패시터(30)의 일단측에 접속되어 있기 때문에 각메모리셀마다 판독트랜지스터를 배치할 필요가 없으므로, 메모리셀 나아가서는 반도체 기억장치의 면적을 저감할 수 있다.
또한, 비트선과 직교하도록 설치된 제 1∼제 4의 워드선 WL1∼WL4가 데이터의 기입 또는 판독을 하는 강유전체 커패시터(30)를 선택하기 때문에, 직렬로 접속된 복수의 강유전체 커패시터(30)에 대하여 1개의 판독 트랜지스터(10)가 접속되어 있어도 선택된 강유전체 커패시터(30)에 대하여 데이터의 기입 또는 판독을 확실하게 행할 수 있다.
또한, 데이터를 판독할 때에 판독 트랜지스터(10)가 갖는 증폭기능을 이용할 수 있기 때문에, 선택된 강유전체 커패시터(30)의 강유전체막(33)의 분극의 편위를 검지하는 감도가 향상된다.
또한, 데이터의 판독 후에 강유전체 커패시터(30)의 상전극(31)과 하전극(32)과의 사이에 생기는 전위차가 제거되기 때문에 강유전체 커패시터(30)의 저항성분에 기인하는 전위의 저하가 억제되므로, 리텐션특성이 향상된다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 관한 반도체 기억장치 및 그 구동방법에 대해서 도 2∼도 4를 참조하여 설명한다.
그런데, 제 1 실시예에 관한 반도체 기억장치에 있어서는 선택된 메모리셀의 강유전체 커패시터(30)에 데이터 "1"을 기입한 후, 데이터 "1"을 소거하여 데이터 "0"을 유지시키기 위해서는 판독 트랜지스터(10)의 기판(14)에 대하여 음이 되는 전압을 제 1의 제어선 BS1에 인가하거나 또는 제 1의 제어선 BS1에 대하여 양이 되는 전압을 판독 트랜지스터(10)의 기판(14)에 인가할 필요가 있다.
따라서, 전자의 방법에 의하면 음전압발생회로를 설치할 필요가 있고, 또한 후자의 방법에 의하면 특정하여 메모리셀의 기판의 전위를 제어할 수 있도록 웰영역을 미세하게 분할할 필요가 있다는 문제가 있다.
또한, 제 1 실시예에 관한 반도체 기억장치에 의하면 데이터를 판독할 때에 판독 트랜지스터(10)의 게이트전극(13)에 예를 들어 양의 전압을 인가한 경우에 있어서, 강유전체 커패시터(30)가 데이터 "1"을 유지하고 있을 때에는 양의 전압은 강유전체막(33)의 분극을 강조하는 방향으로 작용하지만, 강유전체 커패시터(30)가 데이터 "0"을 유지하고 있을 때에는 양의 전압은 강유전체막(33)의 분극을 반전시키는 방향으로 작용하기 때문에, 판독동작을 반복하여 행하는 동안에 데이터가 소실된다는 문제가 있다.
또한, 강유전체 커패시터(30)의 강유전체막(33)의 분극의 방향에 따라서, 판독 트랜지스터(10)의 드레인영역(11)과 소스영역(12)과의 사이에 전류가 흐르는가 또는 흐르지 않는가에 따라 데이터를 검지하지만, 이 때 드레인영역(11)과 소스영역(12)과의 사이의 전류에 의한 전압변화를 어떻게 하여 기준전압을 비교하는가라는 문제 및 이 기준전압을 어떻게 하여 발생시키는가라는 문제가 새롭게 발생한다.
제 2 실시예는 제 1 실시예가 갖는 상술한 문제를 해결하기 위해서 이루어진 것이다.
도 2는 제 2 실시예에 관한 반도체 기억장치의 등가회로를 나타내고 있고, 메모리셀 블록은 직렬로 접속된 복수개의 강유전체 커패시터(CF1, CF2, CF3, CF4)와, 각 강유전체 커패시터에 병렬로 접속되어 있는 동시에 서로 직렬로 접속된 복수개의 셀선택전계효과형 트랜지스터(이하, 간단히 셀선택 트랜지스터라고 한다)(Q1, Q2, Q3, Q4)와, 게이트가 직렬로 접속된 복수개의 강유전체 커패시터의 일단에 접속된 판독전계효과형 트랜지스터(이하, 간단히 판독 트랜지스터라고 한다)(Q7)를 갖고 있다.
제 1의 강유전체 커패시터(CF1) 및 제 1의 셀선택 트랜지스터(Q1)에 의해 제 1의 메모리셀이 구성되고, 제 2의 강유전체 커패시터(CF2) 및 제 2의 셀선택 트랜지스터(Q2)에 의해 제 2의 메모리셀이 구성되며, 제 3의 강유전체 커패시터(CF3) 및 제 3의 셀선택 트랜지스터(Q3)에 의해 제 3의 메모리셀이 구성되고, 제 4의 강유전체 커패시터(CF4) 및 제 4의 셀선택 트랜지스터(Q4)에 의해 제 4의 메모리셀이 구성되어 있다.
직렬로 접속된 복수개의 셀선택 트랜지스터의 하단측은 판독선택전계효과형 트랜지스터(이하, 간단히 판독선택 트랜지스터라고 한다)(Q6)를 개재하여 리셋선 RST에 접속되어 있는 동시에, 직렬로 접속된 복수개의 강유전체 커패시터의 상단측 및 직렬로 접속된 복수개의 셀선택 트랜지스터의 상단측은 블록선택전계효과형 트랜지스터(이하, 간단히 블록선택 트랜지스터라고 한다)(Q5)를 개재하여 세트선 SRD에 접속되어 있다. 또한, 셀선택 트랜지스터(Q1∼Q4), 블록선택 트랜지스터(Q5), 판독선택 트랜지스터(Q6) 및 판독 트랜지스터(Q7)은 모두 N채널형 트랜지스터이다.
제 1의 셀선택 트랜지스터(Q1)의 게이트에는 제 1의 워드선 WL1이 접속되고, 제 2의 셀선택 트랜지스터(Q2)의 게이트에는 제 2의 워드선 WL2이 접속되며, 제 3의 셀선택 트랜지스터(Q3)의 게이트에는 제 3의 워드선 WL3이 접속되고, 제 4의 셀선택 트랜지스터(Q4)의 게이트에는 제 4의 워드선 WL4가 접속되어 있다.
판독 트랜지스터(Q7)의 게이트는 판독선택 트랜지스터(Q6)을 개재하여 리셋선 RST에 접속되고, 판독 트랜지스터(Q7)의 드레인은 비트선 BL의 하단측에 접속되며, 판독 트랜지스터(Q7)의 소스는 리셋선 RST에 접속되어 있다.
블록선택 트랜지스터(Q5)의 게이트는 블록선택선 BS에 접속되고, 판독선택 트랜지스터(Q6)의 게이트는 판독선택선/RE에 접속되어 있다. 또한, 비트선 BL의 하단측의 선단에는 도시는 생략되어 있지만, 센스앰프로 이루어진 작동증폭회로가 접속되어 있다.
비트선 BL의 상단측에는 저항성 부하로서의 P채널형 전계효과형 트랜지스터(이하, 부하 트랜지스터라고 한다)(Q8)의 드레인이 접속되고, 부하 트랜지스터(Q8)의 소스는 제 1의 제어선 LS에 접속되며, 부하 트랜지스터(Q8)의 게이트는 제 2의 제어선 LG에 접속되어 있다.
제 2 실시예에서는 제 1∼제 4의 강유전체 커패시터(CF1∼CF4) 중 데이터의 기입 또는 판독을 하는 강유전체 커패시터를 선택할 때에 제 1∼제 4의 워드선 WL1∼WL4에 인가되는 전압 및 선택된 강유전체 커패시터에 데이터를 기입할 때에 세트선 SRD 또는 리셋선 RST에 인가되는 전압은 항상 전원전압 VDD (예를 들어 5V) 또는 접지전압 VSS (예를 들어 0V)이다.
또한, 제 2 실시예에서는 판독선택선/RE의 전위는 판독동작시에는 접지전압 VSS로 설정되고, 판독동작시 이외는 전원전압 VDD로 설정되어 있다. 따라서, 판독선택 트랜지스터(Q6)은 판독동작시에만 오프상태가 되고, 선택된 강유전체 커패시터로부터 판독 트랜지스터(Q7)의 게이트에 전류가 흐르는 한편, 판독동작시 이외는 항상 온상태가 되고, 세트선 SRD와 리셋선 RST을 선택된 강유전체 커패시터를 개재하여 접속하고, 데이터의 기입동작 및 소거동작에 대비하고 있다.
이 때문에, 데이터의 판독동작을 할 때에, 당해 메모리셀 블록을 구성하는 어느 하나의 강유전체 커패시터도 선택되어 있지 않을 때에는 판독 트랜지스터(Q7)의 게이트에는 전압이 인가되지 않아, 그 판독 트랜지스터(Q7)은 오프상태이다. 따라서, 당해 메모리셀 블록에 접속되어 있는 비트선 BL과, 리셋선 RST와의 사이에 전류가 흐르지 않기 때문에 다른 메모리셀 블록을 구성하는 다른 강유전체 커패시터의 데이터를 판독할 때에, 당해 메모리셀 블록을 구성하는 강유전체 커패시터의 상전극과 하전극과의 사이에 전압이 인가되어도 다른 메모리셀 블록을 구성하는 강유전체 커패시터의 데이터를 판독할 때의 방해가 되지 않는다.
(데이터의 기입동작)
이하, 제 4행의 강유전체 커패시터(CF4)에 데이터 "1"을 기입하는 동작에 대해서 설명한다.
우선, 블록선택선 BS의 전위를 전원전압 VDD로 설정하고, 블록선택트랜지스터(Q5)를 온상태로 한다.
다음으로, 데이터를 기입하지 않은 제 1∼제 3의 메모리셀을 구성하는 제 1∼제 3의 셀선택 트랜지스터(Q1∼Q3)의 각 게이트에 접속되어 있는 제 1∼제 3의 워드선 WL1∼WL3의 전위를 전원전압 VDD로 설정하고, 제 1∼제 3의 셀선택 트랜지스터(Q1∼Q3)을 온상태로 하는 한편, 제 4의 셀선택 트랜지스터(Q4)의 게이트에 접속되어 있는 제 4의 워드선 WL4의 전위를 접지전압 VSS로 설정하고, 제 4의 셀선택 트랜지스터(Q1∼Q3)을 오프상태로 한다.
이와 같이 하면, 선택된 제 4의 강유전체 커패시터(CF4)의 상전극은 세트선 SRD에 접속되는 동시에 하전극은 리셋선 RST에 접속된다.
다음으로, 리셋선 RST의 전위는 접지전압 VSS 그대로, 세트선 SRD의 전위를 전원전압 VDD로 올린다.
이와 같이 하면, 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에 +(VDD-VSS)의 전위차가 주어지기 때문에, 제 4의 강유전체 커패시터(CF4)의 강유전체막의 분극은 하향이 되고, 제 4의 강유전체 커패시터(CF4)에 데이터 "1"이 기입된다.
그 후, 세트선 SRD의 전위를 접지전압 VSS로 설정하고, 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에 인가되어 있는 +(VDD-VSS)의 전위차를 제거한다.
이하, 도 3을 참조하여 상술한 바와 같이 데이터 "1"을 기입한 후, 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하였을 때의 강유전체 커패시터의 움직임에 대해서 설명한다.
도 3에 있어서 종축은 강유전체 커패시터의 강유전체막에 드나드는 동시에 유지되는 전하 Q를 나타내고, 횡축은 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되는 전압이다. 또한, 도 3에 있어서 점 a는 강유전체 커패시터에 +(VDD-VSS)의 전압을 인가하였을 때의 분극전하를 나타내고, 점 b는 강유전체 커패시터에 -(VDD-VSS)의 전압을 인가하였을 때의 분극전하를 나타내며, 점 c는 강유전체 커패시터에 +(VDD-VSS)의 전압을 인가한 후, 그 전압을 제거한 직후의 분극전하를 나타내고, 점 d는 강유전체 커패시터에 -(VDD-VSS)의 전압을 인가한 후, 그 전압을 제거한 직후의 분극전하를 나타내고 있고, 모두 데이터 "1"이 기입된 경우이다.
기입동작의 개시 전에는 강유전체 커패시터의 양전극간의 전위차는 영이기 때문에, 선택된 강유전체 커패시터의 분극은 점 c와 점 d와의 사이에 있다. 예를 들어 강유전체 커패시터의 분극이 점 e에 있는 경우, 기입동작에 의해서 분극은 점 e에서 점 a로 이동한 후 점 c에 도달한다. 또한, 예를 들어 강유전체 커패시터의 분극이 점 f에 있는 경우, 기입동작에 의해서 분극은 점 f에서 점 a로 이동한 후 점 c에 도달한다. 이와 같이, 강유전체 커패시터에 데이터 "1"이 기입되면 분극의 위치는 기입 전의 분극의 위치와는 관계없이 점 c로 이동한다.
(데이터의 소거동작)
이하, 제 4행의 강유전체 커패시터(CF4)에 기입되어 있는 데이터 "1"을 소거하는 동작, 즉 데이터 "1"을 데이터 "0"을 재기입하는 동작에 대해서 설명한다.
우선, 블록선택선 BS의 전위를 전원전압 VDD로 설정하고, 블록선택 트랜지스터(Q5)를 온상태로 한다.
다음으로, 데이터를 기입하지 않은 제 1∼제 3의 메모리셀을 구성하는 제 1∼제 3의 셀선택 트랜지스터(Q1∼Q3)의 각 게이트에 접속되어 있는 제 1∼제 3의 워드선 WL1∼WL3의 전위를 전원전압 VDD로 설정하고, 제 1∼제 3의 셀선택 트랜지스터(Q1∼Q3)을 온상태로 하는 한편, 제 4의 셀선택 트랜지스터(Q4)의 게이트에 접속되어 있는 제 4의 워드선 WL4의 전위를 접지전압 VSS로 설정하고, 제 4의 셀선택 트랜지스터(Q1∼Q3)을 오프상태로 한다.
이와 같이 하면, 선택된 제 4의 메모리셀을 구성하는 제 4의 강유전체 커패시터(CF4)의 상전극은 세트선 SRD에 접속되는 동시에 하전극은 리셋선 RST에 접속된다.
다음으로, 세트선 SRD선의 전위는 접지전압 VSS 그대로, 리셋선 RST의 전위를 전원전압 VDD로 올린다.
이와 같이 하면, 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에 -(VDD-VSS)의 전위차가 주어지기 때문에, 제 4의 강유전체 커패시터(CF4)의 강유전체막의 분극은 상향이 되고, 제 4의 강유전체 커패시터(CF4)에 데이터 "0"이 기입된다.
그 후, 리셋선 RST의 전위를 접지전압 VSS로 설정하고, 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에 인가되어 있는 -(VDD-VSS)의 전위차를 제거한다.
이하, 도 3을 참조하여 상술한 바와 같이 데이터 "0"을 기입한 후, 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하였을 때의 강유전체 커패시터의 움직임에 대해서 설명한다.
데이터 "0"을 기입하기 전, 즉 데이터 "1"을 소거하기 전에는 강유전체 커패시터의 양전극간의 전위차는 영이기 때문에, 선택된 강유전체 커패시터의 분극은점 c와 점 d와의 사이에 있다. 예를 들어, 강유전체 커패시터의 분극이 점 g에 있는 경우, 소거동작에 의해서 분극은 점 g에서 점 b로 이동한 후, 점 d에 도달한다. 또한, 예를 들어 강유전체 커패시터의 분극이 점 h에 있는 경우, 소거동작에 의해서 분극은 점 h에서 점 b로 이동한 후, 점 d에 도달한다. 이와 같이, 강유전체 커패시터에 기입되어 있는 데이터 "1"이 소거되면 분극의 위치는 소거 전의 분극의 위치와는 관계없이 점 d로 이동한다.
(데이터의 판독동작)
이하, 제 4행의 강유전체 커패시터(CF4)에 기입되어 있는 데이터를 판독하는 동작에 대해서 설명한다.
우선, 블록선택선 BS의 전위를 전원전압 VDD로 설정하고, 블록선택 트랜지스터(Q5)를 온상태로 한다.
다음으로, 데이터를 판독하지 않은 제 1∼제 3의 메모리셀을 구성하는 제 1∼제 3의 셀선택 트랜지스터(Q1∼Q3)의 각 게이트에 접속되어 있는 제 1∼제 3의 워드선 WL1∼WL3의 전위를 전원전압 VDD로 설정하고, 제 1∼제 3의 셀선택 트랜지스터(Q1∼Q3)를 온상태로 하는 한편, 제 4의 셀선택 트랜지스터(Q4)의 게이트에 접속되어 있는 제 4의 워드선 WL4의 전위를 접지전압 VSS로 설정하고, 제 4의 셀선택 트랜지스터(Q1∼Q3)을 오프상태로 한다.
이와 같이 하면, 선택된 제 4의 메모리셀을 구성하는 제 4의 강유전체 커패시터(CF4)의 상전극은 세트선 SRD에 접속되는 동시에 하전극은 리셋선 RST에 접속된다.
다음으로, 판독선택선/RE의 전위를 접지전위 VSS, 판독 트랜지스터(Q6)을 오프상태로 한 후, 부하 트랜지스터(Q8)의 소스에 접속되어 있는 제 1의 제어선 LS의 전위를 전원전압 VDD로 설정하는 동시에 부하 트랜지스터(Q8)의 게이트에 접속되어 있는 제 2의 제어선 LG의 전위를 접지전압 VSS로 설정하고, 부하 트랜지스터(Q8)을 온상태로 한다.
다음으로, 리셋선 RST의 전위를 접지전압 VSS로 한 채, 세트선 SRD의 전위를 판독전압 VRD로 설정하고, 비트선 BL에서의 판독 트랜지스터(Q7)에 흐르는 전류에 의한 전압변화와, 기준전압 VREF와의 차를 센스앰프에 의해 검지하여 출력한다.
다음으로, 세트선 SRD의 전위를 접지전압 VSS로 내린 후, 판독선택선/RE의 전위를 전원전압 VDD로 설정하고 판독선택 트랜지스터(Q6)을 온상태로 한다.
이하, 판독전압 VRD의 크기에 대해서 검토한다.
세트선 SRD의 전위를 판독전압 VRD로 설정하면 판독전압 VRD는 제 4의 강유전체 커패시터(CF4)의 용량값과, 판독 트랜지스터(Q7)의 게이트용량값과의 비에 근거하여 제 1의 분할전압과 제 2의 분할전압으로 분할되고, 판독 트랜지스터(Q7)의 게이트에는 제 1의 분할전압이 유기되는 동시에 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에는 제 2의 분할전압이 유기된다.
여기서, 판독 트랜지스터(Q7)의 임계값전압을 VT로 하고, 제 4의 강유전체 커패시터(CF4)가 데이터 "1"을 유지하고 있을 때에 판독 트랜지스터(Q7)의 게이트에 유기되는 제 1의 분할전압을 VS로 하며, 제 4의 강유전체 커패시터(CF4)가 데이터 "0"을 유지하고 있을 때에 판독트랜지스터(Q7)의 게이트에 유기되는 제 1의 분할전압을 VR로 하였을 때에, 판독전압 VRD는 VR>VT>VS의 관계가 성립하는 크기로 설정된다.
이와 같이 하면, 판독 트랜지스터(Q7)에 의해 제 4의 강유전체 커패시터(CF4)에 유지되어 있는 데이터 "1" 또는 데이터 "0"을 판독할 때에, 판독 트랜지스터(Q7)의 드레인과 소스와의 사이에 흐르는 전류값의 비를 크게 할 수 있기 때문에 바람직하다.
이하, 도 4를 참조하여 상술한 판독동작을 데이터 "1"이 유지되고 있는 경우와 데이터 "0"이 유지되고 있는 경우로 나누어 설명한다. 도 4에 있어서 종축은 강유전체 커패시터(CF4)의 강유전체막에 드나드는 동시에 유지되는 전하 Q를 나타내고, 횡축은 강유전체 커패시터(CF4)의 용량과 판독 트랜지스터(Q7)의 게이트용량과의 직렬회로에 인가되는 전압을 나타낸다.
<데이터 "1"이 유지되고 있을 때의 판독동작>
우선, 판독 트랜지스터(Q7)이 형성되어 있는 기판의 전위를 접지전압 VSS로 설정한다.
제 4의 강유전체 커패시터(CF4)에 데이터 "1"이 유지되고 있을 때에는 제 4의 강유전체 커패시터(CF4)의 분극전하는 점 p의 위치에 있다.
다음으로, 상술한 메모리셀(강유전체 커패시터)의 선택동작에 의해 제 4의 강유전체 커패시터(CF4)의 상전극을 세트선 SRD에 접속하는 동시에 하전극을 리셋선 RST에 접속한 후, 판독선택선/RE의 전위를 접지전위 VSS로 설정하고 판독선택 트랜지스터(Q6)을 오프상태로 하는 동시에, 제 1의 제어선 LS의 전위를 전원전압VDD로 설정한다.
이 상태에서 리셋선 RST의 전위를 접지전압 VSS로 한 채, 세트선 SRD의 전위를 판독전압 VRD로 설정하면 세트선 SRD와 판독 트랜지스터(Q7)의 기판과의 사이에, 즉 제 4의 강유전체 커패시터(CF4)의 용량과 판독 트랜지스터(Q7)의 게이트용량이 직렬로 접속된 직렬회로에 (VRD-VSS)의 전압이 인가된다.
이하, 이 동작에 대해서 도 4를 참조하여 설명한다.
제 4의 강유전체 커패시터(CF4)의 용량과 판독 트랜지스터(Q7)의 게이트용량과의 직렬회로에 (VRD-VSS)의 전압이 인가되면 그 전압 (VRD-VSS)은 판독 트랜지스터(Q7)의 게이트와 기판과의 사이에 발생하는 점 r에서 점 s까지의 제 1의 분할전압 VS와, 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에 발생하는 점 p에서 점 s까지의 제 2의 분할전압 (VRD-VSS-VS)으로 분할된다.
도 4에 있어서 6은 데이터 "1"의 판독동작시에서의 판독 트랜지스터(Q7)의 게이트용량 부하선으로, 점 s의 위치 즉 제 1의 분할전압 VS의 크기는 판독동작에서의 판독 트랜지스터(Q7)의 게이트용량의 크기에 의존한다. 또한, 제 1의 분할전압 VS에 의해 데이터 "1"을 판독하였을 때의 판독 트랜지스터(Q7)의 채널 콘덕턴스가 정해진다.
판독 트랜지스터(Q7)의 임계값전압 VT와, 데이터 "1"이 유지되어 있을 때의 제 1의 분할전압 VS와의 사이에 VT>VS의 관계가 성립하도록 제 4의 강유전체 커패시터(CF4)의 용량값과 판독 트랜지스터(Q7)의 게이트용량값과의 용량비를 설정해 두면 리셋선 RST로부터 부하 트랜지스터(Q8), 비트선 BL 및 판독 트랜지스터(Q7)의채널을 통하여 리셋선 RST에 흐르는 전류값은 비교적 작아지기 때문에, 비트선 BL의 전압변화를 작게 할 수 있다. 그리고, 이 전압변화를 비트선 BL에 접속되어 있는 센스앰프에 의하여 검지하고, 검지한 전압변화와 미리 설정한 기준전압과 비교하여, 검지한 전압변화가 기준전압을 넘지 않으면 데이터 "1"이 유지되고 있다고 판정한다.
다음으로, 세트선 SRD의 전위를 접지전압 VSS로 되돌리면 제 4의 강유전체 커패시터(CF4)의 분극전하는 히스테리시스 루프의 거의 최외주를 따라 이동하여 점 p로 되돌아가고, 판독 트랜지스터(Q7)의 게이트용량 부하선 7은 점 p에서 종축과 교차한다.
그 후, 판독선택선/RE의 전위를 전원전압 VDD로 설정하고 판독선택 트랜지스터(Q6)을 온상태로 하여도 제 4의 강유전체 커패시터(CF4)에 인가되는 전압은 영이기 때문에, 데이터 "1'을 판독한 후에 제 4의 강유전체 커패시터(CF4)에 유지되고 있는 분극전하의 크기는 데이터 "1"을 판독하기 전의 분극전하의 크기와 거의 변함이 없다.
<데이터 "0"이 유지되고 있을 때의 판독동작>
제 4의 강유전체 커패시터(CF4)에 데이터 "0"이 유지되고 있을 때에는 제 4의 강유전체 커패시터(CF4)의 분극전하는 점 q의 위치에 있다.
다음으로, 상술한 메모리셀(강유전체 커패시터)의 선택동작에 의해 제 4의 강유전체 커패시터(CF4)의 상전극을 세트선 SRD에 접속하는 동시에 하전극을 리셋선 RST에 접속한 후, 판독선택선/RE의 전위를 접지전위 VSS로 설정하고 판독선택트랜지스터(Q6)을 오프상태로 하는 동시에, 제 1의 제어선 LS의 전위를 전원전압 VDD로 설정한다.
이 상태에서 리셋선 RST의 전위를 접지전압 VSS로 한 채, 세트선 SRD의 전위를 판독전압 VRD로 설정하면 세트선 SRD와 판독 트랜지스터(Q7)의 기판과의 사이에, 즉 제 4의 강유전체 커패시터(CF4)의 용량과 판독 트랜지스터(Q7)의 게이트용량이 직렬로 접속된 직렬회로에 (VRD-VSS)의 전압이 인가된다.
제 4의 강유전체 커패시터(CF4)의 용량과 판독 트랜지스터(Q7)의 게이트용량의 직렬회로에 (VRD-VSS)의 전압이 인가되면 그 전압 (VRD-VSS)은 판독 트랜지스터(Q7)의 게이트와 기판과의 사이에 발생하는 점 u에서 점 v까지의 제 1의 분할전압 VR과, 제 4의 강유전체 커패시터(CF4)의 상전극과 하전극과의 사이에 발생하는 점 q에서 점 v까지의 제 2의 분할전압 (VRD-VSS-VR)으로 분할된다.
도 4에 있어서 7은 데이터 "0"의 판독동작점에서의 판독 트랜지스터(Q7)의 게이트용량 부하선으로, 점 v의 위치 즉 제 1의 분할전압 VS의 크기는 판독동작에서의 판독 트랜지스터(Q7)의 게이트용량의 크기에 의존한다. 또한, 제 1의 분할전압 VR에 의해 데이터 "0"을 판독하였을 때의 판독 트랜지스터(Q7)의 채널 콘덕턴스가 정해진다.
판독 트랜지스터(Q7)의 임계값전압 VT와, 데이터 "0"이 유지되고 있을 때의 제 1의 분할전압 VR과의 사이에 VR>VT의 관계가 성립하도록 제 4의 강유전체 커패시터(CF4)의 용량값과 판독 트랜지스터(Q7)의 게이트용량값과의 용량비를 설정해 두면 리셋선 RST로부터 부하 트랜지스터(Q8), 비트선 BL 및 판독 트랜지스터(Q7)의채널을 통하여 리셋선 RST에 흐르는 전류값은 비교적 커지기 때문에, 비트선 BL의 전압변화를 크게 할 수 있다. 그리고, 이 전압변화를 비트선 BL에 접속되어 있는 센스앰프에 의해서 검지하고, 검지한 전압변화와 미리 설정한 기준전압과 비교하여, 검지한 전압변화가 기준전압을 넘으면 데이터 "0"이 유지되고 있다고 판정한다.
그 후, 판독선택선/RE의 전위를 전원전압 VDD로 설정하고 판독선택 트랜지스터(Q6)을 온상태로 하고, 제 4의 강유전체 커패시터(CF4)에 인가되는 전압을 영으로 하면 강유전체 커패시터(CF4)의 분극전하는 히스테리시스 루프의 안쪽의 영역을 지나 점 w의 위치에 도달한다. 데이터 "0"을 판독한 후에 제 4의 강유전체 커패시터(CF4)에 유지되어 있는 분극전하의 크기는 데이터 "0"을 판독하기 전의 분극전하보다도 명확하게 작아진다.
그래서, 판독선택 트랜지스터(Q6)을 온상태로 하고 제 4의 강유전체 커패시터(CF4)에 인가되는 전압을 영으로 하기 전에, 세트선 SRD의 전압을 강제적으로 접지전압 VSS로 되돌린다. 이와 같이 하면, 제 4의 강유전체 커패시터(CF4)의 분극전하는 히스테리시스 루프의 안쪽의 영역을 지나지만, 판독 트랜지스터(Q7)의 게이트용량 부하선 8은 점 q에서 종축과 교차하도록 제 4의 강유전체 커패시터(CF4)에 작용하기 때문에, 분극전하는 점 v에서 점 x로 빠르게 이동한다.
여기서, 판독 트랜지스터(Q7)의 게이트용량 부하선 8의 경사는 충분히 작게 설정되어 있기 때문에 점 x의 분극전하는 점 q의 분극전하보다도 약간 작지만, 점 x의 분극전하와 점 q의 분극전하와는 크기가 거의 동일하다. 따라서, 그 후, 판독선택선/RE의 전위를 전원전압 VDD로 설정하고, 판독선택트랜지스터를 온상태로 하고, 제 4의 강유전체 커패시터(CF4)에 인가되는 전압을 영으로 하여도 데이터 "0"을 유지하고 있는 제 4의 강유전체 커패시터(CF4)의 분극전하의 크기는 데이터 "0"을 판독하기 전의 분극의 크기와 거의 변함이 없다.
하지만, 데이터 "0"의 1회의 판독동작에 의한 분극전하의 감소는 적더라도 판독동작을 다수회 반복하면 점 q에 있는 분극전하는 점 p 쪽으로 이동할 우려는 있지만, 데이터 "0"의 판독동작시에 있어서 제 4의 강유전체 커패시터(CF4)에 인가되는 전압 (VRD-VSS-VR), 즉 점 q에서 점 v까지의 전압의 크기가 제 4의 강유전체 커패시터(CF4)의 한계전압 VC를 넘지 않도록 설정되어 있기 때문에, 데이터 "0"을 다수회 반복하여 판독하여도 점 q에 있는 분극전하가 원점 0보다도 위로 이동하는 일은 없다.
제 4의 강유전체 커패시터(CF4)에 인가되는 전압 (VRD-VSS-VR)이 제 4의 강유전체 커패시터(CF4)의 한계전압 VC를 넘지 않는 조건에서, VR>VT>VS의 관계가 성립하도록 제 4의 강유전체 커패시터(CF4)의 용량값과 판독 트랜지스터(Q7)의 게이트용량값과의 용량비를 설정해 두는 것은 가능하다.
또한, 이상의 설명은 제 4의 강유전체 커패시터(CF4)에 한하지 않고, 어느 하나의 강유전체 커패시터에 있어서도 성립하는 것이다.
또한, 본 실시예에서는 4개의 메모리셀로 1개의 메모리셀 블록을 구성하였지만, 메모리셀 블록내의 메모리셀의 수는 임의로 설정할 수 있다.
이하, 비트선 BL의 전압변화와 기준전압을 비교함으로써, 데이터 "1"이 유지되고 있는가 또는 데이터 "0"이 유지되고 있는가를 판정할 때에 이용되는 기준전압을 발생시키는 회로에 대해서 도 5를 참조하여 설명한다.
도 5는 도 2에 나타내는 메모리셀 블록과, 레퍼런스 블록 0 및 레퍼런스 블록 1로 이루어진 기준전압발생회로를 나타내고 있고, 레퍼런스 블록 0 및 레퍼런스 블록 1은 도 2에 나타내는 메모리셀 블록과 동일한 회로구성이다.
또한, 세트선 SRD는 메모리셀 블록의 블록선택 트랜지스터(Q5), 레퍼런스 블록 0의 블록선택 트랜지스터(Q50) 및 레퍼런스 블록 1의 블록선택 트랜지스터(Q51)에 공통으로 접속되고, 리셋선 RST는 메모리셀 블록의 판독선택 트랜지스터(Q6), 레퍼런스 블록 0의 판독선택 트랜지스터(Q60) 및 레퍼런스 블록 1의 판독선택 트랜지스터(Q61)에 공통으로 접속되며, 판독선택선/RE는 메모리셀 블록의 판독선택 트랜지스터(Q6), 레퍼런스 블록 0의 판독선택 트랜지스터(Q60) 및 레퍼런스 블록 1의 판독선택 트랜지스터(Q61)의 각 게이트에 공통으로 접속되어 있다. 또한, 메모리셀 블록의 비트선 BL의 일단측의 선단부와, 레퍼런스 블록 0의 비트선 BL0 및 레퍼런스 블록 1의 비트선 BL1의 각 일단측의 선단부와는 센스앰프 SA에 접속되어 있다.
레퍼런스 블록 0에는 상술한 데이터 "0"의 기입방법에 의해 미리 데이터 "0"이 저장되어 있는 동시에, 레퍼런스 블록 1에는 상술한 데이터 "1"의 기입방법에 의해 미리 데이터 "1"이 저장되어 있다.
판독동작시에서는 레퍼런스 블록 0 및 레퍼런스 블록 1에 대해서는 상술한 판독방법에 의해 데이터를 판독한다. 데이터 "0"의 판독동작에서 발생하는 비트선전위를 VBL0으로 하고 데이터 "1"의 판독동작에서 발생하는 비트선전위를 VBL1로하면, 레퍼런스 블록 0의 비트선 BL0 및 레퍼런스 블록 1의 비트선 BL1에는 (VBL0+VBL1) ×1/2인 기준전위가 발생한다. 이 기준전위와 판독동작을 행하는 메모리셀 블록에서 발생하는 비트선전위를 센스앰프 SA에서 비교하여, 비트선전위가 기준전위를 넘지 않으면 데이터 "1"이 유지되고 있다고 판정하고, 비트선전위가 기준전위를 넘으면 데이터 "0"이 유지되고 있다고 판정한다.
이 경우, 기준전위가 데이터 "0"이 유지되고 있을 때의 비트선전위 VBL0과 데이터 "1"이 유지되고 있을 때의 비트선전위 VBL1과의 중간의 전위에 설정되어 있기 때문에, 동작범위가 넓어진다.
또한, 메모리셀 블록에서의 데이터를 판독하는 강유전체 커패시터와 동일한 행에 위치하는 레퍼런스 블록 0의 강유전체 커패시터 및 레퍼런스 블록 1의 강유전체 커패시터로부터 비트선전위 VBL0 및 비트선전위 VBL1을 발생시키면 기생용량 등의 영향을 동등하게 할 수 있기 때문에 바람직하다. 구체적으로는, 예를 들어 메모리셀 블록내의 제 3의 강유전체 커패시터(CF3)에 유지되어 있는 데이터를 판독할 때에는 레퍼런스 블록 0의 제 3의 강유전체 커패시터(CF30) 및 레퍼런스 블록 1의 제 3의 강유전체 커패시터(CF31)에 유지되고 있는 데이터로부터 비트선전위 VBL0, VBL1을 발생시키는 것이 바람직하다.
또한, 레퍼런스 블록 0, 1의 메모리셀 블록의 수는 메모리셀 어레이의 메모리셀 블록의 수와 동일한 것이 바람직하다. 즉, 도 5에 나타내는 회로구성에서는 비트선 BL, 비트선 BL0 및 비트선 BL1에는 1개의 메모리셀 블록만 접속되어 있지만, 예를 들어 비트선 BL에 10개의 메로리셀 블록이 접속되어 있는 경우에는 비트선 BL0 및 비트선 BL1에도 각 10개의 메모리셀 블록을 접속하는 것이 바람직하다. 이와 같이 하면, 안정된 동작이 가능하게 된다.
본 발명에 관한 반도체 기억장치에 의하면 각 메모리셀마다 판독 트랜지스터를 배치할 필요가 없기 때문에, 메모리셀 나아가서는 반도체 기억장치의 면적을 저감할 수 있는 동시에, 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지하는 감도가 향상된다.
본 발명에 관한 제 1의 반도체 기억장치의 구동방법에 의하면 반도체 기억장치의 면적을 저감할 수 있다.
본 발명에 관한 제 2의 반도체 기억장치의 구동방법에 의하면 데이터를 판독할 때의 동작마진이 커지기 때문에, 안정된 동작을 실현할 수 있다.
본 발명에 관한 제 3, 제 4, 제 5 또는 제 6의 반도체 기억장치의 구동방법에 의하면 강유전체 커패시터의 저항성분에 기인하는 전위의 저하가 억제되기 때문에, 리텐션특성이 향상된다.

Claims (17)

  1. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀블록과,
    연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과,
    일단측이 상기 판독 트랜지스터의 드레인에 접속된 비트선과,
    일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과,
    상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 복수의 강유전체 커패시터로부터 데이터의 기입 또는 판독을 행하는 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 복수의 강유전체 커패시터의 각각에 병렬로 접속되어 있는 동시에, 각 게이트가 상기 복수의 워드선의 각각에 접속된 복수의 선택 트랜지스터를 추가로 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 판독 트랜지스터의 게이트에는 상기 세트선에 인가되는 판독전압이 상기 강유전체 커패시터의 용량값과 상기 판독 트랜지스터의 게이트용량값과의 비에 근거하여 분할된 제 1의 분할전압이 유기되고,
    상기 판독전압은 VR>VT>VS (단, VT는 상기 판독 트랜지스터의 임계값전압이고, VS는 상기 선택된 강유전체 커패시터에 데이터가 기입되어 있는 경우에 상기 판독 트랜지스터의 게이트에 유기되는 제 1의 분할전압이며, VR은 상기 선택된 강유전체 커패시터에 데이터가 기입되어 있지 않은 경우에 상기 판독 트랜지스터의 게이트에 유기되는 제 1의 분할전압이다)의 관계가 성립하는 크기로 설정되어 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 강유전체 커패시터의 상전극과 하전극과의 사이에는 상기 세트선에 인가되는 판독전압이, 상기 강유전체 커패시터의 용량값과 상기 판독 트랜지스터의 게이트용량값과의 비에 근거하여 분할된 제 2의 분할전압이 유기되고,
    상기 판독전압은 상기 제 2의 분할전압이 상기 강유전체 커패시터의 한계전압을 넘지 않는 크기로 설정되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1항에 있어서,
    일단측이 상기 비트선의 타단측에 접속된 저항성 부하를 추가로 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5항에 있어서,
    상기 저항성 부하는 MOS형 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  7. 제 5항에 있어서,
    상기 저항성 부하의 타단에는 전원전압이 인가되고,
    상기 선택된 강유전체 커패시터의 강유전체막의 분극의 편위에 따라 다른 상기 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 상기 저항성 부하의 양단에 생기는 전압변화와 기준전압을 비교하는 비교수단을 추가로 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제 1항에 있어서,
    상기 메모리셀 블록과 동일한 구성을 갖고 또한 상기 메모리셀 블록의 워드선방향으로 배치된 다른 메모리셀 블록과,
    일단측이 상기 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 드레인에 접속된 다른 비트선과,
    일단측이 상기 비트선의 타단측에 접속되고 또한 타단측이 전원전압에 접속된 제 1의 저항성 부하와,
    일단측이 상기 다른 비트선의 타단측에 접속되고 또한 타단측이 전원전압에 접속된 다른 저항성 부하를 구비하며,
    상기 세트선은 상기 다른 메모리셀 블록을 구성하는 상기 복수의 강유전체 커패시터의 타단측에도 접속되어 있고,
    상기 리셋선은 상기 다른 메모리셀 블록을 구성하는 상기 다른 판독 트랜지스터의 소스에도 접속되어 있으며,
    상기 세트선에 판독전압을 인가하였을 때에 상기 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 상기 제 1의 저항성 부하의 양단에 생기는 제 1의 전압변화와, 상기 다른 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 상기 다른 저항성 부하의 양단에 생기는 제 2의 전압변화를 비교하는 비교수단을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  9. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 상기 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과, 상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법에 있어서,
    상기 선택된 강유전체 커패시터를 선택할 때 또는 상기 선택된 강유전체 커패시터에 데이터를 기입할 때에, 상기 세트선, 상기 리셋선 및 상기 워드선에 인가되는 전압은 전원전압 및 접지전압 중의 어느 하나의 전압인 것을 특징으로 하는 반도체 기억장치의 구동방법.
  10. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고, 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 상기 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과, 상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법에 있어서,
    데이터를 판독할 때에 상기 메모리셀 블록을 구성하는 상기 복수의 강유전체 커패시터의 모두가 선택되어 있지 않을 때에는 상기 메모리셀 블록을 구성하는 상기 판독 트랜지스터를 오프상태로 해 두는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  11. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 상기 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과, 상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법에 있어서,
    상기 선택된 강유전체 커패시터에 데이터를 기입하는 공정은,
    상기 세트선에 전원전압을 인가하는 동시에 상기 리셋선에 접지전압을 인가하고, 상기 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 상기 전원전압으로부터 상기 접지전압을 줄인 전위차를 줌으로써, 상기 선택된 강유전체 커패시터의 상기 강유전체막의 분극의 방향을 상기 전위차의 전위경사의 방향으로 향하는 공정과,
    그 후, 상기 세트선에 접지전압을 인가함으로써, 상기 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 상기 전위차를 제거하는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  12. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 상기 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과, 상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법에 있어서,
    상기 선택된 강유전체 커패시터에 기입되어 있는 데이터를 소거하는 공정은,
    상기 세트선에 접지전압을 인가하는 동시에 상기 리셋선에 전원전압을 인가하고, 상기 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 상기 접지전압으로부터 상기 전원전압을 줄인 전위차를 줌으로써, 상기 선택된 강유전체 커패시터의 상기 강유전체막의 분극의 방향을 상기 전위차의 전위경사의 방향으로 향하는 공정과,
    그 후, 상기 리셋선에 접지전압을 인가함으로써, 상기 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 상기 전위차를 제거하는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  13. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 상기 판독 트랜지스터의 드레인에 접속된 비트선과, 일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과, 상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법에 있어서,
    상기 선택된 강유전체 커패시터로부터 데이터를 판독하는 공정은,
    상기 비트선에 전원전압을 인가하고 또한 상기 리셋선에 접지전위를 인가하거나 또는 상기 비트선에 접지전압을 인가하고 또한 상기 리셋선에 전원전위를 인가하는 동시에, 상기 세트선에 판독전압을 인가하였을 때에 상기 비트선에 생기는 전압의 변화를 검지하는 공정과,
    그 후, 상기 세트선에 접지전압을 인가함으로써, 상기 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  14. 제 13항에 있어서,
    상기 전위차를 제거하는 공정 후에, 상기 판독 트랜지스터를 오프상태로 하는 공정을 추가로 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  15. 각각이 강유전체막의 분극의 편위에 따라 데이터를 기억하고 비트선방향으로 연속하여 접속된 복수의 강유전체 커패시터와, 게이트가 연속하여 접속된 상기 복수의 강유전체 커패시터의 일단측에 접속되고 상기 복수의 강유전체 커패시터 중 선택된 강유전체 커패시터의 강유전체막의 분극의 편위를 검지함으로써 데이터를 판독하는 판독 트랜지스터를 갖는 메모리셀 블록과, 연속하여 접속된 상기 복수의 강유전체 커패시터의 타단측에 접속된 세트선과, 일단측이 상기 판독 트랜지스터의 드레인에 접속되고 또한 타단측이 저항성 부하의 일단측에 접속된 비트선과, 일단측이 상기 판독 트랜지스터의 소스에 접속된 리셋선과, 상기 복수의 강유전체 커패시터의 각각에 대응하는 동시에 상기 비트선과 직교하도록 설치되고 상기 선택된 강유전체 커패시터를 선택하는 복수의 워드선을 구비하고 있는 반도체 기억장치의 구동방법에 있어서,
    상기 선택된 강유전체 커패시터로부터 데이터를 판독하는 공정은,
    상기 저항성 부하의 타단에 전원전압을 인가하고 또한 상기 리셋선에 접지전압을 인가하거나 또는 상기 저항성 부하의 타단에 접지전압을 인가하고 또한 상기리셋선에 접지전압을 인가하는 동시에, 상기 세트선에 판독전압을 인가하였을 때에, 상기 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 상기 저항성 부하의 양단에 생기는 전압변화와 기준전압을 비교하는 공정과,
    그 후, 상기 세트선에 접지전압을 인가함으로써, 상기 선택된 강유전체 커패시터의 상전극과 하전극과의 사이에 인가되어 있는 전위차를 제거하는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  16. 제 15항에 있어서,
    상기 전위차를 제거하는 공정 후에, 상기 판독 트랜지스터를 오프상태로 하는 공정을 추가로 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
  17. 제 15항에 있어서,
    상기 반도체 기억장치는 상기 메모리셀 블록과 동일한 구성을 갖고 또한 상기 메모리셀 블록의 워드선방향으로 배치된 다른 메모리셀 블록과, 일단측이 상기 다른 메모리셀 블록을 구성하는 다른 판독 트랜지스터의 드레인에 접속되고 또한 타단측이 다른 저항성 부하의 일단측에 접속된 다른 비트선을 구비하며, 상기 세트선은 상기 다른 메모리셀 블록을 구성하는 상기 복수의 강유전체 커패시터의 타단측에도 접속되어 있는 동시에, 상기 리셋선은 상기 다른 메모리셀 블록을 구성하는 상기 다른 판독 트랜지스터의 소스에도 접속되어 있고,
    상기 기준전압은 상기 다른 저항성 부하의 타단측에 전원전압을 인가하고 또한 상기 리셋선에 접지전압을 인가하거나 또는 상기 다른 저항성 부하의 타단측에 접지전압을 인가하고 또한 상기 리셋선에 접지전압을 인가하는 동시에, 상기 세트선에 판독전압을 인가하였을 때에, 상기 다른 판독 트랜지스터의 드레인과 소스와의 사이에 흐르는 전류에 의해 상기 다른 저항성 부하의 양단에 생기는 전압변화인 것을 특징으로 하는 반도체 기억장치의 구동방법.
KR1020010044699A 2000-07-25 2001-07-25 반도체기억장치 및 그 구동방법 KR20020009495A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00223405 2000-07-25
JP2000223405 2000-07-25

Publications (1)

Publication Number Publication Date
KR20020009495A true KR20020009495A (ko) 2002-02-01

Family

ID=18717504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010044699A KR20020009495A (ko) 2000-07-25 2001-07-25 반도체기억장치 및 그 구동방법

Country Status (5)

Country Link
US (2) US6614678B2 (ko)
EP (1) EP1176601A1 (ko)
KR (1) KR20020009495A (ko)
CN (1) CN1225024C (ko)
TW (1) TW504833B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004526268A (ja) * 2000-09-25 2004-08-26 シメトリックス・コーポレーション 強誘電体メモリおよびその動作方法
JP4011941B2 (ja) * 2002-03-12 2007-11-21 株式会社東芝 半導体記憶装置
CN1303692C (zh) * 2002-09-04 2007-03-07 松下电器产业株式会社 半导体存储装置及其制造方法和驱动方法
JP2004303293A (ja) * 2003-03-28 2004-10-28 Seiko Epson Corp 強誘電体記憶装置のデータ読み出し方法及び強誘電体記憶装置
US7046418B2 (en) * 2003-10-08 2006-05-16 Gentex Corporation Reversible electrodeposition devices and associated electrochemical media
DE102004026003B3 (de) * 2004-05-27 2006-01-19 Infineon Technologies Ag Resistive Speicherzellen-Anordnung
KR100596828B1 (ko) * 2004-12-24 2006-07-04 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
CN101180683B (zh) * 2005-09-21 2010-05-26 株式会社瑞萨科技 半导体器件
US8867256B2 (en) * 2012-09-25 2014-10-21 Palo Alto Research Center Incorporated Systems and methods for writing and non-destructively reading ferroelectric memories
US10325641B2 (en) 2017-08-10 2019-06-18 Ivani, LLC Detecting location within a network
US10229727B1 (en) 2018-03-13 2019-03-12 Micron Technology, Inc. Apparatus and method for controlling erasing data in ferroelectric memory cells
US10460787B1 (en) * 2018-05-16 2019-10-29 Palo Alto Research Center Incorporated Selection circuit usable with ferroelectric memory
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
TWI682404B (zh) * 2018-10-12 2020-01-11 新唐科技股份有限公司 時序校正系統及其方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961651B2 (ja) 1997-12-16 2007-08-22 株式会社東芝 半導体記憶装置
JP4299913B2 (ja) 1998-04-13 2009-07-22 株式会社東芝 半導体記憶装置
US6198652B1 (en) * 1998-04-13 2001-03-06 Kabushiki Kaisha Toshiba Non-volatile semiconductor integrated memory device
JP3961680B2 (ja) 1998-06-30 2007-08-22 株式会社東芝 半導体記憶装置
IT1312269B1 (it) * 1999-04-30 2002-04-10 St Microelectronics Srl Cella di memoria non volatile ferroelettrica integrata su unsubstrato semiconduttore

Also Published As

Publication number Publication date
EP1176601A1 (en) 2002-01-30
US6614678B2 (en) 2003-09-02
US6967859B2 (en) 2005-11-22
TW504833B (en) 2002-10-01
CN1225024C (zh) 2005-10-26
CN1335647A (zh) 2002-02-13
US20040145940A1 (en) 2004-07-29
US20020018358A1 (en) 2002-02-14

Similar Documents

Publication Publication Date Title
KR100558209B1 (ko) 강유전성 메모리 및 그 작동 방법
US6449184B2 (en) Method for driving semiconductor memory
US6049477A (en) Ferroelectric memory device in which the channel region has the same conductivity type as the diffusion region
US6388915B1 (en) Method for driving semiconductor memory
KR20170096604A (ko) Rram 셀을 판독하기 위한 방법 및 장치
KR20020009495A (ko) 반도체기억장치 및 그 구동방법
US9847109B2 (en) Memory cell
US7616486B2 (en) Cell array of semiconductor memory device and method of driving the same
US7352605B2 (en) Nonvolatile ferroelectric memory device and method thereof
KR20030077459A (ko) 반도체 기억장치 및 그 구동방법
US6421268B2 (en) Method for driving semiconductor memory
JP3643054B2 (ja) 半導体記憶装置及びその駆動方法
KR100449070B1 (ko) 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장방법
US7177174B2 (en) Ferroelectric memory device having a reference voltage generating circuit
JP3620588B2 (ja) 半導体記憶装置の駆動方法
JP2005108429A (ja) 半導体記憶装置及びその駆動方法
JP2004178734A (ja) メモリ装置
JP2001110192A (ja) 不揮発性メモリおよびその駆動方法
KR100359859B1 (ko) 메모리소자의 셀트랜지스터
JP3603050B2 (ja) 半導体記憶装置の駆動方法
JP3620590B2 (ja) 半導体記憶装置の駆動方法
KR100377183B1 (ko) 단일 트랜지스터 강유전체 메모리 및 그 구동방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid