KR19990077647A - 불휘발성반도체메모리장치 - Google Patents

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KR19990077647A
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Abstract

메모리 셀의 기록 에러를 방지한다. 복수의 메모리 셀 트랜지스터(11)와 병렬로 더미 셀 트랜지스터(21)를 배치하고, 각각 공통 워드 라인(12)으로 동시에 선택할 수 있게 한다. 메모리 셀 트랜지스터(11)에 접속된 복수의 비트 라인(13)에 기록 데이타에 따른 전위 Vwb1 내지 Vwb4를 인가하고, 그 전위 Vwb1 내지 Vwb4에 따라 컨트롤 게이트가 온되는 메모리 셀 트랜지스터(11)를 통해 소스 라인(14)으로부터 비트 라인(13)에 기록 전류가 흐른다. 동시에, 더미 셀 트랜지스터(21)에도 기록 전류가 흐르고, 그 전류량을 전류 제어 회로(30)에 의해 비트 라인(13)에 흐르는 기록 전류의 변화에 대해 상보적으로 변화시킴으로써 전류량의 총합을 일정하게 유지시킨다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 메모리 셀 트랜지스터의 플로팅 게이트를 이용하여 데이타를 기억하는 불휘발성 반도체 메모리 장치에 관한 것으로, 상세하게는 데이타의 안정된 기록 동작을 제공하는 불휘발성 반도체 메모리 장치에 관한 것이다.
전기 소거식 프로그래머블 롬(EEPROM)은 각각이 전기적으로 소거 가능한 단일 트랜지스터를 포함하는 복수의 메모리 셀을 구비한다. 각 메모리 셀 트랜지스터는 플로팅 게이트와 컨트롤 게이트의, 예를 들면 스플릿(split) 게이트형 등의 2중 게이트 구조를 구비한다. 2중 게이트 구조의 메모리 셀 트랜지스터의 데이타 기록에서는, 드레인 영역에서 발생한 열전자(hot electron)가 가속되어 플로팅 게이트에 주입된다. 데이타의 판독에서는, 플로팅 게이트에 전하가 주입된 경우의 메모리 셀 트랜지스터의 동작 특성과 전하가 주입되지 않은 경우의 메모리 셀 트랜지스터의 동작 특성과의 차가 검출된다.
도 1은 스플릿 게이트형 메모리 셀 트랜지스터(11)를 4행×4행으로 배열한 메모리 셀 블록(10)을 구비하는 불휘발성 반도체 메모리 장치(100)의 개략적인 회로도이다.
워드 라인(12)은, 각 행의 메모리 셀 트랜지스터(11)에 연하여 배치되고, 동일 행에 있어서는 메모리 셀 트랜지스터(11)의 컨트롤 게이트에 공통으로 접속되어 있다. 워드 라인(12)에는 열 디코더(행 선택 회로; 110)로부터 행 선택 신호 LS1 내지 LS4가 공급되고, 그 행 선택 신호 LS1 내지 LS4에 응답하여 특정 행의 메모리 셀 트랜지스터(11)가 활성화된다.
비트 라인(13)은, 각 열의 메모리 셀 트랜지스터(11)에 연하여 배치되고, 동일 열에 있어서는 메모리 셀 트랜지스터(11)의 드레인에 공통으로 접속되어 있다. 소스 라인(14)은 인접하는 워드 라인(12)사이에서 워드 라인(12)과 평행하게 배치되고, 동시에 인접하는 행의 메모리 셀 트랜지스터(11)의 소스에 공통으로 접속되어 있다. 각 소스 라인(14)은 하나의 공통 소스 라인(140)에 접속되어 있다. 각 메모리 셀 트랜지스터(11)에는 데이타 기록을 위한 기록 전위 Vws와 데이타 판독을 위한 제1 판독 전위 Vrs가 공통 소스 라인(140) 및 소스 라인(14)을 통해 선택적으로 공급된다.
제1 선택 트랜지스터(15)는, 각 비트 라인(13)에 각각 접속되고, 행 디코더(130)로부터 게이트에 인가되는 열 선택 신호 CS1 내지 CS4에 응답하여, 복수의 비트 라인(13) 중 하나를 데이타 라인(16)에 선택적으로 접속한다.
기록 회로(20)는 데이타 라인(16)에 접속되고, 기록 동작시에 있어서, 각 메모리 셀 트랜지스터(11)에 기록 데이타에 대응하는 전위 Vwb를 공급한다. 데이타 라인(16)은 센스 증폭기(도시되지 않음)에도 접속되고, 판독 동작시에 있어서, 비트 라인(13)의 전위 VBL을 센스 증폭기에 공급한다.
제2 선택 트랜지스터(17)는, 제1 선택 트랜지스터(15)와는 반대측에서 각 비트 라인(13)과 전력 공급 라인(18)과의 사이에 접속되고, 기록 동작시에 있어서, 게이트에 인가되는 열 선택 신호 CS1 내지 CS4의 반전 신호 *CS1 내지 *CS4에 응답하여, 복수의 비트 라인(13) 중 선택된 1개를 제외한 나머지 비선택 비트 라인(13)을 전력 공급 라인(18)에 접속한다. 비선택의 각 비트 라인(13)에는 비선택의 각 메모리 셀 트랜지스터(11)에 기록 전류가 흐르는 것을 방지하기 위한 소정의 전위 Vb0가 전력 공급 라인(18)을 통해 공급된다. 제2 선택 트랜지스터(17)는, 판독 동작시에 있어서, 게이트에 인가되는 판독 제어 신호 RC에 응답하여 전체 비트 라인(13)을 전력 공급 라인(18)에 접속한다. 전체 비트 라인(13)에는, 전력 공급 라인(18)을 통해 제2 판독 전위 Vrb(>Vrs)가 공급된다.
행 선택 신호 LS1 내지 LS4는, 열 어드레스 정보에 기초하여 열 디코더(110)에 의해 생성되고, 워드 라인(12) 중 1개를 선택한다(특정 행의 각 메모리 셀 트랜지스터(11)를 동시에 활성화한다). 열 선택 신호 CS1 내지 CS4는, 행 어드레스 정보에 기초하여 행 디코더(열 선택 회로; 130)에 의해 생성되고, 제1 선택 트랜지스터(15) 중 하나를 선택적으로 온시킨다(특정 열의 메모리 셀 트랜지스터(11)를 활성화한다). 이와 같이 하여 열 어드레스 정보 및 행 어드레스 정보에 따라 선택된 하나의 메모리 셀 트랜지스터(11)가 비트 라인(13)을 통해 데이타 라인(16)에 접속된다.
메모리 셀 트랜지스터(11)에 데이타를 기록할 때는, 하나의 워드 라인(12)이 선택된 상태에서, 소스 라인(14)에 소정의 기록 전위 Vws를 인가하고, 동시에 데이타 라인(16)에 기록 데이타에 대응하는 전위 Vwb가 인가된다. 예를 들면, 선택된 워드 라인(12)에 2V의 전위가 인가되고, 데이타 라인(16)에 기록 데이타가 "1"인 경우에 0V, "0"인 경우에 5V의 전위 Vwb가 인가된다. 이것에 의해, 기록 데이타가 "1"인 경우만, 선택된 메모리 셀 트랜지스터(11)에 기록 전류가 흐른다. 이것은 메모리 셀 트랜지스터(11)는, 워드 라인(12; 컨트롤 게이트)의 전위가 비트 라인(13; 드레인)의 전위보다도 임계치만큼만 높게 된 경우에 온되고, 소스 라인(14)으로부터 비트 라인(13)에 기록 전류가 흐르기 때문이다. 비선택 비트 라인(13)에 대해서는 5V의 전위 Vb0(기록 데이타가 "0"인 경우에 데이타 라인(16)에 인가되는 전위 Vwb와 동일 전위)가 전력 공급 라인(18)을 통해 인가되므로, 비선택의 메모리 셀 트랜지스터(11)에는 기록 전류가 흐르지 않는다.
메모리 셀 트랜지스터(11)로부터 데이타를 판독할 때는, 전력 공급 라인(18)을 통해 비트 라인(13)에 판독 전위 Vrs(예를 들면 5V)가 인가되고, 소스 라인(14)에 판독 전위 Vrs(예를 들면 0V)가 인가된다. 이렇게 하여 워드 라인(12)을 선택한 경우에 생기는 비트 라인(13)의 전위 변화가 데이타 라인(16)을 통해서 센스 증폭기에 의해 판독된다.
스플릿 게이트형 메모리 셀 트랜지스터(11)의 기록 동작에 있어서, 메모리 셀 트랜지스터(11)의 드레인에 발생하는 열전자를 소스로 가속하기 위해서는 소스 드레인간 전위차를 높게 설정할 필요가 있다. 따라서, 예를 들면 비트 라인(13)에 0V의 전위 Vwb가 인가되고, 소스 라인(14)에 10V 이상(예를 들면, 14V)의 기록 전위 Vws가 인가된다.
상술한 것과 같이, 기록 데이타가 "1"인 경우, 데이타 라인(16)에 0V가 인가되므로, 선택된 메모리 셀 트랜지스터(11)에는 기록 전류가 흐른다. 이 경우, 소스 라인(14)의 전위가 저하되므로, 비선택의 메모리 셀 트랜지스터(11)에 과잉 전계는 인가되지 않는다. 기록 데이타가 "0"인 경우, 데이타 라인(16)에는 5V가 인가되므로, 선택된 메모리 셀 트랜지스터(11)에는 기록 전류가 흐르지 않는다. 이 경우, 소스 라인(14)의 전위가 저하되지 않으므로, 기록 전위 Vws가 전체 메모리 셀 트랜지스터(11)에 영향을 미칠 가능성이 있다. 즉, 이러한 상태에서 워드 라인(12)이 선택되면, 비선택의 메모리 셀 트랜지스터(11)에 기록 전류가 흐를 우려가 있다. 특히 동일 행의 메모리 셀 트랜지스터(11)에 연속적으로 데이타를 기록할 경우, 그 동일 행의 각 메모리 셀 트랜지스터(11)에는 이와 같은 기록 전류가 반복하여 흐르고, 이것은 기록 에러의 요인이 된다.
도 2는 제1 및 제2 선택 트랜지스터를 갖고 있지 않은 메모리 셀 블록(10A)를 구비한 불휘발성 반도체 메모리 장치(200)의 개략적인 회로도이다. 각 비트 라인(13)은, 기록 회로(220)에 접속되어 있다. 기록 회로(220)는, 기록 동작에 있어서, 기록 데이타에 대응하는 전위 Vwb1 내지 Vwb4를 각 비트 라인(13)을 통해서 각 열의 메모리 셀 트랜지스터(11)에 각각 공급한다. 비트 라인(13)은 센스 증폭기(도시되지 않음)에도 접속되어 있다. 센스 증폭기는, 판독 동작에 있어서, 판독 전위 Vrb를 각 메모리 셀 트랜지스터(11)에 공급함으로써 생기는 전위 VBL를 각 비트 라인(13)을 통해 수신한다.
상기 기술한 휘발성 반도체 장치(200)에 있어서, 예를 들면 전체 열의 메모리 셀 트랜지스터(11)에 데이타 "1"이 기록되는 경우, 각 전위 Vwb1 내지 Vwb4 전체가 0V로 설정된다. 그러면, 전체 열의 메모리 셀 트랜지스터(11)에 기록 전위가 흘러 소스 라인(14)의 전위 Vws가 전체 기록 전위만큼만 저하한다. 이와 같은 소스 전위의 저하는, 소스 라인(14)의 전위를 불안정하게 한다. 이와 같은 기록 전위 Vws의 변동은, 기록 동작의 불규칙를 초래하고, 결과적으로 기록 에러의 요인이 된다.
본 발명은 데이타의 안정된 기록 동작을 제공하는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 측면 및 장점은 도면을 참고로하여 본 발명의 실시예를 설명하는 이하의 기술을 통해 더 명확해 질 것이다.
도 1은 제1 종래예의 불휘발성 반도체 메모리 장치의 개략적인 블록도.
도 2는 제2 종래예의 불휘발성 반도체 메모리 장치의 개략적인 블록도.
도 3은 본 발명의 제1 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록도.
도 4는 도 3의 불휘발성 반도체 메모리 장치의 메모리 셀의 개략적인 평면도.
도 5는 도 4의 메모리 셀의 5-5선에 따른 단면도.
도 6은 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록도.
도 7은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록도.
도 8은 본 발명의 제4 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메모리 셀 블록
11 : 메모리 셀 트랜지스터
12 : 워드 라인
13 : 비트 라인
14 : 소스 라인
20 : 더미 셀 블록
21 : 더미 셀 트랜지스터
22 : 더미 비트 라인
30 : 전류 제어 회로
31 : 전류 제어 트랜지스터
도 3은, 본 발명의 제1 실시 형태의 불휘발성 반도체 메모리 장치(300)의 개략적인 회로도이다.
메모리 셀 블록(10)은 복수의 메모리 셀 트랜지스터(11), 복수의 워드 라인(12), 복수의 비트 라인(13), 소스 라인(14), 제1 및 제2 선택 트랜지스터(15, 18), 및 전력 공급 라인(18)을 포함한다. 이 메모리 셀 블록(10)은, 도 1의 메모리 셀 블록(10)과 동일한 구성이다.
메모리 셀 블록(10)과 병렬로 더미(dummy) 셀 블록(12)이 설치되고, 이 더미 셀 블록(20)내에는 복수의 더미 셀 트랜지스터(21)가 설치되어 있다. 더미 셀 트랜지스터(21)에는 메모리 셀 트랜지스터(11)에 기록되야 될 데이타를 반전함으로써 생성된 반전 데이타가 기록된다. 데이타 "1"의 기록 동작에 있어서, 선택된 메모리 셀 트랜지스터에는 기록 전류가 흐르고, 더미 셀 트랜지스터에는 기록 전류가 흐르지 않는다. 데이타 "0"의 기록 동작에 있어서, 선택된 메모리 셀 트랜지스터에는 기록 전류가 흐르지 않고, 더미 셀 트랜지스터에는 기록 전류가 흐른다. 따라서, 전류 공급원은 데이타의 내용에 관계없이 항상 일정한 기록 전류를 공급하여 안정된 기록 동작이 달성된다.
상세하게는, 더미 셀 블록(20)은, 더미 셀 트랜지스터(21) 및 더미 비트 라인(22)을 포함한다. 더미 셀 트랜지스터(21)는, 메모리 셀 트랜지스터(11)와 동일 구조를 가지고 있고, 각 행의 메모리 셀 트랜지스터(11)에 대해서 1개씩 배치되어 있다. 즉, 더미 셀 트랜지스터(21)는 메모리 셀 트랜지스터(11)와 동일 공정에 의해 동일 사이즈로 형성되어 있다. 더미 비트 라인(22)은, 더미 셀 트랜지스터(21)의 배열에 연하여 배치되고, 동시에 각 더미 셀 트랜지스터(21)의 드레인에 공통으로 접속되어 있다. 더미 비트 라인(22)은, 인버터(23)를 통해 데이타 라인(16)에 접속되어 있다. 따라서, 데이타 라인(16)에 인가되는 기록 전위 Vwb가 인버터(23)에 의해 반전되고, 그 반전 전위 *Vwb가 더미 비트 라인(22)에 인가된다.
메모리 셀 블록(10)의 각 워드 라인(12)은, 더미 셀 블록(20)내까지 연장되고, 동일 행의 메모리 셀 트랜지스터(11)에 대응하는 더미 셀 트랜지스터(21)의 컨트롤 게이트에 접속되어 있다. 또한, 각 소스 라인(14)은, 더미 셀 블록(20)내까지 연장되고, 인접하는 더미 셀 트랜지스터(21)의 소스에 공통으로 접속되어 있다. 이것에 의해, 동일 행의 메모리 셀 트랜지스터(11)와 더미 셀 트랜지스터(21)가 동시에 선택된다. 더미 셀 트랜지스터(21)의 소스에는, 소스 라인(14)을 통해 각 메모리 셀 트랜지스터(11)와 공통 전위가 인가된다. 또한, 더미 셀 트랜지스터(21)의 드레인에는 더미 비트 라인(22)을 통해 반전 전위 *Vwb가 인가된다.
열 디코더(110)가 행 선택 신호 LS1 내지 LS4를 각 워드 라인(12)에 공급하면, 특정 행의 메모리 셀 트랜지스터(11) 및 더미 셀 트랜지스터(21)이 선택적으로 활성화된다. 예를 들면, 2행째의 메모리 셀 트랜지스터(11) 및 더미 셀 트랜지스터(21)를 선택하는 경우, 열 디코더(110)는 2V의 행 선택 신호 LS2 및 0V의 행 선택 신호 LS1, LS3, LS4를 출력한다. 이것에 의해, 2행째의 메모리 셀 트랜지스터(11) 및 더미 트랜지스터의 컨트롤 게이트가 활성화된다.
제1 선택 트랜지스터(15)는, 열 선택 신호 CS1 내지 CS4에 응답하여 비트 라인(13) 중 하나를 활성화한다. 예를 들면, 2열째의 메모리 셀 트랜지스터(11)를 선택하는 경우, 열 선택 신호 CS2만이 상승되어 2열째 비트 라인(13)에 접속된 선택 트랜지스터(15)가 선택적으로 온된다. 이것에 의해, 2열째 비트 라인(13)이 선택적으로 데이타 라인(16)에 접속되고, 데이타 라인(16)의 전위 Vwb가 2열째 비트 라인(13)을 통해 2열째 각 메모리 셀 트랜지스터(11)의 드레인에 인가된다.
데이타 "1"의 기록 동작에 있어서, 기록 회로(120A)가 컨트롤 게이트 전위(예를 들면 2V)보다도 임계치만큼 이상으로 낮은 전압 Vwb(예를 들면 0V)를 데이타 라인(16)을 통해 선택된 비트 라인(13)에 인가하면, 선택된 메모리 셀 트랜지스터(11)가 온된다. 그러면, 선택된 메모리 셀 트랜지스터(11)을 통해 소스 라인(14)으로부터 비트 라인(13)에 기록 전류가 흐른다. 이 때, 인버터(23)에 의해 컨트롤 게이트 전위보다도 높은 반전 전위 *Vwb(예를 들면 5V)가 더미 비트 라인(22)에 인가되므로, 어떤 더미 셀 트랜지스터(21)도 온되지 않아, 더미 트랜지스터(21)에 기록 전류는 흐르지 않는다.
데이타 "0"의 기록 동작에 있어서, 기록 회로(120A)가 컨트롤 게이트 전위보다도 높은 전위 Vwb(예를 들면 5V)를 데이타 라인(16)을 통해 선택된 비트 라인(13)에 인가하면, 선택된 메모리 셀 트랜지스터(11)는 온되지 않고, 선택된 메모리 셀 트랜지스터(11)에 기록 전류는 흐르지 않는다. 또한, 비선택 비트 라인(13)에 대해 5V의 전위 Vb0가 전력 공급 라인(18)을 통해 인가되므로, 비선택 메모리 셀 트랜지스터(11)에도 기록 전류는 흐르지 않는다. 이 때, 인버터(23)에 의해 컨트롤 게이트 전위보다도 임계치만큼 이상으로 낮은 반전 전위 *Vwb(예를 들면 0V)가 더미 비트 라인(22)에 인가되므로, 더미 셀 트랜지스터(21)는 온되고, 그 더미 셀 트랜지스터(21)를 통해 소스 라인(14)으로부터 더미 비트 라인(22)에 기록 전류가 흐른다. 따라서, 비선택 메모리 셀 트랜지스터(11)에 기록 전류가 흐르는 것이 방지된다. 여기에서, 메모리 셀 트랜지스터(11)와 더미 셀 트랜지스터(21)와는 동일 구조를 가지고 있으므로, 메모레 셀 트랜지스터(11)에 흐르는 기록 전류와 더미 셀 트랜지스터(21)에 흐르는 기록 전류는 거의 같게 된다. 따라서, 메모리 셀 트랜지스터(11)를 통해 소스 라인(14)으로부터 비트 라인(13)에 흐르는 전류 i1와, 더미 셀 트랜지스터(21)를 통해 소스 라인(11)으로부터 더미 비트 라인(22)에 흐르는 전류 i2와의 합(i1+i2)이 거의 일정하게 유지된다. 따라서, 기록 데이타의 내용에 관계없이, 소스 라인(14)으로부터의 전력 공급이 일정 조건하로 유지되고, 비선택 메모리 셀 트랜지스터(11)에 기록 전류가 흐르는 것이 방지된다.
기록시에 플로팅 게이트에 전하를 주입함으로써, 메모리 셀 트랜지스터(11) 및 더미 셀 트랜지스터(21)의 임계치가 변화해도, 기록 전류는 크게 변화하지 않고, 거의 일정한 값으로 유지된다. 이것은, 메모리 셀 트랜지스터(11) 및 더미 셀 트랜지스터(21)의 전류 용량이 충분한 값으로 설정되고, 동시에 메모리 셀 트랜지스터(11) 및 더미 셀 트랜지스터(21)에 흐르는 각 기록 전류가 비트 라인(13) 및 더미 비트 라인(22)에 접속된 전류 제어용 트랜지스터에 의해 제어되기 때문이다. 이와 같은 점으로부터도 메모리 셀 트랜지스터(11)에 흐르는 전류(i1)와, 더미 셀 트랜지스터(21)에 흐르는 전류(i2)와의 합(i1+i2)이 일정하게 유지되는 것을 알 수 있다.
도 4는 불휘발성 반도체 메모리 장치의 메모리 셀의 개략적인 평면도이고, 도 5는 도 4의 5-5선에 따른 메모리 셀의 단면도이다. 메모리 셀 트랜지스터 및 더미 셀 트랜지스터는, 컨트롤 게이트의 일부가 플로팅 게이트에 나란히 배치된 스플릿 게이트 구조를 구비한다.
P형의 실리콘 기판(1)의 표면에는, 복수의 스트립(strip)형 분리 영역(2)과 복수의 소자 영역이 구획되어 있다. 분리 영역(2)은 비교적 두꺼운 산화막(LOCOS)으로 형성되어 있다. 실리콘 기판(1) 위에는 산화막(3)이 배치되고, 그 산화막(3) 위에는 서로 인접하는 분리 영역(2)간에 걸치도록 하여 플로팅 게이트(4)가 복수의 열에 걸쳐 배치된다. 이 플로팅 게이트(4)는 하나의 메모리 셀에 대해 독립하여 배치된다. 플로팅 게이트(4)는 두꺼운 중앙부와 예각인 단부를 구비하고, 그 플로팅 게이트(4) 위에는 산화막(3a)이 배치되어 있다. 플로팅 게이트(4)의 단부는, 데이타의 소거 동작시에 전계 집중이 생기기 어렵게 한다. 산화막(3) 위에는 각 열의 플로팅 게이트(4)의 일부를 덮는 복수의 컨트롤 게이트(5)가 배치된다. 컨트롤 게이트(5)는, 플로팅 게이트(4)를 덮는 제1 부분과, 산화막(3) 위에 배치된 제2 부분을 구비한다. 교대로 서로 인접하는 열의 플로팅 게이트(4) 및 컨트롤 게이트(5)는 면대칭으로 배치된다. 인접하는 열의 컨트롤 게이트(5)간의 기판 영역 표면에는 N형의 제1 확산층(6d)이 형성되고, 인접하는 열의 플로팅 게이트(4)간의 기판 영역 표면에는 제2 확산층(6s)이 형성된다. 제1 확산층(6d)은, 인접하는 열의 컨트롤 게이트(5)간에서 분리 영역(2)으로 둘러싸인 위치에 독립하여 복수 설치되어 있다. 제2 확산층(6s)은 인접하는 열의 플로팅 게이트(4)간에서 플로팅 게이트(5)에 연해서 펴져 있다. 플로팅 게이트(4), 컨트롤 게이트(5), 제1 확산층(6d), 및 제2 확산층(6s)에 의해 메모리 셀 트랜지스터가 형성된다. 여기에서, 제1 확산층(6d)은 드레인이고, 제2 확산층(6s)은 소스이다. 컨트롤 게이트(5) 위에는 산화막(7)이 배치되고, 그 산화막(7) 위에는 알루미늄 배선(8)이 컨트롤 게이트(5)와 교차하는 방향으로 배치된다. 알루미늄 배선(8)은, 접촉 홀(9)을 통해 제1 확산층(6d)과 접속되어 있다.
상기 기술한 2중 게이트 구조의 메모리 셀 트랜지스터에 있어서, 플로팅 게이트(4)에 주입되는 전하량에 따라 소스 및 드레인 간의 온 저항치가 변화한다. 따라서, 플로팅 게이트(4)에 기억 정보에 따른 양의 전하를 주입하는 것에 의해, 특정 메모리 셀 트랜지스터의 온 저항치를 기억 정보에 따라 변화시킬 수 있다.
도 6은, 본 발명의 제2 실시 형태의 불휘발성 반도체 메모리 장치의 개략적인 블록도이다. 도 6의 불휘발성 반도체 메모리 장치는 4비트의 데이타를 기억할 수 있다.
4개의 메모리 셀 블록(10)이 병렬로 배치되어 있다. 워드 라인(도시되지 않음) 및 소스 라인(14)은 각 메모리 셀 블록(10)에 공통으로 이용된다. 각 메모리 셀 블록(10)의 근처에는 더미 셀 블록(20)이 각각 배치되어 있다. 워드 라인 및 소스 라인(14)은 더미 셀 블록(20)에서도 공통으로 이용된다. 메모리 셀 블록(10) 및 더미 셀 블록(20)은 도 3과 동일 구성이다.
열 디코더(110)는, 각 메모리 셀 블록(10) 및 각 더미 셀 블록(20)에 공통인 워드 라인에 행 선택 신호 LS(메모리 셀 및 더미 셀의 행수에 대응하는 수의 신호)를 인가한다. 각 메모리 블록(10)의 비트 라인에는, 선택 트랜지스터가 접속되고, 그 선택 트랜지스터의 게이트에 열 선택 신호 CS(메모리 셀의 열수에 대응하는 수의 신호)가 인가된다. 각 메모리 셀 블록(10) 및 각 더미 셀 블록(20)에 공통인 소스 라인(14)에는, 기록 전위 Vws/ 판독 전위 Vrs가 선택적으로 인가된다.
기록 회로(120B)는, 4개의 메모리 셀 블록(10)의 데이타 라인에 4 비트의 기록 데이타에 대응하는 4 종류의 전위 Vwb1 내지 Vwb4를 인가한다. 예를 들면, 데이타 "1"인 경우에는 0V(접지 전위)의 전위가 인가되고, 데이타 "0"인 경우에는 5V(전원 전위)의 전위가 인가된다.
각 메모리 셀 블록(10)의 근처에 더미 셀 블록(20)이 배치되어 있으므로, 각 메모리 셀 블록(10)의 기록 동작시에 있어서 데이타의 내용에 관계없이 소스 라인(14)으로부터 일정한 전력이 공급된다. 또한, 1개의 소스 라인(14)에 의해 메모리 셀 블록(10)과 더미 셀 블록(20)이 상호 접속되어 있으므로, 소스 라인(14)상의 전위 구배의 급격한 증대가 방지되고, 각 메모리 셀 블록내에 있어서, 안정되고 동시에 균등한 기록 전위가 얻어진다.
더미 셀 트랜지스터(21)와 메모리 셀 트랜지스터(11)가 동일 구조인 2개의 실시 형태를 설명했다. 그러나, 비트 라인(13)에 흐르는 기록 전류와 더미 비트 라인(22)에 흐르는 기록 전류를 실질적으로 동일하게 되도록 전류를 제어하면 메모리 셀 트랜지스터(11)와 더미 셀 트랜지스터(21)가 다른 구조라도 좋다. 이 경우, 메모리 셀 트랜지스터(11) 및 더미 셀 트랜지스터(21)의 전류 용량은, 비트 라인(13) 및 더미 비트 라인(22)에 접속된 전류 제어용 트랜지스터의 전류 용량보다도 큰 값으로 설정된다.
도 7은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 메모리 장치의 개략적인 블록도이다. 제3 실시 형태에서는, 메모리 셀 블록(10)과 병렬로 배치된 더미 셀 블록(20)내의 더미 셀 트랜지스터(21)에 흐르는 전류를 기록 데이타의 내용에 따라 변경하는 전류 제어 회로(30)가 설치되어 있다.
전류 제어 회로(30)는, 메모리 셀 트랜지스터(11)의 열수에 대응하는 수의 전류 제어 트랜지스터(31)를 포함한다. 각 전류 제어 트랜지스터(31)는, 더미 비트 라인(22)과 기록 회로(220A)와의 사이에 병렬로 접속되고, 기록 회로(220A)로부터의 기록 데이타에 따른 전위 Vwb1' 내지 Vwb4'를 각각 수신하는 게이트를 구비한다. 기록 회로(220A)는, 기록 동작시에 비트 라인(13)에 흐르는 기록 전류의 영향을 받는 것을 방지하기 위해, 비트 라인(13)에 인가되는 전위 Vwb1 내지 Vwb4와는 독립한 전위 Vwb1' 내지 Vwb4'를 전류 제어 트랜지스터(31)에 공급한다. 그러나, 전위 Vwb1 내지 Vwb4와 전위 Vwb1' 내지 Vwb4'와는 동일 값이다.
전류 제어 트랜지스터(31)의 구동 능력은, 기록 동작시에 각 비트 라인(13)에 흐르는 기록 전류와 실질적으로 동일한 전류가 트랜지스터(31)에 흐르도록 설정되는 것이 바람직하다. 예를 들면, 기록 회로(220A)의 접지에 접속되고, 동시에 전류 제어 트랜지스터(31)와 동일 구동 능력을 갖는 트랜지스터가 설치된다. 그 트랜지스터를 통해 비트 라인(13)에 기록 전류가 흐른다.
데이타 "0"의 기록 동작에 있어서, 기록 회로(220A)가 각 비트 라인(13)에 컨트롤 게이트의 전위보다도 높은 전위 Vwb1 내지 Vwb4(예를 들면 5V)를 공급하면, 선택된 동일 행의 메모리 셀 트랜지스터(11)는 오프된다. 동시에 기록 회로(220A)가 컨트롤 게이트의 전위보다 높은 전위 Vwb1' 내지 Vwb4'(예를 들면 5V)를 전류 제어 트랜지스터(31)에 공급하면, 전체 트랜지스터(31)가 오프된다. 즉, 기록 동작시 오프되는 메모리 셀 트랜지스터(11)의 수와, 온되는 전류 제어 트랜지스터(31)의 수가 일치한다.
또한, 기록 회로(220A)가 컨트롤 게이트의 전위(예를 들면, 2V)보다 임계치만큼 이상 낮은 기록 전위 Vwb0(예를 들면 0V)를 온 트랜지스터(31)를 통해 더미 비트 라인(22)에 공급하면, 더미 셀 트랜지스터(21)가 온된다. 이것에 의해, 소스 라인(14)으로부터 더미 비트 라인(22)에 기록 전류가 흐른다. 이 때, 4개의 트랜지스터(31)가 온된 상태이므로, 많은 기록 전위가 흐른다. 즉, 기록 데이타에 따라 더미 비트 라인(22)에 흐르는 기록 전류의 양과 각 비트 라인(13)에 흐르는 기록 전류의 총합이 상보적이 되도록 더미 비트 라인(22)에 흐르는 기록 전류가 제어된다. 따라서, 각 비트 라인(13)에 흐르는 기록 전류 i1 내지 i4와 더미 비트 라인(22)에 흐르는 기록 전류 i0와의 총합(i0+i1+i2+i3+i4)이 일정하게 유지된다. 따라서, 기록 데이타의 내용에 관계없이, 소스 라인(14)으로부터 일정한 전력이 공급되어, 이 결과, 소스 라인(14)의 기록 전위 Vws가 안정된다.
도 8은 본 발명의 제4 실시 형태의 불휘발성 반도체 메모리 장치(600)의 개략적인 블록도이다. 메모리 셀 블록(10A), 열 디코더(110), 더미 셀 블록(20), 전류 제어 회로(30) 및 기록 제어 회로(220A)는 도 7과 동일 구성이다.
불휘발성 반도체 메모리 장치(600)는, 병렬로 배치된 4개의 메모리 셀 블록(10A)와, 각 메모리 셀 블록(10A)에 접속된 행 디코더(150)를 포함한다. 각 메모리 셀 블록(10A)는 워드 라인(12) 및 소스 라인(14)를 공유하고 있다. 4개의 메모리 셀 블록(10)에 대해서 1개의 더미 셀 블록(20)이 병렬로 배치되어 있다. 더미 셀 블록(20)도 각 메모리 셀 블록(10)도 워드 라인(12) 및 소스 라인(14)을 공유하고 있다.
열 디코더(110)는 워드 라인(12)에 접속되고, 워드 라인에 행 선택 신호(메모리 셀 트랜지스터 및 더미 셀 트랜지스터의 행수에 대응하는 수의 신호)를 인가한다. 행 디코더(16)는 각 메모리 블록(10)의 비트 라인(13)에 접속되고, 기록 회로(220A)로부터 전위 Vwb1 내지 Vwb4를 수신하고, 특정 열의 비트 라인(13)에 전위 Vwb1 내지 Vwb4를 선택적으로 공급한다. 기록 회로(220A)는, 기록 동작에 있어서 기록 전위 Vws를 소스 라인(14)에 인가하고, 판독 동작에 있어서 판독 전위 /Vrs를 소스 라인(14)에 인가한다. 이것에 의해, 각 메모리 셀 블록(10)에 있어서는, 행 디코더(16)에 의해 지정된 특정 열과 열 디코더(15)에 의해 지정된 특정 열에 관련된 메모리 셀 트랜지스터(11)에 데이타가 기록된다. 이 경우, 각 메모리 셀 블록(10) 내에서 비선택 열의 비트 라인(13)에는, 워드 라인(12)의 전위(예를 들면 2V)보다 높은 전위(예를 들면 5V)가 인가되므로, 소스 라인(14)으로부터 10V 이상의 높은 기록 전위 Vws가 인가되고 있어도, 비선택 메모리 셀 트랜지스터(11)는 오프된다. 따라서, 비선택의 메모리 셀 트랜지스터에는 기록 전류는 흐르지 않는다.
1개의 메모리 셀 블록에 있어서 전체 메모리 셀 트랜지스터가 비선택이라도, 더미 셀 트랜지스터에 전류가 흐르게 함으로써, 기록 전위 Vws의 상승이 방지된다. 따라서, 비선택 메모리 셀 트랜지스터(11)는 오프 상태를 안정되게 유지한다. 즉, 비선택 메모리 셀 트랜지스터(11)에 기록 전류는 흐르지 않으므로, 기록 에러가 방지된다.
본 발명의 범주와 사상에서 벗어나지 않는 다른 많은 특정 형태로 본 발명이 실시될 수 있다는 것이 기술계의 숙련자에게는 자명하다. 그러므로, 본 실시예와 실시 형태는 단지 설명의 목적상 고려된 것으로서 제한적인 것으로 받아들여서는 안되며, 본 발명은 상세한 설명에 기재된 것으로 제한되지 않고 이하의 청구 범위의 범주내에서 변형될 수 있다.
본 발명에 따르면, 비트 라인에 흐르는 기록 전류와 더미 비트 라인에 흐르는 기록 전류가 상보적으로 변화하고, 기록 전류의 총합이 항상 일정하게 유지된다. 이 때문에, 기록 전류의 공급원은, 항상 동일 조건으로 기록 전류를 공급할 수 있게 되어, 기록 데이타의 내용에 관계없이 안정된 기록 동작을 달성할 수 있고, 기록 에러의 발생을 방지할 수 있다.

Claims (6)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    행렬 배치된 복수의 메모리 셀 트랜지스터(11) - 각 메모리 트랜지스터는 전기적으로 독립한 플로팅 게이트를 구비하고, 상기 플로팅 게이트에 축적되는 전하량에 따라 자신의 임계치를 변화시킴 - ;
    열 방향의 메모리 셀 트랜지스터에 연하여 배치된 복수의 더미 셀 트랜지스터(21);
    복수의 메모리 셀 트랜지스터 및 복수의 더미 셀 트랜지스터에 접속되고, 1개의 메모리 셀 트랜지스터 및 1개의 더미 셀 트랜지스터를 선택하는 선택 회로(110, 130); 및
    선택된 메모리 셀 트랜지스터에 대하여 기록 데이타에 대응하는 제1 전위를 인가함과 동시에, 선택된 더미 셀 트랜지스터에 대하여 기록 데이타의 반전 데이타에 대응하는 제2 전위를 인가하는 기록 회로(120A)
    를 구비하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 각 메모리 트랜지스터는 컨트롤 게이트, 드레인 및 소스를 구비하고,
    상기 메모리 장치는,
    각 행의 메모리 셀 트랜지스터에 연하여 배치되고, 동시에 관련된 메모리 셀 트랜지스터의 컨트롤 게이트 및 관련된 더미 셀 트랜지스터의 컨트롤 게이트에 접속된 복수의 워드 라인(14);
    각 열의 메모리 셀 트랜지스터에 연하여 배치되고, 동시에 관련된 메모리 셀 트랜지스터의 드레인에 접속되는 복수의 제1 비트 라인(13);
    더미 셀 트랜지스터 열에 연하여 배치되고, 동시에 더미 셀 트랜지스터의 드레인에 접속되는 제2 비트 라인(22); 및
    복수의 메모리 셀 트랜지스터 및 복수의 더미 셀 트랜지스터의 소스에 공통으로 접속되는 소스 라인(14, 140)
    을 더 구비한 불휘발성 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 각 더미 셀 트랜지스터는 상기 각 메모리 셀 트랜지스터와 동일 구조를 구비한 불휘발성 반도체 메모리 장치.
  4. 불휘발성 메모리 장치에 있어서,
    행렬 배치된 복수의 메모리 셀 트랜지스터(11) - 상기 각 메모리 셀 트랜지스터는 전기적으로 독립된 플로팅 게이트를 구비하고, 상기 플로팅 게이트에 축적되는 전하량에 따라 자신의 임계치를 변화시킴 - ;
    열 방향의 메모리 셀 트랜지스터에 연하여 배치된 복수의 더미 셀 트랜지스터(21);
    복수의 메모리 셀 트랜지스터 및 복수의 더미 셀 트랜지스터에 접속되고, 1개의 행의 메모리 셀 트랜지스터 및 1개의 행의 더미 셀 트랜지스터를 선택하는 선택 회로(110);
    복수의 메모리 셀 트랜지스터에 접속되고, 기록 데이타에 따라 제1 전위 및 제2 전위 중 하나를 선택된 행의 메모리 셀 트랜지스터에 인가하는 기록 회로(220A); 및
    복수의 더미 셀 트랜지스터에 접속되고, 선택된 행의 더미 셀 트랜지스터에 흐르는 전류를 기록 데이타의 내용에 따라 단계적으로 제어하는 전류 제어 회로(30)
    를 구비하는 불휘발성 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 각 메모리 트랜지스터는 컨트롤 게이트, 드레인 및 소스를 구비하고,
    상기 메모리 장치는,
    각 행의 메모리 셀 트랜지스터에 연하여 배치되고, 동시에 관련된 메모리 셀 트랜지스터의 컨트롤 게이트 및 관련된 더미 셀 트랜지스터의 컨트롤 게이트에 접속된 복수의 워드 라인(14);
    각 열의 메모리 셀 트랜지스터에 연하여 배치되고, 동시에 관련된 메모리 셀 트랜지스터의 드레인에 접속되는 복수의 제1 비트 라인(13);
    더미 셀 트랜지스터 열에 연하여 배치되고, 동시에 더미 셀 트랜지스터의 드레인에 접속되는 제2 비트 라인(22); 및
    복수의 메모리 셀 트랜지스터 및 복수의 더미 셀 트랜지스터의 소스에 공통으로 접속되는 소스 라인(14, 140)
    을 더 구비한 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 각 더미 셀 트랜지스터는 상기 각 메모리 셀 트랜지스터와 동일 구조를 구비한 불휘발성 반도체 메모리 장치.
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