JPH0922599A - 半導体記憶装置及びその調整方法 - Google Patents
半導体記憶装置及びその調整方法Info
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- JPH0922599A JPH0922599A JP16996295A JP16996295A JPH0922599A JP H0922599 A JPH0922599 A JP H0922599A JP 16996295 A JP16996295 A JP 16996295A JP 16996295 A JP16996295 A JP 16996295A JP H0922599 A JPH0922599 A JP H0922599A
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】単体メモリセルの電気的特性からメモリセルア
レイの特性を予測し、半導体記憶装置の設計の短期間化
を図る。 【解決手段】読み出し・検知／書き込み回路２３の許容
されるリーク電流の上限値がＩＬの場合に、非選択のワ
ード線の電位をＶgh、メモリセルの平均しきい値をＶt
a、標準偏差をσ、サブスレシホルド係数をｓ、ビット
線の電位をＶｄ、ソース線の電位をＶｓとしたときに、
Ｖｓが、 【数１】 を満足するように設定する。
レイの特性を予測し、半導体記憶装置の設計の短期間化
を図る。 【解決手段】読み出し・検知／書き込み回路２３の許容
されるリーク電流の上限値がＩＬの場合に、非選択のワ
ード線の電位をＶgh、メモリセルの平均しきい値をＶt
a、標準偏差をσ、サブスレシホルド係数をｓ、ビット
線の電位をＶｄ、ソース線の電位をＶｓとしたときに、
Ｖｓが、 【数１】 を満足するように設定する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置、
特に不揮発性メモリセルがアレイ状に配列された構成を
有する不揮発性の半導体記憶装置及びその調整方法に関
する。
特に不揮発性メモリセルがアレイ状に配列された構成を
有する不揮発性の半導体記憶装置及びその調整方法に関
する。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の分野で
はフラッシュ型セル構造を用いて集積度を向上させてい
る。図５に不揮発性半導体記憶装置で使用されているメ
モリセルの断面図の一例を示す。Ｐ型基板１０の表面領
域にはそれぞれＮ型の拡散領域からなるソース１１及び
ドレイン１２が分離して形成されている。また、上記ソ
ース、ドレイン１１、１２相互間の基板上には絶縁膜を
介して例えば多結晶シリコンからなるフローティングゲ
ート１３が設けられ、さらにこのフローティングゲート
１３上には絶縁膜を介して、例えば多結晶シリコンから
なるコントロールゲート１４が設けられている。このよ
うに不揮発性メモリセルは、通常、２層ゲート型構造に
なっている。
はフラッシュ型セル構造を用いて集積度を向上させてい
る。図５に不揮発性半導体記憶装置で使用されているメ
モリセルの断面図の一例を示す。Ｐ型基板１０の表面領
域にはそれぞれＮ型の拡散領域からなるソース１１及び
ドレイン１２が分離して形成されている。また、上記ソ
ース、ドレイン１１、１２相互間の基板上には絶縁膜を
介して例えば多結晶シリコンからなるフローティングゲ
ート１３が設けられ、さらにこのフローティングゲート
１３上には絶縁膜を介して、例えば多結晶シリコンから
なるコントロールゲート１４が設けられている。このよ
うに不揮発性メモリセルは、通常、２層ゲート型構造に
なっている。
【０００３】図６は、上記図５の断面構造を有するメモ
リセルの等価回路を示すものであり、このメモリセルに
対するデータの書き込み時、データの消去時及びメモリ
セルからのデータの読み出し時に、ソース１１、ドレイ
ン１２及びコントロールゲート１４にはそれぞれ所定の
電圧Ｖｓ、Ｖｄ、Ｖｇが供給される。また、このような
メモリセルが複数個行列状に配置されてメモリセルアレ
イが構成され、同一行の複数個のメモリセルのコントロ
ールゲートはワード線に共通に接続され、同一列の複数
個のメモリセルのドレインはビット線に共通に接続され
る。
リセルの等価回路を示すものであり、このメモリセルに
対するデータの書き込み時、データの消去時及びメモリ
セルからのデータの読み出し時に、ソース１１、ドレイ
ン１２及びコントロールゲート１４にはそれぞれ所定の
電圧Ｖｓ、Ｖｄ、Ｖｇが供給される。また、このような
メモリセルが複数個行列状に配置されてメモリセルアレ
イが構成され、同一行の複数個のメモリセルのコントロ
ールゲートはワード線に共通に接続され、同一列の複数
個のメモリセルのドレインはビット線に共通に接続され
る。
【０００４】図７は上記のような構成のメモリセルにお
いて、データの書き込み、消去及び読み出し時における
ソース１１、ドレイン１２及びコントロールゲート１４
に供給される電圧Ｖｓ、Ｖｄ、Ｖｇをまとめて示したも
のである。
いて、データの書き込み、消去及び読み出し時における
ソース１１、ドレイン１２及びコントロールゲート１４
に供給される電圧Ｖｓ、Ｖｄ、Ｖｇをまとめて示したも
のである。
【０００５】データの書き込みは、ゲート電圧Ｖｇとし
て高電圧Ｈ（１２Ｖ程度の電圧）を供給し、ドレイン電
圧Ｖｄとして高電圧Ｈ（６．５Ｖ程度の電圧）を供給
し、ソース電圧Ｖｓとして０Ｖを供給することにより行
なわれる。これにより、ソース・ドレイン間に大きな値
のチャネル電流が流れ、この時に発生するチャネル熱電
子（ＣＨＥ）をフローティングゲートに注入される。こ
の書き込みが行われた後、メモリセルのしきい値はＶｔ
は書き込みが行われる前よりも高くなる。
て高電圧Ｈ（１２Ｖ程度の電圧）を供給し、ドレイン電
圧Ｖｄとして高電圧Ｈ（６．５Ｖ程度の電圧）を供給
し、ソース電圧Ｖｓとして０Ｖを供給することにより行
なわれる。これにより、ソース・ドレイン間に大きな値
のチャネル電流が流れ、この時に発生するチャネル熱電
子（ＣＨＥ）をフローティングゲートに注入される。こ
の書き込みが行われた後、メモリセルのしきい値はＶｔ
は書き込みが行われる前よりも高くなる。
【０００６】消去は、ゲート電圧Ｖｇとして低電圧Ｌ
（０Ｖ程度の電圧）を供給し、ドレイン電圧Ｖｄは浮遊
状態に設定し、ソース電圧Ｖｓとして高電圧Ｈ（１２Ｖ
程度の電圧）を供給することにより行なわれる。この
時、フローティングゲートとソースとの間に加わってい
る電界により、フローティングゲートに蓄積されていた
電子がFowler-Nordheim （ファウラ−ノルトハイム）ト
ンネル電流によってソースへ引き出される。この消去が
行われた後、メモリセルのしきい値はＶｔは消去が行わ
れる前よりも低くなる。
（０Ｖ程度の電圧）を供給し、ドレイン電圧Ｖｄは浮遊
状態に設定し、ソース電圧Ｖｓとして高電圧Ｈ（１２Ｖ
程度の電圧）を供給することにより行なわれる。この
時、フローティングゲートとソースとの間に加わってい
る電界により、フローティングゲートに蓄積されていた
電子がFowler-Nordheim （ファウラ−ノルトハイム）ト
ンネル電流によってソースへ引き出される。この消去が
行われた後、メモリセルのしきい値はＶｔは消去が行わ
れる前よりも低くなる。
【０００７】また、データの読み出しは、ゲート電圧Ｖ
ｇとして高電圧Ｈ（電源電圧Ｖcc程度の電圧）を供給
し、ドレイン電圧ＶｄとしてＶccよりも低い高電圧Ｈ
（１．５Ｖ程度の電圧）を供給し、ソース電圧Ｖｓとし
て０Ｖを供給することにより行なわれる。この時、メモ
リセルは、フローティングゲートにおける電子の蓄積状
態、すなわち、しきい値の高低状態に応じてオンもしく
はオフとなり、メモリセルに所定値以上の電流が流れる
か否かをセンスアンプで検知することにより読み出しが
行われる。
ｇとして高電圧Ｈ（電源電圧Ｖcc程度の電圧）を供給
し、ドレイン電圧ＶｄとしてＶccよりも低い高電圧Ｈ
（１．５Ｖ程度の電圧）を供給し、ソース電圧Ｖｓとし
て０Ｖを供給することにより行なわれる。この時、メモ
リセルは、フローティングゲートにおける電子の蓄積状
態、すなわち、しきい値の高低状態に応じてオンもしく
はオフとなり、メモリセルに所定値以上の電流が流れる
か否かをセンスアンプで検知することにより読み出しが
行われる。
【０００８】なお、上記データの書き込みはメモリセル
１個単位（１ビット単位）で行なわれ、消去はソースが
共通に接続されている複数個のメモリセルで一括して行
われる。
１個単位（１ビット単位）で行なわれ、消去はソースが
共通に接続されている複数個のメモリセルで一括して行
われる。
【０００９】上記のような不揮発性メモリセルを有する
半導体記憶装置は、１トランジスタ１セル構造を実現す
ることができ、集積度の向上を図ることができるといし
う特徴を有する。
半導体記憶装置は、１トランジスタ１セル構造を実現す
ることができ、集積度の向上を図ることができるといし
う特徴を有する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
半導体記憶装置では消去動作を複数個のメモリセルで一
括して行なうために、メモリセルアレイ内でしきい値の
ばらつきを生じ、過消去状態のメモリセルが多い場合に
は回路が誤動作を起こし、不良となることがあった。す
なわち、過消去状態のメモリセルでは、しきい値が下が
り過ぎるために非選択時におけるリーク電流の値が大き
なものとなる。そして、同一ビット線に接続されている
非選択メモリセルに流れるリーク電流の総和の値が、デ
ータの書き込みが行われたメモリセルに流れる電流の値
に対してある割合以上を占めると、データの読み出し時
にビット線に流れる電流が、選択されたメモリセルのし
きい値が低く、この選択メモリセルに流れる電流による
ものか、または非選択メモリセルに流れるリーク電流に
よるものかの区別がつきにくくなり、誤ったデータが検
知される恐れがある。
半導体記憶装置では消去動作を複数個のメモリセルで一
括して行なうために、メモリセルアレイ内でしきい値の
ばらつきを生じ、過消去状態のメモリセルが多い場合に
は回路が誤動作を起こし、不良となることがあった。す
なわち、過消去状態のメモリセルでは、しきい値が下が
り過ぎるために非選択時におけるリーク電流の値が大き
なものとなる。そして、同一ビット線に接続されている
非選択メモリセルに流れるリーク電流の総和の値が、デ
ータの書き込みが行われたメモリセルに流れる電流の値
に対してある割合以上を占めると、データの読み出し時
にビット線に流れる電流が、選択されたメモリセルのし
きい値が低く、この選択メモリセルに流れる電流による
ものか、または非選択メモリセルに流れるリーク電流に
よるものかの区別がつきにくくなり、誤ったデータが検
知される恐れがある。
【００１１】従って、従来では、消去しきい値の目安、
そのばらつきの上限などが不明で、読み出し・検知回路
や書き込み回路の設計とメモリセルの電気的特性との関
連が明らかでなく、設計に多大な困難があった。
そのばらつきの上限などが不明で、読み出し・検知回路
や書き込み回路の設計とメモリセルの電気的特性との関
連が明らかでなく、設計に多大な困難があった。
【００１２】この発明は上記のような事情を考慮してな
されたものであり、その目的は、単体のメモリセルの電
気的特性からメモリセルアレイの特性を予測し、半導体
記憶装置の設計の短期間化を図ることができる半導体記
憶装置及びその調整方法を提供することである。
されたものであり、その目的は、単体のメモリセルの電
気的特性からメモリセルアレイの特性を予測し、半導体
記憶装置の設計の短期間化を図ることができる半導体記
憶装置及びその調整方法を提供することである。
【００１３】
【課題を解決するための手段】この発明の半導体記憶装
置は、複数のワード線と複数のビット線とが交差するよ
うに設けられ、各ビット線にそれぞれＮ個（Ｎは正の整
数）のメモリセルが接続されたメモリセルアレイと、上
記各ビット線に接続されたメモリセルからデータの読み
出し・検知及びメモリセルに対してデータの書き込みを
行なう読み出し・検知／書き込み回路とを具備し、上記
読み出し・検知／書き込み回路に許容されるリーク電流
の上限値をＩＬとしたときに、非選択メモリセルが接続
されたワード線の電位をＶgh、メモリセルアレイ内のメ
モリセルの平均しきい値をＶta、しきい値の標準偏差を
σ、メモリセルのサブスレシホルド係数をｓ、ビット線
の電位をＶｄ、上記各メモリセルのソース電位をＶｓと
したときに、
置は、複数のワード線と複数のビット線とが交差するよ
うに設けられ、各ビット線にそれぞれＮ個（Ｎは正の整
数）のメモリセルが接続されたメモリセルアレイと、上
記各ビット線に接続されたメモリセルからデータの読み
出し・検知及びメモリセルに対してデータの書き込みを
行なう読み出し・検知／書き込み回路とを具備し、上記
読み出し・検知／書き込み回路に許容されるリーク電流
の上限値をＩＬとしたときに、非選択メモリセルが接続
されたワード線の電位をＶgh、メモリセルアレイ内のメ
モリセルの平均しきい値をＶta、しきい値の標準偏差を
σ、メモリセルのサブスレシホルド係数をｓ、ビット線
の電位をＶｄ、上記各メモリセルのソース電位をＶｓと
したときに、
【００１４】
【数８】 を満足するように各値が設定されていることを特徴とす
る。
る。
【００１５】この発明の半導体記憶装置は、複数のワー
ド線と複数のビット線とが交差するように設けられ、デ
ータの読み出し・検知時に１本のビット線にＮR 個（Ｎ
R は正の整数）のメモリセルが接続され、データの書き
込み時には１本のビット線にＮP 個（ＮP は正の整数）
のメモリセルが接続されるメモリセルアレイと、上記メ
モリセルからデータの読み出し・検知を行なう読み出し
・検知部及び上記メモリセルに対してデータの書き込み
を行なう書き込み部とを有する読み出し・検知／書き込
み回路を具備し、データの読み出し・検知時に上記読み
出し・検知部に許容されるリーク電流の上限値をＩRL、
データの書き込み時に上記書き込み部に許容されるリー
ク電流の上限値をＩPLとしたときに、データの読み出し
・検知時に非選択メモリセルが接続されたワード線の電
位をＶgr、ビット線の電位をＶdr、上記各メモリセルの
ソース電位をＶsr、データの書き込み時に非選択メモリ
セルが接続されたワード線の電位をＶgp、ビット線の電
位をＶdp、上記各メモリセルのソース電位をＶsp、上記
メモリセルアレイ内のメモリセルの平均しきい値をＶt
a、しきい値の標準偏差をσ、メモリセルのサブスレシ
ホルド係数をｓとしたときに、平均しきい値Ｖtaの値
が、
ド線と複数のビット線とが交差するように設けられ、デ
ータの読み出し・検知時に１本のビット線にＮR 個（Ｎ
R は正の整数）のメモリセルが接続され、データの書き
込み時には１本のビット線にＮP 個（ＮP は正の整数）
のメモリセルが接続されるメモリセルアレイと、上記メ
モリセルからデータの読み出し・検知を行なう読み出し
・検知部及び上記メモリセルに対してデータの書き込み
を行なう書き込み部とを有する読み出し・検知／書き込
み回路を具備し、データの読み出し・検知時に上記読み
出し・検知部に許容されるリーク電流の上限値をＩRL、
データの書き込み時に上記書き込み部に許容されるリー
ク電流の上限値をＩPLとしたときに、データの読み出し
・検知時に非選択メモリセルが接続されたワード線の電
位をＶgr、ビット線の電位をＶdr、上記各メモリセルの
ソース電位をＶsr、データの書き込み時に非選択メモリ
セルが接続されたワード線の電位をＶgp、ビット線の電
位をＶdp、上記各メモリセルのソース電位をＶsp、上記
メモリセルアレイ内のメモリセルの平均しきい値をＶt
a、しきい値の標準偏差をσ、メモリセルのサブスレシ
ホルド係数をｓとしたときに、平均しきい値Ｖtaの値
が、
【００１６】
【数９】 と、
【００１７】
【数１０】 で示される値のいずれよりも大きく設定されていること
を特徴とする。
を特徴とする。
【００１８】この発明の半導体記憶装置は、複数のワー
ド線と複数のビット線とが交差するように設けられ、複
数個のメモリセルが設けられたメモリセルアレイと、デ
ータの読み出し・検知時には上記１本のビット線にＮR
個のメモリセルを接続し、データの書き込み時には上記
１本のビット線にＮP 個のメモリセルを接続し、データ
の読み出し・検知時と書き込み時とで１本のビット線に
接続するメモリセルの数を変える切り替え手段と、上記
ビット線に接続されたメモリセルからデータの読み出し
・検知を行なう読み出し・検知部及びメモリセルに対し
てデータの書き込みを行なう書き込み部とを有する読み
出し・検知／書き込み回路を具備し、データの読み出し
・検知時に上記読み出し・検知部に許容されるリーク電
流の上限値をＩRL、データの書き込み時に上記書き込み
部に許容されるリーク電流の上限値をＩPLとしたとき
に、データの読み出し・検知時に非選択メモリセルが接
続されたワード線の電位をＶgr、ビット線の電位をＶd
r、データの書き込み時に非選択メモリセルが接続され
たワード線の電位をＶgp、ビット線の電位をＶdp、上記
メモリセルアレイ内のメモリセルの平均しきい値をＶt
a、しきい値の標準偏差をσ、メモリセルのサブスレシ
ホルド係数をｓとしたときに、
ド線と複数のビット線とが交差するように設けられ、複
数個のメモリセルが設けられたメモリセルアレイと、デ
ータの読み出し・検知時には上記１本のビット線にＮR
個のメモリセルを接続し、データの書き込み時には上記
１本のビット線にＮP 個のメモリセルを接続し、データ
の読み出し・検知時と書き込み時とで１本のビット線に
接続するメモリセルの数を変える切り替え手段と、上記
ビット線に接続されたメモリセルからデータの読み出し
・検知を行なう読み出し・検知部及びメモリセルに対し
てデータの書き込みを行なう書き込み部とを有する読み
出し・検知／書き込み回路を具備し、データの読み出し
・検知時に上記読み出し・検知部に許容されるリーク電
流の上限値をＩRL、データの書き込み時に上記書き込み
部に許容されるリーク電流の上限値をＩPLとしたとき
に、データの読み出し・検知時に非選択メモリセルが接
続されたワード線の電位をＶgr、ビット線の電位をＶd
r、データの書き込み時に非選択メモリセルが接続され
たワード線の電位をＶgp、ビット線の電位をＶdp、上記
メモリセルアレイ内のメモリセルの平均しきい値をＶt
a、しきい値の標準偏差をσ、メモリセルのサブスレシ
ホルド係数をｓとしたときに、
【００１９】
【数１１】 を満足するように各値が設定されていることを特徴とす
る。
る。
【００２０】この発明の半導体記憶装置の調整方法は、
複数のワード線と複数のビット線とが交差するように設
けられ、電子の注入／引き抜きによりしきい値が変化さ
れる不揮発性トランジスタからなるそれぞれＮ個（Ｎは
正の整数）のメモリセルが各ビット線に接続されたメモ
リセルアレイと、上記各ビット線に接続されたメモリセ
ルからデータの読み出し・検知及びメモリセルに対して
データの書き込みを行なう読み出し・検知／書き込み回
路とを具備した半導体記憶装置において、上記読み出し
・検知／書き込み回路に許容されるリーク電流の上限値
をＩＬとしたときに、非選択メモリセルが接続されたワ
ード線の電位をＶgh、メモリセルアレイ内のメモリセル
の平均しきい値をＶta、しきい値の標準偏差をσ、メモ
リセルのサブスレシホルド係数をｓ、ビット線の電位を
Ｖｄ、上記各メモリセルのソース電位をＶｓとしたとき
に、上記各メモリセルに対して電子の注入／引き抜きを
繰り返し行なうことにより、メモリセルの平均しきい値
Ｖtaとしきい値の標準偏差σが
複数のワード線と複数のビット線とが交差するように設
けられ、電子の注入／引き抜きによりしきい値が変化さ
れる不揮発性トランジスタからなるそれぞれＮ個（Ｎは
正の整数）のメモリセルが各ビット線に接続されたメモ
リセルアレイと、上記各ビット線に接続されたメモリセ
ルからデータの読み出し・検知及びメモリセルに対して
データの書き込みを行なう読み出し・検知／書き込み回
路とを具備した半導体記憶装置において、上記読み出し
・検知／書き込み回路に許容されるリーク電流の上限値
をＩＬとしたときに、非選択メモリセルが接続されたワ
ード線の電位をＶgh、メモリセルアレイ内のメモリセル
の平均しきい値をＶta、しきい値の標準偏差をσ、メモ
リセルのサブスレシホルド係数をｓ、ビット線の電位を
Ｖｄ、上記各メモリセルのソース電位をＶｓとしたとき
に、上記各メモリセルに対して電子の注入／引き抜きを
繰り返し行なうことにより、メモリセルの平均しきい値
Ｖtaとしきい値の標準偏差σが
【００２１】
【数１２】 を満足するように各メモリセルを調整することを特徴と
する。
する。
【００２２】この発明の半導体記憶装置は、複数のワー
ド線と複数のビット線とが交差するように設けられ、そ
れぞれ３種類以上のしきい値状態を取り得るＮ個（Ｎは
正の整数）のメモリセルが各ビット線に接続されたメモ
リセルアレイと、上記各ビット線に接続されたメモリセ
ルからデータの読み出し・検知及びメモリセルに対して
データの書き込みを行なう読み出し・検知／書き込み回
路とを具備し、上記読み出し・検知／書き込み回路に許
容されるリーク電流の上限値をＩＬとしたときに、非選
択メモリセルが接続されたワード線の電位をＶgh、メモ
リセルアレイ内のメモリセルの３種類以上の各しきい値
の平均しきい値をＶta、しきい値の標準偏差をσ、メモ
リセルのサブスレシホルド係数をｓ、ビット線の電位を
Ｖｄ、上記各メモリセルのソース電位をＶｓとしたとき
に、
ド線と複数のビット線とが交差するように設けられ、そ
れぞれ３種類以上のしきい値状態を取り得るＮ個（Ｎは
正の整数）のメモリセルが各ビット線に接続されたメモ
リセルアレイと、上記各ビット線に接続されたメモリセ
ルからデータの読み出し・検知及びメモリセルに対して
データの書き込みを行なう読み出し・検知／書き込み回
路とを具備し、上記読み出し・検知／書き込み回路に許
容されるリーク電流の上限値をＩＬとしたときに、非選
択メモリセルが接続されたワード線の電位をＶgh、メモ
リセルアレイ内のメモリセルの３種類以上の各しきい値
の平均しきい値をＶta、しきい値の標準偏差をσ、メモ
リセルのサブスレシホルド係数をｓ、ビット線の電位を
Ｖｄ、上記各メモリセルのソース電位をＶｓとしたとき
に、
【００２３】
【数１３】 を満足するように各値が設定されていることを特徴とす
る。
る。
【００２４】この発明の半導体記憶装置の調整方法は、
複数のワード線と複数のビット線とが交差するように設
けられ、電子の注入／引き抜きにより３種類以上のしき
い値状態を取り得る不揮発性トランジスタからなるそれ
ぞれＮ個（Ｎは正の整数）のメモリセルが各ビット線に
接続されたメモリセルアレイと、上記各ビット線に接続
されたメモリセルからデータの読み出し・検知及びメモ
リセルに対してデータの書き込みを行なう読み出し・検
知／書き込み回路とを具備した半導体記憶装置におい
て、上記読み出し・検知／書き込み回路に許容されるリ
ーク電流の上限値をＩＬとしたときに、非選択メモリセ
ルが接続されたワード線の電位をＶgh、メモリセルアレ
イ内のメモリセルの平均しきい値をＶta、しきい値の標
準偏差をσ、メモリセルのサブスレシホルド係数をｓ、
ビット線の電位をＶｄ、上記各メモリセルのソース電位
をＶｓとしたときに、上記各メモリセルに対して電子の
注入／引き抜きを繰り返し行なうことにより、メモリセ
ルの平均しきい値Ｖtaとしきい値の標準偏差σが
複数のワード線と複数のビット線とが交差するように設
けられ、電子の注入／引き抜きにより３種類以上のしき
い値状態を取り得る不揮発性トランジスタからなるそれ
ぞれＮ個（Ｎは正の整数）のメモリセルが各ビット線に
接続されたメモリセルアレイと、上記各ビット線に接続
されたメモリセルからデータの読み出し・検知及びメモ
リセルに対してデータの書き込みを行なう読み出し・検
知／書き込み回路とを具備した半導体記憶装置におい
て、上記読み出し・検知／書き込み回路に許容されるリ
ーク電流の上限値をＩＬとしたときに、非選択メモリセ
ルが接続されたワード線の電位をＶgh、メモリセルアレ
イ内のメモリセルの平均しきい値をＶta、しきい値の標
準偏差をσ、メモリセルのサブスレシホルド係数をｓ、
ビット線の電位をＶｄ、上記各メモリセルのソース電位
をＶｓとしたときに、上記各メモリセルに対して電子の
注入／引き抜きを繰り返し行なうことにより、メモリセ
ルの平均しきい値Ｖtaとしきい値の標準偏差σが
【００２５】
【数１４】 を満足するように各メモリセルを調整することを特徴と
する。
する。
【００２６】
【発明の実施の形態】以下、この発明に係る半導体記憶
装置及びその調整方法の実施の形態について説明する。
図１はこの発明の半導体記憶装置の第１の実施の形態に
係る全体の構成を示す回路図である。図においてＭＣは
それぞれ前記図５に示すような断面構造及び図６に示す
ような等価回路を有する２層ゲート型構造のメモリセル
である。これら複数個のメモリセルＭＣは行列状に配置
されてメモリセルアレイＣＡを構成している。上記メモ
リセルアレイＣＡ内において、同一行に配置されている
複数個のメモリセルＭＣのコントロールゲートは複数の
ワード線ＷＬのうちの１本に共通に接続されている。ま
た、メモリセルアレイＣＡ内において、同一列に配置さ
れている複数個のメモリセルＭＣのドレインは複数のビ
ット線ＢＬのうちの１本に共通に接続されている。さら
に、メモリセルアレイＣＡ内の全てのメモリセルＭＣの
ソースはソース線ＳＬに共通に接続されている。
装置及びその調整方法の実施の形態について説明する。
図１はこの発明の半導体記憶装置の第１の実施の形態に
係る全体の構成を示す回路図である。図においてＭＣは
それぞれ前記図５に示すような断面構造及び図６に示す
ような等価回路を有する２層ゲート型構造のメモリセル
である。これら複数個のメモリセルＭＣは行列状に配置
されてメモリセルアレイＣＡを構成している。上記メモ
リセルアレイＣＡ内において、同一行に配置されている
複数個のメモリセルＭＣのコントロールゲートは複数の
ワード線ＷＬのうちの１本に共通に接続されている。ま
た、メモリセルアレイＣＡ内において、同一列に配置さ
れている複数個のメモリセルＭＣのドレインは複数のビ
ット線ＢＬのうちの１本に共通に接続されている。さら
に、メモリセルアレイＣＡ内の全てのメモリセルＭＣの
ソースはソース線ＳＬに共通に接続されている。
【００２７】上記複数のワード線ＷＬは、行アドレス等
の制御信号が供給されるワード線選択回路２１の出力に
応じて選択的に駆動される。上記ワード線選択回路２１
は、上記行アドレス等の制御信号に基づいて複数のワー
ド線ＷＬの中からいずれか１本を選択し、この選択ワー
ド線に対し前記図７で示したような値を持つ電圧（Ｖ
ｇ）を出力する。また、上記複数のビット線ＢＬはビッ
ト線選択回路２２に接続されている。このビット線選択
回路２２は、列アドレス等の制御信号に基づいて複数の
ビット線ＢＬの中からいずれか１本を選択する。上記ビ
ット線選択回路２２には読み出し・検知／書き込み回路
２３が接続されている。この読み出し・検知／書き込み
回路２３は、読み出し・検知部及び書き込み部を有し、
メモリセルＭＣからのデータの読み出し時、メモリセル
ＭＣに対する消去時及び書き込み時に、上記ビット線選
択回路２２で選択されたビット線に対し前記図７で示し
たような値を持つ電圧（Ｖｄ）を出力してデータの読み
出し、消去及び書き込み制御を行なう。また、上記ソー
ス線ＳＬはソース電圧端子２４に接続されている。この
端子２４には、メモリセルＭＣからのデータの読み出し
時、メモリセルＭＣに対する消去時及び書き込み時に、
前記図７で示したような値を持つ電圧（Ｖｓ）が供給さ
れる。
の制御信号が供給されるワード線選択回路２１の出力に
応じて選択的に駆動される。上記ワード線選択回路２１
は、上記行アドレス等の制御信号に基づいて複数のワー
ド線ＷＬの中からいずれか１本を選択し、この選択ワー
ド線に対し前記図７で示したような値を持つ電圧（Ｖ
ｇ）を出力する。また、上記複数のビット線ＢＬはビッ
ト線選択回路２２に接続されている。このビット線選択
回路２２は、列アドレス等の制御信号に基づいて複数の
ビット線ＢＬの中からいずれか１本を選択する。上記ビ
ット線選択回路２２には読み出し・検知／書き込み回路
２３が接続されている。この読み出し・検知／書き込み
回路２３は、読み出し・検知部及び書き込み部を有し、
メモリセルＭＣからのデータの読み出し時、メモリセル
ＭＣに対する消去時及び書き込み時に、上記ビット線選
択回路２２で選択されたビット線に対し前記図７で示し
たような値を持つ電圧（Ｖｄ）を出力してデータの読み
出し、消去及び書き込み制御を行なう。また、上記ソー
ス線ＳＬはソース電圧端子２４に接続されている。この
端子２４には、メモリセルＭＣからのデータの読み出し
時、メモリセルＭＣに対する消去時及び書き込み時に、
前記図７で示したような値を持つ電圧（Ｖｓ）が供給さ
れる。
【００２８】ところで、不揮発性メモリセル単体につい
てはその電流−電圧特性は図２のようになることが知ら
れている。すなわち、図２は横軸にメモリセルのコント
ロールゲート電圧Ｖｇとソース電圧Ｖｓとの差の電圧Ｖ
ｇ−Ｖｓ（Ｖ）を、縦軸にはメモリセルに流れる電流Ｉ
Ｌの対数値（ｌｏｇＩＬ）をそれぞれとったものであ
り、メモリセルのしきい値Ｖｔは１（μＡ）の電流が流
れるときのゲート電圧値（Ｖｇ−Ｖｓ：Ｖｓは通常は０
Ｖ）に規定されている。
てはその電流−電圧特性は図２のようになることが知ら
れている。すなわち、図２は横軸にメモリセルのコント
ロールゲート電圧Ｖｇとソース電圧Ｖｓとの差の電圧Ｖ
ｇ−Ｖｓ（Ｖ）を、縦軸にはメモリセルに流れる電流Ｉ
Ｌの対数値（ｌｏｇＩＬ）をそれぞれとったものであ
り、メモリセルのしきい値Ｖｔは１（μＡ）の電流が流
れるときのゲート電圧値（Ｖｇ−Ｖｓ：Ｖｓは通常は０
Ｖ）に規定されている。
【００２９】しかし、Ｖｇの値がしきい値以下でもメモ
リセルにはリーク電流は流れており、このリーク電流の
値を１桁減少するのに必要なゲート電圧の変化量をｓと
した場合、この変化量ｓは一般にサブスレシホルド係数
と呼ばれているが、リーク電流をＪＬとする次式で与え
られることが本発明者の実験により判明した。
リセルにはリーク電流は流れており、このリーク電流の
値を１桁減少するのに必要なゲート電圧の変化量をｓと
した場合、この変化量ｓは一般にサブスレシホルド係数
と呼ばれているが、リーク電流をＪＬとする次式で与え
られることが本発明者の実験により判明した。
【００３０】
【数１５】
【００３１】ここで、Ａ、Ｂは定数である。ここで、メ
モリセルアレイＣＡ内のメモリセルを前述の方法によっ
て一括消去した場合にはＮ個のメモリセルのしきい値の
分布は図３のようになることも判明した。ここで、Ｖta
はしきい値分布における平均しきい値である。この分布
はメモリセルの個数Ｎが十分に大きいとき（略１０以
上）に標準偏差σを用いて、
モリセルアレイＣＡ内のメモリセルを前述の方法によっ
て一括消去した場合にはＮ個のメモリセルのしきい値の
分布は図３のようになることも判明した。ここで、Ｖta
はしきい値分布における平均しきい値である。この分布
はメモリセルの個数Ｎが十分に大きいとき（略１０以
上）に標準偏差σを用いて、
【００３２】
【数１６】 と連続分布として近似できることが判明した。
【００３３】本発明者は上記（１）、（２）式を用いて
計算することで、１本のビット線ＢＬに共通に接続され
ている（Ｎ−１）個の非選択メモリセルによる全リーク
電流ＩＬは次式で与えられることを見出だした。
計算することで、１本のビット線ＢＬに共通に接続され
ている（Ｎ−１）個の非選択メモリセルによる全リーク
電流ＩＬは次式で与えられることを見出だした。
【００３４】
【数１７】 ここで、
【００３５】
【数１８】 であり、Ｅｒｆｃは数学上で補誤差関数と呼ばれるもの
である。さらに実用上の領域では、
である。さらに実用上の領域では、
【００３６】
【数１９】 となることが判明した。
【００３７】また、０．６μｍルールのメモリセルを試
作実験することで、Ａはほぼｅｘｐ（−５ｌｎ１０）、
Ｂはほぼ１．５の値が得られた。以上のことから、ワー
ド線、ビット線が交差する構成のメモリセルアレイを有
し、Ｎ個のメモリセルが１つのビット線に接続されてお
り、ビット線に接続されている読み出し・検知／書き込
み回路２３の許容されるリーク電流の上限値がＩＬの場
合には、非選択のワード線の電位をＶgh、メモリセルア
レイ内のメモリセルの平均しきい値をＶta、標準偏差を
σ、メモリセルのサブスレシホルド係数をｓ、ビット線
の電位をＶｄ、ソース線の電位をＶｓとしたときに、Ｖ
ｓが、
作実験することで、Ａはほぼｅｘｐ（−５ｌｎ１０）、
Ｂはほぼ１．５の値が得られた。以上のことから、ワー
ド線、ビット線が交差する構成のメモリセルアレイを有
し、Ｎ個のメモリセルが１つのビット線に接続されてお
り、ビット線に接続されている読み出し・検知／書き込
み回路２３の許容されるリーク電流の上限値がＩＬの場
合には、非選択のワード線の電位をＶgh、メモリセルア
レイ内のメモリセルの平均しきい値をＶta、標準偏差を
σ、メモリセルのサブスレシホルド係数をｓ、ビット線
の電位をＶｄ、ソース線の電位をＶｓとしたときに、Ｖ
ｓが、
【００３８】
【数２０】 を満足していれば、ビット線に接続されている読み出し
・検知／書き込み回路２３内のセンス回路もしくは書き
込み回路は誤動作しない。すなわち、回路が許容するリ
ーク電流ＩＬの値が決まっている場合には、残りのパラ
メータが上記（６）の不等式を満足するように決めてや
ればよい。また逆に他のパラメータが与えられている場
合には、ＩＬが上記（６）の不等号式を満足するように
読み出し・検知／書き込み回路２３の回路方式、回路パ
ラメータ、使用素子サイズを設定すればよいことにな
る。また、上記（６）式が満たされるようになるまで、
メモリセルの消去、書き込みを繰り返し行ない、Ｖtaと
σとを制御して調整するようにしてもよい。ここで、こ
の発明を読み出し・検知／書き込み回路２３の読み出し
・検知部に実施した場合について説明する。通常はＶgh
＝Ｖｓ＝０Ｖになっているので、
・検知／書き込み回路２３内のセンス回路もしくは書き
込み回路は誤動作しない。すなわち、回路が許容するリ
ーク電流ＩＬの値が決まっている場合には、残りのパラ
メータが上記（６）の不等式を満足するように決めてや
ればよい。また逆に他のパラメータが与えられている場
合には、ＩＬが上記（６）の不等号式を満足するように
読み出し・検知／書き込み回路２３の回路方式、回路パ
ラメータ、使用素子サイズを設定すればよいことにな
る。また、上記（６）式が満たされるようになるまで、
メモリセルの消去、書き込みを繰り返し行ない、Ｖtaと
σとを制御して調整するようにしてもよい。ここで、こ
の発明を読み出し・検知／書き込み回路２３の読み出し
・検知部に実施した場合について説明する。通常はＶgh
＝Ｖｓ＝０Ｖになっているので、
【００３９】
【数２１】 が得られる。例えば、Ｖta＝２Ｖ、ｓ＝０．２５Ｖ／de
cade、σ＝０．２Ｖ、Ｎ＝１０２４、Ｖｄ＝１．５Ｖの
場合は、１００ｎＡのリークで誤動作しないように読み
出し・検知部を設計する必要がある。また、過消去状態
のメモリセルに対して、弱い書き込みを行なってσを
０．１５Ｖと小さくした場合には４７ｎＡのリークで誤
動作しなければよく、設計余裕は広がる。逆に、読み出
し・検知部におけるリーク電流が１０μＡまで許される
ような場合には、ｓ＝０．２５Ｖ／decade、σ＝０．２
Ｖ、Ｎ＝１０２４、Ｖｄ＝１．５Ｖのときには、Ｖta＝
１．６Ｖにしきい値の中心値がなるまで消去してもよい
ことになる。
cade、σ＝０．２Ｖ、Ｎ＝１０２４、Ｖｄ＝１．５Ｖの
場合は、１００ｎＡのリークで誤動作しないように読み
出し・検知部を設計する必要がある。また、過消去状態
のメモリセルに対して、弱い書き込みを行なってσを
０．１５Ｖと小さくした場合には４７ｎＡのリークで誤
動作しなければよく、設計余裕は広がる。逆に、読み出
し・検知部におけるリーク電流が１０μＡまで許される
ような場合には、ｓ＝０．２５Ｖ／decade、σ＝０．２
Ｖ、Ｎ＝１０２４、Ｖｄ＝１．５Ｖのときには、Ｖta＝
１．６Ｖにしきい値の中心値がなるまで消去してもよい
ことになる。
【００４０】次にこの発明を読み出し・検知／書き込み
回路２３の書き込み部に実施した場合について説明す
る。書き込み時のＶｄの値は約６．５Ｖくらいなので、
Ｖｄ＝６．５Ｖとしてその他のパラメータは前述の場合
と同じものを使用すると、書き込み部は３．１（Ａ）で
誤動作してはならず、また書き込み速度が低下してもい
けない。逆に、ビット線のリーク電流が１００μＡしか
許されない場合には、ｓ＝０．２５Ｖ／decade、σ＝
０．２Ｖ、Ｎ＝１０２４であれば、３．１２Ｖ以上にＶ
taを設定しなければならないことがわかる。
回路２３の書き込み部に実施した場合について説明す
る。書き込み時のＶｄの値は約６．５Ｖくらいなので、
Ｖｄ＝６．５Ｖとしてその他のパラメータは前述の場合
と同じものを使用すると、書き込み部は３．１（Ａ）で
誤動作してはならず、また書き込み速度が低下してもい
けない。逆に、ビット線のリーク電流が１００μＡしか
許されない場合には、ｓ＝０．２５Ｖ／decade、σ＝
０．２Ｖ、Ｎ＝１０２４であれば、３．１２Ｖ以上にＶ
taを設定しなければならないことがわかる。
【００４１】次にこの発明を読み出し・検知／書き込み
回路２３の読み出し・検知部の許容リーク電流値が１０
μＡ、書き込み部の許容リーク電流値が１００μＡであ
るように設計されている半導体記憶装置に実施した場合
について説明する。この場合、Ｖtaの許容される値は、
読み出し・検知部において決まる平均しきい値Ｖtaの
１．６Ｖと、書き込み部において決まる平均しきい値Ｖ
taの３．１２Ｖのうち大きい方の３．１２Ｖ以上に設定
する必要がある。
回路２３の読み出し・検知部の許容リーク電流値が１０
μＡ、書き込み部の許容リーク電流値が１００μＡであ
るように設計されている半導体記憶装置に実施した場合
について説明する。この場合、Ｖtaの許容される値は、
読み出し・検知部において決まる平均しきい値Ｖtaの
１．６Ｖと、書き込み部において決まる平均しきい値Ｖ
taの３．１２Ｖのうち大きい方の３．１２Ｖ以上に設定
する必要がある。
【００４２】次にこの発明の第２の実施の形態について
図４を参照して説明する。図４に示した半導体記憶装置
では、メモリセルアレイＣＡ内のメモリセルＭＣをブロ
ック毎に分割し、各ブロック毎に選択用トランジスタＳ
Ｔを設け、図１の実施例回路に対して新たに設けられた
書き込みブロック選択回路２５及び読み出しブロック選
択回路２６によりこれら選択用トランジスタＳＴを選択
的に制御することにより、書き込み時の非選択メモリセ
ルの個数ＮP −１と、読み出し時の非選択メモリセルの
個数数ＮR −１とを変えるようにしたものである。この
場合には、
図４を参照して説明する。図４に示した半導体記憶装置
では、メモリセルアレイＣＡ内のメモリセルＭＣをブロ
ック毎に分割し、各ブロック毎に選択用トランジスタＳ
Ｔを設け、図１の実施例回路に対して新たに設けられた
書き込みブロック選択回路２５及び読み出しブロック選
択回路２６によりこれら選択用トランジスタＳＴを選択
的に制御することにより、書き込み時の非選択メモリセ
ルの個数ＮP −１と、読み出し時の非選択メモリセルの
個数数ＮR −１とを変えるようにしたものである。この
場合には、
【００４３】
【数２２】 で決まる平均しきい値Ｖtaと、
【００４４】
【数２３】 で決まる平均しきい値Ｖtaのうち、大なる方で決まる消
去しきい値まで消去することが可能になる。一方、予め
Ｖtaが与えられている場合には、
去しきい値まで消去することが可能になる。一方、予め
Ｖtaが与えられている場合には、
【００４５】
【数２４】 が成立するべく読み出し・検知部と書き込み部とを設計
すればよい。なお、Ｖgr＝Ｖgp＝Ｖsp＝Ｖsr＝０Ｖの特
別な場合には、
すればよい。なお、Ｖgr＝Ｖgp＝Ｖsp＝Ｖsr＝０Ｖの特
別な場合には、
【００４６】
【数２５】 が成立するように読み出し・検知部と書き込み部とを設
計すればよい。ところで、書き込み時にのみＶspを印加
する場合も考えられる。この場合、Ｖtaが与えられてい
る場合には、
計すればよい。ところで、書き込み時にのみＶspを印加
する場合も考えられる。この場合、Ｖtaが与えられてい
る場合には、
【００４７】
【数２６】 が成立するように読み出し・検知部と書き込み部とを設
計すれば、効率的な設計が可能となる。次にデータの書
き込み時にのみ非選択メモリセルのワード線に電位Ｖgp
を印加することも考えられる。Ｖtaが与えられている場
合には、
計すれば、効率的な設計が可能となる。次にデータの書
き込み時にのみ非選択メモリセルのワード線に電位Ｖgp
を印加することも考えられる。Ｖtaが与えられている場
合には、
【００４８】
【数２７】 とすることで効率的な設計が可能となる。具体的にはワ
ード線に何Ｖの負極性の電圧Ｖgpを与えればを決定する
ことができる。
ード線に何Ｖの負極性の電圧Ｖgpを与えればを決定する
ことができる。
【００４９】また、この発明は、１個のメモリセルに対
して２種類以上の異なったしきい値のいずれかに設定す
る場合にも実施することができる。この場合、最も大き
なリーク電流が流れるのは、選択メモリセル以外の全て
の非選択メモリセルが最低のしきい値Ｖta０を持つよう
に設定されている場合である。従って、この場合には、
して２種類以上の異なったしきい値のいずれかに設定す
る場合にも実施することができる。この場合、最も大き
なリーク電流が流れるのは、選択メモリセル以外の全て
の非選択メモリセルが最低のしきい値Ｖta０を持つよう
に設定されている場合である。従って、この場合には、
【００５０】
【数２８】 が満たされるように回路を設計すればよい。また、上記
（１４）式が満たされるようになるまで、メモリセルの
消去、書き込みを繰り返し行ない、Ｖta０とσとを制御
して調整するようにしてもよい。
（１４）式が満たされるようになるまで、メモリセルの
消去、書き込みを繰り返し行ない、Ｖta０とσとを制御
して調整するようにしてもよい。
【００５１】なお、この発明は上記した実施の形態に係
わらずに種々の変形が可能であることはいうまでもな
い。例えば、上記した実施の形態ではメモリセルとして
２層ゲート型構造のものを使用する場合について説明し
たが、これはＭＮＯＳ等の他の不揮発性メモリセルを用
いることもできる。また、データの書き込み、消去の方
法も上記した実施の形態に限定されないことはいうまで
ない。
わらずに種々の変形が可能であることはいうまでもな
い。例えば、上記した実施の形態ではメモリセルとして
２層ゲート型構造のものを使用する場合について説明し
たが、これはＭＮＯＳ等の他の不揮発性メモリセルを用
いることもできる。また、データの書き込み、消去の方
法も上記した実施の形態に限定されないことはいうまで
ない。
【００５２】さらに、上記した実施の形態では、メモリ
セルが不揮発性メモリセルである場合について説明した
が、これは単層ゲートのトランジスタを用いた半導体記
憶装置に対しても同様に実施することができる。このよ
うな場合、しきい値が製造装置等のばらつきを反映して
分布をもっており、標準偏差は製造時の管理値に対応し
ている。
セルが不揮発性メモリセルである場合について説明した
が、これは単層ゲートのトランジスタを用いた半導体記
憶装置に対しても同様に実施することができる。このよ
うな場合、しきい値が製造装置等のばらつきを反映して
分布をもっており、標準偏差は製造時の管理値に対応し
ている。
【００５３】
【発明の効果】以上説明したようにこの発明によれば、
ほとんど全ての場合に対応する設計指針が得られるのみ
ならず、設計の効率化、動作電圧の設定、ビット線分割
の方法等が短時間で可能になり、もって高性能、高信頼
性の半導体記憶装置及びその調整方法を提供することが
できる。
ほとんど全ての場合に対応する設計指針が得られるのみ
ならず、設計の効率化、動作電圧の設定、ビット線分割
の方法等が短時間で可能になり、もって高性能、高信頼
性の半導体記憶装置及びその調整方法を提供することが
できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る半導体記憶
装置の回路図。
装置の回路図。
【図２】不揮発性メモリセル単体の電流−電圧特性を示
す図。
す図。
【図３】Ｎ個のメモリセルのしきい値の分布状態を示す
図。
図。
【図４】この発明の第２の実施の形態に係る半導体記憶
装置の回路図。
装置の回路図。
【図５】不揮発性半導体記憶装置で使用されているメモ
リセルの断面図。
リセルの断面図。
【図６】図５のメモリセルの等価回路図。
【図７】図５及び図６のメモリセルにおけるデータの書
き込み、消去及び読み出し時における電圧をまとめて示
す図。
き込み、消去及び読み出し時における電圧をまとめて示
す図。
ＭＣ…メモリセル、 ＣＡ…メモリセルアレイ、 ＷＬ…ワード線、 ＢＬ…ビット線、 ＳＬ…ソース線、 ２１…ワード線選択回路、 ２２…ビット線選択回路、 ２３…読み出し・検知／書き込み回路、 ２４…ソース電圧端子、 ２５…書き込みブロック選択回路、 ２６…読み出しブロック選択回路。
Claims (17)
- 【請求項１】 複数のワード線と複数のビット線とが交
差するように設けられ、各ビット線にそれぞれＮ個（Ｎ
は正の整数）のメモリセルが接続されたメモリセルアレ
イと、 上記各ビット線に接続されたメモリセルからデータの読
み出し・検知及びメモリセルに対してデータの書き込み
を行なう読み出し・検知／書き込み回路とを具備し、 上記読み出し・検知／書き込み回路に許容されるリーク
電流の上限値をＩＬとしたときに、非選択メモリセルが
接続されたワード線の電位をＶgh、メモリセルアレイ内
のメモリセルの平均しきい値をＶta、しきい値の標準偏
差をσ、メモリセルのサブスレシホルド係数をｓ、ビッ
ト線の電位をＶｄ、上記各メモリセルのソース電位をＶ
ｓとしたときに、 【数１】 を満足するように各値が設定されていることを特徴とす
る半導体記憶装置。 - 【請求項２】 前記電位Ｖghが接地電位であることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記電位Ｖｓが接地電位であることを特
徴とする請求項１または２に記載の半導体記憶装置。 - 【請求項４】 前記電位Ｖghが負極性の電位であること
を特徴とする請求項１に記載の半導体記憶装置。 - 【請求項５】 前記メモリセルが不揮発性トランジスタ
で構成されているとを特徴とする請求項１に記載の半導
体記憶装置。 - 【請求項６】 複数のワード線と複数のビット線とが交
差するように設けられ、データの読み出し・検知時に１
本のビット線にＮR 個（ＮR は正の整数）のメモリセル
が接続され、データの書き込み時には１本のビット線に
ＮP 個（ＮPは正の整数）のメモリセルが接続されるメ
モリセルアレイと、 上記メモリセルからデータの読み出し・検知を行なう読
み出し・検知部及び上記メモリセルに対してデータの書
き込みを行なう書き込み部とを有する読み出し・検知／
書き込み回路を具備し、 データの読み出し・検知時に上記読み出し・検知部に許
容されるリーク電流の上限値をＩRL、データの書き込み
時に上記書き込み部に許容されるリーク電流の上限値を
ＩPLとしたときに、データの読み出し・検知時に非選択
メモリセルが接続されたワード線の電位をＶgr、ビット
線の電位をＶdr、上記各メモリセルのソース電位をＶs
r、データの書き込み時に非選択メモリセルが接続され
たワード線の電位をＶgp、ビット線の電位をＶdp、上記
各メモリセルのソース電位をＶsp、上記メモリセルアレ
イ内のメモリセルの平均しきい値をＶta、しきい値の標
準偏差をσ、メモリセルのサブスレシホルド係数をｓと
したときに、平均しきい値Ｖtaの値が、 【数２】 と、 【数３】 で示される値のいずれよりも大きく設定されていること
を特徴とする半導体記憶装置。 - 【請求項７】 前記電位Ｖgr、Ｖgpが共に接地電位であ
ることを特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 前記電位Ｖsr、Ｖspが共に接地電位であ
ることを特徴とする請求項６に記載の半導体記憶装置。 - 【請求項９】 前記メモリセルが不揮発性トランジスタ
で構成されているとを特徴とする請求項６に記載の半導
体記憶装置。 - 【請求項１０】 複数のワード線と複数のビット線とが
交差するように設けられ、複数個のメモリセルが設けら
れたメモリセルアレイと、 データの読み出し・検知時には上記１本のビット線にＮ
R 個のメモリセルを接続し、データの書き込み時には上
記１本のビット線にＮP 個のメモリセルを接続し、デー
タの読み出し・検知時と書き込み時とで１本のビット線
に接続するメモリセルの数を変える切り替え手段と、 上記ビット線に接続されたメモリセルからデータの読み
出し・検知を行なう読み出し・検知部及びメモリセルに
対してデータの書き込みを行なう書き込み部とを有する
読み出し・検知／書き込み回路を具備し、 データの読み出し・検知時に上記読み出し・検知部に許
容されるリーク電流の上限値をＩRL、データの書き込み
時に上記書き込み部に許容されるリーク電流の上限値を
ＩPLとしたときに、データの読み出し・検知時に非選択
メモリセルが接続されたワード線の電位をＶgr、ビット
線の電位をＶdr、データの書き込み時に非選択メモリセ
ルが接続されたワード線の電位をＶgp、ビット線の電位
をＶdp、上記メモリセルアレイ内のメモリセルの平均し
きい値をＶta、しきい値の標準偏差をσ、メモリセルの
サブスレシホルド係数をｓとしたときに、 【数４】 を満足するように各値が設定されていることを特徴とす
る半導体記憶装置。 - 【請求項１１】 前記電位Ｖgr、Ｖgpが共に接地電位で
あることを特徴とする請求項１０に記載の半導体記憶装
置。 - 【請求項１２】 前記電位Ｖsr、Ｖspが共に接地電位で
あることを特徴とする請求項１０に記載の半導体記憶装
置。 - 【請求項１３】 複数のワード線と複数のビット線とが
交差するように設けられ、電子の注入／引き抜きにより
しきい値が変化される不揮発性トランジスタからなるそ
れぞれＮ個（Ｎは正の整数）のメモリセルが各ビット線
に接続されたメモリセルアレイと、 上記各ビット線に接続されたメモリセルからデータの読
み出し・検知及びメモリセルに対してデータの書き込み
を行なう読み出し・検知／書き込み回路とを具備した半
導体記憶装置において、 上記読み出し・検知／書き込み回路に許容されるリーク
電流の上限値をＩＬとしたときに、非選択メモリセルが
接続されたワード線の電位をＶgh、メモリセルアレイ内
のメモリセルの平均しきい値をＶta、しきい値の標準偏
差をσ、メモリセルのサブスレシホルド係数をｓ、ビッ
ト線の電位をＶｄ、上記各メモリセルのソース電位をＶ
ｓとしたときに、上記各メモリセルに対して電子の注入
／引き抜きを繰り返し行なうことにより、メモリセルの
平均しきい値Ｖtaとしきい値の標準偏差σが 【数５】 を満足するように各メモリセルを調整することを特徴と
する半導体記憶装置の調整方法。 - 【請求項１４】 複数のワード線と複数のビット線とが
交差するように設けられ、それぞれ３種類以上のしきい
値状態を取り得るＮ個（Ｎは正の整数）のメモリセルが
各ビット線に接続されたメモリセルアレイと、 上記各ビット線に接続されたメモリセルからデータの読
み出し・検知及びメモリセルに対してデータの書き込み
を行なう読み出し・検知／書き込み回路とを具備し、 上記読み出し・検知／書き込み回路に許容されるリーク
電流の上限値をＩＬとしたときに、非選択メモリセルが
接続されたワード線の電位をＶgh、メモリセルアレイ内
のメモリセルの３種類以上の各しきい値の平均しきい値
をＶta、しきい値の標準偏差をσ、メモリセルのサブス
レシホルド係数をｓ、ビット線の電位をＶｄ、上記各メ
モリセルのソース電位をＶｓとしたときに、 【数６】 を満足するように各値が設定されていることを特徴とす
る半導体記憶装置。 - 【請求項１５】 前記平均しきい値Ｖtaの値が、前記３
種類以上のしきい値のうち最低のしきい値の平均しきい
値にされていることを特徴とする請求項１４に記載の半
導体記憶装置。 - 【請求項１６】 前記メモリセルが不揮発性トランジス
タで構成されていることを特徴とする請求項１４に記載
の半導体記憶装置。 - 【請求項１７】 複数のワード線と複数のビット線とが
交差するように設けられ、電子の注入／引き抜きにより
３種類以上のしきい値状態を取り得る不揮発性トランジ
スタからなるそれぞれＮ個（Ｎは正の整数）のメモリセ
ルが各ビット線に接続されたメモリセルアレイと、 上記各ビット線に接続されたメモリセルからデータの読
み出し・検知及びメモリセルに対してデータの書き込み
を行なう読み出し・検知／書き込み回路とを具備した半
導体記憶装置において、 上記読み出し・検知／書き込み回路に許容されるリーク
電流の上限値をＩＬとしたときに、非選択メモリセルが
接続されたワード線の電位をＶgh、メモリセルアレイ内
のメモリセルの平均しきい値をＶta、しきい値の標準偏
差をσ、メモリセルのサブスレシホルド係数をｓ、ビッ
ト線の電位をＶｄ、上記各メモリセルのソース電位をＶ
ｓとしたときに、上記各メモリセルに対して電子の注入
／引き抜きを繰り返し行なうことにより、メモリセルの
平均しきい値Ｖtaとしきい値の標準偏差σが 【数７】 を満足するように各メモリセルを調整することを特徴と
する半導体記憶装置の調整方法。
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| JP16996295A JP3202545B2 (ja) | 1995-07-05 | 1995-07-05 | 半導体記憶装置及びその設計方法 |
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| JP16996295A JP3202545B2 (ja) | 1995-07-05 | 1995-07-05 | 半導体記憶装置及びその設計方法 |
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Cited By (1)
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-
1996
- 1996-07-03 US US08/674,820 patent/US5734612A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180361647A1 (en) * | 2016-03-28 | 2018-12-20 | Sumitomo Heavy Industries Modern, Ltd. | Film forming apparatus |
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