TW420806B

TW420806B - Non-volatile semiconductor memory device

Info

Publication number: TW420806B
Application number: TW087121929A
Authority: TW
Inventors: Masaaki Ohashi
Original assignee: Sanyo Electric Co
Priority date: 1998-03-06
Filing date: 1998-12-31
Publication date: 2001-02-01
Also published as: KR100392993B1; KR19990077647A; US6031759A

Description

五、發明說明（1) [發明背景] 本發明有關一種使用記憶胞電晶體[memory cell transistor〕的浮置閉極〔floating gate]以記憶數據之非揮發性半導體記憶裝置《詳言之，為有關一種可提供穩定的數據寫入動作之非揮發性半導體記憶裝置。電可抹除且可程式唯讀記憶（Electrically Erasable Programmable R0MKEEPR0M)具有含個別可電氣抹除的單一電晶體之複數個記憶胞。各記憶胞電晶體，具有浮置閘極及控制閘極的例如，分裂閘極（split gate)型等雙重閘構造。於雙重閘構造的記憶胞電晶體的數據寫入，汲極領域所生之熱電子將被加速而注入浮置閘極。於數據讀出，將被檢出浮置閘極經注入電荷時的記憶胞電晶體的動作特性與浮置閑未經注入電荷時記憶胞電晶鱧的動作特性之間的差異。第1圖為具有分裂閘極型記憶胞電晶體11以4列X 4列配置之記憶胞區塊（memory cell blockMO之非揮發性半導體記憶裝置100之概略電路圖。字元（word )線1 2沿各列記憶胞電晶體1丨配置並於同一列與記憶胞電晶體11的控制閘共通之方式連接。於字元線1 2由列解碼器（row decoder)列選擇電路）11 〇供给列選擇信號Lsl至LS4,響應於該列選擇信號LSI至LS4使特定列的記憶胞電晶艚11將被活性化。（本文中r〇w稱為列， co lurnn稱為行）。位元（bit)線13沿各行記憶胞電晶體n配置並於同一 ΐ^ΒΊΚΒΓ 第5頁 A:\310296.ptd 420806 ^、發明說明（2) 行與記憶胞電晶體11的汲極（drain)共通之方式連接。源極（sour se)線14在鄰接之字元線12間與字元線平行配置，且與鄰接之行的記憶胞電晶體11的源極共通之方式連接。各源極線14連接於一條共通源極線14〇。'介由共通源梭線140及源極線14選擇性方式供給之。各記憶胞電晶體 11，為寫入數據之數據寫入電位Vws及為讀出數據之第1讀出電位Vrs。第1選擇電晶勉15分別連接於各位元線I、響應由行解碼器（colurondecoder)130施加至閉極之抒撰遲枝練$ CS4,將複數個位元線13中之一選擇性方= :mS1 線至 16 - 寫入電路120連接至數據線16,於寫入動作時，對各記憶胞電晶趙11供給對應於寫入數據之電位數據線Μ 亦連接至讀出放大器（sense amp 1 ifier)(未圖示），於讀出動作時，將位元線13的電位Vbl供給於讀出放大器。第2選擇電晶體i 7，係在與苐！選擇電晶體丨5之相反侧，連接於各位元線13與電力供給線18之間，於寫入動作時響應於施加在閘極上之行選擇信號CS1至CS4的反轉信號％S1 至*CS4,將複數個位元線13中除去被選擇之一俩外的其餘非選擇的位元線13連接至電力供給線18。於非選擇的各位元線13,介由電力供給線18供給為防止在非選擇各記憶胞電晶趙11流動寫入電流之用的，預定電位Vbo。第2選擇電晶體17在讀出動作時，響應施加在閘極上之讀出控制，彳s號RC，將全部位元線13連接至電力供給

HBHI IH88H

42080S 五、發明說明（3) 線18。於全部位元線13,介由電力供給線18供給第2讀出電位Vrb(>Vrs) 〇列選擇信號LSI至LS4，依據列位址（r〇w a(jdress)資訊由列解碼器（row decoder) 110所產生，並選擇字元線12中之一條（同時將特定列的各記憶胞電晶體〗丨予以活性化）。列選擇信號CS1至CS4,則依據行位址（c〇iuBm address)資訊由行解碼器（column decoder)(行選擇電路）i3〇所產生，將第1選擇電晶體15中之一選擇性地予以導通（on)(將特定行的記憶胞電晶敢1 1予以活性化）。如此依照列位址資訊及行位址資訊所選擇之一記憶胞電晶體n，將介由位元線 13連接至數據線16。當數據在記憶胞電晶體11寫入時，於經選擇一字元線 12之狀態下，一邊將預定的寫入電位vws施加至源極線14，一邊對應於寫入數據之電位Vwb施加至數據線16。舉例來說，對經選擇之字元線12施加2V電位，而對數據線16在寫入數據為「lj時施加0V，「〇」時施加5v電位Vwb。据此，僅在寫入數據為「1」時，經選記億胞電晶體U始流通寫入電流。其理由為因記憶胞電晶體11，當字元線1 2 (控制閘 )的電位比位元線13(汲極）的電位高出閾值的電位部份時始導通（on),而由源極線U往位元線13流通寫入電流之故。對非選擇位元線13而言，因介由電力供給線18施加5V 電位Vbo(在寫入數據為「〇」時，與施加於數據線16之電位 Vwb相同的電位），故在非選擇記憶胞電晶體u不流通寫入電流。

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42〇8〇G 五、發明說明（4) --- 於由記憶胞電晶體11之數據讀出時，介由電力供給線 18將讀出電位Vrb(例如5V)施加於位元線13，而將讀出電位 vrs(例如〇V)施加於源極線14。如此，選擇字元線12時所產生之位元線13的電位變化，將介由數據線]6，依讀出感測放大器予以讀出。於分裂閘型記憶胞電晶體丨丨的寫入動作欲使記憶胞電晶體11的汲極所產生之熱電子往源極加速，則必須將源極與汲極間之電位差設定為高值。因此，例如，位元線13施加0V電位Vwb，而源極線14施加10V以上（例如14V)的寫入電位 Vws 〇如上所述，當寫入數據為「1」時於數據線16將被施加0V，故在經選擇之記憶胞電晶體丨〗將流通寫入電流。此時，源極線14的電位將下降，故不會對記憶胞電晶體n施加多餘電電場。而當寫入數據為「〇」時於數據線16將被施加5V，故在經選擇之記憶胞電晶體u將不流通寫入電流。此時，源極線14之電位不下降，故寫入電位Vws對全部記憶胞電晶體11有產生影響之可能性。換言之，以此狀態選擇字元線12時，非選擇記憶胞電晶體11中可能流通寫入電流。尤其在同一列記憶胞電晶體11連續寫入數據時，於該同一列的各記憶胞電晶體11將反複流通該寫入電流，’以致成為寫入錯誤（error)之主要原因》第2圖為具備不含第1及第2選擇電晶體之記憶胞區塊 (memory cell block)10A之非揮發性半導敢記憶裝置2〇〇的概略電路圖。各位元線13連接至寫入電路220。寫入電

五、發明說明（5) 路220在寫入動作時，將對應於寫入數據的電位Vwbl至 Vwb4，介由各位元線13分別供給至各行記憶胞電晶體η。位元線13同時亦連接至感測放大器（未圖示讀出放大器在讀取動作時介由各位元線13接受因讀出電位Vrb供給至各記憶胞電晶體Π而產生之電位Vbl。於上述非揮發性半導體記憶裝置200,舉例來說，當全部各行記憶胞電晶體11寫入數據「1」時，各電位Vwbl至 Vwb4全部將設定為0V。如此，於全部的行的記憶胞電晶體 11中流動寫入電流，源極線1 4的電位Vws則下降相當於全寫入電流的量。如此源極電位的下降，將造成源極線14的電位之不穩定。而該寫入電位Vws的變動，將導致寫入動作的參差，結果，將成為寫入錯誤的主要原因。本發明之目的在於提供一種能提供穩定的寫入數據動作之非揮發性半導體記憶裝置° 【本發明之概要】本發明之其他特徵及優點，可由說明書申，參照附圖，依據本發明主旨之實施例所倣說明而明暸。【附圖簡單說明】本發明，及其目的與優點，可由以下以較佳實施例，參照附圖所做說明，而徹底了解。第1圖為第1習用例的非揮發性半導體記憶裝置之概略方塊圖。第2圖為第2習用例的非揮發性半導體記憶裝置之概略方境圖。

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42080 五、發明說明（6) 第3圖為依據本發明第1實施形態之非揮發性半導體記憶裝置之概略方塊圖。第4圖為第3圖的非揮發性半導體記憶裝置的記憶胞之概略平面圖》第5圖為沿第4圖記憶胞5-5線之剖面圖。第6圖為依據本發明第2實施形態之非揮發性半導體記憶裝置之概略方塊圖。第7圖為依據本發明第3實施形態之非揮發性半導體記憶裝置之概略方塊圖。第8圖為依據本發明第4實施形態之非揮發性半導體記憶裝置之概略方塊圖。【較佳實施例詳細說明】第3圖為本發明第1實施形態之非揮發性半導體記憶裝置300之概略方塊圖。記憶胞區塊10包含複數個記憶胞電晶體11 ，複數個字元線12,複數個位元線13,源極線14,第1及第2選擇電晶體 15、17,以及電力供給線18。該記憶胞區塊10係與第1圖的記憶胞區塊10相同構成者。虛胞區塊20與記憶胞區塊10經並列配置，而該虚胞區塊20内設置有複數個虚胞電晶體21 ^虛胞電晶體21係用以寫入本來應該寫入記憶胞電晶體11之數據予以反轉所生之反轉數據者。在數據「1」的寫入動作時，於經選擇之記憶胞電晶體中流通寫入電流，而虛胞電晶體則不流通寫入電流。在數據「0」的寫入動作時，則於經選擇之記憶胞電晶

A:\310296.ptd 第10頁 420806 五、發明說明（7) 體不流通寫入電流，而虛胞電晶體則流通寫入電流。因此，電流供給源無關數據内容如何，經常供給固定的寫入電流，以達成穩定的寫入動作。詳言之，虛胞區塊20包含虛胞電晶體21及虛位元線 22。虛胞電晶體21具有與記憶胞電晶髏11相同之構造對每列的記憶胞電晶體11各配置一個β亦即，虛胞電晶體2 1 係依與記憶胞電晶體11同一工程，形成為者相同尺寸。虛位元線22係沿虚胞電晶艘21之配列所配置，且以共通之方式連接於各虛胞電晶體21之汲極者。虚位元線22係介由反相器（inverter)23連接數據線16。於是，施加於數據線16 之寫入電位Vwb因相器23而反轉。而該反轉電位Mwb則施加於虛位元線22。記憶胞區塊10的各字元線12經延長至虛胞區塊20内並連接至對應於同一列的記憶胞電晶體11之虛胞電晶體21的控制閘極。另外，各源極線14亦經延長至虛胞區塊20内並共通之方式連接於鄰接之虛胞電晶體的源極。如此，即可同時選擇同一列的記憶胞電晶體11及虚胞電晶體21。於虛胞電晶體2丨的源極，介由源極線14,施加與各記憶胞電晶體Π共通之電位。再者，於虛胞電晶體21的汲極，則介由虚字元線22施加反轉電位*Vwb。當列解碼器（row decoder) 110將列選擇信號LSI至LS4 供給至各字元線12,則特定列的記憶胞電晶體丨丨及虛胞電晶體2 1將按選擇性之方式被活性化。例如，如選擇第2列的記憶胞電晶體11及虛胞電晶體21時，列解碼器110即輸出2v

A:\310296.ptd 第11頁 42〇8ne 五、發明說明（8) r 的列選擇信號LS2,及OV的列選擇信號LS1、LS3、LS4。藉此，第2列的s己憶胞電晶體11及虛胞電晶體2 1的控制閘極將被活性化。第1選擇電晶體15,響應於行選擇信號（^1至（^4使位元線1 3中之1條活性化〇例如，如選擇第2行的記憶胞電晶體 11時’僅有行選擇信號CS2啟升，而連接於第2行位元線13之選擇電晶體15將被選擇性導通。藉此，第2行的位元線13被選擇性連接於數據線16，而數據線16的電位Vwb即介由第2 行的位元線13施加於第2行的各記憶胞電晶體1丨的汲極。於數據「1」的寫入動作時，如寫入電路12〇A將比控制閘電位（例如2V)為低閾值電壓以上的電位vwb(例如0V)，介由數據線16施加於經選擇之位元線13,則經選擇之記憶胞電晶體U即導通。於是，介由經選擇之記憶胞電晶體丨丨從源極線14往位元線13流通寫入電流。此時，依反相器23將比控制閘電位為高的反轉電位* Vwb(；例如5V)施加於虛位元（dummy bit)線22之故，任何虛胞電晶體21將不導通，在虚胞電晶體21不流通寫入電流》於數據「0」的寫入動作時，如寫入電路12 0A將比控制閘電位為高的電位Vwb(例如5V)，介由數據線16施加於經選擇之位元線13,則經選擇之記憶胞電晶體Η將不導通，在經選擇之記憶胞電晶體11不流通寫入電流。再者，因介由電力線18對非選擇之位元線13施加5V電位Vbo之故，故在非選擇之記憶胞電晶體11亦不流通寫入電流。此時，依反相器 23將比控制閘極電位低閾值電壓以上之反轉電位* Vwb (例

A:\310296.ptd 第12頁 42080$ 五、發明說明（9) 如OV)施加於虛位元線22，故使虚胞電晶體導通，從源極線14介由該虛胞電晶體21，往虛位元線22流通寫入電流。因而可防止非選擇之記憶胞電晶體11流通寫入電流。在此，因記憶胞電晶體11與虛胞電晶體21具有相同構造，故記憶胞電晶體11所流通之寫入電流與虚胞電晶體21所流通之寫入電流將略為相等。從而，介由記憶胞電晶體Π，從源極線14往位元線13所流通之電流il,與介由該虚胞電晶體21 從源極線11往虛位元線22所流電流i2之和（il + i2)，將可維持為一定從而，無關寫入數據的内容，可維持從源極線14 之電力供給為一定條件下，並可防止非選擇之記憶胞電晶體1 1流通寫入電流β 即使因寫入時之對浮置閘極之電荷注入，而記憶胞電晶艘li及虚胞電晶體21之閾值變化，寫入電流仍不致有报大變化，可維持在大致—定之值。其原因為記憶胞電晶髅 11及虛胞電晶體21的電流容量經設定為充份之值，旦記憶胞電晶體11及虛胞電晶體21所流通之各寫入電流依連接於位元線13及虛位元線22之電流控制用電晶體所控制之故。由此可知記憶胞電晶體11所流通之電流il與虛胞電晶體21 所流通之電流i2之和（il + i2)將可維持為一定。第4圖為非揮發性半導體記憶裝置的記憶胞之概略平面圖°第5圖為第4圖記憶胞沿5-5線之剖面圖。記憶胞電晶體及虚胞電晶艘具有一部份控制閘極經與浮置閘極並配置之分裂閑極構造。於P型碎基板1的表面割分有複數個書籤狀的分離領域

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五'發明說明（10)

【3，而在該氧化膜涵蓋複數行配置 =洋置閘4。該浮置閘4係按對一記憶胞獨立之方式配置 ^浮置閘極4具有肉厚的中央部及銳角的端部。而於該置閘極4上配置有氧化膜3a。浮置閘極4的端部將使數據抹，動作時容易產生電場集中。於氧化膜3上將配置覆蓋各行淨置閘極4的一部份之複數個控制閘5。控制閘極5具有覆蓋浮置閘極4之第1的部份，及配置在氧化膜3上之第2 的部份。彼此相鄰之列的浮置閘4及控制閘5係按面對稱方式配置者。於彼此鄰接之行的控制閘5之間的基板領域表面办成有N型的第1擴散層6d，而彼此鄰接之行的浮置閘之4之間的基板領域表面形成有第2擴散層6s。第1擴散層6d，於鄰接之行的控制閘5之間，在被分離領域2包圍之位置上，按竭立方式設置有複數個。而第2擴散層6s則在鄰接之行的渾置閘4之間沿控制閘5延伸。由浮置閘4,控制閘5,第1擴數層6d以及第2擴散層6s將形成記憶胞電晶體。在此，第1 轉散層6d為汲極，第2擴散層6s為源極。控制閘極5上配置有氧化膜7,而在該氧化臈7上於控制閘極5交差之方向配置有鋁配線8。鋁配線8介由接觸孔9與第1擴散層6d相連接。於上述雙重閘構造的記憶胞電晶體按照浮置閘所注入之4 <電荷量源極及汲極之間的導通電阻值將變化。從而藉由，對浮置閘極4注入按照記憶資訊量的電荷，可以按照記

A：V3lQ296.ptd 第 U 頁 1 "' ^20806 五、發明說~ '— - I思耳戒變化特定的記憶胞電晶體的導通電阻值。第6圖為本發明2實施形態的非揮發性半導趙記憶裝置之概略方塊圖。第6圖的非揮發性半導體記憶裝置係能記憶4位元的數據者。於第6圖中，並列配置有4個記憶胞區塊1〇字元線（未圖不）及源極線14係在各記憶胞區塊10共通者，各記憶胞區塊鄰近分別配置有虛胞區塊20。字元線及源極線14在虚胞區塊20亦係共通者記憶胞區塊1〇及虛胞區塊2〇係第3 圖者相同之構成。、列解碼器110將對各記憶胞區塊10及各虛胞區塊2〇所共通之字元線施加列選擇信號！^(對應於記憶胞及虛胞的列數之數的信號。於各記憶胞區塊的位元線連接有選擇電晶體，並對該選擇電晶體之閘極施加行選擇信號(^ (對應於記憶胞的行數之數的信號）„於對各記憶胞區塊10及各虚跑區塊20共通的源極線】4,按選擇性方式將施加寫入電位Vrs/讀出電位Vrs。寫入電路120B，對4個記憶胞區塊10的位元線施加與4 位元的寫入數據所對應之4種電位Vwbl至V«rb4。例如，數據為「1」時施加OV (接地電位）的電位，而數據為「〇」時施加5V(電源電位）的電位β 因在各記憶胞區塊10的鄰近配置有虛胞區塊20,所故在各記憶胞區塊10的寫入動作時，與數據内容無關，將從源極線14供給一定之電力。再者，因依1條源極線14交直連接記憶胞區塊10及虛胞區塊20故可防止源極線14上的電位梯 IKHSH ΙΗΗΗ 第15頁 A:\310296.ptd d?n&ri q 五、發明說明（12) 度的急遽增大，可在記憶胞區塊獲得穩定且均等之寫入電位。以上說明虛胞電晶體21及記憶胞電晶體11具有相同構造之，2種實施形態。惟如能控制電流使位元線13所流通之寫入電流與虛位元線22所流通之寫入電流為實質相等，則記憶胞電晶體U及虛胞電晶體21可為不同構造者。此時，記憶胞電晶體11及虛胞電晶體21的電流容量將設定為比連接至位元線13及虛位元線22之電流控制用電晶體的電流容量為大之值。第7圖為本發明第3實施形態之非揮發性半導體記憶裝置之概略方塊圖。第3實施形態中，設置有使與記憶胞區塊 1 0並列配置之虛胞區塊20内的虛胞電晶體21所流通之電流按照寫入數據的内容而變化之電流控制電路3〇。電流控制電路30包含對應於記憶胞電晶體丨丨的行數之數的電流控制電晶想31。各電流控制電晶體31並聯方式連接於虚位元線22與寫入電路220A之間並具有用以各自接受按照來自寫入電路220A的寫入數據之電位Vwbl至Vwb4之閘極。寫入電路220A，為防止寫入動作時受位元線13所流通之寫入電流之影響起見，施加於位元線13之電位Vwbl至 Vwb4以外，另外獨立電位Vwbl’至Vwb4’供給電流控制電晶體31 °然而’電位Vwbl至Vffb4與電位vwbl，至Vwb4，為相同值。電流控制電晶體31的驅動能力最好設定為在寫入動作時與各位元線13所流通之寫入電流實質上相等之電流流 rami mmi 第16頁 A:\310296,ptd ^〇8〇s 五、發明說明（13) 通於電晶體31。例如，設置連接至寫入電路220A的接地端，且具有與電流控制電晶體31相同驅動能力之電晶體〇介由該電晶體在位元線13將流通寫入電流》在數據「0」的寫入動作時，如寫入電路220A對各位元線13供給比控制閘極的電位為高之電至Vwb4(例如 5 V )，則經選擇之同一列記憶胞電晶體〗丨即不導通。如同時，寫入電路22 0A將比控制閘之電位為高之電位Vwbl’至 Vwb4’ （例如5V)供給電流控制電晶體31，則使全部電晶體 31導通。換言之，寫入動作時不導通之記憶胞電晶體丨〗之數將與導通之電流控制電晶體31之數一致。再者，如寫入電路220A將比控制閘極的電位（例如2v) 低閾值電壓以上之寫入電位Vwb〇(例如〇v)介由導通電晶體 31供給虛位元線22時，虛胞記憶胞電晶體21即導通。因此，從源極線14往虛位元線22流通寫入電流。此時，因4個電晶體31為導通，故較多寫入電流將流通。換言之，按依照寫入數據在虛位元線22所流通之寫入電流的量與在各位元線13 所流通之寫入電流的總和能成為彼此相補之方式，控制虛位το線22所流通之寫入電流。因而，於各位元線13所流通之寫入電流il至14與虛位元線22所流通之寫入電流i〇之總和（i0 + il + i2 + i3+i4)將可維持為一定。因此，與寫入數據内容無關將從源極線14供給一定之電力結果，源極線14的寫入電位Vws將穩定。第8圖為本發明第4實施形態之非揮發性半導體記憶裝置600之概略方塊圖。其中，記憶胞區塊1〇A，列解碼器n〇.

A:\310296.ptd 第17頁 42A806 五，發明說明（14) 〜· 虛胞區塊20,電流控制電路30以及寫入控制電路22〇a,係與第7圖中之構成相同者》 μ 非揮發性半導體記憶裝置6〇0包含經並列配置之4個記憶區塊10Α，及經與各記憶胞區塊ι〇Α連接之行解瑪器15〇。各記憶胞區塊10a共有字元線12及源極線14〇對每4個記德胞區塊10並列配置有1個虚胞區塊20。虚胞區塊20亦與各記憶胞區塊10 —起共有字元線12犮源極線14。列解碼器11 0連接至字元線1 2，對字元線1 2施加列選擇信號（對應於記憶胞電晶體及虛胞電晶體的列數之數的信號）。行解碼器16連接至各記憶體區塊1〇的位元線13,從寫入電路220A取得電位Vffbl至Vffb4,選擇性地將電位Vffbl至 Vwb4供給特定的行的位元線13。寫入電路220A在寫入動作時，將寫入電位Vws施加於源極線14,而在讀出動作時，將讀出電位Vrs施加於源極線14。由此，於各記憶胞區塊1〇即_ 依行解碼器16指定之特定的行以及依列解碼器15所指定之特定的行有關之記憶胞電晶體11寫入數據。此時，於各記憶胞區堍10内之非選擇的行的位元線13中，因施加比字元線12的電位（例如2V)為高之電位（例如5V)，故即使從源極線14施加有10V以上的高寫入電位Vws,非選擇的記憶胞電晶體11仍不導通。因此，非選擇的記憶胞電晶體中不流通寫入電流。於1個記憶胞區塊中，即使全部記憶電晶體為非選擇者，惟由於虛胞電晶體中流通電流，故可防止寫入電位Vws 的上升。因而，非選擇的記憶胞電晶艘丨1將穩定維持不導

420806 五、發明說明（15) 通狀態>亦即，於非選擇記憶胞電晶體11中不流通寫入電流，故可防止寫入錯誤。對於這方面技術精練者，也許可以將本發明，不背離本發明主旨或範圍，做許多其他方式之變化。因此，本發明特別聲明，本發明所述舉例及實施形態係用以例示並非做為限制其細節之用，且可在所申請專利範圍内做變化。

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Claims

420806 六、申請專利範圍 1. —種非揮發性半導體記憶裝置，該非揮發性半導體記憶裝置具備：經行列配置之複數個記憶胞電晶體（11 );各記憶胞電晶體具有電氣性獨立之浮置閘，而按照浮置閘所蓄積之電荷量變化本身的閾值；沿行方向的記憶胞電晶體配置之複數個虚胞電晶體 (21); 選擇電路（110、130);連接於複數個記憶胞電晶體及複數個虛胞電晶體，用以選擇1個記憶胞電晶體及1個虛胞電晶截，寫入電路（1 20A);用以對經選擇之記憶胞電晶體施加對應於寫入數據之第1電位，同時對經選擇之虛胞電晶體施加對應於寫入數據的反轉數據之第2電位者。 2. 如申請專利範圍第1項之記憶裝置，其中，各記憶電晶體具有控制閘，汲極以及源極，該記憶裝置再具備：複數個字元綵（1 4);沿各列的記憶胞電晶體配置，且經連接至關聯之記憶胞電晶體的控制閘及關聯之虛胞電晶韹的控制閘，複數個第1位元線（1 3);沿各列的記憶胞電晶體配置，且將連接於關聯之記憶胞電晶體的汲極，第2位元線（2 2 );沿虚胞電晶體列配置，且將連接於虚胞電晶體的汲極以及源極線（14、140);共通方式將連接於複數個記憶胞電晶體及複數個虛胞電晶體的源極者。 IH^II 1^1 A:\310296.ptd 第 20 頁 4^〇8〇δ 申請專利範圍 d.如申請專利具有與各記 4· 一種非揮發裝置，具備：經行列晶體具有電電荷量變化沿行方 (21)；選擇電個虛胞電晶晶體，寫入電按照寫入數列的記憶胞電流控寫入數據之流通之電流 5.如申請專利晶體具有控複數個經溥接於關電晶體的控複數個範圍第2項之記憶裝置，其中，各虛胞電晶體憶胞電晶體相同構造者。性半導體記憶裝置，該非揮發性半導體記憶配置之複數個記憶胞電晶體（11)各記憶胞電氣性獨立之浮置閘，而按照浮置閘所蓄積之本身的閾值；向的記憶胞電晶體配置之複數個虛胞電晶體路（110);連接於複數個記憶胞電晶體及複數體，用以選擇1行記憶胞電晶逋及1行虛胞電路（220A);連接於複數個記憶胞電晶體，用以據將第1電位及第2電位中一施加於經選擇之電晶體，以及制電路（30);連接於複數個虛胞電晶體，按照内容階段性控制經選擇之列的虛胞電晶體所者。範圍第4項之記憶裝置，其中，各記憶電制閘極，汲極以及源極，該記憶裝置再具備：字元線（14);沿各列的記憶胞電晶體配置，且聯之記憶胞電晶體的控制閘，及關聯之虛胞制閘極，第1位元線（1 3 );沿各行的記憶胞電晶體配

A:\310296.ptd 第21頁 420606 六、申請專利範圍置，且將連接於關聯之記憶胞電晶髏的汲極，第2位元線（22);沿虛胞電晶體行配置，且將連接於虚胞電晶體的汲極，以及源極線（1 4、1 40 );共通方式將連接於複數個記憶胞電晶體及複數個虚胞電晶體的源極者。 6.如申請專利範園第5項之記憶裝置，其中，各虛胞電晶體具有與各記憶胞電晶體相同構造者。

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