JPS62173694A - 不揮発性半導体メモリの駆動方法 - Google Patents
不揮発性半導体メモリの駆動方法Info
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- JPS62173694A JPS62173694A JP61014648A JP1464886A JPS62173694A JP S62173694 A JPS62173694 A JP S62173694A JP 61014648 A JP61014648 A JP 61014648A JP 1464886 A JP1464886 A JP 1464886A JP S62173694 A JPS62173694 A JP S62173694A
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- 238000000034 method Methods 0.000 title claims description 17
- 239000011159 matrix material Substances 0.000 claims abstract description 8
- 230000010354 integration Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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- 150000004767 nitrides Chemical class 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は不揮発性半導体メモリ、！ＩＣ電気的消去・再
書き込み可能な読み出し専用メモリ（以下、８２２８０
Ｍと略記する）のメモリセルアレイおよびその駆動方法
に係シ、１個のトランジスタからなるメモリセルの多数
個をマトリクス配置したメモリセルアレイおよびその書
き込み駆動、消去駆動の方法に関する。
書き込み可能な読み出し専用メモリ（以下、８２２８０
Ｍと略記する）のメモリセルアレイおよびその駆動方法
に係シ、１個のトランジスタからなるメモリセルの多数
個をマトリクス配置したメモリセルアレイおよびその書
き込み駆動、消去駆動の方法に関する。
従来のＥ２ＰＲＯＭＫおけるメモリセルは、第２図に示
すようにＭＯＳ ＦＥＴ （絶縁ｆ−｝型電界効果トラ
ンジスタ）からなる選択トランジスタＱ３と、たとえば
浮遊ゲート型のＦＥＴからなる記憶トランジスタＱ，と
が直列に接続され、選択トランジスタＱＩＬのドレイン
にビット線ＢＬが接続され、そ゛のゲートにワード線Ｗ
Ｌが接続され、記憶トランジスタＱ，の制御ゲートに制
御ｆｆ−トｉｃＧが接続されている。
すようにＭＯＳ ＦＥＴ （絶縁ｆ−｝型電界効果トラ
ンジスタ）からなる選択トランジスタＱ３と、たとえば
浮遊ゲート型のＦＥＴからなる記憶トランジスタＱ，と
が直列に接続され、選択トランジスタＱＩＬのドレイン
にビット線ＢＬが接続され、そ゛のゲートにワード線Ｗ
Ｌが接続され、記憶トランジスタＱ，の制御ゲートに制
御ｆｆ−トｉｃＧが接続されている。
上記メモリセルに対する書き込み駆動を行なうには、制
御デート線ＣＧを通常は零電位に保った状態でワード線
ＷＬおよびビット線ＢＬの両方に高電圧を印加する。こ
れによって、記憶トランジスタＱｂのドレインＤに高電
圧が印加されて誉き込みが行なわれる。一方、消去駆動
を行なうには、ビット線ＢＬｔ−′４電位に保った状態
でワード線ＷＬおよび制御ゲート線ＣＧの両方に高電圧
を印加する。これＫよって、記憶トランジスタＱ５のド
レインＤが零電位になって消去が行なわれる。なお、浮
遊ゲート凰の記憶トランジスタＱｂにあっては、ドレイ
ンＤ側の極薄絶縁膜を通して浮遊グー）ＦＧに対する電
荷の注入、抽出を行なうものであるが、ＭＮＯＳ型（Ｍ
ｅｔａｌ Ｎ１ｔｒｉｄｅＯｘｌｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒの略であシ、ゲート絶縁層が酸化膜と窒化
膜の２層となっている）型ＦＥＴを記憶トランジスタに
使用した場合でも上述と同様に駆動される。
御デート線ＣＧを通常は零電位に保った状態でワード線
ＷＬおよびビット線ＢＬの両方に高電圧を印加する。こ
れによって、記憶トランジスタＱｂのドレインＤに高電
圧が印加されて誉き込みが行なわれる。一方、消去駆動
を行なうには、ビット線ＢＬｔ−′４電位に保った状態
でワード線ＷＬおよび制御ゲート線ＣＧの両方に高電圧
を印加する。これＫよって、記憶トランジスタＱ５のド
レインＤが零電位になって消去が行なわれる。なお、浮
遊ゲート凰の記憶トランジスタＱｂにあっては、ドレイ
ンＤ側の極薄絶縁膜を通して浮遊グー）ＦＧに対する電
荷の注入、抽出を行なうものであるが、ＭＮＯＳ型（Ｍ
ｅｔａｌ Ｎ１ｔｒｉｄｅＯｘｌｄｅ Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒの略であシ、ゲート絶縁層が酸化膜と窒化
膜の２層となっている）型ＦＥＴを記憶トランジスタに
使用した場合でも上述と同様に駆動される。
しかし、上記したように１つのメモリセルが２個のＦＥ
Ｔから構成されることは、メモリチップ上のセル占有面
積が大きくなり、メモリセルアレイの高集積化の妨げと
なっている。
Ｔから構成されることは、メモリチップ上のセル占有面
積が大きくなり、メモリセルアレイの高集積化の妨げと
なっている。
本発明は上記の事情に鑑みてなされたもので、１つのメ
モリセル当シの面積が小さく、メモリセルアレイの高集
積化が可能な不揮発性半導体メモリおよびその駆動方法
を提供するものでおる。
モリセル当シの面積が小さく、メモリセルアレイの高集
積化が可能な不揮発性半導体メモリおよびその駆動方法
を提供するものでおる。
即ち、本発明の不揮発性半導体メモリは、１つのメモリ
セルを電気的消去・再書き込み可能な１つの記憶トラン
ジスタで形成して所要数のメモリセルをマトリクス状に
配置し、同一行のメモリセルトランジスタの各制御ｆ−
）を共通のワード線に接続し、同一列のメモリセルトラ
ンジスタの各ドレインを共通のビット線に接続してなる
メモリセルアレイを有することを特徴とするものである
。
セルを電気的消去・再書き込み可能な１つの記憶トラン
ジスタで形成して所要数のメモリセルをマトリクス状に
配置し、同一行のメモリセルトランジスタの各制御ｆ−
）を共通のワード線に接続し、同一列のメモリセルトラ
ンジスタの各ドレインを共通のビット線に接続してなる
メモリセルアレイを有することを特徴とするものである
。
したがって、１つのメモリセル当υの面積が小さく、メ
モリセルアレイの高集積化が可能になり、大容量のＥ２
ＦＲＯＭを実現できる。
モリセルアレイの高集積化が可能になり、大容量のＥ２
ＦＲＯＭを実現できる。
また、本発明の不揮発性半導体メモリの駆動方法は、上
記したような不揮発性メモリのメモリセルアレイにおけ
るワード緋およびビｙトＨに所定の゛電位関係を有する
電圧を印加することによって、書き込み、選択セルに対
する消去、全セルに対する一斉消去を選択的に行なうこ
とを特徴とするものである。
記したような不揮発性メモリのメモリセルアレイにおけ
るワード緋およびビｙトＨに所定の゛電位関係を有する
電圧を印加することによって、書き込み、選択セルに対
する消去、全セルに対する一斉消去を選択的に行なうこ
とを特徴とするものである。
したがって、前記したようなメモリセルの特徴を損なう
ことなく、簡単に書き込み、消去を行なうことができる
。
ことなく、簡単に書き込み、消去を行なうことができる
。
〔発明の実施ＨＪ ）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
８１図はＥ２ＦＲＯＭのメモリセルアレイの一部を示し
ており、メモリセルＭ１１ ＃ Ｎ１２ ＃・・・、Ｎ
２．。
ており、メモリセルＭ１１ ＃ Ｎ１２ ＃・・・、Ｎ
２．。
Ｎ２□、・・・がマトリクス状に配置されており、各セ
ルはそれぞれ１個の前述した浮遊ｙ−トｍＦＥＴからな
る記憶トランジスタのみで構成されており、同一行に属
する記憶トランジスタの各制御ゲート１に共通に各行の
ワード線ＷＬ１．ＷＩ、２゜・・・が１本づつ接続され
ており、同一列に属する記憶トランジスタの各ドレイン
Ｄに共通に各列のビット線ＢＬ１ ｅ ＢＬ２ ’・・
・が１本づつ接続されている。なお、記憶トランジスタ
において、２は浮遊ゲート、３はドレイン側の薄い絶縁
膜（酸化膜）である。
ルはそれぞれ１個の前述した浮遊ｙ−トｍＦＥＴからな
る記憶トランジスタのみで構成されており、同一行に属
する記憶トランジスタの各制御ゲート１に共通に各行の
ワード線ＷＬ１．ＷＩ、２゜・・・が１本づつ接続され
ており、同一列に属する記憶トランジスタの各ドレイン
Ｄに共通に各列のビット線ＢＬ１ ｅ ＢＬ２ ’・・
・が１本づつ接続されている。なお、記憶トランジスタ
において、２は浮遊ゲート、３はドレイン側の薄い絶縁
膜（酸化膜）である。
次に、上記メモリセルアレイに対する駆動方法を説明す
る。
る。
（１）書き込み駆動
初期状態として全メモリセルの記憶内容を消去しておき
、全ワード線ＷＬ４． Ｍ、２． ＝−・を所定電位α
（たとえば５ｖ）、全ビット線ＢＬ、 。
、全ワード線ＷＬ４． Ｍ、２． ＝−・を所定電位α
（たとえば５ｖ）、全ビット線ＢＬ、 。
ＢＬ２．・・・を基準電位（たとえばＯＶ）に設定した
のち、誉き込み対象であるメモリセル（たとえばＮ４．
）に接続されているワード練乳、およびビット線ＢＬ、
を各対応してほぼ−α電位（＝＝５ｖ）およびほぼ２α
′亀位（＝１０Ｖ ）に設定する。これによって、メモ
リセル（選択セル）Ｍｌ、のドレインＤがその制御ゲー
トｌに対してほぼ３層電位（＝１ｓＶ）高くなシ、その
浮遊ゲート２の電子がドレインＤに抽出される。これに
対して残りのメモリセルＭ１２．・・・ＨＮ２１ 。
のち、誉き込み対象であるメモリセル（たとえばＮ４．
）に接続されているワード練乳、およびビット線ＢＬ、
を各対応してほぼ−α電位（＝＝５ｖ）およびほぼ２α
′亀位（＝１０Ｖ ）に設定する。これによって、メモ
リセル（選択セル）Ｍｌ、のドレインＤがその制御ゲー
トｌに対してほぼ３層電位（＝１ｓＶ）高くなシ、その
浮遊ゲート２の電子がドレインＤに抽出される。これに
対して残りのメモリセルＭ１２．・・・ＨＮ２１ 。
Ｎ２□、・・・のうち、選択行の非選択列のセルＭ１□
・・・はその制御ゲート１に対してドレインＤがほぼα
電位（５ｖ）高く、非選択行の選択列のセル”２１・・
・はその制御ゲート１に対してドレイ／Ｄがほぼα電位
（５ｖ）高く、非選択行の非選択列のセルＭ２２・・・
はその制＠ゲート１に対してドレインＤがほぼα電位（
５ｖ）低くなっておシ、それぞれドレイン・制御ゲート
間電圧が低いので浮遊ゲート２に対する゛電子の注入、
抽出は起こらず、記憶状態は変化しない。なお、上記書
き込み駆動の際、各記憶トランジスタのソースＳの電位
は零電位又はα電位に設定してもよいが、浮遊状態にし
ておくと書込動作時の消費電力を下げることが可能にな
る。
・・・はその制御ゲート１に対してドレインＤがほぼα
電位（５ｖ）高く、非選択行の選択列のセル”２１・・
・はその制御ゲート１に対してドレイ／Ｄがほぼα電位
（５ｖ）高く、非選択行の非選択列のセルＭ２２・・・
はその制＠ゲート１に対してドレインＤがほぼα電位（
５ｖ）低くなっておシ、それぞれドレイン・制御ゲート
間電圧が低いので浮遊ゲート２に対する゛電子の注入、
抽出は起こらず、記憶状態は変化しない。なお、上記書
き込み駆動の際、各記憶トランジスタのソースＳの電位
は零電位又はα電位に設定してもよいが、浮遊状態にし
ておくと書込動作時の消費電力を下げることが可能にな
る。
（２）消去駆動
メモリセルを選択して消去する場合に、上記（１）項で
述べた書き込み駆動とはワード線およびビット線に対す
る電圧関係を逆にして印加する。
述べた書き込み駆動とはワード線およびビット線に対す
る電圧関係を逆にして印加する。
即ち、先ず全ワード線ＷＬ１． ＷＬ２・・・を基準電
位（たトエばＱＶ）、全ヒツト線ＢＬ、 、 ＢＬ２．
・・・を所定電位αに設定したのち、消去対象である
メモリセル（たとえばＭｌｌ）に接続されているワード
、ｄＷＩ４．およびピッ） ＠ ＢＬｌを各対応してほ
ぼ２α電位および−α電位に設定すればよい。
位（たトエばＱＶ）、全ヒツト線ＢＬ、 、 ＢＬ２．
・・・を所定電位αに設定したのち、消去対象である
メモリセル（たとえばＭｌｌ）に接続されているワード
、ｄＷＩ４．およびピッ） ＠ ＢＬｌを各対応してほ
ぼ２α電位および−α電位に設定すればよい。
これによって、選択セルＭ１．のドレインＤがその制御
ｆ−トＪに対してほぼ３α電位低くなり、その浮遊ゲー
ト２に電子が注入される。これに対して、残りのメモリ
セルＭ、２．・・・ｌ Ｍ２１ ＃ Ｍ２２１・・・は
ドレイン電位と制御ゲート電位との電位差がα電位であ
り、浮遊ゲートに対する電子の注入、抽出は起こらず、
記憶状態は変化しない。
ｆ−トＪに対してほぼ３α電位低くなり、その浮遊ゲー
ト２に電子が注入される。これに対して、残りのメモリ
セルＭ、２．・・・ｌ Ｍ２１ ＃ Ｍ２２１・・・は
ドレイン電位と制御ゲート電位との電位差がα電位であ
り、浮遊ゲートに対する電子の注入、抽出は起こらず、
記憶状態は変化しない。
全メモリセルを一斉に消去する場合は、上述した選択セ
ルに対する消去駆動のように全ワード線を基準電位、全
ビット線をα電位に設定することなく、最初から全ワー
ド線ＷＬ１．ＷＬ２゜・・・をほぼ２α電位、全ピノ）
謙ＢＬ、 、 ＢＬ２．・・・をほぼ−α電位に設定す
ればよい。
ルに対する消去駆動のように全ワード線を基準電位、全
ビット線をα電位に設定することなく、最初から全ワー
ド線ＷＬ１．ＷＬ２゜・・・をほぼ２α電位、全ピノ）
謙ＢＬ、 、 ＢＬ２．・・・をほぼ−α電位に設定す
ればよい。
なお、上記消去駆動の際、各記憶トランジスタのソース
電位は零電位又はα電位に設定してもよいが、浮遊状態
にしておくと、いずれの非選択トランジスタにも電流が
流れず、Ｔｆ３費電力を低減できる。
電位は零電位又はα電位に設定してもよいが、浮遊状態
にしておくと、いずれの非選択トランジスタにも電流が
流れず、Ｔｆ３費電力を低減できる。
また、消去駆動における基準電位やα電位の大きさを、
書き込み駆動におけるそれらの大きさとは異ならせても
よく、たとえば消去駆動のときの基準電位を書き込み駆
動のときの基準電位よりもたとえばほぼα電位だけ異な
らせてもよい。即ち、基板電位を−α電位とし、書き込
み時の基準電位を基板電位と等しい一α電位とし、消去
時の基準電位を基板電位より高い零電位とすれば、記憶
トランジスタとしてＮチャネルＦＥＴを用いる場合（つ
マシ、そのドレインがＰ形基板上の１形領域である場合
）、消去駆動のときにドレインに接続されているビット
線に−α電位が加わったとしても上記Ｎ＋／Ｐ形基板接
合の順方向電流を抑制することができる。
書き込み駆動におけるそれらの大きさとは異ならせても
よく、たとえば消去駆動のときの基準電位を書き込み駆
動のときの基準電位よりもたとえばほぼα電位だけ異な
らせてもよい。即ち、基板電位を−α電位とし、書き込
み時の基準電位を基板電位と等しい一α電位とし、消去
時の基準電位を基板電位より高い零電位とすれば、記憶
トランジスタとしてＮチャネルＦＥＴを用いる場合（つ
マシ、そのドレインがＰ形基板上の１形領域である場合
）、消去駆動のときにドレインに接続されているビット
線に−α電位が加わったとしても上記Ｎ＋／Ｐ形基板接
合の順方向電流を抑制することができる。
（３）読み出し駆動
非選択行のワード線には基準電位（たとえばＱＶ）を印
加し、選択セルを含む選択行のワード線には所定電位（
記憶トランジスタのソース電位に比べてたとえば５ｖ高
い電位）を印加する。これによって、選択行の各セルの
記憶内容に応じてセルトランジスタに電流が流れ、各セ
ルに対応して依伏されている各ビット線に流れる電流の
違いを検知する。
加し、選択セルを含む選択行のワード線には所定電位（
記憶トランジスタのソース電位に比べてたとえば５ｖ高
い電位）を印加する。これによって、選択行の各セルの
記憶内容に応じてセルトランジスタに電流が流れ、各セ
ルに対応して依伏されている各ビット線に流れる電流の
違いを検知する。
なお、前記２α電位は、基準電位が零電位の場合にはα
電位の２倍であるが、一般的に表現すればα電位よりも
α電位と基準電位との電位差分だけ高い電位である。同
様に、前記−α電位は、基準電位が零電位の場合にはα
電位とは絶対値が同じで逆極性の電位であるが、一般的
に表現すれば基準電位よりもα電位と基準電位との電位
差分だけ低い電位である。
電位の２倍であるが、一般的に表現すればα電位よりも
α電位と基準電位との電位差分だけ高い電位である。同
様に、前記−α電位は、基準電位が零電位の場合にはα
電位とは絶対値が同じで逆極性の電位であるが、一般的
に表現すれば基準電位よりもα電位と基準電位との電位
差分だけ低い電位である。
なお、前記実施例はメモリセルトランジスタとして浮遊
ゲート型を用いたが、ＭＮＯＳ型を用いた場合でも前記
実施例とほぼ同様に実施可りシである。
ゲート型を用いたが、ＭＮＯＳ型を用いた場合でも前記
実施例とほぼ同様に実施可りシである。
上述したように本発明の不揮発性半導体メモリによれば
、１つのメモリセルを亀気的消云・再ｄき込み可能な１
つの記憶トランジスタで形成して所要数のメモリセルを
マトリクス状に配置し、ワード線およびビット線を接続
してメモリセルアレイを構成したので、１つのメモリセ
ル当りの面積が従来に比べて１／２〜１／３程度に小さ
く、メモリセルアレイの高集積化が可能となり、大容量
のＥ２ＦＲＯＭを実現できる。
、１つのメモリセルを亀気的消云・再ｄき込み可能な１
つの記憶トランジスタで形成して所要数のメモリセルを
マトリクス状に配置し、ワード線およびビット線を接続
してメモリセルアレイを構成したので、１つのメモリセ
ル当りの面積が従来に比べて１／２〜１／３程度に小さ
く、メモリセルアレイの高集積化が可能となり、大容量
のＥ２ＦＲＯＭを実現できる。
また、本発明は上記したような特長を有するメモリセル
アレイにおけるワード線およびビット線に所定の電位関
係を有する電圧を印加することによって、選択セルに対
する書き込み及び消去、全セルに対する一介消去を選択
的に簡単に行なうことが可能な不揮発性半導体メモリの
駆動方法を提供できる。
アレイにおけるワード線およびビット線に所定の電位関
係を有する電圧を印加することによって、選択セルに対
する書き込み及び消去、全セルに対する一介消去を選択
的に簡単に行なうことが可能な不揮発性半導体メモリの
駆動方法を提供できる。
第１図は本発明の一実施例に係るＥ ＰＲＯＭにおける
メモリセルアレイの一部を示す回路図、第２図は従来の
Ｅ ２ＦＲＯＭにおけるメモリセルを示す回路図である
。 Ｍ、、 、 Ｍ、２．・・・ｌ Ｍ２１１ Ｍ２□、・
・・メモリセル、ＷＬｌ 、ＷＬ２、−・・−’７−ド
巌、ＢＬｌ、 ＢＬ２．−−−−・−ピノ）＋ｋＬ’
・・・制御ゲート、２・・・浮遊ゲート、Ｄ・・・トレ
イン、Ｓ・・・ソース。 第１図 第２図
メモリセルアレイの一部を示す回路図、第２図は従来の
Ｅ ２ＦＲＯＭにおけるメモリセルを示す回路図である
。 Ｍ、、 、 Ｍ、２．・・・ｌ Ｍ２１１ Ｍ２□、・
・・メモリセル、ＷＬｌ 、ＷＬ２、−・・−’７−ド
巌、ＢＬｌ、 ＢＬ２．−−−−・−ピノ）＋ｋＬ’
・・・制御ゲート、２・・・浮遊ゲート、Ｄ・・・トレ
イン、Ｓ・・・ソース。 第１図 第２図
Claims (13)
- （１）１つのメモリセルを電気的消去・再書き込み可能
な１つの記憶トランジスタで形成して所要数のメモリセ
ルをマトリクス状に配置し、同一行のメモリセルトラン
ジスタの各制御ゲートを共通のワード線に接続し、同一
列のメモリセルトランジスタの各ドレインを共通のビッ
ト線に接続してなるメモリセルアレイを有することを特
徴とする不揮発性半導体メモリ。 - （２）前記記憶トランジスタは浮遊ゲート型であること
を特徴とする前記特許請求の範囲第１項に記載の不揮発
性半導体メモリ。 - （３）前記記憶トランジスタはＭＮＯＳ型であることを
特徴とする前記特許請求の範囲第１項に記載の不揮発性
半導体メモリ。 - （４）１つのメモリセルを電気的消去・再書き込み可能
な１つの記憶トランジスタで形成して所要数のメモリセ
ルをマトリクス状に配置し、同一行のメモリセルトラン
ジスタの各制御ゲートを共通のワード線に接続し、同一
列のメモリセルトランジスタの各ドレインを共通のビッ
ト線に接続してなる不揮発性半導体メモリのメモリセル
アレイにおけるビット線およびワード線に所定の電位関
係を有する電圧を印加することによつて、選択メモリセ
ルに対する書き込み、選択メモリセルに対する消去、全
メモリセルに対する一斉消去を選択的に行なうことを特
徴とする不揮発性半導体メモリの駆動方法。 - （５）前記選択メモリセルに対する書き込みを行なうと
きには、先ず全メモリセルの記憶内容を消去しておき、
次に全ビット線を基準となる第１の電位に設定すると共
に全ワード線を上記第１の電位よりも高い所定の第２の
電位に設定し、次に書き込み対象となる選択メモリセル
に接続されているビット線を前記第２の電位より高い第
３の電位に設定すると共に上記選択メモリセルに接続さ
れているワード線を前記第１の電位よりも低い第４の電
位に設定することを特徴とする前記特許請求の範囲第４
項に記載の不揮発性半導体メモリの駆動方法。 - （６）前記第３の電位は、前記第２の電位よりもほぼ第
２の電位と第１の電位との電位差分だけ高く、前記第４
の電位は前記第１の電位よりもほぼ第２の電位と第１の
電位との電位差分だけ低いことを特徴とする前記特許請
求の範囲第５項に記載の不揮発性半導体メモリの駆動方
法。 - （７）前記選択メモリセルに対する消去を行なうときに
は、全ワード線を基準となる第５の電位に設定すると共
に全ビット線を上記第５の電位よりも高い所定の第６の
電位に設定し、次に消去対象となる選択メモリセルに接
続されているワード線を前記第６の電位より高い第７の
電位に設定すると共に上記選択メモリセルに接続されて
いるビット線を前記第５の電位よりも低い第８の電位に
設定することを特徴とする前記特許請求の範囲第４項に
記載の不揮発性半導体メモリの駆動方法。 - （８）前記全メモリセルに対する一斉消去を行なうとき
には、全ワード線を所定の第７の電位に設定すると共に
全ビット線を上記第６の電位よりも低い所定の第８の電
位に設定することを特徴とする前記特許請求の範囲第４
項に記載の不揮発性半導体メモリの駆動方法。 - （９）前記第７の電位は、前記第６の電位よりもほぼ第
６の電位と第５の電位との電位差分だけ高く、前記第８
の電位は前記第５の電位よりもほぼ第６の電位と第５の
電位との電位差分だけ低いことを特徴とする前記特許請
求の範囲第７項に記載の不揮発性半導体メモリの駆動方
法。 - （１０）前記書き込みを行なうときの基準となる第１の
電位に対して前記消去を行なうときの基準となる第５の
電位は、ほぼ前記第６の電位と第５の電位との電位差分
だけ高いことを特徴とする前記特許請求の範囲第７項に
記載の不揮発性半導体メモリの駆動方法。 - （１１）前記第２の電位と第６の電位とが等しいことを
特徴とする前記特許請求の範囲第５項、第６項、第７項
、第８項、第９項のいずれかに記載の不揮発性半導体メ
モリの駆動方法。 - （１２）前記書き込み、消去を行なうときにメモリセル
トランジスタのソース電位をほぼ前記第２の電位または
第５の電位又は浮遊状態に設定することを特徴とする前
記特許請求の範囲第５項、第６項、第７項、第８項、第
９項のいずれかに記載の不揮発性半導体メモリの駆動方
法。 - （１３）前記消去状態のメモリセルトランジスタの閾値
電圧をほぼ第６の電位と第５の電位との電位差以上にす
ることを特徴とする前記特許請求の範囲第７項、第８項
、第９項のいずれかに記載の不揮発性半導体メモリの駆
動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1464886A JP2557343B2 (ja) | 1986-01-28 | 1986-01-28 | 不揮発性半導体メモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1464886A JP2557343B2 (ja) | 1986-01-28 | 1986-01-28 | 不揮発性半導体メモリの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62173694A true JPS62173694A (ja) | 1987-07-30 |
| JP2557343B2 JP2557343B2 (ja) | 1996-11-27 |
Family
ID=11867019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1464886A Expired - Fee Related JP2557343B2 (ja) | 1986-01-28 | 1986-01-28 | 不揮発性半導体メモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557343B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174585A (ja) * | 1991-12-21 | 1993-07-13 | Kawasaki Steel Corp | 半導体記憶装置 |
| US6744677B2 (en) | 1990-09-14 | 2004-06-01 | Oki Electric Industry Co., Ltd. | EEPROM erasing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115691A (ja) * | 1981-12-28 | 1983-07-09 | ヒユ−ズ・エアクラフト・カンパニ− | 単一トランジスタを有した電気的に消去可能なプログラマブルリ−ドオンリメモリセル |
-
1986
- 1986-01-28 JP JP1464886A patent/JP2557343B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115691A (ja) * | 1981-12-28 | 1983-07-09 | ヒユ−ズ・エアクラフト・カンパニ− | 単一トランジスタを有した電気的に消去可能なプログラマブルリ−ドオンリメモリセル |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744677B2 (en) | 1990-09-14 | 2004-06-01 | Oki Electric Industry Co., Ltd. | EEPROM erasing method |
| US6771544B2 (en) | 1990-09-14 | 2004-08-03 | Oki Electric Industry Co., Ltd. | EEPROM writing method |
| US7031197B2 (en) | 1990-09-14 | 2006-04-18 | Oki Electric Industry Co., Ltd. | EEPROM writing and reading method |
| JPH05174585A (ja) * | 1991-12-21 | 1993-07-13 | Kawasaki Steel Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2557343B2 (ja) | 1996-11-27 |
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