JP2019053811A - レファレンスセルを含む抵抗性メモリ装置及びレファレンスセルの制御方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 230000015654 memory Effects 0.000 claims abstract description 168
- 230000003247 decreasing effect Effects 0.000 claims abstract description 9
- 238000009826 distribution Methods 0.000 claims description 70
- 230000007423 decrease Effects 0.000 claims description 9
- 230000004044 response Effects 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 22
- 230000005415 magnetization Effects 0.000 description 7
- 238000004891 communication Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000005291 magnetic effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000005290 antiferromagnetic effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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Abstract
Description
110 セルアレイ
120 電流源回路
130 レファレンス抵抗回路
140 増幅回路
150 制御回路
160 不揮発性メモリ
200 コントローラ
210 レファレンストリマ
Claims (10)
- 複数のメモリセルに保存された値を判定するために抵抗性メモリに含まれるレファレンスセルの制御方法であって、
前記複数のメモリセルに第1値を書込む段階と、
前記レファレンスセルに単調増加するか、単調減少するレファレンス電流を提供する段階と、
前記レファレンス電流それぞれから前記複数のメモリセルを読出す段階と、
読出された値に基づいて読出レファレンス電流を決定する段階と、を含むレファレンスセルの制御方法。 - 前記レファレンスセルと連結され、レファレンス電流が通過するレファレンス抵抗が単調増加するか、単調減少する抵抗値を設定する段階をさらに含み、
前記読出す段階は、前記レファレンス電流及び前記レファレンス抵抗の抵抗値それぞれから前記複数のメモリセルを読出し、
読出された値に基づいて読出レファレンス抵抗値を決定する段階をさらに含むことを特徴とする請求項1に記載のレファレンスセルの制御方法。 - 前記読出レファレンス電流を決定する段階は、前記読出された値のうち、前記第1値の個数に基づいて、メモリセルの前記第1値に対応する抵抗値の第1分布を推定する段階を含むことを特徴とする請求項1に記載のレファレンスセルの制御方法。
- 前記第1値及び前記第1値と互いに異なる第2値は、前記複数のメモリセルの低い抵抗値及び高い抵抗値にそれぞれ対応し、
前記レファレンス電流を提供する段階は、単調増加するレファレンス電流を提供する段階を含み、
前記第1分布を推定する段階は、前記第1値の個数が既定の個数以上である場合のレファレンス電流に対応するメモリセルの抵抗値を、前記第1分布の平均(mean)と推定することを特徴とする請求項3に記載のレファレンスセルの制御方法。 - 前記複数のメモリセルに前記第2値を書込む段階と、
前記レファレンス電流を提供する段階は、単調減少するレファレンス電流を提供する段階をさらに含み、
前記読出レファレンス電流を決定する段階は、前記読出された値のうち、前記第2値の個数に基づいて、メモリセルの前記第2値に対応する抵抗値の第2分布を推定する段階をさらに含み、
前記第2分布を推定する段階は、前記第2値の個数が既定の個数以上である場合のレファレンス電流に対応するメモリセルの抵抗値を前記第2分布の平均と推定することを特徴とする請求項4に記載のレファレンスセルの制御方法。 - 前記読出レファレンス電流を決定する段階は、前記第1分布の平均に前記第1分布の標準偏差に基づいた抵抗値を加算した第1抵抗値、及び前記第2分布の平均に前記第2分布の標準偏差に基づいた抵抗値を減算した第2抵抗値の中間値に対応するレファレンス電流を前記読出レファレンス電流として決定することを特徴とする請求項5に記載のレファレンスセルの制御方法。
- 前記読出レファレンス電流を決定する段階は、前記第1分布の平均を因子として有する既定義の関数に基づいて前記読出レファレンス電流を計算する段階をさらに含むことを特徴とする請求項4に記載のレファレンスセルの制御方法。
- 前記読出レファレンス電流に対応する制御情報を前記抵抗性メモリに書込む段階をさらに含むことを特徴とする請求項1に記載のレファレンスセルの制御方法。
- 複数のメモリセルに保存された値を判定するために抵抗性メモリに含まれるレファレンスセルの制御方法であって、
前記複数のメモリセルに第1値を書込む段階と、
前記レファレンスセルと連結され、レファレンス電流が通過するレファレンス抵抗が単調増加するか、単調減少する抵抗値を設定する段階と、
前記レファレンス抵抗の抵抗値それぞれから前記複数のメモリセルを読出す段階と、
読出された値に基づいて読出レファレンス抵抗値を決定する段階と、を含むレファレンスセルの制御方法。 - レファレンス調節信号を受信する抵抗性メモリ装置であって、
互いに異なるソースラインにそれぞれ連結され、互いに異なるビットラインにそれぞれ連結された、メモリセル及びレファレンスセルを含むセルアレイと、
読出コマンドに応答して、前記ソースラインを介して読出電流及び可変的なレファレンス電流を前記メモリセル及び前記レファレンスセルにそれぞれ提供するように構成された電流源回路と、
前記メモリセル及び前記レファレンスセルにそれぞれ連結された前記ソースライン間の電圧を感知するように構成された増幅回路と、
前記レファレンス調節信号によって前記読出電流に独立して前記レファレンス電流が調節されるように、前記電流源回路を制御するように構成された制御回路と、を含む抵抗性メモリ装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR20170118843 | 2017-09-15 | ||
KR10-2017-0118843 | 2017-09-15 | ||
KR1020180020006A KR102414183B1 (ko) | 2017-09-15 | 2018-02-20 | 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 레퍼런스 셀의 제어 방법 |
KR10-2018-0020006 | 2018-02-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019053811A true JP2019053811A (ja) | 2019-04-04 |
JP7288292B2 JP7288292B2 (ja) | 2023-06-07 |
Family
ID=65907784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018155433A Active JP7288292B2 (ja) | 2017-09-15 | 2018-08-22 | レファレンスセルを含む抵抗性メモリ装置及びレファレンスセルの制御方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP7288292B2 (ja) |
KR (1) | KR102414183B1 (ja) |
TW (1) | TWI762718B (ja) |
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-
2018
- 2018-02-20 KR KR1020180020006A patent/KR102414183B1/ko active IP Right Grant
- 2018-08-22 JP JP2018155433A patent/JP7288292B2/ja active Active
- 2018-09-13 TW TW107132306A patent/TWI762718B/zh active
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JP7288292B2 (ja) | 2023-06-07 |
KR102414183B1 (ko) | 2022-06-29 |
KR20190031107A (ko) | 2019-03-25 |
TWI762718B (zh) | 2022-05-01 |
TW201933353A (zh) | 2019-08-16 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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