JP6082827B2 - 装置、検知回路、およびワード線電圧の上昇を補償する方法 - Google Patents

装置、検知回路、およびワード線電圧の上昇を補償する方法 Download PDF

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Description

本発明の実施形態は、概して電子メモリに関し、より具体的には、例示された１つ以上の実施形態においては、メモリセルセレクタからのリーク電流により生じるワード線電圧の上昇に対する補償に関する。
メモリアーキテクチャの中には、メモリアクセス動作中に、ビット線からバイポーラセレクタデバイスを介してワード線へと電流がリークしやすいものもある。電流がバイポーラセレクタデバイスを介してワード線へとリークすると、ワード線電圧が上昇する可能性があり、ビット線に与えられる検知信号の電流変動が引き起こされ得る。つまり、ワード線電圧が上昇することで、メモリセルにより格納されたデータを検知するために用いられる検知信号を正確に読み取るための電圧マージンが減少することがあり得る。結果として、電圧マージンが減少することで、メモリセルの読み取りが不正確になることがあり得る。
本明細書では、装置、検知回路、および方法の実施例が開示されている。一実施例による装置は、ビット線、ビット線に接続されたメモリセル、およびメモリセルに接続されたセレクタデバイスを含んでもよい。一実施例による装置は、バイポーラセレクタデバイスのベースに接続されたワード線をさらに含んでもよい。一実施例による装置は、ワード線のインピーダンスおよびワード線ドライバのインピーダンスをモデリングするように構成されたモデルワード線回路と、ビット線およびモデルワード線回路に接続された検知回路とをさらに含んでもよい。検知回路は、セル電流に基づいてメモリセルの状態を検知し、メモリセルの状態を示す検知信号を与えるように構成されてもよい。検知回路は、モデルワード線回路によりモデリングされたワード線電圧の上昇に応じてビット線電圧を調整するようにさらに構成されてもよい。
一実施例による検知回路は、第１の信号および第２の信号を与えるように構成された増幅器を含んでもよい。第１の信号および第２の信号は、ビット線電圧と、ワード線の少なくとも一部のインピーダンスに基づいて調整された検知基準電圧とに基づいていてもよい。ビット線電圧は第１の入力にて受信されてもよく、検知基準電圧は、ワード線の少なくとも一部のインピーダンスに基づいて調整され、第２の入力にて受信されてもよい。第１の信号は、第２の入力にフィードバックされてもよい。一実施例による検知回路は、第２の信号の電圧およびビット線電圧に基づいてメモリセルの状態を示す出力信号を与えるように構成されたコンパレータをさらに含んでもよい。
一実施例による方法は、メモリデバイスのビット線をプリチャージ電圧にプリチャージするステップを含んでもよい。プリチャージ電圧は、ワード線電圧の上昇に基づき調整された検知基準電圧に基づいていてもよい。一実施例による方法は、ビット線に接続されたセレクタデバイスをイネーブルにするステップをさらに含んでもよい。バイポーラデバイスがイネーブルになることで、セル電流がビット線を流れることがあり得る。一実施例による方法は、セル電流によって生じるビット線電圧に基づいてビット線に接続されたメモリセルの状態を判定するステップをさらに含んでもよい。
別の実施例による方法は、モデルワード線回路で検知基準電圧を受信するステップを含んでもよい。モデルワード線回路のインピーダンスは、メモリアレイのワード線およびワード線ドライバの少なくとも一部のインピーダンスとほぼ等しくてもよい。別の実施例による方法は、モデルワード線回路を介してモデルセル電流を与えるステップと、モデルワード線回路を流れるモデルセル電流に基づいた電圧を加えた検知基準電圧に基づいて検知基準電圧を調整するステップとをさらに含んでもよい。
モデルワード線回路および検知回路を含む装置の特定の例示的実施形態を示すブロック図である。 モデルワード線回路および検知回路を含む装置の特定の例示的実施形態を示すブロック図である。 デュアル出力増幅回路の特定の例示的実施形態を示すブロック図である。 モデルワード線ドライバの特定の例示的実施形態を示すブロック図である。 本開示の一実施形態によるモデルワード線回路および検知回路を含むメモリを示すブロック図である。
本開示の実施形態を十分に理解できるように、以下に詳細に説明する。しかし、当業者には、これら特定の詳細がなくても本開示の実施形態は実施され得るということは明らかである。さらに、本明細書で説明される本開示の特定の実施形態は単なる一例にすぎず、本開示の範囲をこれらの特定の実施形態に限定するために用いられるべきではない。
図１を参照すると、モデルワード線回路および検知回路を含む装置の特定の例示的実施形態が開示され、参照符号１００が包括的に付されている。装置は、集積回路、メモリデバイス、メモリシステム、電子デバイスまたは電子システム、スマートフォン、タブレット、コンピュータ、サーバーなどであってもよい。装置１００は、バイポーラセレクタデバイスなどのセレクタデバイスを介しての電流リークによる読み取り動作中のワード線電圧の上昇を補償してもよい。装置１００は、複数のビット線１２４（０〜Ｎ）を含んでもよい。図１に示されるように、各ビット線１２４（０〜Ｎ）は、それぞれのセレクタデバイス１４０（０〜Ｎ）に直列に接続されたそれぞれのメモリセル１３０（０〜Ｎ）に接続される。セレクタデバイス１４０（０〜Ｎ）は、図１においてはＰＮＰバイポーラ接合トランジスタとして示されている。本開示の範囲から逸脱しなければ、他の種類の回路をセレクタデバイス１４０（０〜Ｎ）に用いてもよい。図１ではビット線１２４（０〜Ｎ）ごとに１つのメモリセル１３０（０〜Ｎ）が示されているが、各ビット線に複数のメモリセルが接続されてもよい。本開示の実施形態は、１つ以上のメモリセルに接続されたビット線を用いてもよい。各セレクタデバイス１４０（０〜Ｎ）のベースは、ワード線１６０に接続されてもよい。装置１００は、各ビット線１２４（０〜Ｎ）を流れるそれぞれのセル電流ＩＣＥＬＬ（０〜Ｎ）を検知するようにそれぞれ構成される複数の検知回路１２０（０〜Ｎ）をさらに含んでもよい。各ＩＣＥＬＬ（０〜Ｎ）電流は、対応するメモリセル１３０（０〜Ｎ）の状態を示す。検知回路１２０（０〜Ｎ）の各々は、各ＩＣＥＬＬ（０〜Ｎ）電流を、基準電圧ＳＶＲＥＦ（０〜Ｎ）に基づいて生成された電流と比較する。ＳＶＲＥＦ（０〜Ｎ）電圧は、ワード線およびワード線ドライバのインピーダンスに基づいて調整されてもよい。ＳＶＲＥＦ（０〜Ｎ）電圧は、モデルワード線回路１１０により調整されてもよい。
モデルワード線回路１１０は、それぞれがモデルワード線１１８に接続された、第１のモデルワード線ドライバ１１２および第２のモデルワード線ドライバ１１４を含んでもよい。第１のモデルワード線ドライバ１１２および第２のモデルワード線ドライバ１１４は、それぞれ、モデルワード線１１８上に電圧を駆動するために、第１のワード線ドライバおよび第２のワード線ドライバ（例えば、ワード線ドライバ１５０や１５２）のうち少なくとも１つをモデリングしてもよい。モデルワード線１１８は、ワード線１６０と同様の材料でできていてもよく、および／またはワード線１６０と同様の電気特性を有してもよい。モデルワード線抵抗構成要素１１６（０〜Ｎ）は、ワード線１６０の少なくとも一部に沿ったインピーダンスをモデリングしてもよい。
検知回路１２０（０〜Ｎ）の各々は、それぞれのビット線１２４（０〜Ｎ）に接続されてもよく、それぞれのビット線１２４（０〜Ｎ）に沿ってそれぞれＩＣＥＬＬ（０〜Ｎ）電流を駆動するように構成されてもよい。さらに、検知回路１２０（０〜Ｎ）の各々は、モデルワード線回路１１０に接続されてもよく、それぞれのモデル検知電流ＩＣＥＬＬＭ（０〜Ｎ）をモデルワード線１１８に与えるように構成されてもよい。検知回路１２０（０〜Ｎ）の各々は、また、それぞれが各メモリセル１３０（０〜Ｎ）の状態を示し得る検知信号ＳＥＮＳＥＯＵＴ（０〜Ｎ）を与えてもよい。
メモリセル１３０（０〜Ｎ）の各々はデータを格納するように構成されてもよい。一実施形態では、メモリセル１３０（０〜Ｎ）の各々は、相変化メモリ材料を含んでもよい。相変化メモリ材料は、少なくとも２つの状態、例えばプログラミングされていない状態とプログラミングされている状態、のうちのいずれか１つの状態であってもよい。相変化メモリ材料は、状態ごとに異なるインピーダンスを有してもよい。一実施形態では、相変化メモリ材料は、ＧＳＴと呼ばれる、ゲルマニウム、アンチモンおよびテルル（ＧｅＳｂＴｅ）の合金のようなカルコゲニド合金を含んでもよい。
稼働している間、メモリアクセス動作中に、検知回路１２０（０〜Ｎ）の各々は、検知前にそれぞれのビット線１２４（０〜Ｎ）をＳＶＲＥＦ電圧にプリチャージしてもよい。加えて、第１のワード線ドライバ１５０および第２のワード線ドライバ１５２は、ワード線１６０に沿ってメモリへのアクセス電圧を駆動して、各セレクタデバイス１４０（０〜Ｎ）をイネーブルにする。セレクタデバイス１４０（０〜Ｎ）がイネーブルになると、対応するＩＣＥＬＬ（０〜Ｎ）電流が各メモリセル１３０（０〜Ｎ）を流れる。ＩＣＥＬＬ（０〜Ｎ）電流の大きさは、各メモリセル１３０（０〜Ｎ）の状態（例えばインピーダンス）に基づいている。検知回路１２０（０〜Ｎ）の各々は、各ＩＣＥＬＬ（０〜Ｎ）電流に基づいて、それぞれＳＥＮＳＥ ＯＵＴ（０〜Ｎ）信号を与えてもよい。ＳＥＮＳＥ ＯＵＴ（０〜Ｎ）信号の大きさは、各メモリセル１３０（０〜Ｎ）の状態を示し、それゆえに、各メモリセル１３０（０〜Ｎ）により格納されたデータ値を示してもよい。
セレクタデバイス１４０（０〜Ｎ）は、ベースを介してワード線１６０へと電流をリークしてもよい。例えば、図１は、セル電流ＩＣＥＬＬ Ｌ（０〜Ｎ）およびセル電流ＩＣＥＬＬ Ｒ（０〜Ｎ）が、セレクタデバイス１４０（０〜Ｎ）のベースを介してワード線１６０へとリークすることを示す。ワード線１６０、第１のワード線ドライバ１５０、および第２のワード線ドライバ１５２は、非ゼロインピーダンスを有するため、電流リークは、ワード線電圧の上昇を引き起こす。ワード線電圧の上昇は、セレクタデバイス１４０（０〜Ｎ）のベース−エミッタ間電圧ＶＥＢを減少させるかもしれない。結果として、各検知回路１２０（０〜Ｎ）のＩＣＥＬＬ（０〜Ｎ）電流が減少するかもしれない。各セレクタデバイス１４０（０〜Ｎ）のベースを介した電流リークの大きさは、セレクタデバイス１４０（０〜Ｎ）のゲイン（β）、ワード線１６０のインピーダンス、第１のワード線ドライバ１５０および第２のワード線ドライバ１５２のインピーダンス、ならびに対応するメモリセル１３０（０〜Ｎ）の状態に左右され得る。
実施形態によっては、リーク電流によって生じるワード線電圧の上昇に対する補償は、動的に調整されてもよく、いくつかの依存的関係に基づいていてもよい。例えば、検知回路１２０（０〜Ｎ）の各々は、ワード線電圧の上昇をモデリングして電圧の上昇に基づいた量までＳＶＲＥＦ電圧を補償する（例えば上昇させる）ことによってワード線電圧の上昇を補償するために、モデルワード線回路１１０を用いてもよい。ＳＶＲＥＦ電圧を補償することによって、ＩＣＥＬＬ電流が増加し、そしてＩＣＥＬＬ電流を検知するための電圧マージンが改善されることがあり得る。
ワード線電圧の上昇をモデリングするために、検知回路１２０（０〜Ｎ）の各々は、ワード線１６０のＩＣＥＬＬ電流と同様の各モデルセル電流ＩＣＥＬＬ Ｍ（０〜Ｎ）を、モデルワード線１１８を介して、また、第１のワード線ドライバ１１２および第２のワード線ドライバ１１４のうち少なくとも１つを介して駆動させる。例えば、ＩＣＥＬＬ Ｍ（０〜Ｎ）電流は、２つの成分、例えばモデルセル電流ＩＣＥＬＬ ＭＬ（０〜Ｎ）とモデルセル電流ＩＣＥＬＬ ＭＲ（０〜Ｎ）とに分けられてもよい。対応する検知回路１２０（０〜Ｎ）により、モデルワード線１１８と、第１のワード線ドライバ１１２および第２のワード線ドライバ１１４のうち少なくとも１つとを介して駆動されたＩＣＥＬＬ Ｍ（０〜Ｎ）電流に応じて、対応する検知回路１２０（０〜Ｎ）は、対応するＳＶＲＥＦ（０〜Ｎ）電圧を調整する（例えば、上昇させる）ために、（例えば、モデルワード線抵抗１１６（０〜Ｎ）、ならびに第１のモデルワード線ドライバ１１２および第２のモデルワード線ドライバ１１４のインピーダンスに基づいて）モデルワード線１１８に沿った電圧差を用いてもよい。対応する検知回路１２０（０〜Ｎ）により対応するＳＶＲＥＦ電圧（０〜Ｎ）を調整すると、これに応じて、各ビット線１２４（０〜Ｎ）に沿った対応するＩＣＥＬＬ（０〜Ｎ）電流が調整される（例えば、増加する）。ワード線電圧の上昇を補償するために（調整された対応するＳＶＲＥＦ（０〜Ｎ）に応じて）例えばＩＣＥＬＬ（０〜Ｎ）電流が増加することで、読み取り動作中にメモリセル１３０（０〜Ｎ）から検知されたデータの精度を高めることができよう。
図１には、少なくとも３本のビット線１２４（０〜Ｎ）を備えた装置１００が示されているが、装置１００は任意の数のビット線を有してもよい。同様に、図１には、１本のワード線１６０、関連するワード線ドライバ１５０および１５２、ならびにセレクタデバイス１４０（０〜Ｎ）が示されているが、装置は任意の数のワード線、関連するワード線ドライバ、およびセレクタデバイスを含んでもよい。また、モデルワード線抵抗構成要素１１６（０〜Ｎ）の各々は、モデルワード線１１８の一部のインピーダンスを表してもよい。
モデルワード線回路１１０を用いて、検知信号の減少を引き起こし得るワード線電圧の上昇を補償することにより、ＩＣＥＬＬ電流を検知するための電圧マージンを増加させ、検知回路１２０（０〜Ｎ）の各々の検知精度を改善することができよう。検知回路１２０（０〜Ｎ）は、電流の増加を判定するために、モデルワード線回路１１０と連動して、ビット線を通る各ＩＣＥＬＬ（０〜Ｎ）電流のモデルを用いることで、動的補償という解決策を提供してもよい。
図２を参照すると、モデルワード線回路および検知回路を含む装置の特定の例示的実施形態が開示され、参照符号２００が包括的に付されている。装置２００は単一のビット線に対する単一の検知回路を表してもよい。装置２００は、ワード線に沿った電流リークにより起こり得るワード線電圧の上昇を補償するために、モデルワード線回路２１０を用いて、調整された検知基準電圧信号ＳＶＲＥＦＭを与える検知回路２２０を含んでもよい。検知回路２２０はビット線２２６を介してメモリセル２３０と接続される。ビット線のインピーダンスは、ビット線負荷２８０により表される。バイポーラセレクタデバイスなどのセレクタデバイス２４０は、メモリセル２３０に接続され、セレクタデバイス２４０のベースに接続されたワード線により活性化されると、これに応じて、メモリアクセスのためのメモリセル２３０を選択するように構成される。ワード線および関連するワード線ドライバは、インピーダンスＲＷＬＤＲおよびＲＷＬとして、ワード線およびドライバ２５０により表される。モデルワード線回路２１０は、ＲＷＬＤＲＭ構成要素およびＲＷＬＭ抵抗構成要素を含み、それぞれワード線およびドライバ２５０のインピーダンスＲＷＬＤＲおよびＲＷＬをモデリングする。ＲＷＬＤＲＭ構成要素は、セレクタデバイス２４０のＲＷＬＤＲインピーダンスおよびゲイン（β）をモデリングしてもよい。例えば、ＲＷＬＤＲＭ構成要素のインピーダンスは、ＲＷＬＤＲ／（β＋１）とほぼ等しくてもよい。ＲＷＬＭ抵抗構成要素は、バイポーラデバイス２４０のＲＷＬインピーダンスおよびβゲインをモデリングしてもよい。例えば、ＲＷＬＭ抵抗構成要素のインピーダンスは、ＲＷＬ／（β＋１）とほぼ等しくてもよい。ＲＷＬＤＲインピーダンスは、図１の第１のワード線ドライバ１５０および第２のワード線ドライバ１５２のうち少なくとも１つのインピーダンスのような、ワード線ドライバインピーダンスを表してもよい。ＲＷＬインピーダンスは、図１のワード線１６０のインピーダンスの少なくとも一部のような、ワード線のインピーダンスの少なくとも一部を表してもよい。
検知回路２２０はまた、増幅器出力信号ＡＭＰＯＵＴの電圧とビット線電圧ＶＢＬとの比較に基づいて検知出力信号ＳＥＮＳＥＯＵＴを与える。検知回路２２０は、ＡＭＰＯＵＴ信号を与える増幅器２２２を含んでもよく、比較を行うコンパレータ２２８をさらに含んでもよい。モデルワード線回路２１０は、図１のモデルワード線回路１１０の少なくとも一部を含んでもよい。検知回路２２０は、図１の検知回路１２０（０〜Ｎ）のうちの１つを含んでもよい。メモリセル２３０およびセレクタデバイス２４０は、それぞれ、図１のメモリセル１３０（０〜Ｎ）およびセレクタデバイス１４０（０〜Ｎ）のうち少なくとも１つを含んでもよい。ワード線およびドライバ２５０は、図１の第１のワード線ドライバ１５０、第２のワード線ドライバ１５２、およびワード線１６０の少なくとも一部を含んでもよい。
増幅器２２２は、第１の入力においてはモデルワード線回路２１０からＳＶＲＥＦＭ電圧を受信するように構成された差動増幅器であってもよい。増幅器２２２は、さらに第２の入力においてはビット線電圧ＶＢＬを受信するように構成されてもよい。増幅器２２２は、第１の入力においてはＡＭＰＯＵＴ信号、第２の入力においてはモデル増幅器出力信号ＡＭＰＯＵＴＭを、それぞれ第１の入力および第２の入力に基づいて生成してもよい。ＡＭＰＯＵＴＭ信号は、増幅器２２２の第１の入力にフィードバックされてもよい。一実施形態では、ＡＭＰＯＵＴＭ信号は、ＡＭＰＯＵＴ信号とほぼ等しい。
コンパレータ２２８は、第１の入力においてはＡＭＰＯＵＴ信号を受信し、第２の入力においてはＶＢＬ電圧を受信するように構成されてもよい。コンパレータ２２８の第１の入力は、リミッタ回路２２４を経由しコンパレータ２２８の第２の入力に接続されてもよい。ＡＭＰＯＵＴ信号は、リミッタ回路２２４を経由しビット線にフィードバックされてもよい。一実施形態では、リミッタ回路２２４は、第１の入力から第２の入力への順方向のダイオードＤ０および第２の入力から第１の入力への順方向のダイオードＤ１が並列に接続されたダイオード対を含んでもよい。別の実施形態では、リミッタ回路２２４は抵抗成分を含んでもよい。リミッタ回路２２４は第１の入力と第２の入力の電圧差を制限してもよい。
稼働している間、基準電流ＩＲＥＦがビット線２２６に与えられる。ＩＲＥＦ電流は、読み取り動作中にビット線に与えられる定電流である。基準電流に基づいて、ビット線２２６は、リミッタ回路２２４のＤ０ダイオードを介してビット線２２６に与えられる増幅器２２２のＡＭＰＯＵＴ信号によって、ほぼＳＶＲＥＦ電圧（例えば、ＶＢＬ電圧はＳＶＲＥＦ電圧にほぼ等しい）にプリチャージされる。ＳＶＲＥＦ電圧は、ＳＶＲＥＦＭ電圧にほぼ等しくてもよい。セレクタデバイス２４０がイネーブルの場合、メモリセルの状態およびＩＲＥＦ電流に左右されることがあり得るＩＣＥＬＬ電流は、ビット線２２６を流れ始める。ＩＣＥＬＬ電流が流れている間、ワード線およびドライバ２５０を経由し、セレクタデバイス２４０のベースを介して電流がリークする場合がある。電流リークは、（例えば、セレクタデバイス２４０のベース近傍の）ワード線電圧の上昇を引き起こす場合があり、その結果、読み取りマージンの減少をもたらす場合がある。ワード線電圧の上昇は、ワード線ドライバのインピーダンスＲＷＬＤＲの電圧ＳＶＡにワード線のインピーダンスＲＷＬの電圧ＳＶＢを加えたものと同等でもよい。
増幅器２２２は、モデルワード線回路２１０にモデルセル電流ＩＣＥＬＬＭを流すワード線電圧の上昇に応じて、ＡＭＰＯＵＴＭ信号を与える。モデルワード線回路２１０を流れるＩＣＥＬＬＭ電流は、ＳＶＡＭおよびＳＶＢＭの合計電圧により、ＳＶＲＥＦＭ信号の電圧を変化させるかもしれない。ＳＶＲＥＦＭ信号の変化は、セレクタデバイス２４０のベースを介した電流リークによるワード線電圧の上昇をモデリングする（例えばＳＶＡ＋ＳＶＢ）。増幅器２２２は、ＶＢＬ電圧を調整するＡＭＰＯＵＴ信号を（リミッタ回路２２４を介して）与えることで反応して、ワード線電圧の上昇（例えば、ＶＢＬ＝ＳＶＲＥＦ＋ＳＶＡ＋ＳＶＢ）を補償する。コンパレータ２２８は、セレクタデバイス２４０による選択に応じてＡＭＰＯＵＴ信号の電圧をＶＢＬ電圧と比較し、ＳＥＮＳＥＯＵＴ信号を与えてもよい。ＳＥＮＳＥ ＯＵＴ信号は、メモリセル２３０の状態（例えばインピーダンス）を表してもよい。
一実施形態では、増幅器２２２の第１の入力は非反転入力である。したがって、ＡＭＰＯＵＴＭ信号を増幅器２２２の第１の入力にフィードバックすることで正帰還系をなしている。正帰還系が不安定にならないように（例えば、発振しないように）、ＲＷＬＤＲＭインピーダンスおよび／またはＲＷＬＭインピーダンスは、正帰還系のフィードバックゲインが１未満になるように調整されてもよい。モデルワード線ドライバのインピーダンスの調整例については、図４を参照してさらに説明する。
検知回路２２０は、本発明の請求項１の装置のように、アレイにおける複数のビット線として再現される可能性がある。また、当業者にとっては自明であろうが、ＲＷＬインピーダンスおよびＲＷＬＤＲインピーダンスは、ワード線に沿った位置と個々のバイポーラデバイス２４０ごとの特性の相違とに基づいて、ビット線ごとに異なり得る。
図３を参照すると、デュアル出力増幅回路の特定の例示的実施形態が開示され、参照符号３００が包括的に付されている。デュアル出力増幅回路３００は、増幅器３２２を含んでもよい。増幅器３２２は、第１の入力においてはモデルワード線回路３１０から調整された検知基準電圧信号ＳＶＲＥＦＭを受信し、第２の入力においてはビット線電圧ＶＢＬを受信するように構成されてもよい。増幅器３２２はまた、第１の出力からは増幅器出力信号ＡＭＰＯＵＴを与え、第２の出力からはモデル増幅器出力信号ＡＭＰＯＵＴＭを与えるように構成されてもよい。モデルワード線回路３１０は、図１のモデルワード線回路１１０および／または図２のモデルワード線回路２１０の少なくとも一部を含んでもよい。増幅器３２２は、図２の増幅器２２２を含んでもよく、図１の検知回路１２０、および／または図２の検知回路２２０に含まれてもよい。
増幅器３２２は、第２のトランジスタ３５２のゲートにてモデルワード線回路３１０からＳＶＲＥＦＭ電圧を受信し、第４のトランジスタ３６２のゲートおよび第６のトランジスタ３７２のゲートにてビット線電圧ＶＢＬを受信するように構成された差動増幅器であってもよい。増幅器３２２は、第３のトランジスタ３６０と第４のトランジスタ３６２の間の第１の出力ノードにてＡＭＰＯＵＴ信号を与え、第５のトランジスタ３７０と第６のトランジスタ３７２の間の第２の出力ノードにてＡＭＰＯＵＴＭ信号を与えてもよい。ＡＭＰＯＵＴ信号およびＡＭＰＯＵＴＭ信号は、それぞれ第１の入力および第２の入力に基づいていてもよい。ＡＭＰＯＵＴＭ信号は、第２のトランジスタ３５２のゲートにフィードバックされてもよい。一実施形態では、ＡＭＰＯＵＴＭ信号は、ＡＭＰＯＵＴ信号とほぼ等しい。
第２のトランジスタ３５２および第１のトランジスタ３５０は、第４のトランジスタ３６２および第３のトランジスタ３６０との第１のカレントミラー回路を形成してもよい。例えば、第１のトランジスタ３５０は第２のトランジスタ３５２と直列に接続される。第１のトランジスタ３５０のソースは第１の電源（例えば、ＶＣＣ電源）を受けるように構成され、第２のトランジスタ３５２のソースは第２の電源（例えば、接地電源）を受けるように構成される。第１のトランジスタ３５０のゲートは、第２のトランジスタ３５２のドレインに接続される。第２のトランジスタ３５２のゲートは、モデルワード線回路３１０により調整されるＳＶＲＥＦＭ電圧を受信するように構成される。第３のトランジスタ３６０のソースは、第１の電源を受けるように構成され、第４のトランジスタ３６２のソースは、第２の電源を受けるように構成される。第３のトランジスタ３６０のゲートは、第１のトランジスタ３５０のゲートと接続され、第４のトランジスタ３６２のゲートは、ＶＢＬ電圧を受信するように構成される。ＡＭＰＯＵＴＭ信号は、第３のトランジスタ３６０と第４のトランジスタ３６２の間のノードで与えられてもよい。ＡＭＰＯＵＴＭ信号は、第２のトランジスタ３５２のゲートにフィードバックされる。
加えて、第２のトランジスタ３５２および第１のトランジスタ３５０は、
第６のトランジスタ３７２および第５のトランジスタ３７０との第２のカレントミラー回路を形成してもよい。例えば、第５のトランジスタ３７０は第６のトランジスタ３７２と直列に接続される。第５のトランジスタ３７０のソースは第１の電源を受けるように構成され、第６のトランジスタ３７２のソースは第２の電源を受けるように構成される。第５のトランジスタ３７０のゲートは、第１のトランジスタ３５０のゲートと接続され、第６のトランジスタ３７２のゲートは、ＶＢＬ電圧を受信するように構成される。ＡＭＰＯＵＴ信号は、第５のトランジスタ３７０と第６のトランジスタ３７２の間のノードのところで与えられる。一実施形態では、第１のカレントミラー回路は、第２のカレントミラー回路とほぼ同一である。
当業者にとっては自明であろうが、増幅器３２２は、バイポーラ接合トランジスタを用いた増幅器のような、他の増幅器アーキテクチャを用いて実装される可能性がある。増幅器３２２は、第６のトランジスタ３７２および／または第４のトランジスタ３６２のゲートで受信したＶＢＬ電圧と、第２のトランジスタ３５２のゲートで受信したＳＶＲＥＦＭ電圧とを均等化しようとする特性を有するＡＭＰＯＵＴ信号およびＡＭＰＯＵＴＭ信号を与えてもよい。
図４を参照すると、モデルワード線ドライバの特定の例示的実施形態が開示され、参照符号４００が包括的に付されている。モデルワード線ドライバ４００は、ワード線ドライバのインピーダンスをモデリングするように構成されてもよい。モデルワード線ドライバ４００は、検知基準電圧信号ＳＶＲＥＦを受信し、出力電圧ＶＯＵＴを与えるように構成されてもよい。モデルワード線ドライバ４００は、図１の第１のモデルワード線ドライバ１１２および／または第２のモデルワード線ドライバ１１４を含んでもよい。モデルワード線ドライバ４００は、図２のモデルワード線回路２１０のＲＷＬＤＲＭ構成要素、および／または図３のモデルワード線回路３１０に含まれてもよい。
モデルワード線ドライバ４００は、直列に接続された第１のトランジスタ４３０と第２のトランジスタ４３２を含み、直列に接続された第３のトランジスタ４４０と第４のトランジスタ４４２をさらに含むフォロワ回路であってもよい。第１のトランジスタ４３０のドレインは、第１の電流調整器４２０を介して第１の電源（例えば、ＶＣＣ電源）と接続され、第２のトランジスタ４３２のドレインは、第２の電流調整器４２２を介して第２の電源（例えば、接地電源）と接続される。第１のトランジスタ４３０のゲートは、第１のトランジスタ４３０のドレインと接続されてもよい。第２のトランジスタ４３２のゲートは、第２のトランジスタ４３２のドレインと接続されてもよい。
第３のトランジスタ４４０のドレインは第１の電源と接続され、第４のトランジスタ４４２のドレインは第２の電源と接続される。第３のトランジスタ４４０のゲートは、第１のトランジスタ４３０のゲートと接続されてもよい。第４のトランジスタ４４２のゲートは、第２のトランジスタ４３２のゲートと接続されてもよい。出力抵抗ＲＯＵＴ４５０は、第３のトランジスタ４４０と第４のトランジスタ４４２の間のノードに接続されてもよく、ＶＯＵＴ電圧は、ＲＯＵＴ４５０を介して与えられてもよい。ＲＯＵＴ４５０は、図１のワード線ドライバ１５０および１５２のようなワード線ドライバの出力時のインピーダンスをモデリングするように構成されてもよい。
稼働している間、ＳＶＲＥＦ電圧は、第１のトランジスタ４３０と第２のトランジスタ４３２の間のノードで受信される。第１のトランジスタ４３０および第２のトランジスタ４３２を経由する経路に沿った電流Ｉ１は、第１の電流調整器４２０および第２の電流調整器４２２により制御される。電流Ｉ２は、第３のトランジスタ４４０を経由する経路に沿って流れる。モデルセル電流ＩＣＥＬＬＭはＲＯＵＴ抵抗４５０を経由して第３のトランジスタ４４０と第４のトランジスタ４４２の間のノードへと流れ込む。したがって、電流Ｉ２にＩＣＥＬＬＭ電流を加えた電流は、第４のトランジスタ４４２を流れる。電流Ｉ１は、第４のトランジスタ４４２を流れる電流を制御するように調整される。ＳＶＲＥＦ電圧とＶＯＵＴ電圧の電圧差は、ワード線ドライバと関連するインピーダンスをモデリングする第４のトランジスタ４４２を経由する皮相抵抗を示してもよい。
第２の電流調整器４２２は、ワード線ドライバの抵抗をモデリングする他の電圧制御回路または調整抵抗回路を用いて実装されてもよい。
図５は本発明の実施形態に係るメモリ５００を示す。メモリ５００は、複数のメモリセルを備えたメモリアレイ５３０を含む。メモリセルは、ＮＡＮＤフラッシュセルや相変化メモリセルのような不揮発性メモリセルであってもよく、または、概していかなる種類のメモリセルであってもよい。
コマンド信号、アドレス信号、および書き込みデータ信号は、入力／出力（Ｉ／Ｏ）バス５２８を介して送信された連続するＩ／Ｏ信号の組として、メモリ５００に与えられてもよい。同様に、読み取りデータ信号は、Ｉ／Ｏバス５２８を介してメモリ５００から与えられてもよい。Ｉ／Ｏバス５２８は、Ｉ／Ｏバス５２８と、内部データバス５２２、内部アドレスバス５２４および内部コマンドバス５２６との間の信号のルーティングを行うＩ／Ｏ制御装置５２０に接続される。メモリ５００はまた、外部からまたはコマンドバス５２６を介して多数の制御信号を受信してメモリ５００の動作を制御する制御論理装置５１０も含む。
アドレスバス５２４は、ロウデコーダ５４０にブロック−ロウアドレス信号を、カラムデコーダ５５０にカラムアドレス信号を印加する。ロウデコーダ５４０およびカラムデコーダ５５０は、例えば、読み取り動作、プログラミング動作、および消去動作などのメモリ動作のためのメモリブロックまたはメモリセルの選択に用いられてもよい。カラムデコーダ５５０は、カラムアドレス信号に対応するメモリカラムに書き込みデータ信号を印加できるようにし、カラムアドレス信号に対応するカラムから読み取りデータ信号を接続することを可能にしてもよい。
制御論理装置５１０によってデコードされたメモリコマンドに応じて、アレイ５３０のメモリセルは、読み取られ、プログラミングされ、消去される。メモリアレイ５３０に接続された読み取り・プログラミング・消去回路５６８は、制御論理装置５１０から制御信号を受信し、読み取り、プログラミング、および消去の動作のための様々な基準電流を生成する電流生成部を含む。読み取り・プログラミング・消去回路５６８は、モデルワード線回路５２５に接続されてもよい。モデルワード線回路５２５は、図１のモデルワード線回路１１０、図２のモデルワード線回路２１０、図３のモデルワード線回路３１０、図４のモデルワード線ドライバ４００、および／またはそれらの任意の組み合わせを含んでもよい。例えば、モデルワード線回路５２５は、読み取り動作に用いられた、メモリセルを流れる対応するセル電流を増加させるためにワード線およびワード線ドライバの対応するインピーダンスをモデリングすることで、ワード線に沿った電流リークを補償するように構成されてもよい。読み取り・プログラミング・消去回路５６８は、図１の検知回路１２０（０〜Ｎ）、図２の検知回路２２０、図３の振幅器３２２、および／またはそれらの任意の組み合わせを含んでもよい。ロウデコーダ５４０および／またはカラムデコーダ５５０の信号線ドライバに加えて、１つ以上の電圧生成部、または他の読み取り・プログラミング・消去回路５６８もまた信号線ドライバを含むこととしてもよい。
ロウアドレス信号がアドレスバス５２４に印加された後、Ｉ／Ｏ制御装置５２０は、書き込みデータ信号についてキャッシュレジスタ５７０へのルーティングを行う。書き込みデータ信号は、それぞれがＩ／Ｏバス５２８の幅に相当するサイズの連続的な組になった状態で、キャッシュレジスタ５７０に格納される。キャッシュレジスタ５７０は、アレイ５３０のメモリセルのロウ全体またはページ全体について、書き込みデータ信号の組を連続的に格納する。そして、格納された書き込みデータ信号は全て、アドレスバス５２４を介して接続されたブロック−ロウアドレスにより選択された、アレイ５３０のメモリセルのロウまたはページをプログラミングするために使用される。同様に、読み取り動作中には、アドレスバス５２４を介して接続されたブロック−ロウアドレスにより選択されたメモリセルのロウまたはブロックからのデータ信号は、データレジスタ５８０に格納される。そして、そのサイズがＩ／Ｏバス５２８の幅に相当するデータ信号の組は、Ｉ／Ｏ制御装置５２０を介して、データレジスタ５８０からＩ／Ｏバス５２８へと連続的に伝送される。
当業者はさらに、本明細書で開示される実施形態に関連して説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、プロセッサで実行されるコンピュータソフトウェア、またはその２つの組み合わせとして実現され得るということを理解するであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップについては、それらの機能の点から上記で大まかに説明してきた。そのような機能がハードウェアとして実装されるかあるいはプロセッサにより実行可能な命令として実装されるかは、特定の用途およびシステム全体に与えられる設計上の制約に左右される。当業者は、説明された機能を特定の用途ごとに異なる方法で実装させてもよいが、そのような実装に関する決定は、本開示の範囲を逸脱するものとして解釈されるべきではない。
前述の開示された実施形態が提供されることで、当業者は、開示された実施形態を製造または使用できるようになる。これらの実施形態に対する様々な変形例は当業者にとって明らかに自明であり、本明細書で定義された原理は、本開示の範囲を逸脱することなく他の実施形態に適用されてもよい。したがって、本開示は、本明細書に示される実施形態に限定されるものではなく、添付の特許請求の範囲により定義される原理および新規の特徴と矛盾のない最も広い範囲が与えられるものとする。

Claims (26)

  1. ビット線と、
    前記ビット線に接続されたメモリセルと、
    前記メモリセルに接続されたセレクタデバイスと、
    前記セレクタデバイスのベースに接続されたワード線と、
    前記ワード線に接続されたワード線ドライバと、
    前記ワード線のインピーダンスおよび前記ワード線ドライバのインピーダンスをモデリングするように構成されたモデルワード線回路と、
    前記ビット線および前記モデルワード線回路に接続された検知回路であって、セル電流に基づいて前記メモリセルの状態を検知し、前記メモリセルの状態を示す検知信号を与えるように構成された検知回路において、前記モデルワード線回路によりモデリングされたワード線電圧の上昇に応じてビット線電圧を調整するようにさらに構成された検知回路とを備えることを特徴とする装置。
  2. 前記検知回路は、前記ビット線電圧を増幅器出力信号の電圧と比較するように構成されたコンパレータを備え、前記増幅器出力信号は前記調整されたビット線電圧に基づくことを特徴とする、請求項１に記載の装置。
  3. 前記コンパレータは、第１の入力にて前記増幅器出力信号を受信し、第２の入力にて前記ビット線電圧を受信して、前記第１の入力はリミッタ回路により前記第２の入力に接続されることを特徴とする、請求項２に記載の装置。
  4. 前記リミッタ回路はダイオード対を備えることを特徴とする、請求項３に記載の装置。
  5. 前記検知回路は、前記ビット線電圧と、前記モデルワード線回路により調整された検知基準電圧とに基づいて、前記増幅器出力信号を与えるように構成された増幅器をさらに備え、前記ビット線電圧は前記増幅器の第１の入力にて受信され、前記モデルワード線回路により調整された前記検知基準電圧は前記増幅器の第２の入力にて受信されることを特徴とする、請求項２に記載の装置。
  6. 前記増幅器は、前記ビット線電圧と、前記モデルワード線回路により調整された前記検知基準電圧とに基づいて、モデル増幅器出力信号を与えるようにさらに構成され、前記モデル増幅器出力信号は前記増幅器の前記第２の入力にフィードバックされることを特徴とする、請求項５に記載の装置。
  7. 前記増幅器は差動増幅器であることを特徴とする、請求項６に記載の装置。
  8. 前記メモリセルは相変化メモリセルを含むことを特徴とする、請求項１に記載の装置。
  9. 前記セレクタデバイスはバイポーラ接合トランジスタを含むことを特徴とする、請求項１に記載の装置。
  10. 前記モデルワード線回路は、
    前記ワード線の少なくとも一部の前記インピーダンスをモデリングするように構成された抵抗構成要素であって、出力電圧を与えるために前記検知回路に接続される抵抗構成要素と、
    前記抵抗構成要素と直列に接続されたフォロワ回路であって、検知基準電圧を受信し、前記ワード線ドライバの前記インピーダンスをモデリングするように構成されたフォロワ回路と
    を備え、
    前記検知基準電圧と、前記抵抗構成要素および前記フォロワ回路を介したモデルメモリセル電流により生じる出力電圧の電圧差は、前記ワード線および前記ワード線ドライバの前記少なくとも一部にわたる電圧降下を表すことを特徴とする、請求項１に記載の装置。
  11. 前記セレクタデバイスは、バイポーラセレクタデバイスを含み、前記抵抗構成要素のインピーダンスと前記フォロワ回路のインピーダンスは、それぞれ前記バイポーラセレクタデバイスのゲインにさらに基づくことを特徴とする、請求項１０に記載の装置。
  12. 前記フォロワ回路の前記インピーダンスは調整可能であることを特徴とする、請求項１１に記載の装置。
  13. 前記フォロワ回路は、
    第２のトランジスタと直列に接続された第１のトランジスタであって、前記第１のトランジスタのドレインは第１の電流調整器を介して第１の電源と接続され、前記第２のトランジスタのドレインは第２の電流調整器を介して第２の電源と接続され、前記第１のトランジスタのゲートは前記第１のトランジスタの前記ドレインと接続され、前記第２のトランジスタのゲートは前記第２のトランジスタの前記ドレインと接続される第１のトランジスタにおいて、前記検知基準電圧は前記第１のトランジスタと前記第２のトランジスタの間のノードにて受信される、第１のトランジスタと、
    第４のトランジスタと直列に接続された第３のトランジスタであって、前記第３のトランジスタのドレインは前記第１の電源と接続され、前記第４のトランジスタのドレインは前記第２の電源と接続され、前記第３のトランジスタのゲートは、前記第１のトランジスタのゲートと接続され、前記第４のトランジスタのゲートは、前記第２のトランジスタの前記ゲートと接続される第３のトランジスタにおいて、前記フォロワ回路は前記第３のトランジスタと前記第４のトランジスタの間のノードにて抵抗構成要素にフォロワ回路出力を与えるように構成され、前記フォロワ回路出力は前記第１の電流調整器および前記第２の電流調整器の少なくとも１つにより制御される、第３のトランジスタと
    を備えることを特徴とする、請求項１１に記載の装置。
  14. 第１の信号および第２の信号を与えるように構成された増幅器において、前記第１の信号および前記第２の信号は、ビット線電圧と、モデルワード線回路に基づいて調整された検知基準電圧とに基づいており、前記ビット線電圧は、第１の入力にて受信され、前記調整された検知基準電圧は、第２の入力にて受信され、前記第１の信号は前記第２の入力にフィードバックされる、増幅器と、
    前記第２の信号の電圧および前記ビット線電圧に基づいてメモリセルの状態を示す出力信号を与えるように構成されたコンパレータとを備えることを特徴とする検知回路。
  15. 前記増幅器は、
    第２のトランジスタと直列に接続された第１のトランジスタにおいて、前記第１のトランジスタのソースは第１の電源を受けるように構成され、前記第２のトランジスタのソースは第２の電源を受けるように構成され、前記第１のトランジスタのゲートは前記第１のトランジスタのドレインに接続され、前記第２のトランジスタのゲートは前記検知基準電圧を受信するように構成される、第１のトランジスタと、
    第４のトランジスタと直列に接続された第３のトランジスタにおいて、前記第３のトランジスタのソースは前記第１の電源を受けるように構成され、前記第４のトランジスタのソースは前記第２の電源を受けるように構成され、前記第３のトランジスタのゲートは前記第１のトランジスタの前記ゲートと接続され、前記第４のトランジスタのゲートは前記ビット線電圧を受信するように構成され、前記第１の信号は前記第３のトランジスタと前記第４のトランジスタの間のノードにて与えられ、前記第１の信号は前記第２のトランジスタの前記ゲートにフィードバックされる、第３のトランジスタと、
    第６のトランジスタと直列に接続された第５のトランジスタにおいて、前記第５のトランジスタのソースは前記第１の電源を受けるように構成され、前記第６のトランジスタのソースは前記第２の電源を受けるように構成され、前記第５のトランジスタのゲートは、前記第１のトランジスタの前記ゲートと接続され、かつ前記第６のトランジスタのゲートは前記ビット線電圧を受信するように構成され、前記第２の信号は前記第５のトランジスタと前記第６のトランジスタの間のノードにて与えられる、第５のトランジスタとを備えることを特徴とする、請求項１４に記載の検知回路。
  16. 前記コンパレータの前記第１の入力および前記第２の入力に接続されたリミッタ回路をさらに備えることを特徴とする、請求項１５に記載の検知回路。
  17. 前記リミッタ回路は、前記第１の入力と前記第２の入力の間に第２のダイオードに並列に接続された第１のダイオードを備え、前記第１のダイオードは、前記第１の入力から前記第２の入力への順方向を有し、前記第２のダイオードは、前記第２の入力から前記第１の入力への順方向を有することを特徴とする、請求項１６に記載の検知回路。
  18. 前記リミッタ回路は抵抗成分をさらに有することを特徴とする、請求項１６に記載の検知回路。
  19. メモリデバイスのビット線を、モデルワード線回路に基づいて調整された検知基準電圧に基づくプリチャージ電圧にプリチャージするステップと、
    イネーブルになることでセル電流が前記ビット線を流れる、前記ビット線に接続されたセレクタデバイスをイネーブルにするステップと、
    前記セル電流によって生じるビット線電圧に基づいて前記ビット線に接続されたメモリセルの状態を判定するステップと
    を含むことを特徴とする方法。
  20. 前記セル電流に基づいて前記ビット線に接続された前記メモリセルの状態を判定するステップは、
    前記調整された検知基準電圧および前記ビット線の電圧に基づいて増幅器出力信号を与えるステップと、
    前記増幅器出力信号を前記ビット線電圧と比較するステップとを含むことを特徴とする、請求項１９に記載の方法。
  21. 前記調整された検知基準電圧および前記ビット線電圧に基づいて第２の増幅器出力信号を与えるステップと、
    前記第２の増幅器出力信号に基づいて前記調整された検知基準電圧を調整するステップとをさらに含むことを特徴とする、請求項２０に記載の方法。
  22. 前記検知基準電圧を調整するステップは、
    前記モデルワード線回路が前記検知基準電圧をノードに与えるステップと、
    前記検知基準電圧に基づき生成された増幅器出力信号を前記ノードに与えるステップとを含むことを特徴とする、請求項１９に記載の方法。
  23. 前記メモリセルは相変化メモリセルであることを特徴とする、請求項１９に記載の方法。
  24. そのインピーダンスがメモリアレイのワード線およびワード線ドライバの少なくとも一部のインピーダンスとほぼ等しいモデルワード線回路で、検知基準電圧を受信するステップと、
    前記モデルワード線回路を介してモデルセル電流を与えるステップと、
    前記モデルワード線回路を流れる前記モデルセル電流に基づいた電圧を加えた前記検知基準電圧に基づいて、前記検知基準電圧を調整するステップと
    を含むことを特徴とする方法。
  25. 検知回路の増幅器のゲインに基づいて前記モデルワード線回路のインピーダンスを調整するステップをさらに含むことを特徴とする、請求項２４に記載の方法。
  26. 前記モデルワード線回路の前記インピーダンスを調整するステップは、フォロワ回路の電流調整器を制御するステップを含むことを特徴とする、請求項２５に記載の方法。
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