TW201928970A - 記憶裝置之漏電流補償讀取方法 - Google Patents

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Abstract

一種記憶裝置，包括記憶胞陣列，記憶胞陣列包含位元線及偏壓電路胞。感測放大器具有耦接到資料線的資料線輸入、和一參考輸入。可控參考電流源可被耦接到感測放大器的參考輸入。裝置上的控制電路以執行讀取操作，讀取操作包括第一階段和第二階段，在第一階段中陣列被偏壓以在被選位元線上感應漏電流，在第二階段中陣列被偏壓以讀取被選位元線上的被選記憶胞。裝置上的電路係被設置以在第一階段中採樣漏電流，並在第二階段中控制可控參考電流源為所採樣之漏電流的一函數。

Description

記憶裝置之漏電流補償讀取方法
本發明是有關於一種積體電路記憶體，且特別是有關於一種於大尺寸記憶陣列中準確感測資料的技術。
積體電路記憶裝置中的記憶陣列的尺寸一直在穩地增加。因此，大尺寸記憶陣列中的單一位元線耦接至非常多的各別的記憶胞。在被選記憶胞感測資料的期間，耦接到位元線的未選記憶胞產生可干擾感測電路操作的漏電流。隨著未選的記憶胞的數量增加，漏電流增加並且減小了陣列可用的感測邊界(margin)。
遇到這個問題的記憶陣列類型包括可編程電阻記憶裝置，其具有交叉架構的高密度胞陣列，例如名稱為「SELF-ALIGNED，PROGRAMMABLE PHASE CHANGE MEMORY」的美國專利第6,579,760號，由Lung於2003年6月17日發布。已開發的交叉點架構具有串聯於雙向(ovonic)閥值開關的相變化記憶元件。其他架構也已利用，包括多種二維和三維陣列結構。即使在截止的狀態下，可編程電阻式記憶胞也可傳導少量的漏電流。因此，在這些裝置中對漏電流的補償已被研究。參見Oh等人於2007年7月17日發布的名稱為「PHASE CHANGE MEMORY DEVICE PROVIDING COMPENSATION FOR LEAKAGE CURRENT」的美國專利第7,245,526號。
相仿的漏電流問題也出現在其他記憶體架構中，包含例如NOR快閃架構。
需要提供可補償此漏電流效應的技術，並增進高密度記憶陣列的讀取邊界。
本案技術補償來自未選記憶胞的漏電流，適用於包括交叉點記憶陣列的高密度記憶體。利用本案所描述的技術，可以減少由漏電流引起的讀取邊界的損失。
本案所描述的記憶裝置包含一記憶胞陣列，記憶胞陣列包括位元線、及偏壓電路以施加複數個偏壓配置至記憶胞陣列。感測放大器具有耦接到資料線的資料線輸入、和一參考輸入。行解碼器耦接到陣列中的位元線，並將被選位元線耦接到資料線。資料線負載電路耦接到資料線，且用於與偏壓配置耦接。可控參考電流源具有控制輸入，且可被耦接到感測放大器的參考輸入。裝置上的控制電路以執行讀取操作，其中讀取操作包括第一階段(或稱為漏電流採樣階段)和第二階段(或稱為感測階段)，在第一階段中，陣列被偏壓以在被選位元線上感應漏電流，在第二階段中，陣列被偏壓以讀取被選位元線上的被選記憶胞。裝置上的電路被設置以對第一階段中的漏電流進行採樣，並且在第二階段期間將控制訊號提供至可控參考電流源的控制輸入，其中控制訊號係產生為所採樣之漏電流的函數。
本案實施例中，漏電流採樣電路包括電流鏡電路及電容。電流鏡電路耦接至產生採樣電流的資料線負載電路。此實施例中的電流鏡電路產生採樣電流，可與資料線負載電路中的電流隔離，且採樣電流為資料線負載電路中的電流的函數。電容在第一階段期間由採樣電流所充電。電容在第二階段提供控制訊號至可控參考電流源。
本案實施例的記憶裝置中，資料線負載電路包含第一分枝電路(branch)及第二分枝電路。第一分枝電路在第一階段被致能，第二分枝電路在第二階段被致能。漏電流採樣電路係耦接至資料線負載電路的第二分枝電路。在包含資料線負載電路的第一及第二分枝電路的實施例中，漏電流採樣電路包含電流鏡電路，耦接至資料線負載電路的第一分枝電路，第一分枝電路基於漏電流產生採樣電流。更包括電容及開關。開關係被設置以耦接電容以採樣第一階段期間的電流。如此，以隔離於讀取電流的方式來產生補償電流，可以在操作的第二階段期間基於讀取電流來感測資料。
可以以各種方式來實現與讀取電流的隔離，這裡描述的示例包括使用一個或多個電流鏡電路、具有兩個分枝電路的資料線負載電路、以及將補償電流施加到感測放大器，而不是施加至資料線輸入。
一般而言，用於感測資料的方法包含：選擇耦接至被選位元線的記憶胞；偏壓記憶陣列，以感應流經被選位元線上的被選記憶胞的漏電流。此方法包括採樣漏電流；然後偏壓記憶陣列，以感應流經被選位元線上的被選記憶胞的讀取電流。此方法包含回應於所採樣之漏電流而產生隔離於讀取電流的漏電流補償電流，以及基於讀取電流及補償電流而感測資料。
由於本案描述的技術，可以實現具有改進的讀取邊界的高密度積體電路記憶裝置。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本發明實施例參照第1-6圖提供詳細說明。
第1圖繪示習知技藝之記憶陣列的代表部分，例如是3D交叉點陣列。 記憶陣列的示意部分包含複數個記憶胞，包含所繪示之示例記憶胞Mc1至Mc9。
記憶陣列包括多個位元線，在所示例子中包括位元線BL0至BL2。類似地，記憶胞陣列包括多個字線，在所示例子中包括字線WL0至WL2。當然，在實際記憶裝置中，位元線和字線的數量可以更多。
記憶胞Mc1、Mc4和Mc7係耦接到位元線BL0，並設置在位元線BL0的與多個字線WL0到WL2的交叉點處。
記憶胞Mc2、Mc5和Mc8係耦接到位元線BL1，並設置在位元線BL1的與多個字線WL0到WL2的交叉點處。
記憶胞Mc3、Mc6和Mc9係耦接到位元線BL2，並設置在位元線BL2的與多個字線WL0到WL2的交叉點處。
位元線BL0至BL2耦接到行解碼器(column decoder)(Y-DEC)10，行解碼器回應於解碼位址(未繪示)而將被選位元線耦接到資料線11。
感測放大器12的“+”輸入耦接到資料線11。感測放大器12的“ - ”輸入耦接到參考電流源Iref 13。
字線WL0至WL2耦接到列解碼器(row decoder)(X-DEC)14，列解碼器(X-DEC)14回應於解碼位址而向字線施加偏壓電壓。
在此範例中，位元線偏壓電路15耦接到資料線11，且用以在記憶裝置的狀態機或其他控制器的控制下，施加偏壓以用於各種操作模式，包括讀取模式。
在此範例中，字線偏壓電路16耦接到列解碼器14，並且在記憶裝置上的狀態機或其他控制器的控制下，施加驅動字線的偏壓電壓，用於各種操作模式，包括讀取模式。
漏電流的問題，可參考用於讀取被選記憶胞所施加的偏壓配置而理解。因此，顯示出用於讀取記憶胞Mc5的偏壓配置(不會描述於此而自承是習知技術)，其中2V施加到被選位元線BL1，0V施加到被選字線WL1。未選位元線BL0和BL2偏壓在1V。未選字線WL0和WL2偏壓在1V。
可以看出，在被選記憶胞兩端施加2V，這足以導通記憶胞，並允許電流沿著位元線BL1和字線WL1在電流路徑20上流動，藉此可以感測所儲存的資料。
讀取偏壓配置導致將1V施加到記憶胞Mc1、Mc3、Mc7和Mc9的兩端。因此，記憶胞的兩端不應該有電壓差，且不會有漏電流。
然而，讀取偏壓配置在位元線BL1上產生2V，在字線WL0上產生1V，這在記憶胞Mc2兩端上感應出1V的電壓差。而且，讀取偏壓配置在位元線BL1上產生2V，在字線WL2上產生1V，這在記憶胞Mc8兩端上感應出1V的電壓差。雖然記憶胞兩端上的1V壓差係低於閥值，但是可以引起在電流路徑20上的漏電流。
再者，讀取偏壓配置導致1V被施加到位元線BL0和BL2，而0V被施加到字線WL1。這會感應1V的電壓差於記憶胞Mc4和Mc6兩端上，而可能會導致電流於用於感測記憶胞Mc5的資料之電流路徑20上。在電流路徑20上，記憶胞Mc4和Mc6中所導致漏電流可以小於記憶胞Mc2和Mc8所導致的漏電流。
漏電流的大小是沿著被選記憶胞的感測電流的電流路徑20上的記憶胞數量的函數。在大型陣列中，沿著這個電流路徑可能有數百或數千個記憶胞。
而且，在一些類型的記憶體中，漏電流的大小是沿著電流路徑的該些記憶胞資料值的函數，這可以影響由每個記憶胞所產生的漏電流的大小。
感測指定胞的漏電流的大小變化可能出現於陣列的不同記憶胞之間，或者是，感測同一記憶胞有時會出現。
感測放大器12可以包括多種電路結構以偵測來自電流源13的參考電流Iref與資料線11上的記憶胞感測電流Isen之間的差異。當感測電流的大小可以隨著漏電流而變化，因為參考電流必須被設置在能夠適應大變化，所以感測放大器12可用的淨空(headroom)或感測邊界可減小。在極端情況下，感測放大器可能無法可靠地感測被選記憶胞中的資料。
第2圖繪示包含對感測操作的漏電流補償改良的記憶裝置。如第1圖所示，第2圖繪示交叉點記憶陣列的代表性部分。記憶陣列包括多個記憶胞，在繪示的例子中包括記憶胞Mc1至Mc9。
記憶陣列包括多個位元線，在所示例子中包括位元線BL0至BL2。類似地，記憶胞陣列包括多個字線，在所示例子中包括字線WL0至WL2。當然，在實際記憶裝置中，記憶胞的數量、位元線和字線的數量可以更高。
記憶胞Mc1、Mc4和Mc7耦接到位元線BL0，並設置在位元線BL0的與多個字線WL0到WL2的交叉點處。
記憶胞Mc2、Mc5和Mc8耦接到位元線BL1，並設置在位元線BL1的與多個字線WL0到WL2的交叉點處。
記憶胞Mc3、Mc6和Mc9耦接到位元線BL2，並設置在位元線BL2的與多個字線WL0到WL2的交叉點處。
位元線BL0至BL2耦接到行解碼器(Y-DEC)100，行解碼器回應於解碼位址(未繪示)將被選位元線耦接到資料線101。
字線WL0至WL2耦接到列解碼器(X-DEC)104，列解碼器(X-DEC)104回應於解碼位址向字線施加偏壓電壓。
在此範例中，位元線偏壓電路105耦接到資料線101，且被設置以在記憶裝置上的狀態機或其他控制器的控制下，施加用於各種操作(包括讀取操作)的偏壓電壓。
在此範例中，字線偏壓電路106耦接到列解碼器104，且被設置以在記憶裝置上的狀態機或其他控制器的控制下，施加在字線上驅動的偏壓電壓，以進行各種操作，包括在讀取操作期間。
感測放大器102具有“+”輸入，耦接到資料線101。感測放大器102具有“-”輸入，耦接到可控參考電流源，在此範例中，可控參考電流源包括補償電流源115及恆定參考電流源103，補償電流源115產生電流Icomp，恆定參考電流源103產生電流Iref。
電流Icomp和Iref的結合被施加至參考線111，參考線111耦接到感測放大器102的“-”輸入，並產生為漏電流的函數。
在這個例子中，漏電流感測電路116耦接到資料線101。漏電流感測電路116產生控制信號於相連至補償電流源115的信號線116a上。如此，耦接到感測放大器的“-”輸入的參考線的可控電流源能夠產生參考電流，此參考電流是在被選記憶胞的電流路徑上所感測的漏電流的函數。
裝置上的控制電路被設置以執行讀取操作，所述讀取操作包括第一階段(或稱為漏電流採樣階段)及第二階段(或稱為感測階段)，其中在第一階段期間，對所述陣列偏壓以在被選位元線上感應漏電流，在第二階段期間中，對所述陣列偏壓以讀取被選位元線上的被選記憶胞。
在漏電流採樣階段期間的所施加的偏壓，可以例如包括向位元線BL0和BL2施加1V，向位元線BL1施加2V，同時向所有字線WL0、WL1和WL2施加1V。以此方式，在此例子中，沿被選位元線BL1上的記憶胞(可能在感測記憶胞的電流路徑上導致漏電流)將在漏電流感測階段期間，於記憶胞的兩端之間產生低於閥值的電壓差(於此所述範例中為在記憶胞Mc2和Mc8的1V )，這電壓差相同或是類似於讀取階段期間所遇到的電壓差。被選記憶胞Mc5也可以用相同的低於閥值電壓差偏壓，就如同是未選胞一樣。
在其它實施例中，漏電流偏壓配置可被設置以施加低於閥值電壓差在沿被選字線WL1的記憶胞的兩端，以及沿被選位元線的記憶胞的兩端。
在漏電流採樣階段期間內，漏電流採樣偏壓所感應的漏電流將在資料線上成為Isen。漏電流感測電路116將對漏電流進行採樣，並保持數值於讀取操作的感測階段期間。此數值將用於提供控制信號給補償電流源115，以控制Icomp的大小，從而在感測階段期間控制參考線111上的電流的大小。
漏電流感測電路116在第一階段期間可對漏電流進行採樣，並且在第二階段期間將控制信號提供給可控參考電流源的控制輸入，以作為採樣漏電流的函數。
在讀取操作的感測階段期間，所產生的補償電流Icomp隔離於資料線。這能夠更精確地控制補償電流。
為了解釋的目的，考慮在漏電流偏壓條件下，資料線上的電流Isen可以近似為3 * Ileak，其中Ileak是由記憶胞Mc2、Mc5、Mc8中的每一者所貢獻的漏電流。感測結果如第2圖所示，九個記憶胞陣列的簡化範例所產生的補償電流可以被調控，以使得Icomp等於2/3*Isen(亦即，Icomp與Isen的比率是2/3)，以便對沿著被選記憶胞之位元線上的三個記憶胞中的兩個未選記憶胞的漏電流進行補償。
隨著陣列尺寸的增加，在漏電流偏壓條件期間Icomp與Isen的比率接近1。例如，在1K*1K陣列中，有1024個記憶胞耦接到單一位元線，則Icomp變為1023/1024*Isen。
當然，可基於被選記憶胞的電流路徑上的漏電流記憶胞的數量，以及根據感測放大器和裝置其他元件的電路特性，從而調控Icomp的絕對值。
在第2圖中，記憶胞可以包括相變化記憶胞，在所示範例中包括在每個交叉點處串聯的相變化記憶元件和雙向閥值開關。在如第2圖所示的陣列架構中的其他類型記憶胞可以在其他實施例中使用，包括NOR架構快閃記憶裝置。
偏壓電路105、106可以包括多種類型的電路，包括穩壓(regulated voltage)供應電路、電荷泵、分壓器等，此些電路依照本領域中使用的各種配置，被用於與解碼器和感測放大器中的電路配合使用，並且適應於記憶陣列和感測放大器的特定實例。
如上所述，第2圖的元件在例如狀態機的控制電路的控制下操作，控制電路根據漏電流採樣階段和感測階段來驅動讀取操作。由控制電路執行的基本操作是將目標胞和周圍胞偏壓於取消選擇(de-selected)的偏壓條件中以感應漏電流，此電流接近在讀取目標胞期間將遇到的漏電流。漏電流在下一階段被感測。儲存漏電流的量測。根據所量測的漏電流產生補償電流。補償電流被加到參考電流，以用於記憶胞的感測期間。然後目標胞在被選胞偏壓條件下偏壓以進行讀取操作。然後，感測操作被致能(enable)。
第3圖是可以在類似於第2圖的系統中實現的電路的一個範例的示意圖。第3圖中的示意圖包括記憶陣列200、比較器202、以及資料線201；比較器被設置為感測放大器，資料線通過位元線箝位(clamp)電晶體M1和行解碼器(未繪示)將比較器202的“+”輸入耦接到記憶陣列200，其中偏壓電壓VBLR透過位元線箝位(clamp)電晶體M1施加偏壓於被選擇的資料線。
如圖所示，控制信號LEAKSEN被施加到電路，以設定在漏電流採樣模式和感測模式下的電路操作。
資料線負載電路包括p型電晶體M2、M3和M9。
採樣漏電流的電路包括p型電晶體M4、n型電晶體M5、開關電晶體M10和電容C1。
耦接到比較器202的“ - ”輸入的可控參考電流源包括p型電晶體M7、n型電晶體M6和n型電晶體M8。
LEAKSEN信號被施加到電晶體M2、M7和M10的閘極，並且被施加到反相器204，反相器204產生LEAKSEN信號的互補，其又被施加到電晶體M9的閘極。
如此，當信號LEAKSEN為邏輯高(表示漏電流採樣階段時)，電晶體M2和M7截止，而電晶體M9和M10導通。相反，當LEAKSEN為邏輯低(表示感測階段)時，電晶體M2和M7導通，而電晶體M9和M10截止。
資料線負載電路包括第一分枝電路，第一分枝電路包括電晶體M3和M9，第一分枝電路在用於對漏電流進行採樣的第一階段期間被致能。
資料線負載電路包括第二分枝電路，第二分枝電路包括在第二階段期間被致能的電阻器R1和電晶體M2，用於感測來自被選胞的電流。
在第一分枝電路中，電晶體M3和M9串聯於資料線201和供應電壓之間。在這個例子中，電晶體M3的閘極耦接到其汲極，成為二極體配置，並且在電流鏡電路的第一腳中作用如同參考胞，如此，由漏電流偏壓配置在資料線上所產生的電流係引導於第一階段期間。
用於採樣漏電流的電路包括電晶體M4和M5，被設置為電流鏡電路的輸出腳。電晶體M4的閘極耦接到電晶體M3的閘極。電晶體M4的源極耦接到供應電壓。電晶體M5的閘極和汲極耦接成二極體配置，並耦接到電晶體M4的汲極。電晶體M5的源極接地。由於這種電流鏡結構，通過電晶體M4的漏電流採樣電流是通過電晶體M3的電流和該些電晶體尺寸比率的函數。因此，通過電晶體M4的漏電流採樣電流可以通過電路配置而精確地調控。
在漏電流採樣階段期間，電晶體M10(當為開關)導通，將電晶體M5的閘極耦接到電容C1的第一端。電容C1的第二端係接地。
在對應於讀取操作的第一階段的時間間隔內，LEAKSEN為邏輯高。在此時間間隔內，電容C1將充電至電晶體M5的閘極電壓。
因為在LEAKSEN為邏輯高時電晶體M7截止，所以沒有電流入電晶體M6。
因此，開關電晶體M10和電容C1被設置為採樣保持電路，其採樣電壓指示漏電流的大小，並且保持數值直到讀取操作的感測階段。
在讀取操作的第二階段期間，LEAKSEN為邏輯低。當LEAKSEN為邏輯低時，資料線負載電路的第二分枝電路中的電晶體M2導通，而第一分枝電路中的電晶體M9截止。這將在感測階段期間使得漏電流採樣電路與資料線201隔離。
第3圖中所示的電路包括可控參考電流源，包括電晶體M6、M7和M8以及電阻器R2。在這個例子中，電晶體M8耦接在信號線SA2和接地端之間，信號線SA2耦接到比較器202的“ - ”輸入。參考電壓VREF耦接到電晶體M8的閘極。 參考電壓VREF可以使用穩壓電壓源或其他方式產生，使得當負載電路導通時，電晶體M8產生恆定的參考電流。包括電晶體M7和電阻器R2的參考負載電路耦接在信號線SA2和供應電壓之間。
而且，在這個例子中，電晶體M6耦接在信號線SA2和接地端之間。電晶體M6的閘極耦接到電容C1。當LEAKSEN為邏輯低時，電容C1的此端與電晶體M5隔離。如此，當負載電路導通時，電流係通過電晶體M6而產生，其是電容C1的電壓的函數，此為在讀取操作的第一階段期間所感測的漏電流的量測。
在所示的電路中，當陣列被偏壓在用於被選記憶胞的漏電流採樣配置中時，在第一階段期間產生的漏電流通過電晶體M3和M4而被傳導。採樣電流通過電晶體M4和M5而被傳導。採樣電流相對於漏電流的相對大小可以例如使用電晶體M4和M3的尺寸來調整。類似地，在電晶體M5正在傳導採樣電流的情況下，電容C1上的電壓對應於電晶體M5的閘極上的電壓。電容C1上的電壓被施加到電晶體M6的閘極以產生補償電流。如此，由電晶體M6傳導的補償電流相對於採樣電流的相對大小，可以使用電晶體M5和M6的尺寸以及其他因素來調控。
第4圖繪示控制電路的功能流程圖，以執行如上所述的第一階段和第二階段的讀取操作，以控制如第3圖所示的電路。
根據第4圖所示的方法，在讀取操作的第一階段(當LEAKSEN為邏輯高時)，漏電流採樣偏壓施加到陣列(700)。而且，漏電流被感測(701)。在第3圖的例子中，採樣電路將漏電流數值保持在電容C1中(702)。在第二階段(當LEAKSEN為邏輯低時)，可控電流源被致能以產生漏電流補償電流Icomp(704)，並將漏電流補償電流Icomp與參考電流Iref組合(705)。而且，讀取偏壓被施加到陣列以產生通過目標記憶胞的電流(Icell)(703)。為了決定存儲在目標記憶胞中的資料值，感測放大器比較記憶胞電流Icell與由可控參考電流製造器所產生的Iref和Icomp的組合(706)。
第5圖繪示包括NOR架構記憶陣列的另一實施例。第5圖的示意圖以第2圖的樣式繪製。這些元件以支持陣列的所示部分中的記憶胞Mc1至Mc9的操作，並且因此給出不同的參考記號。
因此，記憶陣列包括多個位元線，在所示範例中包括位元線BL0至BL2。類似地，記憶胞陣列包括多個字線，在所示範例中包括字線WL0至WL2。當然，在實際記憶裝置中，記憶胞的數量、位元線和字線的數量可以更高。於此配置中，記憶胞可以包括例如浮接(floating)閘極記憶胞或介電電荷補捉記憶胞。
記憶胞Mc1、Mc4和Mc7耦接到位元線BL0，並且具有控制閘極耦接到多個字線WL0到WL2。
記憶胞Mc2、Mc5和Mc8耦接到位元線BL1，並具有控制閘極耦接到多個字線WL0到WL2。
記憶胞Mc3、Mc6和Mc9耦接到位元線BL2，並且具有控制閘極耦接到多個字線WL0到WL2。
位元線BL0至BL2耦接到行解碼器(Y-DEC)500，行解碼器被設置為回應於解碼位址(未繪示)將被選位元線耦接到資料線501。
字線WL0至WL2耦接到列解碼器(X-DEC)504，列解碼器(X-DEC)504被設置為回應於解碼位址向字線施加偏壓電壓。
在此範例中，位元線偏壓電路505耦接到資料線501，且被配置以在記憶裝置上的狀態機或其它控制器的控制下，施加用於各種操作(包括讀取操作)的偏壓電壓。
在此範例中，字線偏壓電路506耦接到列解碼器504，且被配置以在記憶裝置上的狀態機或其它控制器的控制下，施加在字線上驅動的偏壓電壓，以進行各種操作，包括在讀取操作期間。
感測放大器502具有“+”輸入，耦接到資料線501。感測放大器502具有“ - ”輸入，耦接到參考線511，參考線511又耦接到可控參考電流源，可控參考電流源在這個例子中包括產生電流Icomp的補償電流源515和產生電流Iref的恆定參考電流源503。
電流Icomp和Iref的組合被施加到感測放大器502的“ - ”輸入上的參考線511，並產生為漏電流的函數。
在這個例子中，漏電流感測電路516耦接到資料線501。漏電流感測電路516產生控制信號，控制信號通過線516a耦接到可控補償電流源515。如此，耦接到感測放大器的參考輸入的可控電流源可以產生參考電流，此電流是被選記憶胞的電流路徑上之漏電流的函數。
裝置上的控制電路被配置以使讀取操作執行，讀取操作包括漏電流採樣階段及感測階段，在漏電流採樣階段中陣列被偏壓以在被選位元線上感應漏電流，以及在感測階段中陣列被偏壓以讀取被選位元線上的被選記憶胞。
由於漏電流採樣偏壓配置而感應的漏電流，將在漏電流採樣階段期間被組合且在資料線上被傳送為Isen。漏電流感測電路516將對漏電流進行採樣，並保持數值以用於讀取操作的感測階段期間。此數值將被用來提供控制信號給控制Icomp的補償電流源515。
漏電流感測電路516在第一階段期間可對漏電流進行採樣，並且在第二階段期間將控制信號作為採樣漏電流的函數並提供給可控參考電流源的控制輸入。
補償電流Icomp是在讀取操作的感測階段期間，以隔離於資料線的方式而產生。這使得補償電流能夠被更精確地控制。
第6圖繪示包括記憶陣列1100的積體電路1150，記憶陣列1100包括多個記憶胞，例如可編程電阻記憶胞或電荷補捉記憶胞。於此圖中，積體電路1150包括一組接墊1211、1212、及1215。接墊是積體電路上的結構，被設置用於耦接到外部佈線以傳送訊號，例如位址，控制信號例如晶片選擇信號、時脈信號、資料信號等。
記憶陣列包括多個存取線1112及1113。在一些實施例中，記憶陣列包括第一存取線1113例如位元線、以及第二存取線1112例如字線或源極線。在其中第二存取線1112是源極線的一些實施例中，陣列可另外包括用於控制記憶胞中的開關元件的字線。
第一存取線解碼器1103耦接到多個第一存取線1113並且與多個第一存取線1113電性通訊，多個第一存取線1113在記憶陣列1100中排列成列，以用於從記憶陣列1100中的記憶胞讀取資料，和寫入資料至記憶陣列1100的記憶胞。第一存取線解碼器1103可以包括第一存取線驅動器。第二存取線解碼器1102耦接到多個第二存取線1112並且與多個第二存取線1112電性通訊，多個第二存取線1112在記憶陣列1100中排列成行。第二存取線解碼器1102可包含第二存取線驅動器，第二存取線驅動器在控制器的控制及位址解碼下，施加電壓至第二存取線1112。位址係供應在匯流排1105上送至第一存取線解碼器1103和第二存取線解碼器1102。感測放大器和其它支持電路(例如預充電電路等)，連同方塊1106中的資料輸入結構，在本實施例中係經由匯流排1107耦接到第一存取線解碼器1103。
方塊1106中的感測放大器包括漏電流採樣和保持電路，並且可以產生如上面參考第2-5圖所述的漏電流補償電流。
資料經由資料輸入線1121從輸入/輸出驅動器1123供應到方塊1106中的資料輸入結構，輸入/輸出驅動器1123耦接到積體電路1150上的接墊(1215)或其他資料源。資料經由資料輸出線1122從方塊1106中的感測放大器輸出到積體電路1150上的輸入/輸出驅動器1123，或積體電路1150內部或外部的其他資料目的地。
狀態機或控制器1109中的其他邏輯控制偏壓配置供應電路1108，以執行例如寫入(設置和重置，或編程和抹除)和讀取操作的記憶體操作。偏壓配置供應電路1108可包含電壓調節器、位準移位器、或電荷泵，以提供具有不同電壓位準的偏壓配置，且將用於寫入及讀取操作的所需偏壓配置傳送到第一存取線解碼器(位元線解碼器)1103及第二存取線解碼器(字線解碼器)1102。再者，控制器1109中的控制電路協調方塊1106中的感測電路及資料輸入結構的操作，以進行讀取和寫入操作。此電路可以使用專用邏輯、通用處理器、或其組合來實現。
控制器1109被設置為回應於命令解碼來執行讀取操作。在如此處所述的讀取操作中，控制器1109被設置為回應於讀取操作的第一和第二階段，將偏壓電壓施加到陣列，包括漏電流感測偏壓配置和讀取偏壓配置。在一些實施例中，控制器1109包括邏輯以用於執行參照第4圖描述的功能。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、100、500‧‧‧行解碼器
11、101、501‧‧‧資料線
12、102、502‧‧‧感測放大器
13‧‧‧參考電流源
14、104、504‧‧‧列解碼器
15、105、505‧‧‧位元線偏壓電路
16、106、506‧‧‧字線偏壓電路
20‧‧‧電流路徑
103、503‧‧‧恆定參考電流源
111、511‧‧‧參考線
115、515‧‧‧補償電流源
116、516‧‧‧漏電流感測電路
116a、516a‧‧‧信號線
200、1100‧‧‧記憶陣列
201‧‧‧資料線
202‧‧‧比較器
204‧‧‧反相器
700~706‧‧‧流程步驟
1102‧‧‧第二存取線解碼器
1103‧‧‧第一存取線解碼器
1105、1107‧‧‧匯流排
1106‧‧‧方塊
1108‧‧‧偏壓配置供應電路
1109‧‧‧狀態機或控制器
1112‧‧‧第二存取線
1113‧‧‧第一存取線
1121‧‧‧資料輸入線
1122‧‧‧資料輸出線
1123‧‧‧輸入/輸出驅動器
1150‧‧‧積體電路
1211、1212、1215‧‧‧接墊
C1‧‧‧電容
BL0~BL2‧‧‧位元線
Isen‧‧‧感測電流
LEAKSEN‧‧‧控制信號
M1~M9‧‧‧電晶體
Mc1~Mc9‧‧‧記憶胞
R1、R2‧‧‧電阻器
VBLR‧‧‧偏壓電壓
VREF‧‧‧參考電壓
WL0~WL2‧‧‧字線
第1圖繪示習知技藝之具有感測放大器之交叉點記憶陣列之簡化示意圖。 第2圖繪示本案實施例之漏電流補償之交叉點記憶陣列之簡化示意圖。 第3圖繪示本案實施例之漏電流補償技術之實施例的示意圖。 第4圖繪示本案實施例用於補償漏電流之方法的流程圖。 第5圖繪示本案實施例之漏電流補償之NOR架構記憶陣列之簡化示意圖。 第6圖繪示本案實施例之漏電流補償之積體電路記憶裝置的方塊圖。

Claims (13)

  1. 一種記憶裝置，包括： 一記憶胞陣列，包括複數條位元線、及一偏壓電路以施加複數個偏壓配置至該記憶胞陣列； 一感測放大器，具有耦接到一資料線的一資料線輸入、和一參考輸入； 一行解碼器，耦接到該陣列中的該些位元線以將一被選位元線耦接到該資料線； 一資料線負載電路，耦接到該資料線； 一可控參考電流源，耦接到該參考輸入，並具有一控制輸入； 一控制電路，用以執行一讀取操作，該讀取操作包括一第一階段和一第二階段，在該第一階段中，該陣列被偏壓以在該被選位元線上感應一漏電流，在該第二階段中，該陣列被偏壓以讀取該被選位元線上的一被選記憶胞；以及 一漏電流採樣電路，用於對該第一階段中的該漏電流進行採樣，並且在該第二階段期間將一控制訊號提供至該可控參考電流源的該控制輸入，以作為所採樣之該漏電流的一函數。
  2. 如申請專利範圍第1項所述之裝置，其中該漏電流採樣電路包括一電流鏡電路及一電容，該電流鏡電路耦接至產生一採樣電流之該資料線負載電路，該電容在該第一階段期間由該採樣電流充電，並在該第二階段提供該控制訊號。
  3. 如申請專利範圍第1項所述之裝置，其中該可控參考電流源包括一參考電流負載電路，且該控制電路在該第一階段期間失能(disable)該參考電流負載電路。
  4. 如申請專利範圍第1項所述之裝置，其中該資料線負載電路包括一第一分枝電路(branch)及一第二分枝電路，該第一分枝電路在該第一階段被致能，該第二分枝電路在該第二階段被致能；及 該漏電流採樣電路係耦接至該第二分枝電路。
  5. 如申請專利範圍第4項所述之裝置，其中該漏電流採樣電路包括： 一電流鏡電路，耦接至該資料線負載電路的該第一分枝電路，該電路鏡電路基於該漏電流產生一採樣電流； 一電容；及 一開關，用以在該第一階段期間耦接該電容至該採樣電流。
  6. 一種方法，用以於一記憶陣列中感測資料，該方法包括： 選擇耦接至一被選位元線的一記憶胞； 偏壓該記憶陣列，以感應流經該被選位元線上的複數個記憶胞的一漏電流； 採樣該漏電流； 偏壓該記憶陣列，以感應流經該被選位元線上的該被選記憶胞的一讀取電流； 回應於所採樣之該漏電流，產生與該讀取電流隔離的一補償電流；以及 基於該讀取電流及該補償電流，感測該資料。
  7. 如申請專利範圍第6項所述之方法，其中採樣該漏電流之該步驟包括致能一電流鏡電路以產生一採樣電流為該被選位元線上之該漏電流的一函數，並產生該採樣電流的一量測。
  8. 如申請專利範圍第7項所述之方法，包括藉由施加該採樣電流以充電一電容至一採樣電壓，量測該採樣電流。
  9. 如申請專利範圍第6項所述之方法，更包括：採樣及保持由該漏電流的一函數所產生的一電壓，及施加該電壓至一可控電流源以產生該補償電流。
  10. 一種記憶裝置，包括： 一記憶胞陣列，包括複數條位元線、及偏壓電路以施加複數個偏壓配置至該記憶胞陣列； 一感測放大器，具有耦接到一資料線的一資料線輸入、和一參考輸入； 一行解碼器，耦接到該陣列中的該些位元線以將一被選位元線耦接到該資料線； 一資料線負載電路，耦接到該資料線； 一參考電流源，耦接至該參考輸入； 一可控補償電路，耦接到該感測放大器，並具有一控制輸入； 一控制電路，用以執行一讀取操作，該讀取操作包括一第一階段和一第二階段，在該第一階段中，該陣列被偏壓以在該被選位元線上感應一漏電流，在該第二階段中，該陣列被偏壓以讀取該被選位元線上的一被選記憶胞；以及 一電流鏡電路，耦接至該資料線負載電路及一電容，該資料負載電路產生一採樣電流，該電容在該第一階段期間由該採樣電流充電，並在該第二階段期間耦接至一可控補償電流源的該控制輸入。
  11. 如申請專利範圍第10項所述之裝置，其中該可控補償電路耦接至該參考電流源。
  12. 如申請專利範圍第10項所述之裝置，其中該參考電流源包括一參考電流負載電路，且該控制電路在該第一階段期間失能該參考電流負載電路。
  13. 如申請專利範圍第10項所述之裝置，其中： 該資料線負載電路包括一第一分枝電路及一第二分枝電路，該第一分枝電路在該第一階段被致能，該第二分枝電路在該第二階段被致能； 該電流鏡電路係耦接至該資料線負載電路的該第一分枝電路；以及 該裝置更包括： 一開關，用以在該第一階段期間耦接該電容至該採樣電流。
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