TWI822395B - 快閃記憶體裝置及其編程方法 - Google Patents

Abstract

一種快閃記憶體裝置及其編程方法。快閃記憶體裝置包括記憶體陣列、第一共同位元線以及感測放大裝置。記憶體陣列包括具有多個第一記憶胞的第一記憶體區塊。在漏電流偵測操作中，感測放大裝置偵測第一記憶胞在第一共同位元線上產生的漏電流，以獲得漏電流模擬資訊。在編程操作中，感測放大裝置根據漏電流模擬資訊以提供參考電流，且對第一記憶胞中的選中記憶胞在第一共同位元線上產生的感測電流與參考電流進行比較，以進行編程驗證。

Description

快閃記憶體裝置及其編程方法

本發明是有關於一種記憶體的編程方法，且特別是有關於一種能夠針對漏電流進行補償的快閃記憶體裝置及其編程方法。

在針對快閃記憶體(flash memory)的編程操作中，為了確保臨限電壓(threshold voltage，Vt)已被編程到預定的目標電壓，編程驗證(Program-Verify，PV)是不可或缺的操作項目。在編程驗證中會對選中記憶胞施加讀取電壓，並且對所產生的胞電流進行偵測。胞電流必需被判定為足夠低才能通過驗證。

除了選中記憶胞的胞電流之外，在共同位元線(global bit line)上還會有其他記憶胞所產生的漏電流。因此，實際上在編程驗證中與參考電流進行比較的是共同位元線上由胞電流以及漏電流相加而成的感測電流。當感測電流不夠低時就會對選中記憶胞所耦接的字元線再次施加編程脈衝以及進行編程驗證，並且重複操作直到感測電流被判定為足夠低為止。此外，對於反或型快閃 記憶體(NOR flash memory)來說，由於劣化的關係漏電流還會隨著進行循環操作(即由編程操作及抹除操作構成的循環)的次數增加而逐漸增加，導致需要施加更多次的編程脈衝來將選中記憶胞的臨限電壓推動至更高，才能在編程驗證時使感測電流低於參考電流。同時，編程驗證的次數也會隨之增加。如此惡性循環之下，頁編程時間(page program time，tPP)就會隨著循環操作的次數增加而逐漸增加，導致快閃記憶體的效率下降，進而成為記憶體技術開發上的瓶頸。

本發明提供一種快閃記憶體裝置及其編程方法，能夠盡量使頁編程時間在經過多次循環操作後仍維持不變。

本發明的快閃記憶體裝置包括記憶體陣列、第一共同位元線以及感測放大裝置。記憶體陣列包括第一記憶體區塊。第一記憶體區塊包括多個第一記憶胞。第一共同位元線耦接第一記憶胞。感測放大裝置耦接第一共同位元線。在漏電流偵測操作中，感測放大裝置偵測第一記憶胞在第一共同位元線上產生的漏電流，以獲得漏電流模擬資訊。在編程操作中，感測放大裝置根據漏電流模擬資訊以提供參考電流，且對第一記憶胞中的選中記憶胞在第一共同位元線上產生的感測電流與參考電流進行比較，以進行編程驗證。

本發明的快閃記憶體裝置的編程方法包括下列步驟：在 漏電流偵測操作中，偵測第一記憶胞在第一共同位元線上產生的漏電流，以獲得漏電流模擬資訊；以及在編程操作中，根據漏電流模擬資訊以提供參考電流，且對第一記憶胞中的選中記憶胞在第一共同位元線上產生的感測電流與參考電流進行比較，以進行編程驗證。

基於上述，本發明的快閃記憶體裝置及其編程方法能夠在編程操作之前預先偵測記憶體區塊所產生的漏電流。並且，在編程操作中能夠根據漏電流的大小提供適當的參考電流來進行編程驗證。藉此，不會因漏電流的影響而需要在編程驗證時施加更多次的編程脈衝，不會對頁編程時間產生不良的影響，避免快閃記憶體的效率下降。

100、500:快閃記憶體裝置

110、510:記憶體陣列

112、5140:第一記憶體區塊

120、200、520:感測放大裝置

210、5240:第一感測放大器

220、526:比例控制器

11~1n:分部

5141~514m:第二記憶體區塊

5241~524m:第二感測放大器

5280~528m:電流鏡

CR:比較結果

GBL1:第一共同位元線

GBL21~GBL2m:第二共同位元線

GND:接地電壓

IL:漏電流

ILR:複製漏電流

ILR0~ILRm:鏡射複製漏電流

Icell:胞電流

Icmp:比較電流

Icps、Icps0~Icpsm:補償電流

Iref、Iref0~Irefm:參考電流

Isen、Isen0~Isem:感測電流

Itest:測試電流

MC1~MCn+i-1:第一記憶胞

MCT:選中記憶胞

WL[0]~WL[n+i-1]:字元線

S410~S450、S610~S620:步驟

圖1繪示本發明一實施例的快閃記憶體裝置的示意圖。

圖2繪示本發明一實施例的感測放大裝置的示意圖。

圖3繪示本發明一實施例的編程操作的參考電流與感測電流的示意圖。

圖4繪示本發明一實施例的漏電流偵測操作的流程圖。

圖5A及圖5B繪示本發明一實施例的快閃記憶體裝置的示意圖。

圖6繪示繪示本發明一實施例的快閃記憶體裝置的編程方法 的流程圖。

請參照圖1，圖1繪示本發明一實施例的快閃記憶體裝置的示意圖。快閃記憶體裝置100包括記憶體陣列110、感測放大裝置120以及第一共同位元線GBL1。記憶體陣列110包括第一記憶體區塊112。第一記憶體區塊112包括多個第一記憶胞MC1~MCn+i-1。第一記憶胞MC1~MCn+i-1分別耦接至字元線WL[0]~WL[n+i-1]。第一記憶胞MC1~MCn+i-1的源極端共同耦接至接地電壓GND。第一記憶體區塊112還可區分為多個分部11~1n，多個分部11~1n共用的第一共同位元線GBL1。

第一共同位元線GBL1耦接第一記憶胞MC1~MCn+i-1。感測放大裝置120耦接第一共同位元線GBL1。在漏電流偵測操作中，感測放大裝置120可偵測第一記憶胞MC1~MCn+i-1在第一共同位元線GBL1上產生的漏電流IL，以獲得漏電流模擬資訊。

具體來說，在漏電流偵測操作中，將與第一記憶胞MC1~MCn+i-1對應的所有字元線WL[0]~WL[n+i-1]均控制為禁能的狀態。如此一來，第一記憶體區塊112中的記憶胞皆為非存取的狀態，感測放大裝置120可接收第一共同位元線GBL1上所產生的漏電流IL。在此同時，感測放大裝置120可接收測試電流Itest，並根據設定比例來調整測試電流Itest以產生複製漏電流ILR。感測放大裝置120使複製漏電流ILR與第一共同位元線GBL1 上的漏電流IL來進行比較來產生比較結果，並透過調整設定比例來找出最接近漏電流IL的複製漏電流ILR，藉以產生漏電流模擬資訊。

在漏電流偵測操作完成之後的編程操作中，感測放大裝置120可根據漏電流模擬資訊以提供參考電流Iref，且對第一記憶胞MC1~MCn+i-1中的選中記憶胞MCT在第一共同位元線GBL1上產生的感測電流Isen與參考電流Iref進行比較，以進行編程驗證。

具體來說，在編程操作中，將與選中記憶胞MCT對應的字元線WL[i-1]控制為致能的狀態，將與其餘的第一記憶胞(第一記憶胞MC1~MCn+i-1中除了選中記憶胞MCT以外的記憶胞)對應的字元線控制為禁能的狀態。如此一來，選中記憶胞MCT會在第一共同位元線GBL1上產生胞電流Icell，感測放大裝置120在第一共同位元線GBL1可接收由胞電流Icell以及漏電流IL相加而成感測電流Isen。在此同時，感測放大裝置120還會根據之前獲得的漏電流模擬資訊來調整測試電流Itest以產生參考電流Iref。感測放大裝置120使感測電流Isen與參考電流Iref進行比較，以進行編程驗證。

需說明的是，基於與參考電流Iref是根據漏電流模擬資訊所產生的，因此，在感測放大裝置120針對感測電流Isen以及參考電流Iref進行比較時，感測電流Isen中的漏電流IL的部分可以被消除。如此一來，在進行編程驗證時，不需要因為漏電流的 關係而施加更多次的編程脈衝即可通過驗證，不會對頁編程時間造成不良的影響，從而能夠盡量使頁編程時間在經過多次循環操作後仍維持不變。

圖2繪示本發明一實施例的感測放大裝置的示意圖。請參照圖2，感測放大裝置200包括第一感測放大器210以及比例控制器220。第一感測放大器210具有第一輸入端以耦接第一共同位元線GBL1。比例控制器220可以為具備運算能力的處理器。或者，比例控制器220可以是透過硬體描述語言(Hardware Description Language,HDL)或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列(Field Programmable Gate Array,FPGA)、複雜可程式邏輯裝置(Complex Programmable Logic Device,CPLD)或是特殊應用積體電路(Application-specific Integrated Circuit,ASIC)的方式來實現的硬體電路。比例控制器220耦接第一感測放大器210的第二輸入端。比例控制器接收測試電流Itest，且在漏電流偵測操作中，根據設定比例調整測試電流Itest以產生複製漏電流ILR。

在漏電流偵測操作中，第一感測放大器210對第一共同位元線GBL1上的漏電流IL與複製漏電流ILR進行比較，以產生比較結果CR。比例控制器220接收比較結果CR，當比較結果CR維持為第一邏輯準位時比例控制器220調整設定比例。並且，第一感測放大器210及比例控制器220重複進行第一共同位元線GBL1上的漏電流IL與複製漏電流ILR的比較以及設定比例的調 整，直到比較結果CR由第一邏輯準位轉態為第二邏輯準位為止。

當比較結果CR由第一邏輯準位轉態為第二邏輯準位時，表示此時的設定比例所產生的複製漏電流ILR最接近於漏電流IL，因此感測放大裝置200可儲存對應的設定比例來作為漏電流模擬資訊。

附帶一提的，在其他實施例中，感測放大裝置200也可直接儲存目前的複製漏電流ILR來作為漏電流模擬資訊。

在本實施例中，測試電流Itest可以預設為一個具有相對高數值的信號，在此條件下，比例控制器220可逐步調低設定比例來進行複製漏電流ILR與漏電流IL的比較動作。在初始階段，複製漏電流ILR可大於漏電流IL，並使比較結果CR為第一邏輯準位。而隨著設定比例的調低，複製漏電流ILR可被調整為小於或等於漏電流IL，第一感測放大器210可產生為第二邏輯準位的比較結果CR。此時的複製漏電流ILR為最接近於漏電流IL的狀態。或者，測試電流Itest也可以預設為一個具有相對低數值的信號，在此條件下，比例控制器220可逐步調高設定比例來進行複製漏電流ILR與漏電流IL的比較動作。在初始階段，複製漏電流ILR可小於漏電流IL，並使比較結果CR為第一邏輯準位。而隨著設定比例的調高，複製漏電流ILR可被調整為大於或等於漏電流IL，第一感測放大器210可產生為第二邏輯準位的比較結果CR。此時的複製漏電流ILR同樣可以為最接近於漏電流IL的狀態。此外，上述的第一邏輯準位可以為邏輯1或邏輯0，上述的第二邏輯 準位則可以為與第一邏輯準位互補的邏輯0或1。

圖3繪示本發明一實施例的編程操作的參考電流與感測電流的示意圖。請參照圖3，在漏電流偵測操作完成之後的編程操作中所使用的參考電流Iref會由比較電流Icmp以及補償電流Icps相加而成，感測電流Isen則會由胞電流Icell以及漏電流IL相加而成。感測放大裝置200可根據之前獲得的漏電流模擬資訊以提供補償電流Icps，使補償電流Icps相當於與所儲存的設定比例對應的複製漏電流ILR。比較電流Icmp則例如是一般情況下進行編程驗證時用來驗證是否編程成功的電流。因此，在第一感測放大器210針對感測電流Isen以及參考電流Iref進行比較時，感測電流Isen中的漏電流IL的部分可以與參考電流Iref中的補償電流Icps的部分互相抵消。如此一來，在進行編程驗證時，不需要因為漏電流的關係而施加更多次的編程脈衝即可通過驗證，不會對頁編程時間造成不良的影響，從而能夠盡量使頁編程時間在經過多次循環操作後仍維持不變，避免快閃記憶體的效率下降。

需說明的是，快閃記憶體的效率下降例如可以反應在編程失敗、記憶胞本質劣化以及不符合技術規格三個方面上。通常快閃記憶體裝置的內部會限制施加編程脈衝以及進行編程驗證的重複次數，避免頁編程時間的過久，因此當漏電流過高而持續無法通過編程驗證時就會導致編程失敗。漏電流會導致施加更多次的編程脈衝，以便將選中記憶胞編程到更高的臨限電壓的狀態以進行補償，然而這意味著會更多的電子注入氧化層區域，增加氧 化層劣化的可能性，並導致有關記憶胞本質劣化的可靠性問題。並且，頁編程時間過長則會不符合技術規格所規定的時間長度。本發明的快閃記憶體裝置能夠盡量使頁編程時間在經過多次循環操作後仍維持不變，藉此避免上述問題的發生。

以下請參照圖4，圖4繪示本發明一實施例的漏電流偵測操作的流程圖。在步驟S410中，測試電流Itest的數值可以在晶圓測試時，透過測試流程的調整(trim)機制來完成設定。測試電流Itest可以設定為具有一個相對大的數值的電流值。關於測試流程的調整(trim)機制，可以透過熔斷(或不熔斷)電子熔絲的方式，或者利用本領域具通常知識者熟知的測試流程的調整技術來進行，沒有特別的限制。

在步驟S420中，則進行設定比例的調整動作。在本實施例中，初始的設定比例可以等於100%。透過測試電流Itest以及設定比例，本實施例的感測放大裝置可產生複製漏電流ILR並與共同位元線上的漏電流IR進行比較，並在步驟S430中產生比較結果CR。

在步驟S440中，判斷比較結果CR是否等於初始值(例如為邏輯0)？若判斷結果為是，則重新執行步驟S420以進一步調低設定比例。若判斷結果為否，則可儲存設定比例來作為漏電流模擬資訊(步驟S450)。

附帶一提的，本實施例中的步驟S410也可透過測試流程的調整機制，來調整出一個相對小的測試電流Itest。在此情況下， 步驟S420中初始的設定比例為一個小於100%的比值。並在步驟S440的判斷結果為是後，步驟S420可進一步調高設定比例。

圖5A及圖5B繪示本發明一實施例的快閃記憶體裝置的示意圖。在圖5A及圖5B中，快閃記憶體裝置500包括記憶體陣列510、感測放大裝置520、第一共同位元線GBL1以及第二共同位元線GBL21~GBL2m。記憶體陣列510包括第一記憶體區塊5140以及第二記憶體區塊5141~514m。第一記憶體區塊5140耦接第一共同位元線GBL1。第二記憶體區塊5141~514m分別耦接第二共同位元線GBL21~GBL2m。在第一記憶體區塊5140以及第二記憶體區塊5141~514m內分別包括多個記憶胞。第一記憶體區塊5140以及第二記憶體區塊5141~514m所包括的多個記憶胞分別耦接對應的共同位元線。

感測放大裝置520包括第一感測放大器5240、第二感測放大器5241~524m、比例控制器526以及電流鏡5280~528m。第一感測放大器5240的第一輸入端耦接第一共同位元線GBL1。每個第二感測放大器5241~524m的第一輸入端耦接第二共同位元線GBL21~GBL2m中對應的第二共同位元線。電流鏡5280~528m分別耦接第一感測放大器5240的第二輸入端以及第二感測放大器5241~524m的第二輸入端。

如圖5A所示，在漏電流偵測操作中，透過比例控制器526以使設定比例與測試電流Itest相乘所產生的複製漏電流ILR。複製漏電流ILR可透過電流鏡5280~528m的鏡射動作來分 別產生鏡射複製漏電流ILR0~ILRm以傳送至第一感測放大器5240以及第二感測放大器5241~524m。如此一來，透過第一感測放大器5240以及第二感測放大器5241~524m的比較結果，以及配合比例控制器526逐步的調整設定比例，可以逐一的計算出第一共同位元線GBL1及第二共同位元線GBL21~GBL2m對應的多個記憶胞區塊的電流模擬資訊，以快速地的完成漏電流偵測操作。此時，電流鏡5280~528m可具有相同的鏡射比，僅透過調整設定比例來獲得每個記憶胞區塊所對應的電流模擬資訊。

如圖5B所示，在漏電流偵測操作完成之後的編程操作中，電流鏡5280~528m可分別具有不同的鏡射比，多個鏡射比分別等同多個權重值，並分別對應第一記憶體區塊5140及第二記憶體區塊5141~514m的電流模擬資訊。此時，比例控制器526可以將設定比例固定於100%，並且將相等於測試電流Itest的電流傳送至每個電流鏡5280~528m。如此一來，每個電流鏡5280~528m可根據對應的漏電流模擬資訊鏡射測試電流Itest以分別產生補償電流Icps0~Icpsm。感測電流Isen0~Isem中的漏電流的部分可以分別與參考電流Iref0~Irefm中的補償電流Icps0~Icpsm的部分互相抵消。

圖6繪示繪示本發明一實施例的快閃記憶體裝置的編程方法的流程圖。請同時參照圖1及圖6，本實施例的方法可適用於圖1的快閃記憶體裝置100。在步驟S610中，在漏電流偵測操作中，偵測第一記憶胞MC1~MCn+i-1在第一共同位元線GBL1上產 生的漏電流IL，以獲得漏電流模擬資訊。在步驟S620中，感測放大裝置120根據漏電流模擬資訊以提供參考電流Iref，且對第一記憶胞MC1~MCn+i-1中的選中記憶胞MCT在第一共同位元線GBL1上產生的感測電流Isen與參考電流Iref進行比較，以進行編程驗證。關於上述步驟的實施細節，在前述的多個實施例中已有詳盡的說明，在此恕不多贅述。

綜上所述，本發明的快閃記憶體裝置及其編程方法能夠在編程操作之前預先偵測記憶體區塊所產生的漏電流以作為漏電流模擬資訊。並且，在編程操作中能夠漏電流模擬資訊提供適當的參考電流來與感測電流進行比較，以抵消感測電流中的漏電流的部分。藉此，不會因漏電流的影響而需要在編程驗證時施加更多次的編程脈衝，不會對頁編程時間產生不良的影響，避免快閃記憶體的效率下降。

100:快閃記憶體裝置

110:記憶體陣列

112:第一記憶體區塊

120:感測放大裝置

11~1n:分部

GBL1:第一共同位元線

GND:接地電壓

IL:漏電流

Isen:感測電流

Itest:測試電流

MC1~MCn+i-1:第一記憶胞

MCT:選中記憶胞

WL[0]~WL[n+i-1]:字元線

Claims (13)

1. 一種快閃記憶體裝置，包括：一記憶體陣列，包括一第一記憶體區塊，該第一記憶體區塊包括多個第一記憶胞；一第一共同位元線，耦接該些第一記憶胞；以及一感測放大裝置，耦接該第一共同位元線，在一漏電流偵測操作中，該感測放大裝置偵測該些第一記憶胞在該第一共同位元線上產生的漏電流，以獲得一漏電流模擬資訊，在一編程操作中，該感測放大裝置根據該漏電流模擬資訊以提供一參考電流，且對該些第一記憶胞中的一選中記憶胞在該第一共同位元線上產生的一感測電流與該參考電流進行比較，以進行一編程驗證，其中該感測放大裝置包括：一第一感測放大器，具有一第一輸入端以耦接該第一共同位元線；以及一比例控制器，耦接該第一感測放大器的一第二輸入端，該比例控制器接收一測試電流，且在該漏電流偵測操作中，根據一設定比例以使該設定比例與該測試電流相乘而產生一複製漏電流。
2. 如請求項1所述的快閃記憶體裝置，其中在該漏電流偵測操作中，該第一感測放大器對該第一共同位元線上的漏電流與該複製漏電流進行比較，以產生一比較結果，當該比較結果維 持為一第一邏輯準位時該比例控制器調整該設定比例，並且該第一感測放大器及該比例控制器重複進行該第一共同位元線上的漏電流與該複製漏電流的比較以及該設定比例的調整，直到該比較結果由該第一邏輯準位轉態為一第二邏輯準位為止。
3. 如請求項2所述的快閃記憶體裝置，其中當該比較結果由該第一邏輯準位轉態為該第二邏輯準位時，該感測放大裝置儲存對應的該設定比例來作為該漏電流模擬資訊。
4. 如請求項1所述的快閃記憶體裝置，其中該參考電流由一比較電流以及一補償電流相加而成，在該編程操作中，該感測放大裝置根據該漏電流模擬資訊以提供該補償電流，該補償電流相當於與所儲存的該設定比例對應的該複製漏電流。
5. 如請求項1所述的快閃記憶體裝置，其中在該漏電流偵測操作中，與該些第一記憶胞對應的所有字元線均為禁能的狀態。
6. 如請求項1所述的快閃記憶體裝置，其中在該編程操作中，與該選中記憶胞對應的字元線為致能的狀態，與其餘的該些第一記憶胞對應的字元線為禁能的狀態。
7. 如請求項1所述的快閃記憶體裝置，更包括多個第二共同位元線，該記憶體陣列更包括多個第二記憶體區塊，各該些第二記憶體區塊包括多個第二記憶胞，各該些第二記憶胞耦接對應的該第二共同位元線， 該感測放大裝置更包括多個第二感測放大器以及多個電流鏡，各該些第二感測放大器的第一輸入端耦接對應的該第二共同位元線，該些電流鏡分別耦接該第一感測放大器的第二輸入端以及該些第二感測放大器的第二輸入端，在該編程操作中，各該些電流鏡根據對應的該漏電流模擬資訊鏡射一測試電流以產生個別的一補償電流。
8. 一種快閃記憶體裝置的編程方法，該快閃記憶體裝置包括一記憶體陣列，該記憶體陣列包括具有多個第一記憶胞的一第一記憶體區塊，各該些第一記憶胞耦接一第一共同位元線，其中該編程方法包括下列步驟：在一漏電流偵測操作中，偵測該些第一記憶胞在該第一共同位元線上產生的漏電流，以獲得一漏電流模擬資訊；以及在一編程操作中，根據該漏電流模擬資訊以提供一參考電流，且對該些第一記憶胞中的一選中記憶胞在該第一共同位元線上產生的一感測電流與該參考電流進行比較，以進行一編程驗證，其中在該漏電流偵測操作中，偵測該些第一記憶胞在該第一共同位元線上產生的漏電流，以獲得該漏電流模擬資訊的步驟包括：接收一測試電流，且在該漏電流偵測操作中，根據一設定比例以使該設定比例與該測試電流相乘而產生一複製漏電流。
9. 如請求項8所述的快閃記憶體裝置的編程方法，其中在該漏電流偵測操作中，偵測該些第一記憶胞在該第一共同位元線上產生的漏電流，以獲得該漏電流模擬資訊的步驟更包括：在該漏電流偵測操作中，對該第一共同位元線上的漏電流與該複製漏電流進行比較，以產生一比較結果；當該比較結果維持為一第一邏輯準位時調整該設定比例；以及重複進行該比較的步驟以及該調整該設定比例的步驟，直到該比較結果由該第一邏輯準位轉態為一第二邏輯準位為止。
10. 如請求項9所述的快閃記憶體裝置的編程方法，其中在該漏電流偵測操作中，偵測該些第一記憶胞在該第一共同位元線上產生的漏電流，以獲得該漏電流模擬資訊的步驟更包括：當該比較結果由該第一邏輯準位轉態為該第二邏輯準位時，儲存對應的該設定比例來作為該漏電流模擬資訊。
11. 如請求項8所述的快閃記憶體裝置的編程方法，其中該參考電流由一比較電流以及一補償電流相加而成，在該編程操作中，根據該漏電流模擬資訊以提供該參考電流的步驟包括：根據該漏電流模擬資訊以提供該補償電流，該補償電流相當於與所儲存的該設定比例對應的該複製漏電流。
12. 如請求項8所述的快閃記憶體裝置的編程方法，其中在該漏電流偵測操作中，與該些第一記憶胞對應的所有字元線均為禁能的狀態， 其中在該編程操作中，與該選中記憶胞對應的字元線為致能的狀態，與其餘的該些第一記憶胞對應的字元線為禁能的狀態。
13. 如請求項8所述的快閃記憶體裝置的編程方法，其中該記憶體陣列更包括多個第二記憶體區塊，各該些第二記憶體區塊包括多個第二記憶胞，各該些第二記憶胞耦接對應的該第二共同位元線，該編程方法更包括：在該編程操作中，透過多個電流鏡來分別根據對應的該漏電流模擬資訊鏡射一測試電流以產生個別的一補償電流。

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