JP2022545657A

JP2022545657A - メモリデバイスに対する分布追随アクセス動作

Info

Publication number: JP2022545657A
Application number: JP2022510136A
Authority: JP
Inventors: マルコスフォルジン; パオロアマート
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2019-08-19
Filing date: 2020-07-30
Publication date: 2022-10-28
Also published as: US11164619B2; TW202109521A; US11574669B2; KR20220044808A; CN114391167A; WO2021034472A1; EP4018441A1; TWI748558B; EP4018441A4; US20220036937A1; US20210057015A1

Abstract

メモリデバイスに対する分布追随アクセス動作のための方法、システム、及びデバイスが説明される。一例では、説明する技術は、バイアス動作の第１の条件で第１のメモリセルの活性化を識別することと、バイアス動作の第２の条件で第２のメモリセルの活性化を識別することと、第１の条件と第２の条件との間の差に少なくとも部分的に基づいてアクセス動作のパラメータを判定することを含み得る。幾つかの例では、メモリセルは、材料素子の材料特質に基づいて論理状態を蓄積する、カルコゲニド材料等の構成可能材料素子と関連付けられ得る。幾つかの例では、説明する技術は、経年変化、又は経時的なその他の劣化若しくは変化に起因するメモリ材料特質の変化を少なくとも部分的に補償し得る。

Description

［クロスリファレンス］
本特許出願は、２０１９年８月１９日に出願された“ＤＩＳＴＲＩＢＵＴＩＯＮ－ＦＯＬＬＯＷＩＮＧＡＣＣＥＳＳＯＰＥＲＡＴＩＯＮＳＦＯＲＡＭＥＭＯＲＹＤＥＶＩＣＥ”と題されたＳｆｏｒｚｉｎ等による米国特許出願第１６／５４４，７３０号の優先権を主張し、該出願は譲受人に譲渡され、参照によりその全体が本明細書に組み込まれる。

［技術分野］
以下は、一般的にメモリデバイスに関し、より具体的には、メモリデバイスに対する分布追随アクセス動作に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、ほとんどの場合、論理１又は論理０によりしばしば示される２つの状態の内の１つを蓄積する。他のデバイスでは、２つよりも多い状態が蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）、及び自己選択メモリ等を含む様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリセルは、外部電源がない場合でも、それらの蓄積された論理状態を長期間維持し得る。揮発性メモリセルは、外部電源によって定期的にリフレッシュされない限り、それらの蓄積された状態を時間の経過と共に喪失し得る。

メモリデバイスの改善は、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を含み得る。幾つかの用途では、メモリセルの材料特性又は応答挙動は時間の経過と共に変化し得、それらはメモリデバイスの性能に影響を与え得る。

本明細書に開示するような例に従った分布追随アクセス動作をサポートするメモリデバイスの一例を説明する。本明細書に開示するような例に従った分布追随アクセス動作をサポートするメモリデバイスにおける閾値電圧分布のプロットを説明する。本明細書に開示するような例に従った分布追随アクセス動作をサポートし得る論理状態を蓄積するメモリセルのセットに対する閾値電圧分布のプロットを説明する。本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートし得るバイアス動作の活性化イベントの一例を説明する。本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートし得るバイアス動作の活性化イベントの一例を説明する。本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートし得る方法の概略図を説明する。本開示の態様に従ったメモリデバイスに対する分布追随アクセス動作をサポートするメモリデバイスのブロック図を示す。本開示の態様に従ったメモリデバイスに対する分布追随アクセス動作をサポートするメモリデバイスのブロック図を示す。本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートする１つ以上の方法を説明するフローチャートを示す。本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートする１つ以上の方法を説明するフローチャートを示す。

幾つかのメモリデバイスでは、メモリセルアーキテクチャは、カルコゲニド等の構成可能材料内に（例えば、材料の物理的特性又は特質において）論理状態を蓄積し得る。例えば、材料の異なる材料特性又は特質は、書き込み動作の態様に基づいて構成可能であり得、材料特性又は特質における差異は、メモリセルがある論理状態で、それとも別の論理状態で（例えば、論理０で、それとも論理１で）書き込まれたかを区別するように、読み出し動作の間に検出され得る。幾つかの例では、構成可能材料により蓄積される論理状態は、書き込み動作の間の構成可能材料に渡る電圧の極性に少なくとも部分的に基づき得る。幾つかの例では、構成可能材料により蓄積される論理状態は、書き込み動作の間に構成可能材料に印加される電流の方向、又は書き込み動作の間の構成可能材料に渡る電圧の極性と構成可能材料に印加される電流の方向との組み合わせに少なくとも部分的に基づき得る。

幾つかの例では、プログラミングに使用される極性は、メモリセルにより蓄積された論理状態を（例えば、読み出し動作中に）検出するために使用され得る、材料の閾値電圧等の構成可能材料の特定の挙動又は特性を伴い得る。例えば、書き込み動作のある極性は、構成可能材料の（例えば、特定の読み出し動作に対する、特定の読み出し電圧に対する）相対的に高い閾値電圧と関連付けられ得る一方、書き込み動作の別の極性は、構成可能材料の（例えば、特定の読み出し動作に対する、特定の読み出し電圧に対する）相対的に低い閾値電圧と関連付けられ得る。こうした例では、材料に渡って印加された読み出し電圧に応答して材料を流れる電流の存在又は不存在は、メモリセルがある極性で、それとも別の極性で書き込まれたかを判定（例えば、区別）し、それによってメモリセルに書き込まれた論理状態の指標を提供するために使用され得る。

幾つかのメモリの用途では、構成可能材料の材料特性、材料特質、又は応答挙動は、（例えば、経時変化、摩耗、劣化、組成的な変化若しくは移行、温度等の動作条件の変化、又はその他の変化に起因して）時間の経過と共に変化又は移行し得る。例えば、構成可能材料がアクセス動作（例えば、書き込み動作、読み出し動作、サイクル）を積み重ねるにつれて、所与の書き込み動作に対する構成可能材料の応答は変化し得る。一例では、構成可能材料がアクセス動作を積み重ねるにつれて、プログラミングされる閾値電圧は、所与の書き込み動作（例えば、特定のパルス振幅及び特定のパルス継続時間に従った書き込み動作）に応答して移行（例えば、増加又は減少）し得る。追加的又は代替的に、構成可能材料の温度が変化した場合、所与の書き込み動作に応答してプログラミングされる閾値電圧は移行し得る。更に、閾値電圧は、メモリセルのセットのメモリセル毎に異なって移行し得、これは、メモリセルのセットの（例えば、特定の論理状態に対応する）平均閾値電圧に対する様々な変化、メモリセルのセットの（例えば、特定の論理状態に対応する）閾値電圧の標準偏差又はその他の分布に対する様々な変化、又は閾値電圧分布（例えば、統計的分布）の様々なその他の特性若しくは特性の組み合わせを伴い得る。閾値電圧のこうした移行は、（例えば、論理状態に対する閾値電圧が固定の読み出し電圧に向かって移行するにつれて）ある論理状態を別の論理状態と区別するための固定の読み出し電圧に依拠するアーキテクチャの読み出しマージンを減らし得る。

本開示の態様に従えば、読み出し動作等のアクセス動作は、論理状態を蓄積するために使用される構成可能材料における経時変化、摩耗、劣化、温度変化、又はその他の変化若しくは移行を補償するように、メモリデバイスを動作する過程に渡って調整され得る。例えば、メモリセルのセットにおける閾値電圧分布の変化を補償するために、メモリデバイスは、そうした分布の態様を検出し得、そうした検出に少なくとも部分的に基づいてアクセス動作（例えば、読み出し動作）のパラメータを判定し得る。検出は、メモリセルのセットに対する、電圧のランプ状又はステップ状の印加等のバイアス動作に基づき得、それはアクセス動作自体の一部であってもよく、なくてもよい。

幾つかの例では、分布検出は、バイアス動作の間に特定のメモリセルの活性化を検出すること、活性化イベント（例えば、閾値化イベント、切り替えイベント）の特定のカウント又はインデックスを検出すること、又は特定の量のメモリセルが活性化されたことを検出することに基づき得、さもなければそれらを含み得、アクセス動作に対して判定されるパラメータは、該検出することを関連付けられたバイアス動作の条件に基づき得る。アクセス動作に対して判定されるパラメータは、電圧（例えば、電圧の大きさ、電圧オフセット、リファレンス電圧、ピーク電圧、最終電圧）、時間（例えば、継続時間、時間オフセット、リファレンス時間、最終時間）、又はバイアス動作若しくはアクセス動作のその他の態様を含み得る。したがって、説明する技術の様々な例は、メモリデバイス内に情報を蓄積するために使用される構成可能材料の材料特性又は応答挙動の様々な変化を補償するために使用され得、このことは、メモリデバイスの性能を改善し得る。

開示の機構は、図１を参照してメモリシステム及び回路の文脈でまず説明される。開示の機構は、図２～図６を参照して電圧閾値分布及び分布追随アクセス動作の文脈で更に説明される。開示のこれらの及びその他の機構は、図７～図１０を参照して説明するように、メモリデバイスに対する分布追随アクセス動作に関連する装置図及びフローチャートによって更に説明され、それらを参照して更に説明される。

図１は、本明細書に開示するような例に従った分布追随アクセス動作をサポートするメモリデバイス１００の一例を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。メモリデバイス１００は、異なる論理状態を蓄積するようにプログラミング可能なメモリセル１０５を含み得る。幾つかの場合、メモリセル１０５は、論理０及び論理１として示され得る２つの論理状態を蓄積するようにプログラムミング可能であり得る。幾つかの場合、メモリセル１０５は、２つよりも多い論理状態を蓄積するようにプログラミング可能であり得る。メモリデバイス１００の例では、異なる論理状態は、異なる論理状態に対応する構成可能材料特性又は材料特質を有するメモリセル１０５を書き込むことによってプログラミングされ得、そうした材料特性又は材料特質（例えば、材料状態）は、蓄積された論理状態を識別するための後続の読み出し動作の間に検出され得る。

メモリセル１０５のセットは、（例えば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であり得、幾つかの例では、メモリセクション１１０は、メモリセル１０５の連続するタイル（例えば、半導体チップの素子の連続するセット）、又はメモリセル１０５の複数の連続するタイルのセット若しくはバンクを指し得る。幾つかの例では、メモリセクション１１０又はメモリタイルは、アクセス動作中にバイアスされ得るメモリセル１０５の最小のセット、又は共通のノード（例えば、共通のソースノード、共通のソースプレート、共通の電圧にバイアスされるソース線のセット）を共有するメモリセル１０５の最小のセットを指し得る。メモリデバイス１００の単一のメモリセクション１１０が示されているが、本開示に従ったメモリデバイスの様々な例は、複数のメモリセクション１１０を有し得る。説明する一例では、メモリデバイス１００又はそのサブセクション（例えば、マルチコアメモリデバイス１００のコア、マルチチップメモリデバイスのチップ）は、３２個の“バンク”を含み得、各バンクは３２個のセクションを含み得る。したがって、メモリデバイス１００又はそのサブセクションは、説明する例に従えば、１，０２４個のメモリセクション１１０を含み得る。

メモリデバイス１００の例では、メモリセル１０５は、構成可能材料を含み得、さもなければ該構成可能材料と関連付けられ得、それは、メモリ素子、メモリストレージ素子、材料素子、材料メモリ素子、材料部分、及び極性書き込み材料部分等と称され得る。構成可能材料は、異なる論理状態を表す（例えば、に対応する）１つ以上の可変で構成可能な特性又は特質（例えば、材料状態）を有し得る。例えば、構成可能材料は、異なる形式、異なる原子構成、異なる結晶化度、異なる原子分布をとり得、さもなければ異なる特性を維持し得る。幾つかの例では、こうした特性は、構成可能材料により蓄積された論理状態を識別するための読み出し動作の間に検出可能又は区別可能な異なる電気抵抗、異なる閾値電圧、又はその他の特質と関連付けられ得る。

幾つかの例では、こうした材料の特性又は特質は、書き込み動作の間に材料に渡る電圧の極性（例えば、電界の向き）に少なくとも部分的に基づいて構成可能であり得る。例えば、構成可能材料は、書き込み動作の間の電圧の極性に依存して、異なる電気抵抗又は閾値特性と関連付けられ得る。一例では、負の電圧極性を用いた書き込み動作後の構成可能材料の状態は、（例えば、論理０に対応し得る“ＳＥＴ”材料状態に対応する）相対的に低い電気抵抗又は閾値電圧を有し得る一方、正の電圧極性を用いた書き込み動作後の材料の状態は、（例えば、論理１に対応し得る“ＲＥＳＥＴ”材料状態に対応する）相対的に高い電気抵抗又は閾値電圧を有し得る。幾つかの場合、書き込まれたメモリセル１０５の相対的に高い又は低い抵抗又は閾値電圧は、読み出し動作の間に印加される電圧の極性と関連付けられ得、さもなければ、該極性に少なくとも部分的に基づき得る。例えば、相対的に高い又は低い抵抗又は閾値電圧を有するメモリセル１０５の構成可能材料は、メモリセル１０５上で実施される読み出し動作が、先行する書き込み動作と同じ極性を有するか、それとも異なる極性（例えば、反対の極性）を有するかに依存し得る。

幾つかの場合、メモリセル１０５の構成可能材料は、書き込み動作の極性に依存し得る閾値電圧と関連付けられ得る。例えば、閾値電圧よりも高い電圧がメモリセル１０５に渡って印加された場合には、構成可能材料に電流が流れ得、閾値電圧未満の電圧がメモリセル１０５に渡って印加された場合には、電流は、構成可能材料に流れないことがあり、又は（例えば、リーク率に従った）何らかのレベル未満の比率で構成可能材料に流れ得る。したがって、メモリセル１０５に印加された電圧は、メモリセル１０５の構成可能材料部分が正の極性又は負の極性の何れを用いて書き込まれたかに依存して、異なる電流フロー、又は異なる感知される抵抗、又は抵抗の変化（例えば、閾値化若しくは切り替えイベント）をもたらし得る。したがって、メモリセル１０５に読み出し電圧を印加することからもたらされる電流の大きさ、又は電流と関連付けられるその他の特性（例えば、閾値化挙動、抵抗ブレークダウン挙動、スナップバック挙動）は、メモリセル１０５により蓄積された論理状態を判定するために使用され得る。

メモリデバイス１００の例では、メモリセクション１１０のメモリセル１０５の各行は、第１のアクセス線１２０のセットの第１のアクセス線１２０（例えば、ＷＬ_１～ＷＬ_Ｍの内の１つ等のワード線（ＷＬ））と結合され得、メモリセル１０５の各列は、第２のアクセス線１３０のセットの第２のアクセス線１３０（例えば、ＢＬ_１～ＢＬ_Ｎの内の１つ等のビット線（ＢＬ））と結合され得る。複数の第１のアクセス線１２０は、行コンポーネント１２５と結合され得、行コンポーネント１２５は、複数の第１のアクセス線１２０の内の１つ以上を活性化若しくはバイアスする、又は複数の第１のアクセス１２０の内の１つ以上を電圧源、電流源、若しくはその他の回路素子と選択的に結合する等の、様々な動作を制御し得る。複数の第２のアクセス線１３０は、メモリセル１０５により蓄積された論理状態の検出をサポートし得るセンスコンポーネント１５０と結合され得る。幾つかの例では、センスコンポーネント１５０は、列コンポーネント１３５と通信し得、又は列コンポーネント１３５に含まれ得、さもなければ列コンポーネント１３５と共同設置され得、列コンポーネント１３５は、複数の第２のアクセス線１３０の内の１つ以上を活性化若しくはバイアスする、又は複数の第２のアクセス線１３０の１つ以上を電圧源、電流源、若しくはその他の回路素子と選択的に結合する等の、様々な動作を制御し得る。幾つかの場合、第１のアクセス線１２０及び第２のアクセス線１３０は、（例えば、図１に示すように、メモリデバイス１００のデッキ、レイヤ、又はレベルの平面を見た場合に）メモリデバイス１００内で相互に実質的に垂直であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。

一般的に、１つのメモリセル１０５は、第１のアクセス線１２０と第２のアクセス線１３０との交点に設置され（例えば、それらと結合され、それらの間で結合され）得る。この交点、又はこの交点の指標は、メモリセル１０５のアドレスと称され得る。対象の又は選択されたメモリセル１０５は、バイアスされた、さもなければ選択された第１のアクセス線１２０と、バイアスされた、さもなければ選択された第２のアクセス線１３０との交点に設置されたメモリセル１０５であり得る。言い換えれば、第１のアクセス線１２０及び第２のアクセス線１３０は、それらの交点におけるメモリセル１０５にアクセスする（例えば、読み出す、書き込む、再書き込みする、リフレッシュする）ためにバイアスされ得、さもなければ選択され得る。対象のメモリセル１０５の交点にないその他のメモリセル１０５は、非対象の又は非選択のメモリセル１０５と称され得る。

幾つかの例では、メモリセクション１１０のメモリセル１０５はまた、複数の第３のアクセス線１４０の内の１つ（例えば、ＳＬ_１～ＳＬ_Ｎの内の１つ等の選択線（ＳＬ））と結合され得る。複数の第３のアクセス線１４０は、選択コンポーネント１４５と結合され得、選択コンポーネント１４５は、複数の第３のアクセス線１４０の内の１つ以上を活性化若しくはバイアスする、又は複数の第３のアクセス１４０の内の１つ以上を電圧源、電流源、若しくはその他の回路素子と選択的に結合する等の、様々な動作を制御し得る。幾つかの例では、第３のアクセス線１４０は、個別のメモリセル１０５と関連付けられたセル選択コンポーネント（例えば、トランジスタ、スイッチングコンポーネント）と結合され得、そうしたセル選択コンポーネントは、メモリセル１０５を関連する第１のアクセス線１２０若しくは関連する第２のアクセス線１３０と選択的に結合し、又は（例えば、第１のアクセス線１２０と第２のアクセス線１３０との間の）個別のメモリセル１０５に流れる電流フローを選択的に可能にし、若しくは抑制するように構成され得る。

メモリデバイス１００の複数の第３のアクセス線１４０は、複数の第２のアクセス線１３０と平行であるように示されているが、他の例では、複数の第３のアクセス線１４０は、複数の第１のアクセス１２０と平行であり得、又は任意のその他の構成であり得る。例えば、メモリデバイス１００の例では、第３のアクセス線１４０の各々は、第２のアクセス線１３０の内の個別の１つに対応し得る。別の例では、第３のアクセス線１４０の各々は、第１のアクセス線１２０の内の個別の１つに対応し得る。別の例では、セル選択動作（例えば、セル選択線をバイアスすること、１つ以上のメモリセル１０５のセル選択コンポーネントを活性化すること）は、実装される場合に、（例えば、メモリセル１０５の行又はページのセル選択コンポーネントを選択又は活性化するために）行コンポーネント１２５により実施され得、さもなければサポートされ得、選択コンポーネント１４５は、個々に制御可能なソース線、共通のソースプレート、又は共通のソースノードに対応し得る第３のアクセス線１４０をバイアスするためのソースドライバに置き換えられ得、さもなければ該ソースドライバに関連する動作を実施し得る。

他の例では、第３のアクセス線１４０及び選択コンポーネント１４５は、メモリデバイス１００から省略され得、メモリセル１０５にアクセスすることは、メモリセル１０５の自己選択特質に依拠し得る。例えば、行コンポーネント１２５及び列コンポーネント１３５は、完全に復号化する動作をサポートし得、第１のアクセス線１２０の各々及び第２のアクセス線１３０の各々は、（例えば、クロスポイント構成において）個々にバイアスされ得る。そうした例では、メモリセル１０５にアクセスすることは、対象のメモリセル１０５と関連付けられる活性化された第１のアクセス線１２０と活性化された第２のアクセス線１３０との間の、閾値電圧を超える電圧に基づいて活性化され得る対象のメモリセル１０５の自己選択特性に依拠し得る。様々な例において、こうした自己選択特性は、メモリセル１０５の論理蓄積する構成可能材料素子によりサポートされ得、又は論理蓄積部分とは異なるメモリセル１０５の材料部分（例えば、論理蓄積部分とは別のオボニック閾値スイッチング部分）によりサポートされ得る。

幾つかの例では、第１のアクセス線１２０は、メモリセル１０５の構成可能材料部分のある領域（例えば、片側、一端）へのアクセスを提供し得、第２のアクセス線１３０は、メモリセル１０５の構成可能材料部分の別の領域（例えば、異なる側、反対側、反対の端）へのアクセスを提供し得る。例えば、第１のアクセス線１２０は、（例えば、基板に対して）メモリセル１０５の上方に設置され得、第２のアクセス線１３０は、（例えば、基板に対して）メモリセル１０５の下方に設置され得、又はその逆も然りである。したがって、第１のアクセス線１２０及び第２のアクセス線１３０は、異なる極性（例えば、第１のアクセス線１２０の電圧が第２のアクセス線１３０の電圧よりも高い場合の第１の極性、第１のアクセス線１２０の電圧が第２のアクセス線１３０の電圧よりも低い場合の第２の極性）を有する電圧又は電流をメモリセル１０５の構成可能材料部分に渡って印加することをサポートし得る。図１を参照して説明するアクセス線は、メモリセル１０５と、結合されたコンポーネントとの間の直接の線として示されているが、アクセス線は、本明細書に説明するアクセス動作を含むアクセス動作をサポートするために使用され得るコンデンサ、抵抗器、トランジスタ、アンプ、電圧源、スイッチングコンポーネント、及び選択コンポーネント等のその他の回路素子を含み得る。

読み出し、書き込み、再書き込み、及びリフレッシュ等のアクセス動作は、メモリセル１０５と結合された第１のアクセス線１２０、第２のアクセス線１３０、又は（例えば、存在する場合には）第３のアクセス線１４０を活性化又は選択することによって、メモリセル１０５上で実行され得、このことは、個別のアクセス線に電圧、電荷、又は電流を印加することを含み得る。アクセス線１２０、１３０、及び１４０は、金属（例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、シリコン（例えば、多結晶又はアモルファス）、又はその他の導電性若しくは半導電性の材料、合金、若しくは化合物等の導電性材料で作られてもよい。メモリセル１０５を選択すると、もたらされた信号（例えば、セルアクセス信号、セル読み出し信号）は、メモリセル１０５により蓄積された論理状態を判定するために使用され得る。例えば、論理状態を蓄積する構成可能材料部分を備えたメモリセル１０５は、メモリセル１０５に渡って読み出し電圧又はバイアスを印加することによって読み出され得、アクセス線を介した（例えば、第２のアクセス線１３０を介した）電流のもたらされたフロー、若しくはその欠如、又は電流フローのその他の特性は、メモリセル１０５により蓄積されたプログラミングされた論理状態を判定するために、検出、変換、又は増幅され得る。

メモリセル１０５にアクセスすることは、行コンポーネント１２５（例えば、行デコーダ）、列コンポーネント１３５（例えば、列デコーダ）、若しくは選択コンポーネント１４５（例えば、メモリデバイス１００内に含まれる場合、セル選択ドライバ若しくはソースドライバ）、又はそれらの組み合わせを通じて制御され得る。例えば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受信し得、受信した行アドレスに基づいて適切な第１のアクセス線１２０を選択、活性化、又はバイアスし得る。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受信し得、適切な第２のアクセス線１３０を選択、活性化、又はバイアスし得る。したがって、幾つかの例では、メモリセル１０５は、第１のアクセス１２０及び第２のアクセス線１３０を選択又は活性化することによってアクセスされ得る。様々な例において、行コンポーネント１２５、列コンポーネント１３５、又は選択コンポーネント１４５の内の何れか１つ以上は、アクセス線ドライバ、アクセス線デコーダ、アクセス線マルチプレクサ、又はその他の回路と称され得、さもなければそれらを含み得る。

幾つかの例では、メモリコントローラ１７０は、様々なコンポーネント（例えば、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、センスコンポーネント１５０）を通じてメモリセル１０５の動作（例えば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作）を制御し得る。幾つかの場合、行コンポーネント１２５、列コンポーネント１３５、選択コンポーネント１４５、又はセンスコンポーネント１５０の内の１つ以上は、メモリコントローラ１７０と共同設置され得、さもなければメモリコントローラ１７０と共に含まれるとみなされ得る。幾つかの例では、行コンポーネント１２５、列コンポーネント１３５、又はセンスコンポーネント１５０の内の１つ以上は、別の方法で（例えば、共通の回路内に、メモリデバイス１００の共通の部分内に）共同配置され得る。幾つかの例では、行コンポーネント１２５、列コンポーネント１３５、又は選択コンポーネント１４５の内の何れか１つ以上は、メモリデバイス１００のアクセス動作を実行するためのメモリコントローラ又は回路と称され得る。幾つかの例では、行コンポーネント１２５、列コンポーネント１３５、又は選択コンポーネント１４５の内の何れか１つ以上は、メモリデバイス１００にアクセスするための動作を制御若しくは実施する、又はメモリデバイス１００のメモリセクション１１０にアクセスするための動作を制御若しくは実施するものとして説明され得る。

メモリコントローラ１７０は、対象の第１のアクセス線１２０及び対象の第２のアクセス線１３０を活性化するための行及び列のアドレス信号を生成し得る。メモリコントローラ１７０はまた、メモリデバイス１００の動作の間に使用される様々な電圧又は電流を生成又は制御し得る。単一のメモリコントローラ１７０が示されているが、メモリデバイス１００は、複数のメモリコントローラ１７０（例えば、メモリデバイス１００のメモリセクション１１０のセットの各々に対するメモリコントローラ１７０、メモリデバイス１００のメモリセクション１１０の幾つかのサブセットの各々に対するメモリコントローラ１７０、マルチチップメモリデバイス１００のチップのセットの各々に対するメモリコントローラ１７０、マルチバンクメモリデバイス１００のバンクのセットの各々に対するメモリコントローラ１７０、マルチコアメモリデバイス１００の各コアに対するメモリコントローラ１７０、又はそれらの任意の組み合わせ）を有し得、異なるメモリコントローラ１７０は、同じ機能又は異なる機能を実施し得る。

メモリデバイス１００は、単一の行コンポーネント１２５、単一の列コンポーネント１３５、及び単一の選択コンポーネント１４５を含むものとして説明されているが、メモリデバイス１００の他の例は、メモリセクション１１０又はメモリセクション１１０のセットに適応するように異なる構成を含み得る。例えば、様々なメモリデバイス１００において、行コンポーネント１２５は、（例えば、メモリセクション１１０のセットの全てに共通のサブコンポーネントを有して、メモリセクション１１０のセットの個別のメモリセクション１１０に専用のサブコンポーネントを有して）メモリセクション１１０のセット間で共有され得、又は行コンポーネント１２５は、メモリセクション１１０のセットの１つのメモリセクション１１０に専用であり得る。同様に、様々なメモリデバイス１００において、列コンポーネント１３５は、（例えば、メモリセクション１１０のセットの全てに共通のサブコンポーネントを有して、メモリセクション１１０のセットの個別のメモリセクション１１０に専用のサブコンポーネントを有して）メモリセクション１１０のセット間で共有され得、又は列コンポーネント１３５は、メモリセクション１１０のセットの１つのメモリセクション１１０に専用であり得る。

メモリセル１０５の構成可能材料は、関連する第１のアクセス線１２０、第２のアクセス線１３０、又は第３のアクセス線１４０の様々な組み合わせを（例えば、メモリコントローラ１７０を介して）バイアスすることによってセット、書き込み、又はリフレッシュされ得る。言い換えれば、論理状態は、（例えば、セルアクセス信号を介して、セル書き込み信号を介して）メモリセル１０５の構成可能材料内に蓄積され得る。行コンポーネント１２５、列コンポーネント１３５、又は選択コンポーネント１４５は、メモリセル１０５に書き込まれるデータを例えば、入力／出力コンポーネント１６０を介して受け取り得る。幾つかの例では、書き込み動作は、センスコンポーネント１５０によって少なくとも部分的に実施され得、又は書き込み動作は、（例えば、列コンポーネント１３５によって実施されて）センスコンポーネント１５０をバイパスするように構成され得る。メモリセル１０５の構成可能材料は、メモリセル１０５に渡る書き込み電圧の極性に少なくとも部分的に基づいた論理状態で書き込まれ得、それは、幾つかの例では、（例えば、電流源により駆動される、書き込み電圧に少なくとも部分的に基づいた）書き込み電流を伴い得る。

メモリセル１０５の構成可能材料は、メモリセル１０５により蓄積された論理状態を判定するために、（例えば、メモリコントローラ１７０と共同して）メモリセル１０５がアクセスされた場合にセンスコンポーネント１５０により読み出され（例えば、センシングされ）得る。例えば、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５に流れる電流若しくは電荷、又はセンスコンポーネント１５０若しくはその他の介在コンポーネント（例えば、メモリセル１０５とセンスコンポーネント１５０との間の信号発生コンポーネント）とメモリセルを結合することからもたらされる電圧をセンシングするように構成され得る。センスコンポーネント１５０は、メモリセル１０５により蓄積された論理状態を指し示す（例えば、に少なくとも部分的に基づいた）出力信号を１つ以上のコンポーネントに（例えば、列コンポーネント１３５、入力／出力コンポーネント１６０、メモリコントローラ１７０に）提供し得る。幾つかの例では、検出された論理状態は、ホストデバイス（例えば、データ蓄積のためにメモリデバイス１００を使用するデバイス、組み込みアプリケーション内でメモリデバイス１００と結合されたプロセッサ）に提供され得、そうしたシグナリングは、（例えば、Ｉ／Ｏ線１６５を介して）入力／出力コンポーネントから直接、又はメモリコントローラ１７０を介して提供され得る。様々なメモリデバイス１００において、センスコンポーネント１５０は、（例えば、メモリセクション１１０のセット若しくはバンクの全てに共通のサブコンポーネントを有して、メモリセクション１１０のセット若しくはバンクの個別のメモリセクション１１０に専用のサブコンポーネントを有して）メモリセクション１１０のセット若しくはバンク間で共有され得、又はセンスコンポーネント１５０は、メモリセクション１１０のセット若しくはバンクの１つのメモリセクション１１０に専用であり得る。

メモリセル１０５にアクセスしている間又はアクセスした後、メモリセル１０５の構成可能材料部分は、（例えば、読み出し電圧に応答して）その対応するアクセス線１２０又は１３０を介して電荷又は電流が流れることを可能にしてもよく、しなくてもよい。そうした電荷又は電流は、メモリデバイス１００の１つ以上の電圧源又は供給源（図示せず）からメモリセル１０５に対してバイアスすること、又は電圧を印加することからもたらされ得、電圧源又は供給源は、行コンポーネント１２５、列コンポーネント１３５、センスコンポーネント１５０、メモリコントローラ１７０、又はその他の何らかのコンポーネント（例えば、バイアスコンポーネント）の一部であり得る。幾つかの例では（例えば、セル選択コンポーネントを含むメモリアーキテクチャでは）、説明されるバイアスすることは、対象のメモリセル１０５のセル選択コンポーネントの活性化、非対象メモリセル１０５のセル選択コンポーネントの不活性化、又はそれら両方によってサポートされ得る。

幾つかの例では、第１の論理状態（例えば、第１の書き込み極性と関連付けられた“ＳＥＴ”材料状態）を蓄積する構成可能材料を備えたメモリセル１０５に渡って、読み出しバイアス（例えば、読み出しパルス、読み出し電流、読み出し電圧）が印加された場合、メモリセル１０５は、読み出しバイアスがメモリセル１０５の閾値電圧を超えることに起因して電流を伝導し得る。このことに応答して、又はこのことに少なくとも部分的に基づいて、センスコンポーネント１５０は、それ故、メモリセル１０５により蓄積された論理状態を判定することの一部として、メモリセル１０５を流れる電流を（例えば、第２のアクセス線１３０を介して）検出し得る。第２の論理状態（例えば、第１の書き込み極性とは異なる第２の書き込み極性と関連付けられた“ＲＥＳＥＴ”材料状態）を蓄積する構成可能材料を備えたメモリセル１０５に読み出しバイアスが印加された場合、メモリセル１０５は、読み出しバイアスがメモリセル１０５の閾値電圧を超えないことに起因して電流を伝導しないことがある。センスコンポーネント１５０は、それ故、蓄積された論理状態を判定することの一部として、メモリセル１０５に流れる電流を殆ど又は全く検出しないことがある。

幾つかの例では、メモリセル１０５により蓄積された論理状態をセンシングするためのリファレンス電流が定義され得る。リファレンス電流は、メモリセル１０５が読み出しバイアスに応答して閾値化されない場合にメモリセル１０５を通過する電流よりも上にセットされ得るが、メモリセル１０５が読み出しバイアスに応答して閾値化された場合にメモリセル１０５に流れる予想電流以下であり得る。例えば、リファレンス電流は、関連するアクセス線１２０又は１３０のリーク電流よりも高くてもよい（例えば、対象のメモリセル１０５と共通するアクセス線１２０又は１３０と結合された１つ以上のメモリセル１０５と関連付けられたリーク電流よりも高くてもよい）。幾つかの例では、メモリセル１０５により蓄積された論理状態は、読み出しパルスにより駆動された電流からもたらされた（例えば、シャント抵抗器に渡る）電圧に少なくとも部分的に基づいて判定され得る。例えば、もたらされた電圧は、（例えば、センスコンポーネント１５０内で生成され、又はリファレンス線（ＲＬ）１５５を介して提供されるような）リファレンス電圧と比較され得、リファレンス電圧よりも小さい、もたらされた電圧は第１の論理状態に対応し、リファレンス電圧よりも大きい、もたらされた電圧は第２の論理状態に対応する。

幾つかの例では、メモリセル１０５又はメモリセル１０５のセットを読み出す場合に複数の電圧又は電流を印加され得る（例えば、読み出し動作の一部分の間に複数の電圧が印加され得る）。例えば、印加された読み出し電圧が電流フローをもたらさない、又は閾値量のメモリセル１０５が活性化される場合、（例えば、閾値量のメモリセル１０５が活性化されることに少なくとも部分的に基づいて、センスコンポーネント１５０によって電流が検出されるまで）１つ以上のその他の読み出し電圧又は電圧極性が印加され得る。電流フローをもたらした読み出し電圧を評価することに少なくとも部分的に基づいて、メモリセル１０５の蓄積された論理状態が判定され得る。幾つかの場合、読み出し電圧又は電流は、電流フロー又はその他の条件がセンスコンポーネント１５０又はメモリコントローラ１７０により検出されるまで、（例えば、大きさが滑らかに増加して）ランプアップし得、又は（例えば、離散した間隔に従って離散した量ずつ増加して）ステップアップし得る。他の場合、電流が検出されるまで、さもなければ、ある量のメモリセルの活性化に基づいて、所定の読み出し電圧（例えば、段階的に大きさが増加する所定順序の読み出し電圧、異なる読み出し電圧極性を含む所定順序の読み出し電圧）が印加され得る。同様に、メモリセル１０５に読み出し電流が印加され得、該読み出し電流を創出するための電圧の大きさ又は極性は、メモリセル１０５の電気抵抗又は総閾値電圧に依存し得る。

センスコンポーネント１５０は、幾つかの例では、ラッチ信号をラッチ又は生成することと称される、センシング信号の差（例えば、読み出し電圧とリファレンス電圧と間の差、読み出し電流とリファレンス電流との間の差）を検出、変換、又は増幅するための様々なスイッチングコンポーネント、選択コンポーネント、マルチプレクサ、トランジスタ、アンプ、コンデンサ、抵抗器、電圧源、電流源、又はその他のコンポーネントを含み得る。幾つかの例では、センスコンポーネント１５０は、センスコンポーネント１５０に接続された第２のアクセス線１３０のセットの各々に対して繰り返されるコンポーネント（例えば、回路素子、回路）の集合を含み得る。例えば、第２のアクセス線１３０のセットの個別の第２のアクセス線１３０と結合された個別のメモリセル１０５に対して論理状態が別個に検出されるように、センスコンポーネント１５０は、センスコンポーネント１５０と結合された第２のアクセス線１３０のセットの各々に対する別個のセンシング回路（例えば、別個のセンスアンプ、別個の信号発生コンポーネント）を含み得る。幾つかの例では、リファレンス信号源（例えば、リファレンスコンポーネント）又は生成されたリファレンス信号は、メモリデバイス１００のコンポーネント間で共有され（例えば、１つ以上のセンスコンポーネント１５０の間で共有され、センスコンポーネント１５０の別個のセンシング回路間で共有され、メモリセクション１１０のアクセス線１２０又は１３０間で共有され）得る。

幾つかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、メモリセクション１１０の１つ以上のメモリセル１０５によって蓄積された論理状態を劣化又は破壊し得、メモリセル１０５に元の論理状態を戻すために再書き込み又はリフレッシュ動作が実施され得る。論理蓄積のための構成可能材料部分を含むアーキテクチャでは、例えば、センシング動作は、メモリセル１０５の原子構成又は分布の変化を引き起こし得、それによって、メモリセル１０５の抵抗又は閾値特性を変化させる。したがって、幾つかの例では、メモリセル１０５内に蓄積された論理状態は、アクセス動作後に再書き込みされ得る。

幾つかの例では、メモリセル１０５を読み出すことは非破壊的であり得る。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み出された後に再書き込みされる必要がないことがある。例えば、論理蓄積のための構成可能材料部分を含むアーキテクチャでは、メモリセル１０５をセンシングすることは論理状態を破壊しないことがあり、したがって、メモリセル１０５はアクセス後に再書き込みする必要がないことがある。しかしながら、幾つかの例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作が不存在又は存在する場合に必要であっても、なくてもよい。例えば、メモリセル１０５により蓄積された論理状態は、蓄積された論理状態を維持又は再書き込みするために、適切な書き込み又はリフレッシュパルス又はバイアスを印加することによって定期的な間隔でリフレッシュされ得る。メモリセル１０５をリフレッシュすることは、構成可能論理蓄積材料の材料状態の経時的な変化に起因する読み出しディスターブエラー又は論理状態の破損を低減又は排除し得る。

幾つかの場合、メモリセル１０５と関連付けられた構成可能材料の材料特性、材料特質、又は応答挙動は、（例えば、経時変化、摩耗、劣化、組成的な変化若しくは移行、動作温度、又はその他の変化に起因して）時間の経過と共に変化又は移行し得る。例えば、メモリセル１０５の構成可能材料がアクセス動作（例えば、書き込み動作、読み出し動作）を積み重ねるにつれて、所与の書き込み動作又は読み出し動作に対するメモリセル１０５の応答は変化し得る。一例では、構成可能材料がアクセス動作を積み重ねるにつれて、所与の書き込み動作（例えば、パルス振幅及びパルス継続期間に従った書き込み動作、特定の論理状態に対応する書き込み動作）に応答して、メモリセル１０５のプログラミングされる閾値電圧は移行し得る。追加的又は代替的に、（例えば、メモリデバイス１００の周りの周囲環境温度又はメモリデバイス１００の内部動作温度に関連して）構成可能材料の温度が変化した場合、所与の書き込み動作又は読み出し動作に応答した、１つ以上のメモリセル１０５の（例えば、特定の論理状態に対応する）プログラミングされる閾値電圧は移行し得る。閾値電圧は、メモリセル１０５のセット（例えば、メモリセル１０５の列、メモリセル１０５の行、メモリセクション１１０のメモリセル１０５）のメモリセル１０５毎に異なって移行し得、それは、（例えば、特定の論理状態に対応する）メモリセル１０５のセットの平均閾値電圧に対する様々な変化、（例えば、特定の論理状態に対応する）メモリセルのセットの閾値電圧の標準偏差に対する様々な変化、又は閾値電圧分布（例えば、統計的分布）の様々なその他の特性若しくは特性の組み合わせを伴い得る。

本開示の例に従えば、読み出し動作の様々な態様は、メモリセル１０５内に論理状態を蓄積するために使用される構成可能材料における経年変化、摩耗、劣化、温度変化、又はその他の変化（例えば、論理状態に対応する材料特性の分布に対する変化）を補償するように、メモリデバイス１００を動作させる（例えば、メモリセル１０５にアクセスする）過程に渡って調整され得る。例えば、メモリセル１０５のセット（例えば、メモリセル１０５の列、メモリセル１０５の行、メモリセクション１１０のメモリセル１０５）における特定の論理状態に対する閾値電圧分布の変化を補償するために、メモリデバイス１００（例えば、センスコンポーネント１５０、メモリコントローラ１７０）は、そうした分布の態様を検出し得、そうした検出に少なくとも部分的に基づいてアクセス動作（例えば、読み出し動作）のパラメータを判定し得る。該検出は、メモリセル１０５のセットへの電圧のランプ状又はステップ状の印加等のバイアス動作に基づき得、それは、アクセス動作自体の一部であってもよく、なくてもよく（例えば、読み出し動作の一部であってもよく、なくてもよく）、アクセス動作の時間、電圧、又はその他の態様は、該検出に基づいて判定され得る。

したがって、説明する技術の様々な例は、メモリデバイス１００内に情報を蓄積するために使用される構成可能材料の材料特性又は応答挙動の様々な変化又は移行を補償するために使用され得、それは、そうした変化を補償しない他のメモリデバイスと比較してメモリデバイス１００の性能を改善し得る。

図２は、本明細書に開示するような例に従った分布追随アクセス動作をサポートするメモリデバイス１００における閾値電圧分布のプロット２００を説明する。プロット２００は、標準偏差、シグマ、又はその他の何らかの確率的測度に関して、メモリデバイス１００のメモリセル１０５の代表的母集団（例えば、構成可能材料メモリ素子の代表的母集団）の閾値電圧分布を説明し得る。説明目的のため、閾値電圧の正規分布がプロット２００では線形分布として示され得るように、シグマ軸は非線形軸であり得る。幾つかの例では、プロット２００の分布はガウス分布と称され得る。

分布２１０は、第１の論理状態又は材料状態（例えば、“ＳＥＴ”状態）を蓄積する場合のメモリセル１０５の代表的集団に対する閾値電圧の分布を説明し得る。分布２１０は、“Ｅ１”と称され得る下側の限界又はエッジ（例えば、エッジ２１１）と、“Ｅ２”と称され得る上側の限界又はエッジ（例えば、エッジ２１２）とに関連付けられ得る。分布２１０は、ＳＥＴ状態を蓄積する場合のメモリセル１０５の代表的母集団の６つの標準偏差のスパン（例えば、６シグマ）、１２個の標準偏差のスパン（例えば、１２シグマ）、又は最小及び最大の閾値電圧間のスパン等、統計的分布の様々な解釈を説明し得る。

分布２２０は、第２の論理状態又は材料状態（例えば、“ＲＥＳＥＴ”状態）を蓄積する場合のメモリセル１０５の代表的集団に対する閾値電圧の分布を説明し得る。分布２２０は、“Ｅ３”と称され得る下側の限界又はエッジ（例えば、エッジ２２１）と、“Ｅ４”と称され得る上側の限界又はエッジ（例えば、エッジ２２２）とに関連付けられ得る。分布２２０は、ＲＥＳＥＴ状態を蓄積する場合のメモリセル１０５の代表的集団の６つの標準偏差のスパン（例えば、６シグマ）、１２個の標準偏差のスパン（例えば、１２シグマ）、又は最小及び最大の閾値電圧間のスパン等、統計的分布の様々な解釈を説明し得る。

プロット２００はまた、メモリセル１０５の代表的集団によって蓄積された個別の論理状態を検出又は区別するために使用され得る読み出し電圧２３０（例えば、リファレンス電圧）を説明する。例えば、分布２１０及び２２０を参照すると、ＳＥＴ状態を蓄積する代表的母集団のメモリセル１０５は、読み出し電圧２３０がそれらのメモリセル１０５の各々に対する閾値よりも高いので（例えば、分布２１０が読み出し電圧２３０よりも低いので）、読み出し電圧２３０を印加した場合には電流のフロー（例えば、閾値電流量を上回る電流のフロー）を可能にし得る。言い換えれば、ＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して“閾値化する”であろう。他方、ＲＥＳＥＴ状態を蓄積する代表的母集団のメモリセル１０５は、読み出し電圧２３０がそれらのメモリセル１０５の各々に対する閾値電圧よりも低いので（例えば、分布２２０が読み出し電圧２３０よりも高いため）、読み出し電圧２３０を印加した場合に電流のフローを可能にしないことがあり、又は閾値を下回る電流（例えば、リーク電流）の何らかのフローを可能にし得る。言い換えれば、ＲＥＳＥＴ状態にあるメモリセル１０５は、読み出し電圧２３０が印加されることに応答して閾値化されないことがある。したがって、幾つかの例では、読み出し電圧２３０は、メモリセル１０５の代表的母集団に対するＳＥＴ状態とＲＥＳＥＴ状態との間の境界又はその他のリファレンス電圧若しくはバイアスを指し得る電圧境界（ＶＤＭ）と称され、さもなければ該電圧境界と関連付けられ得る。

プロット２００はまた、メモリセル１０５の代表的母集団のアクセス動作に適用可能であり得る様々なマージンを説明し得る。例えば、“Ｅ３マージン”は、分布２２０のエッジ２２１（例えば、相対的に高い閾値電圧を有する論理状態又は材料状態と関連付けられた分布の下側のエッジ）と読み出し電圧２３０との間の差を指し得る。一般的に、Ｅ３マージンは、ＲＥＳＥＴ状態にあるメモリセル１０５を所与の読み出し電圧２３０で誤って閾値化すること（例えば、ＲＥＳＥＴ状態を蓄積すべき、又はＲＥＳＥＴ状態で書き込まれたメモリセル１０５を読み出す場合に、誤ってＳＥＴ状態を検出又は解釈すること）に対するマージンを指し得る。したがって、Ｅ３マージンを改善することは、（例えば、読み出し電圧２３０をより低い電圧にシフトすることによって、エッジ２２１をより高い電圧にシフトすることによって、分布２２０をより高い電圧にシフトすることによって）分布２２０と読み出し電圧２３０との間のマージンを広げることと関連付けられ得る。

別の例では、“Ｅ２マージン”は、分布２１０のエッジ２１２（例えば、相対的に低い閾値電圧を有する論理状態又は材料状態と関連付けられた分布の上側のエッジ）と読み出し電圧２３０との間の差を指し得る。一般的に、Ｅ２マージンは、ＳＥＴ状態にあるメモリセル１０５を所与の読み出し電圧２３０で閾値化することに失敗すること（例えば、ＳＥＴ状態を蓄積すべき、又はＳＥＴ状態で書き込まれたメモリセル１０５を読み出す場合に、誤ってＲＥＳＥＴ状態を検出又は解釈すること）に対するマージンを指し得る。したがって、Ｅ２マージンを改善することは、（例えば、読み出し電圧２３０をより高い電圧にシフトすることによって、エッジ２１２をより低い電圧にシフトすることによって、分布２１０をより低い電圧にシフトすることによって）分布２１０と読み出し電圧２３０との間のマージンを広げることと関連付けられ得る。

別の例では、“Ｅ１マージン”は、分布２１０のエッジ２１１（例えば、相対的に低い閾値電圧を有する論理状態又は材料状態と関連付けられた分布の下側のエッジ）と、読み出し電圧２３０又はその他の何らかの印加電圧（例えば、書き込み電圧、再書き込み電圧、コンディショニング電圧）に関連し得る電圧の間との間の差を指し得る。一般的に、Ｅ１マージンは、対象のメモリセル１０５をバイアスする場合に、（例えば、ＳＥＴ状態にある）非対象のメモリセル１０５を誤って閾値化することに対するマージンを指し得る。

例えば、対象のメモリセル１０５を読み出し電圧２３０でバイアスするために、相対バイアスの半分は、アクセス線１２０（例えば、ワード線）と関連付けられ得、相対バイアスの半分は、アクセス線１３０（例えば、ビット線）と関連付けられ得る。一例では、対象のワード線は、読み出し電圧２３０の半分に正に（例えば、＋Ｖ_ｒｅａｄ／２に）バイアスされ得、非対象のワード線は、グランドに（例えば、０ボルトに）され得、対象のビット線は、読み出し電圧２３０の半分に負に（例えば、－Ｖ_ｒｅａｄ／２に）バイアスされ得、非対象のビット線はグランドに（例えば、０ボルトに）され得る。別の例では、対象のワード線は、完全な読み出し電圧２３０に正に（例えば、＋Ｖ_ｒｅａｄに）バイアスされ得、非対象のワード線は、読み出し電圧２３０の半分に正に（例えば、＋Ｖ_ｒｅａｄ／２に）バイアスされ得、対象のビット線はグランドに（例えば、０ボルトに）され得、非対象のビット線は、読み出し電圧２３０の半分に（例えば、＋Ｖ_ｒｅａｄ／２に）バイアスされ得る。何れの例においても、対象のメモリセル１０５は、完全な読み出し電圧２３０にバイアスされてもよく、対象のワード線又は対象のビット線の何れも共有しないメモリセル１０５は、正味のバイアスを有しなくてもよい。

しかしながら、上の例の何れかにおいて、対象のワード線又は対象のビット線の内の１つを対象のメモリセル１０５と共有する非対象のメモリセル１０５は、分布２１０のエッジ２１１に関連し得る、読み出し電圧２３０の半分の正味のバイアスを有し得る。例えば、対象のワード線又は対象のビット線を共有する非対象のメモリセル１０５がＳＥＴ状態を蓄積する場合、それらは、（例えば、エッジ２１１がＶ_ｒｅａｄ／２よりも低い電圧を有する場合に）読み出し電圧２３０の半分によって誤って閾値化され得る。非対象のメモリセル１０５の誤った閾値化は、例えば、対象のワード線又は対象のビット線に沿った追加の電流フローをもたらし得、それは、読み出し動作のエラー又は不正確さ、電力消費の増加、及びその他の悪影響を引き起こし得る。したがって、説明する例では、Ｅ１マージンは、エッジ２１１が読み出し電圧２３０の半分よりもどれ程高いかに関連し得る。しかしながら、Ｅ１マージンは、書き込み電圧又は選択電圧等の他のアクセス電圧にも追加的又は代替的に関連し得る。したがって、Ｅ１マージンを改善することは、一般的に、（例えば、エッジ２１１をより高い電圧にシフトすることによって、分布２１０をより高い電圧にシフトすることによって、非対象のメモリセル１０５に印加され得るバイアスをより低い電圧にシフトすることによって）非対象のメモリセル１０５に印加され得るバイアスから分布２１０を遠くにシフトすることと関連付けられ得る。

幾つかのメモリデバイス１００では、メモリセル１０５の代表的母集団の閾値電圧の分布（例えば、分布２１０、分布２２０、又はそれら両方）は、メモリデバイス１００を動作させる過程で変化又は移行し得る。例えば、メモリセル１０５の代表的母集団（例えば、構成可能材料のメモリ素子の代表的な母集団）が、アクセス動作等のサイクルを積み重ね、又は温度を変化させるにつれて、所与の書き込み動作に応答した（例えば、特定のパルス振幅と継続時間とを有する）閾値電圧をメモリセル１０５が発現させる能力は増加し得る。追加的又は代替的に、所与の読み出し動作（例えば、読み出し電圧、読み出しバイアス）に対するメモリセル１０５の応答は、時間の経過と共に変化し得、このことは、メモリセル１０５に対する閾値電圧が、積み重ねられたアクセス動作に依存すること、又は周囲温度若しくはデバイスの動作温度（例えば、バルク温度）に依存することを含み得る。したがって、こうした状況下では、同じ書き込み動作（例えば、同じパラメータを有する書き込み動作）が使用された場合、閾値電圧の分布は、時間の経過と共に増加又は減少し（例えば、電圧軸に沿ってシフトし）得る。

別の例では、所与の書き込み動作に応答した（例えば、特定のパルス振幅及び継続時間を有する）閾値電圧を発現させるメモリセル１０５の能力は、時間の経過と共により広く分散するようになり得る。追加的又は代替的に、所与の読み出し動作（例えば、読み出し電圧、読み出しバイアス）に対するメモリセル１０５の応答は、時間の経過と共により分散するようになり得、このことは、メモリセル１０５に対する閾値電圧が、積み重ねられたアクセスに依存すること、又はバルクデバイス温度若しくは局所的なメモリセル温度に依存することを含み得る。したがって、こうした状況下では、同じ書き込み動作が使用された場合、シグマ対電圧のグラフにおいてより浅い勾配を有する分布へ移行する等、閾値電圧の分布は広がり（例えば、電圧軸に沿ってより広い範囲に及び）得る。

メモリセル１０５の代表的母集団の閾値電圧の移行は、関連するメモリデバイス１００に対する電圧マージンの減少を伴い得る。例えば、（例えば、Ｅ３の移行に起因して）エッジ２２１の電圧が低下した場合、エッジ２２１は、読み出し電圧２３０に近くなり得、又は読み出し電圧２３０を下回り得、Ｅ３マージンの減少、崩壊、又は排除を例証する。別の例では、（例えば、Ｅ２の移行に起因して）エッジ２１２の電圧が上昇した場合、エッジ２１２は、読み出し電圧２３０に近くなり得、又は読み出し電圧２３０を超えて移動し得、Ｅ２マージンの減少、崩壊、又は排除を例証する。別の例では、エッジ２１１の低下（例えば、Ｅ１の移行）は、Ｅ１マージンの減少、崩壊、又は排除を伴い得る。

本開示の態様に従えば、読み出し電圧２３０は可変であり得、（例えば、検出された閾値電圧の移行に応答して、閾値電圧の分布の検出された変化に応答して、識別又は予測された経年劣化、摩耗、温度変化のその他の兆候に基づいて）閾値電圧の移行又はその他の影響の様々な態様を補償するように調整され得る。例えば、読み出し電圧２３０は、分布２１０の平均（例えば、エッジ２１１とエッジ２１２との間の平均若しくは中間点、又はそのプロキシ）を検出することに少なくとも部分的に基づいて、又は分布２１０のスパン（例えば、エッジ２１２とエッジ２１１との間の差、又はそのプロキシ）を検出することに少なくとも部分的に基づいて、又はそれら両方の組み合わせに基づいて判定され得る。読み出し電圧２３０のこうした判定は、分布追随読み出し電圧と称され得、メモリデバイス１００を動作させる過程に渡って分布２１０の変化を補償するための手段として実装され得る。

図３は、本明細書に開示するような例に従った分布追随アクセス動作をサポートし得る論理状態を蓄積するメモリセル１０５のセットに対する閾値電圧分布のプロット３００を説明する。プロット３００は、メモリデバイス１００のメモリセル１０５の代表的母集団（例えば、構成可能材料のメモリ素子の代表的母集団）の６４個のメモリセル１０５の活性化に対する個別の分布３０５を説明する。

プロット３００の例では、分布３０５の各々は、様々な電圧に対する標準偏差に関する確率（例えば、ガウス分布）として説明されている。例えば、分布３０５－ａ－１は、６４個の活性化の内の第１が起こり得る電圧の統計的分布

を説明し得、分布３０５－ａ－２は、６４個の活性化の内の第２が起こり得る電圧の統計的分布

を説明し得る等々。幾つかの例では、分布３０５は、特定の論理状態（例えば、ＳＥＴ状態）を蓄積する６４個のメモリセル１０５のセットに対する個々の活性化（例えば、閾値化イベント、切り替えイベント）を説明し得、６４個のメモリセルの集合的な閾値電圧は、図２を参照して説明した分布２１０に従って分布化される。プロット３００は、ｎ＝６４に対する順序統計量の電力密度関数（ＰＤＦ）と称され得、ｎは、２０００ｍＶの平均μと１００ｍＶの標準偏差σとを有する（例えば、そうした特性を有する分布２１０に従った）代表的母集団Ｎのサブセットである。

幾つかの例では、読み出し動作又はその他のバイアス動作は、（例えば、共有される又は共通のバイアスとして）メモリセル１０５のセットの各々に渡ってランプ状に、ステップ状に、又はその他の方法で増加するバイアスを用いて印加され得る。したがって、ＳＥＴ状態を蓄積し、分布２１０に従って分布化された閾値電圧を有するメモリセル１０５は、一連の活性化に従って活性化（例えば、閾値化）され得、プロット３００は、一連の活性化の特定のインスタンスと関連付けられた電圧の確率の一例を説明し得る。電圧軸に関連して説明されているが、ランプ状に、ステップ状に、又はその他の方法で増加するバイアスは、プロット３００（例えば、バイアス動作のシグマ対時間に対応する分布３０５のプロット、左から右への一連の活性化に対応する分布３０５のプロット）を時間領域又は順序分布として変換又は解釈するために使用され（例えば、６４個のメモリセル１０５のセットに印加され）得る。説明する技術に従えば、メモリデバイス１００は、アクセス動作パラメータを制御するために、プロット３００に説明するような分布等の分布の態様を検出し得、時間の経過に伴う分布２１０又は分布３０５の変化をメモリデバイス１００が補償することを可能にし得る。

説明する例では、Ｎ個のメモリセル１０５の母集団は、（例えば、ＲＥＳＥＴ状態で書き込まれた）第１の論理状態を有する第１のセットと、（例えば、ＳＥＴ状態で書き込まれた）第２の論理状態を有する第２のセットとに分割され得、該セットは、バイアス動作（例えば、ランプ電圧を有するバイアス、ステップ電圧を有するバイアス）により自然に順序付けられたＹ_ｊである時間イベント又は時間領域の母集団Ｘ_ｉと称され得る。例えば、第１のセット内のメモリセル１０５の量と第２のセット内のメモリセル１０５の量とが既知である、又は第１のセット内のメモリセル１０５の量と第２のセット内のメモリセル１０５の量との間の比率が既知である（例えば、メモリセル１０５の母集団上での書き込み動作前に予め決定され、判定され、又はその他の方法で構成される）ように、メモリセル１０５の母集団（例えば、メモリセル１０５のページ、メモリセル１０５の行）に符号化又はパディングプロセスが適用され得る。一例では、母集団は、Ｎ＝１２８個のメモリセル１０５（例えば、１２８個のメモリセル１０５のページ）からなり得、第１のセット及び第２のセットの各々は、６４個のメモリセルからなり得る。幾つかの例では、符号化又はパディングプロセスは、１２８個のメモリセル１０５の母集団の内、６４個のメモリセル１０５がＳＥＴ状態で書き込まれ（例えば、ｎ＝６４）、６４個のメモリセル１０５がＲＥＳＥＴ状態で書き込まれる書き込み動作をサポートするように適用され得る。他の例では、符号化又はパディングプロセスは、母集団の少なくとも半分が第１のセットに含まれ、若しくは母集団の少なくとも半分が第２のセットに含まれ、又は任意のその他の量若しくは数の比率で第１のセット若しくは第２のセットがあるように、メモリセル１０５の母集団に適用され得る。

幾つかの例では、第１の論理状態を蓄積するメモリセル１０５と第２の論理状態を蓄積するメモリセル１０５とを区別するためのアクセス動作の条件を判定するために（例えば、図２を参照して説明したような電圧２３０、又は読み出しの時間若しくは継続時間等の読み出し動作の関連する態様を判定するために）、特定の活性化又は活性化のセットと関連付けられるバイアス動作の条件（例えば、ランプ状又はステップ状のバイアス動作の電圧、ランプ状又はステップ状のバイアス動作の時間）が使用され得る。（例えば、時間領域推定に従った）幾つかの例では、平均推定又は分布推定は、メモリセル１０５の切り替え時間の順序統計量Ｘ_ｉを使用することによって実施され得る。

例えば、分布３０５と関連付けられる活性化の内の特定の１つ等の、活性化のセットの特定の活性化は、特定の論理状態（例えば、ＳＥＴ状態）に対応する分布の（例えば、分布２１０の）平均を推定するためのプロキシとして使用され得る。順序付けられたイベント

に対応する活性化に対する条件の推定は、順序付けられたイベントに対する分布の平均に相当し得、

によって与えられ、μはメモリセル１０５のセットの平均（例えば、分布２１０の平均、ランプ状又はステップ状のバイアス動作の時間領域における平均）に対応し得、

は、該セットの平均と、（例えば、正規分布の統計に従った）特定の順序付けられた

に対する平均との間の既知の又は予測されるオフセット（例えば、確率的オフセット）に対応し得る。幾つかの例では、該セットの平均の相対的に正確な推定をサポートするために、

のように最適な順序付けられたイベント

が存在し得る。言い換えれば、（例えば、ＳＥＴ状態にある）メモリセル１０５のセットに対する平均閾値電圧を推定するための最適な順序付けられたイベント

は、全体として母集団の分散よりも小さい、順序付けられたイベントに対する分散と関連付けられ得、それは、（例えば、ＳＥＴ分布２１０の平均μを推定するためにイベント

を使用するための）分布２１０に対するバイアス動作の平均閾値化条件の相対的に正確な推定量であるイベント

に対応し得る。

幾つかの例では、平均閾値電圧を推定することに関して分散が小さい活性化イベント

は、活性化のセット内の中間又は相対的に中央のイベントに対応し得る。例えば、（例えば、ＳＥＴ状態にある）６４個のメモリセル１０５のセットの内、相対的に低い分散を有するイベントは、３２番目又は３３番目の活性化又は閾値化イベントであり得る。しかしながら、他の例では、そうしたイベントと分布（例えば、分布２１０）の平均との間のギャップが固定的であり得、さもなければ（例えば、値ｂ_ｊ０に従った）特性の正規分布の中で相対的に安定的又は予測可能であるため、２０番目のイベント等のより早いイベントが選択され得る。したがって、こうした差は、既知の又は推定された関係によって補償され得、より早いイベントを選択することによって、アクセス動作の態様を判定するために使用されるコントローラ又は回路は、（中間の活性化イベント又はより遅い活性化イベントがこうした判定に使用される場合と比較して）様々な動作を実施するためにより多くの時間を有し得る。しかしながら、幾つかの場合、他のイベントが相対的に高い分散（例えば、分散度が順序インデックスｊのｗｅａｋ関数であったとしても、推定量の相対的に高い分散度）と関連付けられ得るため、中間の又は相対的に中央のイベントを選択することが好ましいことがある。単一の順序付けられたイベントからの判定の文脈で説明しているが、平均推定はまた、平均について分布の対向し対称の側にあると推定される２つの順序付けられたイベント、又は母集団の平均から既知のオフセット若しくはその他の特性を有すると推定される２つの順序付けられたイベントの平均を取る等、複数の順序付けられたイベントに関連する個別の統計又は条件を使用して実施され得る。

メモリセル１０５の母集団のＳＥＴ分布（例えば、分布２１０）とＲＥＳＥＴ分布（例えば、分布２２０）とを区別するためのバイアス条件等のアクセス動作のためのリファレンス条件（例えば、電圧２３０）を判定するために、メモリセル１０５のセットの推定平均に様々なオフセットが印加され得る。こうしたオフセットは、電圧領域において、又はランプ状に、スッテプ状に、又はその他の方法で増加するバイアスの場合に印加され得、こうしたオフセットは時間領域において印加され得る。幾つかの例では、こうしたオフセットは、分布２１０の幅、分布３０５のセットの集合的な幅、又母集団特性のそうした幅若しくは分布の何らかのその他の測度又はプロキシの態様を検出又は予測することに少なくとも部分的に基づき得る。例えば、推定平均に適用されるこうしたオフセットは、２つの異なる活性化又は閾値化イベント（例えば、２つの異なる順序付けられたイベント、プロット３００の２つの異なる分布３０５と関連付けられた２つの異なる活性化）に対応するバイアス条件を検出することに少なくとも部分的に基づいて判定され得、こうした動作は、シグマ追随と称され得、さもなければシグマ追随に含まれ得る。

一例では、メモリセル１０５のセット又は母集団に対する標準偏差σの推定値は、順序付けられたイベント間の条件において検出又は識別された差Ｚ_ｉ，ｊ

に基づき得、Ｙ_ｉ及びＹ_ｊは、適切な時間イベント（例えば、時間の経過に伴うランプ状又はステップ状のバイアス動作に応答するメモリセル１０５の活性化）の条件を指し、ｉ＜ｊである（例えば、活性化イベントｉは、活性化イベントｊの前に発生し得る）。言い換えると、２つの順序統計量Ｙ_ｉ及びＹ_ｊは、ＳＥＴ分布（例えば、分布２１０）の半値幅の寄与を（例えば、閉ループ動作において、追随動作に従って）確立するために、分布の標準偏差σを推定するために使用され得る。説明する例では、差Ｚ_ｉ，ｊが１０番目の活性化と５０番目の活性化との間のバイアス動作の条件の差を指し得るように、イベントインデックスｉは１０に等しくなるように選択され得、イベントインデックスｊは５０に等しくなるように選択され得る。

（例えば、ガウス分布に従った）幾つかの例では、順序統計量の分布は既知であり得、イベントＹ_ｉに対する分布（例えば、分布３０５）は、

によって与えられ得、Ｆ（ｘ）は累積分布関数（例えば、ＳＥＴ状態にあるメモリセルの累積分布、ＳＥＴ分布、分布２１０）を指し得、累積分布Ｆ（ｘ）の平均及びその標準偏差は、特徴付けられ得、又は既知であり得る。様々な例では、累積分布Ｆ（ｘ）は、ガウス分布、又はガウスであってもなくてもよいその他の何らかの分布であり得る。更に、幾つかの例では、２つの異なる順序統計量Ｙ_ｉ及びＹ_ｊは独立していなくてもよいが、関連し得る。例えば、イベントＹ_ｉ及びＹ_ｊに対する同時分布は、

により与えられ得る。

幾つかの例では、順序付けられたイベントの同時分布は、２つの順序付けられたイベントの内の何れが分布２１０又は分布３０５の様々な態様を推定するために使用されるべきかを選択するために使用され得る。例えば、イベントＹ_ｉとＹ_ｊとの間の差の推定は、

により与えられるように、各イベントの推定値の差に等しくてもよい。正規分布に従えば、イベントＹ_ｉとＹ_ｊとの間の差のこうした推定値の分散は、以下により与えられ得る。

様々な例では、差

からの標準偏差σの推定を改善するために、イベントｉ及びｊは、差

に関する分散を最小化するため、又はイベントｊに続く計算及びその他の動作をサポートしつつ分散を閾値未満に維持する等、分散の考慮事項を他の考慮事項と組み合わせるために選択又は判定され得る。言い換えれば、イベントｉ及びｊは、（例えば、ＳＥＴ状態にある）メモリセル１０５のセットの広がり又は標準偏差を推定するために使用される差

を推定するための様々な考慮事項に従って選択され得る。

図４は、本明細書に開示するような例に従った分布追随アクセス動作をサポートし得るバイアス動作の活性化イベント４０５－ａの一例４００を説明する。例４００は、電圧領域又は時間領域におけるアクセス動作に対する条件を判定するために使用され得る、６４個のメモリセル１０５のセットの広がり又は標準偏差σを推定するための（例えば、分布平均に関連する）対称的アプローチを説明し得る。

活性化イベント４０５－ａは、バイアス動作に応答した、個別のメモリセル１０５の順序付けられた活性化又は閾値化イベントを指し得る。例えば、活性化イベント４０５－ａ－ｉは、（例えば、６４個のメモリセルのセットの）メモリセル１０５のｉ番目の閾値化に対応し得、活性化イベント４０５－ａ－３２は、メモリセル１０５の３２番目の閾値化に対応し得、活性化イベント４０５－ａ－３３は、メモリセル１０５の３３番目の閾値化に対応し得、活性化イベント４０５－ａ－ｊは、メモリセル１０５のｊ番目の閾値化に対応し得る。幾つかの例では、メモリデバイス１００は、個別のメモリセル１０５に流れる電流を検出すること、又は閾値を上回る電流を検出すること（例えば、個別のメモリセル１０５が閾値化したことを検出すること）によって活性化イベント４０５を識別し得る。幾つかの例では、メモリデバイス１００は、（例えば、活性化イベント４０５－ａ－ｉがバイアス動作のｉ番目の活性化イベントであることを識別して）活性化イベント４０５－ａ毎の順序又はインデックスを識別し得、さもなければ活性化イベント４０５－ａの量をカウント又は累積し得、バイアス動作を含み得る又はバイアス動作に続き得るアクセス動作に対する条件を判定することの一部として、識別された順序、インデックス、又はカウントを使用し得る。

活性化イベントの各々は、バイアス動作の個別の条件に対応し得る。例えば、ｉ番目の活性化イベント４０５－ａ－ｉは、条件４１０－ａ－ｉに対応し得、３２番目の活性化イベント４０５－ａ－３２は、条件４１０－ａ－３２に対応し得、３３番目の活性化イベント４０５－ａ－３３は、条件４１０－ａ－３３に対応し得、ｊ番目の活性化イベント４０５－ａ－ｊは、条件４１０－ａ－ｊに対応し得る。様々な例において、条件４１０の各々は、（例えば、ランプ状のバイアス動作又はスッテプ状のバイアス動作のパラメータに従った）バイアス動作の時間、バイアス動作の電圧、又はそれらの何らかの組み合わせを指し得る。幾つかの例では、メモリデバイス１００は、（例えば、ｉ番目の活性化イベント４０５－ａ－ｉに対応する条件４１０－ａ－１を識別して）活性化イベント４０５－ａの内の１つ以上に対応する条件４１０－ａを識別し得、又は活性化イベント４０５－ａの特定の対に対応する識別された条件４０１－ａ間の差を識別し得、アクセス動作の条件（例えば、リファレンス電圧、継続時間、時間オフセット、完了時間）を判定することの一部として、識別された条件４１０－ａ又はそれらの差を使用し得る。例えば、メモリデバイス１００は、バイアス動作の条件４１０－ａ－ｉと条件４１０－ａ－ｊとの間の差（例えば、分布の平均についての対称差）を指し得る差Ｚ_ｉ，ｊを判定し得る。幾つかの例では、差Ｚ_ｉ，ｊは、（例えば、ＳＥＴ状態にある）メモリセルのセットの標準偏差σを推定するため、さもなければアクセス動作のパラメータに対する（例えば、平均からの、特定の活性化イベント４０５からの）オフセットを判定するために使用され得る。

例４００では、イベントｉ及びｊは、ｎ個のイベントを有するセットの平均条件に関して対称であり得、一般的に、

によって与えられ得、ｄは、ある量の活性化イベント４０５－ａの距離等、イベントのセットの平均の、さもなければ中間のイベントからの距離を指し得、又は該距離に一般的に関連し得る。幾つかの例では、距離ｄは、（例えば、正規分布に従った、バイアス動作のパラメータに従った）時間領域における距離又は電圧領域における距離を指し得、さもなければ該距離に対応し得る。偶数のイベント（例えば、ｎ＝６４）を有する例４００では、イベントｉ及びｊは、３２番目のイベントと３３番目のイベントとの間にある平均について対称であり得る。奇数のイベントを有する例では、イベントｉ及びｊは単一のイベントについて対称であり得る。

例４００の対称的アプローチを使用することによって、分布の平均の対向する側上の２つの異なる活性化イベント４０５－ａの選択は、（例えば、Ｚ_ｉ，ｊからの）メモリセル１０５のセットの広がり又は標準偏差の相対的に正確又は精確な推定をサポートし得る。しかしながら、例４００のアプローチでは、分布の両側が探索され、このことは、活性化を積み重ねるために、バイアス動作の相対的に長い継続時間又は相対的に遅い時間を必要とし得る。したがって、例４００のアプローチを使用する場合、分布追随アクセス動作に関連する計算又は動作は、相対的に遅延することがあるが、幾つかの例では、より正確であり得、又は分散の影響を受けにくいことがある。

図５は、本明細書に開示するような例に従った分布追随アクセス動作をサポートし得るバイアス動作の活性化イベント４０５－ｂの一例５００を説明する。例５００は、電圧領域又は時間領域におけるアクセス動作に対する条件を判定するために使用され得る、６４個のメモリセル１０５のセットの広がり又は標準偏差σを推定するための（例えば、分布平均に関する）非対称アプローチを説明し得る。

活性化イベント４０５－ｂは、バイアス動作に応答した、個別のメモリセル１０５の順序付けられた活性化又は閾値化イベントを指し得る。例えば、活性化イベント４０５－ｂ－ｉは、（例えば、メモリセル１０５のセットの）メモリセル１０５のｉ番目の閾値化に対応し得、活性化イベント４０５－ｂ－３２は、メモリセル１０５の３２番目の閾値化に対応し得る（例えば、本明細書で使用されるようなインデックスｊは３２に等しくてもよく、例４００等のように後の活性化イベント４０５ではなく、中間の又は概して中央の活性化イベント４０５を指し得る）。幾つかの例では、メモリデバイス１００は、個別のメモリセル１０５に流れる電流、又は（例えば、個別のメモリセル１０５が閾値化されたことを検出して）閾値を上回る電流を検出することによって、活性化イベント４０５－ｂを識別し得る。幾つかの例では、メモリデバイス１００は、（例えば、活性化イベント４０５－ｂ－ｉがバイアス動作のｉ番目の活性化イベントであることを識別して）活性化イベント４０５－ｂの各々に対する順序又はインデックスを識別し得、さもなければ、活性化イベント４０５－ｂの量をカウント又は累積し得、バイアス動作を含み得る又はバイアス動作に続き得るアクセス動作に対する条件を判定することの一部として、識別された順序、インデックス、又はカウントを使用し得る。

活性化イベントの各々は、バイアス動作の個別の条件に対応し得る。例えば、ｉ番目の活性化イベント４０５－ｂ－ｉは、条件４１０－ｂ－ｉに対応し得、３２番目の活性化イベント４０５－ａ－３２は、条件４１０－ａ－３２に対応し得る。様々な例において、条件４１０－ｂの各々は、（例えば、ランプ状のバイアス動作又はステップ状のバイアス動作のパラメータに従った）バイアス動作の時間、バイアス動作の電圧、又はそれらの何らかの組み合わせを指し得る。幾つかの例では、メモリデバイス１００は、（例えば、ｉ番目の活性化イベント４０５－ｂ－ｉに対応する条件４１０－ｂ－１を識別して）活性化イベント４０５－ｂの内の１つ以上に対応する条件４１０－ｂを識別し得、又は活性化イベント４０５－ｂの特定の対に対応する条件４１０－ｂ間の差を識別し得、アクセス動作に対する条件（例えば、リファレンス電圧、継続時間、時間オフセット、完了時間）を判定することの一部として、識別された条件４１０－ｂ又はそれらの差を使用し得る。例えば、メモリデバイス１００は、バイアス動作の条件４１０－ｂ－ｉと条件４１０－ｂ－３２との間の差（例えば、分布の平均についての非対称差）を指し得る差Ｚ_ｉ，３２を判定し得る。幾つかの例では、差Ｚ_ｉ，３２は、（例えば、ＳＥＴ状態にある）メモリセルのセットの標準偏差σを推定するため、さもなければアクセス動作のパラメータに対する（例えば、平均からの、特定の活性化イベント４０５－ｂからの）オフセットを判定するために使用され得る。

例５００では、イベントｉは、ｎ個のイベントを有するセットに関して非対称であり得、一般的に、

により与えられ得、ｄは、ある量の活性化イベント４０５－ｂの距離等、イベントのセットの平均の、さもなければ中間のイベントからの距離を指し得、又は該距離に一般的に関連し得る。幾つかの例では、距離ｄは、（例えば、正規分布に従った、バイアス動作のパラメータに従った）時間領域の距離又は電圧領域における距離を指し得、さもなければ該距離に対応し得る。

例５００の非対称アプローチを使用することによって、分布の平均又は中央部分の前の活性化イベント４０５の選択は、分散の平均又は中央部分の後の活性化イベント４０５が使用される場合よりも迅速に様々な計算又は動作を完了させることを可能にし得る。言い換えれば、例５００のアプローチでは、分布の片側（例えば、半分）が探索され得、このことは、例４００よりも相対的に短い時間を必要とし得る。したがって、例５００は、例４００よりも分布を推定するための正確性及び精確性が相対的に僅かであり得るが、例５００は、分布追随アクセス動作に関連する計算又は動作をより迅速に完了させることをサポートし得る。

一般的に（例えば、例４００又は例５００の何れかにおいて）、（例えば、相対的に長い距離ｄで）相対的に離れているｉ及びｊの値を選択することは、メモリセル１０５の分布の相対的に広い範囲（例えば、より大きな差Ｚ_ｉ，ｊ）に及び得るが、分布２１０のテールの近くにあり得る個々の値（例えば、個別の活性化イベント４０５に対するバイアス動作の条件）は、相対的に大きな標準分布又は分散を有し得、したがってＺ_ｉ，ｊの相対的に大きな分散と関連付けられ得る。他方、（例えば、相対的に短い距離ｄで）相対的に相互に近くにあるｉ及びｊの値を選択することは、相対的に小さな分布又は分散を有する個々の値に対応し得、したがって、Ｚ_ｉ，ｊの相対的に小さな分散と関連付けられ得る。しかしながら、全体的な分布（例えば、分布２１０のスパン等の全体的な広がり又はスパン）と比較してＺ_ｉ，ｊの相対的に小さな値は、差Ｚ_ｉ，ｊの小さな変化が、母集団の広がり又は標準偏差μの推定に、より大きな影響を与え得ることを意味し得る。したがって、差Ｚ_ｉ，ｊの標準偏差と差Ｚ_ｉ，ｊの平均との比率を最小化する（例えば、

を最小化する）等、全体的な分散を最小化する距離ｄの値を選択することによって、ｉ及びｊに対する値を選択することは有益なり得る。

一例では、ｉ及びｊの選択又はｄの選択を通知するために、確率変数Ｓが使用され得、Ｓは、

と定義され得る。一般的に、

の比率はσに対して一定であり得、したがって、σを推定する推定するために

又はより一般的に

が使用され得る。

が相対的に小さい場合、最適な、さもなければ好ましいカップルが形成され得、

は

により定義され得る。したがって、

が最小値と仮定される場合に、最小の

が得られ得る。正規分布に従えば、対称アプローチを有する例４００では、こうした条件は、ｄ＝２７（例えば、ｉ＝５、ｊ＝６０）の場合に、ｎ＝６４個のメモリセル１０５のセットに対して満たされ得、非対称アプローチを有する例５００では、こうした条件は、ｄ＝２８（例えば、ｉ＝４、ｊ＝３２）の場合に、ｎ＝６４個のメモリセル１０５のセットに対して満たされ得る。

６４個のメモリセル１０５のセットの文脈で説明されているが、説明する技術は、特定の状態にあるメモリセル１０５の閾値特性の広がり又は標準偏差を推定するために、何れの活性化イベント４０５が使用されるかを判定するための他の量のメモリセル１０５に適用可能であり得る。例えば、（例えば、ＳＥＴ状態にある）１２８個のメモリセル１０５のセット又は１２８個の活性化のセットに対する最適なインデックスｉ及びｊは、６４個のメモリセル１０５のセットに対する最適なインデックスとは異なり得る。様々な例において、インデックスｉ及びｊの判定、又は対称的アプローチ又は非対称アプローチの何れを使用するかの判定は、事前構成され得、又は（例えば、母集団のセット内のメモリセル１０５の量に基づいて、書き込み動作又は符号化スキームに対する論理状態の量又は比率に基づいて、メモリデバイス１００の動作モードに基づいて）メモリデバイス１００によって動的に判定され得る。

以下のシグマに対して説明する技術を使用すると、メモリセル１０５のセット又は活性化の関連するセットに対するσが時間の経過と共に変化する場合、該変化に追随して、Ｓ＝αＺの近似を使用し得る。幾つかの例では、ｎ＝６４でのメモリセル１０５又は活性化の量に対して、最適なインデックスは、（例えば、例４００の）対称アプローチにおけるｄ＝２７に対応して、ｉ＝５及びｊ＝６０に等しくてもよく、

であり、こうした例では、

である。したがって、分布の半値幅ｈは、以下の

を評価することによって推定され得、対応する標準偏差又は推定誤差は、

により与えられ得、プロット３００の例を参照すると、σ＝１００ｍＶ、σ_Ｈ＝３８．５ｍＶ、ｈ＝３５４ｍＶである。

したがって、説明する例に従ったシグマ追随方法は、条件Ｚの差（例えば、遅延、電圧差）の測定を含み、Ｈ＝

で半値幅ｈ＝３．５４σを推定し、Ｅ［Ｈ］＝ｈに従ってＨを推定し、σ_Ｈの結果は０．３８５σに等しいと要約され得る。上の例は、６４個のメモリセル１０５のセット又は対応する活性化若しくは閾値イベントの特定のインデックスに言及しているが、説明した技術は、他のインデックスにも適用され得る。例えば、ｉとｊに対して異なる値を使用する場合、（例えば、Ｈを計算するための）活性化に対する個別の条件Ｙ_ｉ及びＹ_ｊの間の判定された差に適用される乗数は１.２とは異なってもよく、（例えば、σ_Ｈを計算するための）推定標準偏差又は推定誤差に対する乗数は０．３８５とは異なってもよく、特性の正規分布化されたイベント又はガウス分布の関係に関連し得る。より一般的には、本明細書に説明する技術に従えば、活性化イベントのセットの分布（例えば、メモリセル１０５のセットの閾値電圧の分布）、したがって、該セットと関連付けられるアクセス動作（例えば、個別のメモリセル１０５のセットの論理状態を検出するための読み出し動作）のパラメータは、該セットの異なる活性化イベント４０５に対応するバイアス動作の検出又は判定された条件間の差に少なくとも部分的に基づいて判定され得ると理解され得る。

図６は、本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートし得る方法６００の概略図を説明する。方法６００は、時間の経過と共に増加する電圧を有するバイアス６１５を示すバイアスプロット６０５と、バイアス６１５の個別の条件（例えば、時間、電圧）で発生する活性化イベント４０５－ｃのセットを示す対応する活性化プロット６１０とを参照して説明される。方法６００は、本明細書に説明するような活性化インデックスｉ及びｊに対応するバイアス６１５の条件間の差に少なくとも部分的に基づいてアクセス動作のパラメータを判定するための一例を説明し得る。様々な例において、バイアス６１５は、アクセス動作（例えば、活性化イベント４０５－ｃを含む読み出し動作）の一部であってもよく、なくてもよい。

方法６００の例では、バイアス６１５はランプ電圧として示されているが、説明する技術の他の例は、スッテプ状のバイアス、又は時間の経過と共に増加するその他のバイアスを使用し得る。バイアス６１５に応答して、メモリセル１０５のセットの異なるメモリセル１０５は、バイアス６１５の個別の条件（例えば、時間、電圧）で活性化イベント４０５－ｃ（例えば、閾値化）を経験し得る。活性化イベント４０５－ｃは、（例えば、ＳＥＴ状態で書き込まれたメモリセル１０５のセットに対する）図２を参照して説明した分布２１０、又は図３を参照して説明した分布３０５等の正規分布又はガウス分布に従って分布し得る。

幾つかの例では、方法６００は、Ｙ_１と称され得る、順序付けられたシーケンスの中間又は中央の活性化イベント４０５－ｃを識別することを含み得る。幾つかの例では、Ｙ_１の活性化イベントは、メモリセル１０５の分布の平均又は活性化イベント４０５－ｃの平均を推定するために使用され得る。例４００を参照すると、イベントＹ_ｌは、（例えば、ＳＥＴ状態にある６４個のメモリセル１０５の、６４個の予期される活性化の）３２又は３３の活性化インデックスに対応し得、又はより一般的には、ｎ／２に等しいインデックスに等しくてもよく、又は該インデックスに最も近くてもよい。他の例では、イベントＹ_１は、ｌ＝２０の活性化インデックス等、分布の中央部分から相対的に分離され得、その場合、様々なオフセットが適用され得、活性化イベント４０５－ｃの分布の平均を識別し得る。Ｙ_１の活性化の識別は、時間領域又は電圧領域におけるアクセス動作に対するパラメータの判定をサポートするために使用され得る。例えば、パラメータの判定は、該セットの平均メモリセル１０５の活性化時間に対応する時間６２０に少なくとも部分的に基づき得、該セットの平均メモリセル１０５の活性化電圧（例えば、閾値電圧）に対応する電圧６２５に少なくとも部分的に基づき得、又はそれら両方であり得る。

幾つかの例では、方法６００は、（例えば、本明細書に説明したような活性化インデックスｉ及びｊに対応する）イベントＹ_ｉ及びＹ_ｊと称され得る活性化イベント４０５－ｃ－ｉ及び４０５－ｃ－ｊ等の、順序付けられたシーケンスの分布化された活性化イベント４０５－ｃを識別することを含み得る。幾つかの例では、Ｙ_ｉ及びＹ_ｊの活性化イベントは、メモリセル１０５又は活性化イベント４０５－ｃの分布の標準偏差、幅、又は半値幅を推定するために使用され得る。例４００を参照すると、Ｙ_ｉ及びＹ_ｊのイベントは、（例えば、ＳＥＴ状態にある６４個のメモリセル１０５の、６４個の予期される活性化の）活性化インデックス５及び６０に対応し得、それは、説明する条件に対して最適、さもなければ好ましいカップルと関連付けられたインデックスを指し得る。活性化イベント４０５－ｃ－ｉ及び４０５－ｃ－ｊの識別は、時間領域又は電圧領域におけるアクセス動作に対するパラメータの判定をサポートするために使用され得る。例えば、活性化イベント４０５－ｃ－ｉ及び４０５－ｃ－ｊを識別することは、個別の活性化イベント４０５－ｃ－ｉ及び４０５－ｃ－ｊに関連するバイアス６１５の条件の差に対応する差Ｚ_ｉ，ｊの判定をサポートし得る。差Ｚ_ｉ，ｊは、（例えば、時間領域での）時間軸に沿った差として説明されているが、差Ｚ_ｉ，ｊの判定は、説明する技術の様々な態様をサポートするように（例えば、電圧領域での）電圧軸に沿ってもなされ得る。幾つかの例では、Ｙ_ｉ及びＹ_ｊのイベントは、（例えば、Ｙ_ｉのイベントを使用する代わりに）分布の平均を推定するためにも使用され得る。

差Ｚ_ｉ，ｊの判定は、アクセス動作に対するパラメータの判定をサポートし得、これは、バイアスプロット６０５において説明する条件６８０（例えば、バイアス６１５の最終条件、バイアス６１５を含むアクセス動作の最終条件）に関連し得る。例えば、時間領域において、バイアス６１５の条件６８０は、アクセス動作（例えば、読み出し動作）で使用され得るバイアスの終了時間又は継続時間に対応し得る時間６９０に関連し得る。時間６９０は、平均又は中間の活性化イベント４０５－ｃと関連付けられたバイアス６１５の時間に対応する、時間６２０に対する時間又は継続時間の合計又は累積として判定され得る。例えば、合計は、ＳＥＴ分布の半値幅に対応する継続時間６４０を含み得る。幾つかの例では、半値幅は、（例えば、ｎ＝６４、ｉ＝５、及びｊ＝６０に対して）Ｈ＝

に等しい等、差Ｚ_ｉ，ｊに少なくとも部分的に基づいて判定され得る。

様々な例において、時間６９０を判定するための合計又は累積は、差Ｚ_ｉ，ｊに少なくとも部分的に基づく継続時間６４０に加えて、パラメータを含んでもよく、含まなくてもよい。例えば、方法６００に説明するように、合計は、バイアスの継続時間若しくはオフセットに関連する継続時間６３０、不確実な継続時間若しくはオフセットに関連する継続時間６３５、又はマージンの継続時間若しくはオフセットに関連する継続時間６４５の内の１つ以上を含み得る。

幾つかの例では、継続時間６３０は、特定のインデックス付けされたイベントと分布の平均との間の（例えば、時間での、電圧での）バイアスに関連し得る。例えば、継続時間６３０と関連付けられたバイアスは、インデックスｌが合計６４個のイベントの内の３２番目のイベントに対応する場合には相対的に小さいバイアスであり得、又はインデックスｌが６４個のイベントの内の２０番目のインデックスに対応する場合には相対的に大きくてもよい。幾つかの例では、継続時間６３０は、式（１）の項ｂ_ｊ０により定義され得、さもなければ項ｂ_ｊ０と関連し得る。言い換えれば、継続時間６３０は、リファレンスとして選択されたイベントと、平均又は平均条件を表すイベントとの間の時間（例えば、遅延）を指し得る。

幾つかの例では、継続時間６３５は、計算又は判定された平均の不確実性（例えば、時間６２０の不確実性）に関連し得、それは、ＳＥＴ状態を有する６４ビットの説明する場合に対するイベントＹ_１と関連付けられた確率分布関数の標準偏差（例えば、プロット３００の分布３０5－ａ－ｌの標準偏差）に等しくてもよく、さもなければ該標準偏差に関連し得る。例えば、継続時間６３５、又は対応する電圧は、値

に対応し得、これは、全体としての分布の標準偏差に関連し得、さもなければ該標準偏差から判定又は推定され得る。例えば、式（１４）を適用する説明する例に従えば、

は０．３８５σに等しくてもよい。

継続時間の合計は、（例えば、イベントＹ_１の）平均時間、さもなければ中央時間を参照して説明されているが、他の例では、継続時間の合計は、イベントＹ_ｉ又はＹ_ｊの内の１つからの合計若しくは累計、又は中央時間から分離されたＹ_２０等の別のイベントからの合計若しくは累積等の別のイベントの条件に適用され得る。更に、方法６００は、時間領域の合計又は累積を説明するが、条件６８０はまた、電圧領域において判定され得、アクセス動作に対するパラメータとして（例えば、最終電圧として、ピーク電圧として、最大電圧として、リファレンス電圧として、図２を参照して説明した電圧２３０として）使用され得る電圧６９５に対応する。例えば、分布の半値幅は、特性評価からの数値と差Ｚ_ｉ，ｊからの推定値Ｈとの間の単位線形結合等、（例えば、電圧領域での）ハイブリッド推定として判定され得る。例えば、ハイブリッド推定量Ｋは

と定義され得、３５４ｍＶの値は、（例えば、式（１４）を参照して説明したｈの例に従った）予測又は事前構成された値又は特性評価を指し得、αは、ハイブリッド推定量による因子の相対的重み付けを定義するために選択された０と１との間の工学的パラメータを指し得る。幾つかの例では、こうしたアプローチは、分布拡大への依存性を維持しながら、Ｈの分散度を軽減し得る。

したがって、本開示の態様に従えば、メモリデバイス１００は、メモリセル１０５のセット上でバイアス動作（例えば、バイアス６１５）を開始し得る。メモリデバイス１００は、バイアス動作の第１の条件で活性化Ｙ_ｉを識別し得、バイアス動作の第２の条件で活性化Ｙ_ｊを識別し得る。メモリデバイス１００は、第１の条件と第２の条件との間の差Ｚ_ｉ，ｊに少なくとも部分的に基づいて、アクセス動作のパラメータをその後判定し得る。

幾つかの例では、アクセス動作は、バイアス動作を含み得（例えば、活性化イベント４０５－ｃを含み得）、判定されたパラメータは、アクセス動作のリファレンス電圧に対応し得るバイアス動作の最終電圧（例えば、バイアス６１５のピーク電圧）を判定すること（例えば、図２を参照して説明したような電圧２３０を、図６を参照して説明したような電圧６９５に等しいものとして判定すること）を含み得る。幾つかの例では、判定されたパラメータは、バイアス動作に対する継続時間又は完了時間（例えば、時間６９０）を判定することを含み得、それは、（例えば、メモリセルによって蓄積された論理状態を判定するために１つ以上のメモリセル１０５に境界電圧を印加するための）アクセス動作に対する継続時間又は完了時間に対応し得る。

幾つかの例では、メモリデバイス１００は、判定されたパラメータに基づいてアクセス動作を修正し（例えば、アクセス動作のパラメータを更新し）得る。例えば、メモリデバイス１００は、（例えば、論理状態の特定の検出とは無関係の）初期化又は診断モードの間にバイアス６１５を実施し得、後の時間にアクセス動作を実施するために、判定されたパラメータを蓄積し得る。幾つかの例では、判定されたパラメータは、Ｚの複数の判定（例えば、ｉ及びｊに対する同じインデックスを使用するか、それとも又は異なるインデックスを使用するかに関わらず、Ｚ_ｉ，ｊの最新の１２８個の判定等のＺ_ｉ，ｊの複数の判定）の平均等の移動平均に基づき得る。様々な例において、インデックスｉ及びｊは、メモリデバイス１００において事前構成され得、又は（例えば、特定の母集団における量ｎに基づいて、特定のページ配列における量ｎに基づいて、動作の特定のモードに関係する量ｎに基づいて、特定のアクセス動作、符号化動作、若しくはパディング動作、又はその他の様々な構成に対する量ｎを判定することに基づいて）メモリデバイス１００によって動的に判定され得る。

したがって、説明する技術の様々な例は、メモリデバイス１００内に情報を蓄積するために使用される構成可能材料の材料特性又は応答挙動の様々な変化又は移行を補償するために使用され得、これは、そうした変化を補償しない他のメモリデバイスと比較してメモリデバイス１００の性能を改善し得る。

図７は、本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートするメモリデバイス７０５のブロック図７００を示す。メモリデバイス７０５は、図１～図６を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス７０５は、バイアス動作マネージャ７１０、セル活性化識別部７１５、アクセス動作マネージャ７２０、継続時間マネージャ７２５、電圧マネージャ７３０、及び書き込み動作マネージャ７３５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）直接又は間接的に相互に通信し得る。

バイアス動作マネージャ７１０は、メモリセルのセット上でバイアス動作を開始し得る。

幾つかの例では、バイアス動作マネージャ７１０は、バイアス動作に渡って増加する電圧（例えば、ランプ電圧、ステップ電圧）を用いてメモリセルのセットをバイアスし得る。

セル活性化識別部７１５は、バイアス動作の第１の条件で、メモリセルのセットの第１のメモリセルの活性化を識別し得る。幾つかの例では、セル活性化識別部７１５は、バイアス動作の第２の条件で、メモリセルのセットの第２のメモリセルの活性化を識別し得る。

幾つかの例では、セル活性化識別部７１５は、バイアス動作がメモリセルのセットの第１の量のメモリセルを活性化したと判定することに基づいて、第１のメモリセルの活性化を識別し得る。

幾つかの例では、セル活性化識別部７１５は、バイアス動作がメモリセルのセットの第２の量のメモリセルを活性化したと判定することに基づいて、第２のメモリセルの活性化を識別し得る。

幾つかの例では、第１のメモリセルの活性化を識別するため、第２のメモリセルの活性化を識別するため、又はその両方のために、セル活性化識別部７１５は、個別のメモリセルの閾値化を識別し得る。

幾つかの例では、第１のメモリセルの活性化を識別するため、第２のメモリセルの活性化を識別するため、又はその両方のために、セル活性化識別部７１５は、個別のメモリセルの抵抗の変化を識別し得る。

アクセス動作マネージャ７２０は、第１の条件と第２の条件との間の差に基づいて、アクセス動作のパラメータを判定し得る。

幾つかの例では、アクセス動作マネージャ７２０は、判定されたパラメータに基づいてアクセス動作を修正し得る。

幾つかの場合、第１の条件はバイアス動作の第１の時間に対応し、第２の条件はバイアス動作の第２の時間に対応し、継続時間マネージャ７２５は、第１の時間と第２の時間との間の差に基づいてアクセス動作の継続時間を判定し得る。幾つかの例では、継続時間マネージャ７２５は、第１の時間と第２の時間との平均、及び第１の時間と第２の時間との間の差に基づいて継続時間を判定し得る。幾つかの例では、継続時間マネージャ７２５は、第２の時間と、第１の時間と第２の時間との間の差とに基づいて継続時間を判定し得る。幾つかの例では、継続時間マネージャ７２５は、第１の時間と第２の時間との間の差に基づいて、アクセス動作の完了時間を判定し得る。

幾つかの場合、第１の条件はバイアス動作の第１の電圧に対応し、第２の条件はバイアス動作の第２の電圧に対応し、電圧マネージャ７３０は、第１の電圧と第２の電圧との間の差に基づいてアクセス動作の評価のための電圧を判定し得る。幾つかの例では、電圧マネージャ７３０は、第２の電圧と、第１の電圧と第２の電圧との間の差とに基づいて、アクセス動作の評価のための電圧を判定し得る。幾つかの例では、電圧マネージャ７３０は、第１の電圧と第２の電圧との平均、及び第１の電圧と第２の電圧との間の差に基づいて、アクセス動作の評価のための電圧を判定し得る。幾つかの例では、電圧マネージャ７３０は、第１の電圧と第２の電圧との間の差に基づいて、アクセス動作のリファレンス電圧を判定し得る。

書き込み動作マネージャ７３５は、第１の論理状態を有する第１の量のメモリセルと第２の論理状態を有する第２の量のメモリセルとを備えたメモリセルのセットを書き込み得、第１のメモリセルの活性化を識別すること、及び第２のメモリセルの活性化を識別することは第１の量に基づく。

図８は、本明細書に開示するような例に従ったメモリデバイスに対する分布追随アクセス動作をサポートするメモリデバイス８０５のブロック図８００を示す。メモリデバイス８０５は、図１～図６を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス８０５は、バイアス動作マネージャ８１０、バイアス条件識別部８１５、アクセス動作マネージャ８２０、継続時間マネージャ８２５、及び電圧マネージャ８３０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。

バイアス動作マネージャ８１０は、メモリセルのセット上でバイアス動作を開始し得る。

バイアス条件識別部８１５は、メモリセルのセットの第１の量のメモリセルの活性化に対応するバイアス動作の第１の条件を識別し得る。幾つかの例では、バイアス条件識別部８１５は、メモリセルのセットの第２の量のメモリセルの活性化に対応するバイアス動作の第２の条件を識別し得る。

アクセス動作マネージャ８２０は、第１の条件と第２の条件との間の差に基づいて、アクセス動作のパラメータを判定し得る。

幾つかの例では、アクセス動作マネージャ８２０は、バイアス動作を終了するための条件を判定し得る。

継続時間マネージャ８２５は、バイアス動作の終了時間を判定し得る。

電圧マネージャ８３０は、バイアス動作の終了電圧を判定し得る。

図９は、本開示の態様に従ったメモリデバイスに対する分布追随アクセス動作をサポートする１つ以上の方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明するように、メモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図７を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明する機能の態様を実施し得る。

９０５において、メモリデバイスは、メモリセルのセット上でバイアス動作を開始し得る。９０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９０５の動作の態様は、図７を参照して説明したようなバイアス動作マネージャによって実施され得る。

９１０において、メモリデバイスは、バイアス動作の第１の条件で、メモリセルのセットの第１のメモリセルの活性化を識別し得る。９１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１０の動作の態様は、図７を参照して説明したようなセル活性化識別部によって実施され得る。

９１５において、メモリデバイスは、バイアス動作の第２の条件で、メモリセルのセットの第２のメモリセルの活性化を識別し得る。９１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９１５の動作の態様は、図７を参照して説明したようなセル活性化識別部によって実施され得る。

９２０において、メモリデバイスは、第１の条件と第２の条件との間の差に基づいて、アクセス動作のパラメータを判定し得る。９２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、９２０の動作の態様は、図７を参照して説明したようなアクセス動作マネージャによって実施され得る。

幾つかの例では、本明細書に説明するような装置は、方法９００等の１つ以上の方法を実施し得する。装置は、メモリセルのセット上でバイアス動作を開始することと、バイアス動作の第１の条件で、メモリセルのセットの第１のメモリセルの活性化を識別することと、バイアス動作の第２の条件で、メモリセルのセットの第２のメモリセルの活性化を識別することと、第１の条件と第２の条件との間の差に基づいて、アクセス動作のパラメータを判定することための機構、回路、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例は、判定されたパラメータに基づいてアクセス動作を修正することのための動作、機構、回路、手段、又は命令を更に含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、第１の条件はバイアス動作の第１の時間に対応し、第２の条件はバイアス動作の第２の時間に対応し、パラメータをすることは、第１の時間と第２の時間との間の差に基づいてアクセス動作の継続時間を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、アクセス動作の継続時間を判定することは、第１の時間と第２の時間との平均と、第１の時間と第２の時間との間の差とに基づいて継続時間を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、アクセス動作の継続時間を判定することは、第２の時間と、及び第１の時間と第２の時間との間の差とに基づいて継続時間を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、第１の条件はバイアス動作の第１の電圧に対応し、第２の条件はバイアス動作の第２の電圧に対応し、パラメータを判定することは、第１の電圧と第２の電圧との間の差に基づいてアクセス動作の評価のための電圧を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、アクセス動作の評価のための電圧を判定することは、第２の電圧と、第１の電圧と第２の電圧との間の差とに基づいてアクセス動作の評価のための電圧を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、アクセス動作の評価のための電圧を判定することは、第１の電圧と第２の電圧の平均、及び第１の電圧と第２の電圧との間の差に基づいてアクセス動作の評価のための電圧を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例は、第１の論理状態を有する第１の量のメモリセルと、第２の論理状態を有する第２の量のメモリセルとを備えたメモリセルのセットを書き込むことと、第１の量に基づいて、第１のメモリセルの活性化を識別すること及び第２のメモリセルの活性化を識別することのための動作、機構、回路、手段、又は命令を更に含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、バイアス動作は、バイアス動作に渡って増加する電圧（例えば、ランプ電圧、ステップ電圧）を用いてメモリセルのセットをバイアスすることのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例は、バイアス動作がメモリセルのセットの第１の量のメモリを活性化したと判定することに基づいて第１のメモリセルの活性化を識別することと、バイアス動作がメモリセルのセットの第２の量のメモリセルを活性化したと判定することに基づいて第２のメモリセルの活性化を識別することのための動作、機構、回路、手段、又は命令を更に含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、アクセス動作はバイアス動作を含み、第１の条件はバイアス動作の第１の電圧を含み、第２の条件はバイアス動作の第２の電圧を含み、アクセス動作のパラメータを判定することは、第１の電圧と第２の電圧との間の差に基づいてアクセス動作のリファレンス電圧を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、アクセス動作はバイアス動作を含み、第１の条件はバイアス動作の第１の時間を含み、第２の条件はバイアス動作の第２の時間を含み、アクセス動作のパラメータを判定することは、第１の時間と第２の時間との間の差に基づいてアクセス動作の完了時間を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、第１のメモリセルの活性化を識別すること、第２のメモリセルの活性化を識別すること、又はそれら両方は、個別のメモリセルの閾値化を識別することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法９００及び装置の幾つかの例では、第１のメモリセルの活性化を識別すること、第２のメモリセルの活性化を識別すること、又はそれら両方は、個別のメモリセルの抵抗の変化を識別することのための動作、機構、回路、手段、又は命令を含み得る。

図１０は、本開示の態様に従ったメモリデバイスに対する分布追随アクセス動作をサポートする１つ以上の方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書で説明されるように、メモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図８を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的素子を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用のハードウェアを使用して、説明する機能の態様を実施し得る。

１００５において、メモリデバイスは、メモリセルのセット上でバイアス動作を開始し得る。１００５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１００５の動作の態様は、図８を参照して説明したようなバイアス動作マネージャによって実施され得る。

１０１０において、メモリデバイスは、メモリセルのセットの第１の量のメモリセルの活性化に対応するバイアス動作の第１の条件を識別し得る。１０１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０１０の動作の態様は、図８を参照して説明したようなバイアス条件識別部によって実施され得る。

１０１５において、メモリデバイスは、メモリセルのセットの第２の量のメモリセルの活性化に対応するバイアス動作の第２の条件を識別し得る。１０１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０１５の動作の態様は、図８を参照して説明したようなバイアス条件識別部によって実施され得る。

１０２０において、メモリデバイスは、第１の条件と第２の条件との間の差に基づいて、アクセス動作のパラメータを判定し得る。１０２０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、１０２０の動作の態様は、図８を参照して説明したようなアクセス動作マネージャによって実施され得る。

幾つかの例では、本明細書に説明するような装置は、方法１０００等の１つ以上の方法を実施し得る。装置は、メモリセルのセット上でバイアス動作を開始することと、メモリセルのセットの第１の量のメモリセルの活性化に対応するバイアス動作の第１の条件を識別することと、メモリセルのセットの第２の量のメモリセルの活性化に対応するバイアス動作の第２の条件を識別することと、第１の条件と第２の条件との間の差に基づいて、アクセス動作のパラメータを判定することのための機構、回路、手段、又は命令（例えば、プロセッサにより実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。

本明細書に説明する方法１０００及び装置の幾つかの例では、アクセス動作はバイアス動作を含み、アクセス動作のパラメータを判定することは、バイアス動作を終了するための条件を判定することのための動作、機構、回路、手段、又命令を含み得る。

本明細書に説明する方法１０００及び装置の幾つかの例では、バイアス動作を終了するための条件を判定することは、バイアス動作の終了時間を判定することのための動作、機構、回路、手段、又は命令を含み得る。

本明細書に説明する方法１０００及び装置の幾つかの例では、バイアス動作を終了するための条件を判定することは、バイアス動作の終了電圧を判定することのための動作、機構、回路、手段、又は命令を含み得る。

上で説明した方法は可能な実装を説明すること、動作及びステップは、再配置され得、さもなければ変更され得ること、及び他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの部分は組み合わされ得る。

装置を説明する。装置は、メモリセルのセットと、メモリセルのセットと結合された回路とを含み得る。回路は、メモリセルのセット上でバイアス動作を開始することと、バイアス動作の第１の条件で、メモリセルのセットの第１の量の活性化を識別することと、バイアスの第２の条件で、メモリセルのセットの第２の量の活性化を識別することと、第１の条件と第２の条件との間の差に基づいてアクセス動作のパラメータを判定することをするように構成され得る。

幾つかの例では、第１の条件はバイアス動作の第１の時間に対応し、第２の条件はバイアス動作の第２の時間に対応し、アクセス動作のパラメータを判定するために、回路は、第１の時間と第２の時間との間の差に基づいてバイアス動作の継続時間を判定することをするように構成され得る。幾つかの例では、回路は、第１の時間と第２の時間との平均と、第１の時間と第２の時間との間の差とに基づいて継続時間を判定することをするように構成され得る。幾つかの例では、回路は、第２の時間と、第１の時間と第２の時間との間の差とに基づいて継続時間を判定することをするように構成され得る。

幾つかの例では、第１の条件はバイアス動作の第１の電圧に対応し、第２の条件はバイアス動作の第２の電圧に対応し、アクセス動作のパラメータを判定するために、回路は、第１の電圧と第２の電圧との間の差に基づいてアクセス動作の電圧を判定することをするように構成され得る。幾つかの例では、回路は、第２の電圧と、第１の電圧と第２の電圧との間の差とに基づいてアクセス動作のリファレンス電圧を判定することをするように構成され得る。幾つかの例では、回路は、第１の電圧と第２の電圧との平均、及び第１の電圧と第２の電圧との間の差に基づいてアクセス動作のリファレンス電圧を判定することをするように構成され得る。

幾つかの例では、回路は、第１の論理状態を有する第３の量のメモリセルと、第２の論理状態を有する第４の量のメモリセルとを備えたメモリセルのセットを書き込むことをするように構成され得、回路は、第３の量に基づいて、第１の量のメモリセルの活性化を識別すること及び第２の量のメモリセルの活性化を識別することをするように構成され得る。

幾つかの例では、バイアス動作を実施するために、回路は、バイアス動作に渡って増加する電圧を用いてメモリセルのセットをバイアスすることをするように構成され得る。

幾つかの例では、アクセス動作はバイアス動作を含み、第１の条件はバイアス動作の第１の電圧を含み、第２の条件はバイアス動作の第２の電圧を含み、アクセス動作のパラメータを判定するために、回路は、第１の電圧と第２の電圧との間の差に基づいてアクセス動作のリファレンス電圧を判定することをするように構成され得る。

幾つかの例では、アクセス動作はバイアス動作を含み、第１の条件はバイアス動作の第１の時間を含み、第２の条件はバイアス動作の第２の時間を含み、アクセス動作のパラメータを判定するために、回路は、第１の時間と第２の時間との間の差に基づいてアクセス動作の完了時間を判定することをするように構成され得る。

幾つかの例では、回路は、判定されたパラメータに基づいてアクセス動作を修正することをするように構成され得る。

幾つかの例では、第１のメモリセルの活性化を識別するため、第２のメモリセルの活性化を識別するため、又はそれら両方のために、回路は、個別のメモリセルの閾値化を識別することをするように構成され得る。

幾つかの例では、第１のメモリセルの活性化を識別するため、第２のメモリセルの活性化を識別するため、又はそれら両方のために、回路は、個別のメモリセルの抵抗の変化を識別することをするように構成され得る。

本明細書に説明する情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁場若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。

本明細書で使用するとき、用語“仮想接地”は、約０ボルト（０Ｖ）の電圧で保持されているが、グランドと直接結合されていない電気回路のノードを指す。したがって、仮想接地の電圧は一時的に変動し得、定常状態で約０Ｖに戻り得る。仮想接地は、オペアンプ及び抵抗器からなる分圧器等、様々な電子回路素子を使用して実装され得る。他の実装も可能である。“仮想接地する”又は“仮想接地される”とは、約０Ｖに接続されることを意味する。

用語“電子通信”、“導電的に接触”、“接続される”、及び“結合される”は、コンポーネント間の信号のフローをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号のフローを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号のフローは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。

用語“結合する”は、信号が導電経路を介してコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を介してコンポーネント間で通信され得るコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を介して、他のコンポーネント間を信号が流れること可能にする変化を開始する。

用語“絶縁される”は、信号がコンポーネント間を現在流れることが可能ではないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路がある場合、相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放されている場合に相互に絶縁される。コントローラが２つのコンポーネントを相互に絶縁する場合、コントローラは、信号が流れることを以前は許していた導電経路を使用して信号がコンポーネント間を流れることを防止する変化に影響を与える。

本明細書で使用する用語“レイヤ”は、幾何学的構造体の層又はシートを指す。各レイヤは３つの次元（例えば、高さ、幅、及び深さ）を有し得、表面の少なくとも一部分を覆い得る。例えば、レイヤは、２つの次元が第３よりも大きい３次元構造体、例えば、薄膜であり得る。レイヤは、様々な素子、コンポーネント、及び/又は材料を含み得る。幾つかの場合、１つのレイヤは２つ以上のサブレイヤを含み得る。添付の図の幾つかでは、説明目的のために、３次元レイヤの２次元が描写されている。

本明細書で使用するとき、用語“実質的に”は、修正される特性（例えば、用語、実質的により修正される動詞又は形容詞）が絶対的である必要はないが、特性の利点を実現するのに十分に近いことを意味する。

本明細書で使用するとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリセル又はメモリアレイの他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリアレイの素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電性レイヤ等を含み得る。

本明細書で使用するとき、用語“短絡”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介してコンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に、第２のコンポーネントと信号を交換し得る。したがって、短絡は、電子通信内にあるコンポーネント（又は線）間の電荷のフローを可能にする動的な動作であり得る。

メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャルレイヤであり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがこれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。

本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用する用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明する技術の理解を提供するための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の概念を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示されている。

添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルとを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラマブルロジックデバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内にある。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含め、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“の内の少なくとも１つ”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明する例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。

本明細書の説明は、当業者が開示を製作又は使用可能なように提供されている。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

［クロスリファレンス］
本特許出願は、２０１９年８月１９日に出願された“ＤＩＳＴＲＩＢＵＴＩＯＮ－ＦＯＬＬＯＷＩＮＧＡＣＣＥＳＳＯＰＥＲＡＴＩＯＮＳＦＯＲＡＭＥＭＯＲＹＤＥＶＩＣＥ”と題されたＳｆｏｒｚｉｎ等による米国特許出願第１６／５４４，７３０号の優先権を主張する、２０２０年７月３０日に出願された、Ｓｆｏｒｚｉｎらによる「ＤＩＳＴＲＩＢＵＴＩＯＮ－ＦＯＬＬＯＷＩＮＧＡＣＣＥＳＳＯＰＥＲＡＴＩＯＮＳＦＯＲＡＭＥＭＯＲＹＤＥＶＩＣＥ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０４４２５５に対する優先権を主張ものであり、各々の出願は譲受人に譲渡され、参照によりその全体が本明細書に組み込まれる。

メモリセル１０５の構成可能材料は、メモリセル１０５により蓄積された論理状態を判定するために、（例えば、メモリコントローラ１７０と共同して）メモリセル１０５がアクセスされた場合にセンスコンポーネント１５０により読み出され（例えば、センシングされ）得る。例えば、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５に流れる電流若しくは電荷、又はセンスコンポーネント１５０若しくはその他の介在コンポーネント（例えば、メモリセル１０５とセンスコンポーネント１５０との間の信号発生コンポーネント）とメモリセルを結合することからもたらされる電圧をセンシングするように構成され得る。センスコンポーネント１５０は、メモリセル１０５により蓄積された論理状態を指し示す（例えば、に少なくとも部分的に基づいた）出力信号を１つ以上のコンポーネントに（例えば、列コンポーネント１３５、入力／出力コンポーネント１６０、メモリコントローラ１７０に）提供し得る。幾つかの例では、検出された論理状態は、ホストデバイス（例えば、データ蓄積のためにメモリデバイス１００を使用するデバイス、組み込みアプリケーション内でメモリデバイス１００と結合されたプロセッサ）に提供され得、そうしたシグナリングは、（例えば、Ｉ／Ｏ線１６５を介して）入力／出力コンポーネント１６０から直接、又はメモリコントローラ１７０を介して提供され得る。様々なメモリデバイス１００において、センスコンポーネント１５０は、（例えば、メモリセクション１１０のセット若しくはバンクの全てに共通のサブコンポーネントを有して、メモリセクション１１０のセット若しくはバンクの個別のメモリセクション１１０に専用のサブコンポーネントを有して）メモリセクション１１０のセット若しくはバンク間で共有され得、又はセンスコンポーネント１５０は、メモリセクション１１０のセット若しくはバンクの１つのメモリセクション１１０に専用であり得る。

例えば、対象のメモリセル１０５を読み出し電圧２３０でバイアスするために、相対バイアスの半分は、第１のアクセス線１２０（例えば、ワード線）と関連付けられ得、相対バイアスの半分は、第２のアクセス線１３０（例えば、ビット線）と関連付けられ得る。一例では、対象のワード線は、読み出し電圧２３０の半分に正に（例えば、＋Ｖ_ｒｅａｄ／２に）バイアスされ得、非対象のワード線は、グランドに（例えば、０ボルトに）され得、対象のビット線は、読み出し電圧２３０の半分に負に（例えば、－Ｖ_ｒｅａｄ／２に）バイアスされ得、非対象のビット線はグランドに（例えば、０ボルトに）され得る。別の例では、対象のワード線は、完全な読み出し電圧２３０に正に（例えば、＋Ｖ_ｒｅａｄに）バイアスされ得、非対象のワード線は、読み出し電圧２３０の半分に正に（例えば、＋Ｖ_ｒｅａｄ／２に）バイアスされ得、対象のビット線はグランドに（例えば、０ボルトに）され得、非対象のビット線は、読み出し電圧２３０の半分に（例えば、＋Ｖ_ｒｅａｄ／２に）バイアスされ得る。何れの例においても、対象のメモリセル１０５は、完全な読み出し電圧２３０にバイアスされてもよく、対象のワード線又は対象のビット線の何れも共有しないメモリセル１０５は、正味のバイアスを有しなくてもよい。

幾つかの例では、第１の論理状態を蓄積するメモリセル１０５と第２の論理状態を蓄積するメモリセル１０５とを区別するためのアクセス動作の条件を判定するために（例えば、図２を参照して説明したような読み出し電圧２３０、又は読み出しの時間若しくは継続時間等の読み出し動作の関連する態様を判定するために）、特定の活性化又は活性化のセットと関連付けられるバイアス動作の条件（例えば、ランプ状又はステップ状のバイアス動作の電圧、ランプ状又はステップ状のバイアス動作の時間）が使用され得る。（例えば、時間領域推定に従った）幾つかの例では、平均推定又は分布推定は、メモリセル１０５の切り替え時間の順序統計量Ｘ_ｉを使用することによって実施され得る。

メモリセル１０５の母集団のＳＥＴ分布（例えば、分布２１０）とＲＥＳＥＴ分布（例えば、分布２２０）とを区別するためのバイアス条件等のアクセス動作のためのリファレンス条件（例えば、読み出し電圧２３０）を判定するために、メモリセル１０５のセットの推定平均に様々なオフセットが印加され得る。こうしたオフセットは、電圧領域において、又はランプ状に、スッテプ状に、又はその他の方法で増加するバイアスの場合に印加され得、こうしたオフセットは時間領域において印加され得る。幾つかの例では、こうしたオフセットは、分布２１０の幅、分布３０５のセットの集合的な幅、又母集団特性のそうした幅若しくは分布の何らかのその他の測度又はプロキシの態様を検出又は予測することに少なくとも部分的に基づき得る。例えば、推定平均に適用されるこうしたオフセットは、２つの異なる活性化又は閾値化イベント（例えば、２つの異なる順序付けられたイベント、プロット３００の２つの異なる分布３０５と関連付けられた２つの異なる活性化）に対応するバイアス条件を検出することに少なくとも部分的に基づいて判定され得、こうした動作は、シグマ追随と称され得、さもなければシグマ追随に含まれ得る。

幾つかの例では、アクセス動作は、バイアス動作を含み得（例えば、活性化イベント４０５－ｃを含み得）、判定されたパラメータは、アクセス動作のリファレンス電圧に対応し得るバイアス動作の最終電圧（例えば、バイアス６１５のピーク電圧）を判定すること（例えば、図２を参照して説明したような読み出し電圧２３０を、図６を参照して説明したような電圧６９５に等しいものとして判定すること）を含み得る。幾つかの例では、判定されたパラメータは、バイアス動作に対する継続時間又は完了時間（例えば、時間６９０）を判定することを含み得、それは、（例えば、メモリセルによって蓄積された論理状態を判定するために１つ以上のメモリセル１０５に境界電圧を印加するための）アクセス動作に対する継続時間又は完了時間に対応し得る。

Claims

メモリセルのセット上でバイアス動作を開始することと、
前記バイアス動作の第１の条件で、メモリセルの前記セットの第１のメモリセルの活性化を識別することと、
前記バイアス動作の第２の条件で、メモリセルの前記セットの第２のメモリセルの活性化を識別することと、
前記第１の条件と前記第２の条件との間の差に少なくとも部分的に基づいて、アクセス動作のパラメータを判定すること
を含む方法。
判定された前記パラメータに少なくとも部分的に基づいて前記アクセス動作を修正すること
を更に含む、請求項１に記載の方法。
前記第１の条件は前記バイアス動作の第１の時間に対応し、前記第２の条件は前記バイアス動作の第２の時間に対応し、前記パラメータを判定することは、
前記第１の時間と前記第２の時間との間の差に少なくとも部分的に基づいて前記アクセス動作の継続時間を判定すること
を含む、請求項１に記載の方法。
前記アクセス動作の前記継続時間を判定することは、
前記第１の時間と前記第２の時間との平均、及び前記第１の時間と前記第２の時間の間の前記差に少なくとも部分的に基づいて前記継続時間を判定すること
を含む、請求項３に記載の方法。
前記アクセス動作の前記継続時間を判定することは、
前記第２の時間と、前記第１の時間と前記第２の時間のとの間の前記差に少なくとも部分的に基づいて前記継続時間を判定すること
を含む、請求項３に記載の方法。
前記第１の条件は前記バイアス動作の第１の電圧に対応し、前記第２の条件は前記バイアス動作の第２の電圧に対応し、前記パラメータを判定することは、
前記第１の電圧と前記第２の電圧との間の差に少なくとも部分的に基づいて、前記アクセス動作の評価のための電圧を判定すること
を含む、請求項１に記載の方法。
前記アクセス動作の評価のための前記電圧を判定することは、
前記第２の電圧と、前記第１の電圧と前記第２の電圧との間の前記差とに少なくとも部分的に基づいて、前記アクセス動作の評価のための前記電圧を判定すること
を含む、請求項６に記載の方法。
前記アクセス動作の評価のための前記電圧を判定することは、
前記第１の電圧と前記第２の電圧との平均、及び前記第１の電圧と前記第２の電圧との間の前記差に少なくとも部分的に基づいて、前記アクセス動作の評価のための前記電圧を判定すること
を含む、請求項６に記載の方法。
第１の論理状態を有する第１の量のメモリセルと、第２の論理状態を有する第２の量のメモリセルとを備えたメモリセルのセットを書き込むことであって、前記第１のメモリセルの前記活性化を識別すること及び前記第２のメモリセルの前記活性化を識別することは、前記第１の量に少なくとも部分的に基づくこと
を更に含む、請求項１に記載の方法。
前記バイアス動作は、
前記バイアス動作に渡って増加する電圧を用いてメモリセルの前記セットをバイアスすること
を含む、請求項１に記載の方法。
前記第１のメモリセルの前記活性化を識別することは、前記バイアス動作がメモリセルの前記セットの第１の量のメモリセルを活性化したと判定することに少なくとも部分的に基づき、
前記第２のメモリセルの前記活性化を識別することは、前記バイアス動作がメモリセルの前記セットの第２の量のメモリセルを活性化したと判定することに少なくとも部分的に基づく、
請求項１に記載の方法。
前記アクセス動作は前記バイアス動作を含み、前記第１の条件は前記バイアス動作の第１の電圧を含み、前記第２の条件は前記バイアス動作の第２の電圧を含み、前記アクセス動作の前記パラメータを判定することは、
前記第１の電圧と前記第２の電圧との間の差に少なくとも部分的に基づいて、前記アクセス動作のリファレンス電圧を判定すること
を含む、請求項１に記載の方法。
前記アクセス動作は前記バイアス動作を含み、前記第１の条件は前記第１のバイアス動作の第１の時間を含み、前記第２の条件は前記第２のバイアス動作の第２の時間を含み、前記アクセス動作の前記パラメータを判定することは、
前記第１の時間と前記第２の時間との間の差に少なくとも部分的に基づいて前記アクセス動作の完了時間を判定すること
を含む、請求項１に記載の方法。
前記第１のメモリセルの前記活性化を識別すること、前記第２のメモリセルの前記活性化を識別すること、又はそれら両方は、
個別の前記メモリセルの閾値化を識別すること
を含む、請求項１に記載の方法。
前記第１のメモリセルの前記活性化を識別すること、前記第２のメモリセルの前記活性化を識別すること、又はそれら両方は、
個別の前記メモリセルの抵抗の変化を識別こと
を含む、請求項１に記載の方法。
メモリセルのセットと、
メモリセルの前記セットと結合され、
メモリセルの前記セット上でバイアス動作を開始することと、
前記バイアス動作の第１の条件で、メモリセルの前記セットの第１の量の活性化を識別することと、
前記バイアス動作の第２の条件で、メモリセルの前記セットの第２の量の活性化を識別することと、
前記第１の条件と前記第２の条件との間の差に少なくとも部分的に基づいてアクセス動作のパラメータを判定すること
をするように構成された回路と
を含む装置。
前記第１の条件は前記バイアス動作の第１の時間に対応し、前記第２の条件は前記バイアス動作の第２の時間に対応し、前記アクセス動作の前記パラメータを判定するために、前記回路は、
前記第１の時間と前記第２の時間の差に少なくとも部分的に基づいて前記バイアス動作の継続時間を判定すること
をするように構成される、請求項１６に記載の装置。
前記第１の条件は前記バイアス動作の第１の電圧に対応し、前記第２の条件は前記バイアス動作の第２の電圧に対応し、前記アクセス動作の前記パラメータを判定するために、前記回路は、
前記第１の電圧と前記第２の電圧との間の差に少なくとも部分的に基づいて前記アクセス動作の電圧を判定すること
をするように構成される、請求項１６に記載の装置。
前記回路は、第１の論理状態を有する第３の量のメモリセルと、第２の論理状態を有する第４の量のメモリセルとを備えたメモリセルの前記セットを書き込むことをするように構成され、前記回路は、前記第３の量に少なくとも部分的に基づいて、前記第１の量のメモリセルの前記活性化を識別すること、及び前記第２の量のメモリセルの前記活性化を識別することをするように構成される、請求項１６に記載の装置。
前記バイアス動作を実施するために、前記回路は、
前記バイアス動作に渡って増加する電圧を用いてメモリセルの前記セットをバイアスすること
をするように構成される、請求項１６に記載の装置。
前記アクセス動作は前記バイアス動作を含み、前記第１の条件は前記バイアス動作の第１の電圧を含み、前記第２の条件は前記バイアス動作の第２の電圧を含み、前記アクセス動作の前記パラメータを判定するために、前記回路は、
前記第１の電圧と前記第２の電圧との間の差に少なくとも部分的に基づいて前記アクセス動作のリファレンス電圧を判定すること
をするように構成される、請求項１６に記載の装置。
前記アクセス動作は前記バイアス動作を含み、前記第１の条件は前記バイアス動作の第１の時間を含み、前記第２の条件は前記バイアス動作の第２の時間を含み、前記アクセス動作の前記パラメータを判定するために、前記回路は、
前記第１の時間と前記第２の時間との間の差に少なくとも部分的に基づいて前記アクセス動作の完了時間を判定すること
をするように構成される、請求項１６に記載の装置。
メモリセルのセット上でバイアス動作を開始することと、
メモリセルの前記セットの第１の量のメモリセルの活性化に対応する前記バイアス動作の第１の条件を識別することと、
メモリセルの前記セットの第２の量のメモリセルの活性化に対応する前記バイアス動作の第２の条件を識別することと、
前記第１の条件と前記第２の条件との間の差に少なくとも部分的に基づいてアクセス動作のパラメータを判定すること
を含む方法。
前記アクセス動作は前記バイアス動作を含み、前記アクセス動作の前記パラメータを判定することは、
前記バイアス動作を終了するための条件を判定すること
を含む、請求項２３に記載の方法。
前記バイアス動作を終了するための条件を判定することは、
前記バイアス動作の終了時間を判定すること
を含む、請求項２４に記載の方法。
前記バイアス動作を終了するための前記条件を判定することは、
前記バイアス動作の終了電圧を判定すること
を含む、請求項２４に記載の方法。