JP2019160373A - メモリ装置 - Google Patents
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Abstract
Description
第1実施形態によるメモリ装置について図1乃至図3を参照して説明する。この第1実施形態のメモリ装置は、アレイ状に配置された複数のメモリセルを有するセルアレイ100と、読み出し回路200と、選択回路300と、を備えている。各メモリセルは記憶素子を有している。この記憶素子は、低抵抗状態と高抵抗状態の2つの状態のいずれかをとり、書き込み電流を記憶素子に流すことにより、上記2つの状態のうちの一方の状態から他方の状態に遷移可能である。
a)セルアレイ100に配置されたメモリセル内の記憶素子は、高抵抗状態にあるときの抵抗値Rapと低抵抗状態にあるときの抵抗値Rpとの比m(=Rap/Rp)のバラツキは小さい。
b)高抵抗値Rapは、低抵抗値Rpと相関があり、
Rap = mRp ・・・ (1)
と表される。
c)セルアレイ100内の記憶素子の高抵抗値Rapと低抵抗値Rpとはそれぞれ正規分布を有し、低抵抗値Rpの正規分布の標準偏差σpとすると、高抵抗値Rapの正規分布の標準偏差はmσpとなる。
Gσ <Rp> = Gmσ m<Rp> ・・・ (2)
となる抵抗値を参照抵抗値Rref1とする。これにより、大容量のメモリ装置においても、高い歩留まりを得ることができる。
次に、第1実施形態のメモリ装置の第1実施例について説明する。この第1実施例のメモリ装置は、第1実施形態のメモリ装置において、記憶素子として図4に示す記憶素子10Aを用いた構成を有している。この記憶素子10Aは、端子11a乃至11cと、導電層12と、MTJ素子13と、を備えている。MTJ素子13は、導電層12上に配置され磁化の方向が可変の磁性層(記憶層とも云う)14と、記憶層14上に配置された絶縁層(トンネルバリア層)16と、絶縁層16上に配置され磁化の方向が固定された磁性層(参照層とも云う)18と、を備えている。端子11a、11bは導電層12に電気的に接続し、端子11cは、磁性層18に電気的に接続する。MTJ素子13は、端子11aと端子11bとの間の導電層12の領域に配置される。
第2実施例によるメモリ装置は、図3に示す第1実施形態または第1実施例の読み出し回路200を図5に示す読み出し回路200Aに置き換えた構成を有している。この読み出し回路200Aは、図3に示す読み出し回路200において、抵抗22a、22bをそれぞれキャパシタ24a、24bに置き換えた構成を有している。
第2実施形態によるメモリ装置について図6乃至図7を参照して説明する。本実施形態のメモリ装置は、第1実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗20を図6に示す参照抵抗20Aに置き換えた構成を有している。
第3実施形態によるメモリ装置について図8を参照して説明する。本実施形態のメモリ装置は、第1実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗20を図8に示す参照抵抗20Bに置き換えた構成を有している。
第4実施形態によるメモリ装置について図9を参照して説明する。本実施形態のメモリ装置は、第1実施形態またはそれらの変形例のいずれかのメモリ装置において、参照抵抗20を図9に示す参照抵抗20Cに置き換えた構成を有している。
第5実施形態によるメモリ装置について図12を参照して説明する。この第5実施形態のメモリ装置は、第1実施形態のメモリ装置において、読み出し回路200を図12に示す読み出し回路200Bに置き換えた構成を有している。
Claims (15)
- 高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第3端子および第4端子を有する参照抵抗と、
前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、
前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、
第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、前記第2抵抗値の平均値よりも大きいメモリ装置。 - 複数のメモリセルであって、各メモリセルは、第1端子および第2端子を有する導電層と、高抵抗状態および低抵抗状態の一方から他方に遷移可能である記憶素子とを有し、前記記憶素子は前記第1端子と前記第2端子との間の前記導電層の領域に対応して配置され、前記記憶素子は、第1磁性層と、前記領域と前記第1磁性層との間に配置される第2磁性層と、前記第1磁性層と前記第2磁性層との間に配置される非磁性層と、前記第1磁性層に電気的に接続される第3端子と、を備え、前記記憶素子への情報の書き込みは、前記第1端子と前記第2端子との間に電流を流すことにより行う、複数のメモリセルと、
第4端子および第5端子を有する参照抵抗と、
前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの前記記憶素子から情報を読み出す際に前記第1端子および前記第3端子の一方に電気的に接続される第1電流源と、
前記参照抵抗の前記第4端子に電気的に接続される第2電流源と、
第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記第1端子および前記第3端子の他方に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第5端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗の前記抵抗値は、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値と前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値との中間値よりも小さく、前記第2抵抗値の平均値よりも大きいメモリ装置。 - 高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第3端子および第4端子を有する参照抵抗と、
前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、
前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、
第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値を<Rap>とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値を<Rp>とし、前記第1抵抗値の平均値と前記第2抵抗値の平均値との比(=<Rap>/<Rp>)をmとし、前記第2抵抗値の標準偏差をσpとしたとき、前記参照抵抗は、
- 前記参照抵抗の抵抗値は、前記抵抗値Rref1の5%小さい値から前記抵抗値Rref1の5%大きい値までの範囲にある請求項3記載のメモリ装置。
- 高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第3端子および第4端子を有する参照抵抗と、
前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、
前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、
第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記複数のメモリセルの前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値を<Rap>とし、前記複数のメモリセルの前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値を<Rp>とし、前記第1抵抗値の平均値と前記第2抵抗値の平均値との比(=<Rap>/<Rp>)をmとしたとき、前記参照抵抗は、
- 前記参照抵抗の抵抗値は、前記抵抗値Rref2の5%小さい値から前記抵抗値Rref2の5%大きい値までの範囲にある請求項5記載のメモリ装置。
- 前記参照抵抗は、
直列に接続される第1抵抗素子および第2抵抗素子を有する第1回路と、
直列に接続される第3抵抗素および第4抵抗素子を有する第2回路と、
を備え、
前記第1回路および前記第2回路は並列に接続され、
前記第1抵抗素子および前記第2抵抗素子はそれぞれ、前記第1抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第3抵抗素子および前記第4抵抗素子はそれぞれ、前記第2抵抗値の平均値に実質的に等しい抵抗値を有する請求項1乃至6のいずれかに記載のメモリ装置。 - 前記参照抵抗は、
第1抵抗回路および第2抵抗回路が直列に接続される第1直列回路と、
第3抵抗回路および第4抵抗回路が直列に接続される第2直列回路と、
を備え、前記第1直列回路と前記第2直列回路が並列に接続され、
前記第1および第2抵抗回路はそれぞれ、直列に接続される第1抵抗素子および第2抵抗素子を有する第1回路と、直列に接続される第3抵抗素および第4抵抗素子を有する第2回路と、を備え、前記第1回路および前記第2回路は並列に接続され、前記第1乃至第4抵抗素子はそれぞれ、前記第1抵抗値の前記平均値に実質的に等しい抵抗値を有し、
前記第3および第4抵抗回路はそれぞれ、直列に接続される第5抵抗素子および第6抵抗素子を有する第3回路と、直列に接続される第7抵抗素および第8抵抗素子を有する第4回路と、を備え、前記第3回路および前記第4回路は並列に接続され、前記第5乃至第8抵抗素子はそれぞれ、前記第2抵抗値の前記平均値に実質的に等しい抵抗値を有する請求項1乃至6のいずれかに記載のメモリ装置。 - 前記判定回路は、センスアンプである請求項1乃至8のいずれかに記載のメモリ装置。
- 前記判定回路は、比較器である請求項1乃至8のいずれかに記載のメモリ装置。
- 高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備え前記第2端子が第1電圧源に電気的に接続される記憶素子をそれぞれ有する複数のメモリセルと、
前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、
第1入力端子および第2入力端子を有し、前記選択回路によって選択されたメモリセルの記憶素子の抵抗状態を判定する判定回路と、
ソース端子およびドレイン端子の一方が前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続され、他方が前記第1入力端子に電気的に接続される第1nチャネルトランジスタと、
ソース端子が第2電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第1pチャネルトランジスタと、
前記第1pチャネルトランジスタの前記ドレイン端子と前記第1電圧源との間に配置される電流源と、
ソース端子が前記第2電圧源に電気的に接続されゲート端子が前記第1pチャネルトランジスタの前記ゲート端子に電気的に接続されドレイン端子が前記第1nチャネルトランジスタのゲート端子に電気的に接続される第2pチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第2pチャネルトランジスタの前記ドレイン端子に電気的に接続される第2nチャネルトランジスタと、
前記第2nチャネルトランジスタのソース端子と前記第1電圧源との間に配置される第1抵抗素子と、
ソース端子が前記第2電圧源に電気的に接続されゲート端子がドレイン端子に電気的に接続される第3pチャネルトランジスタと、
ドレイン端子が前記第3pチャネルトランジスタの前記ドレイン端子に電気的に接続されゲート端子が前記第2nチャネルトランジスタの前記ゲート端子に電気的に接続される第3nチャネルトランジスタと、
前記第3nチャネルトランジスタのソース端子と前記第1電圧源との間に電気的に接続される第2抵抗素子と、
ソース端子が前記第2電圧源に電気的に接続されゲート端子が前記第3pチャネルトランジスタの前記ゲート端子に電気的に接続される第4pチャネルトランジスタと、
ドレイン端子およびゲート端子が前記第4pチャネルトランジスタのドレイン端子に電気的に接続される第4nチャネルトランジスタと、
前記第4nチャネルトランジスタのソース端子と前記第1電圧源との間に配置される第3抵抗素子と、
ドレイン端子が前記第2入力端子に電気的に接続されゲート端子が前記第4nチャネルトランジスタの前記ゲート端子に電気的に接続される第5nチャネルトランジスタと、
前記第5nチャネルトランジスタのソース端子と前記第1電圧源との間に配置される第4抵抗素子と、
を備えたメモリ装置。 - 前記第2抵抗素子の前記抵抗値は、前記値Rref2の5%小さい値から前記値Rref2の5%大きい値までの範囲にある請求項12または13記載のメモリ装置。
- 高抵抗状態および低抵抗状態の一方から他方に遷移可能で第1端子および第2端子を備える記憶素子をそれぞれ有する複数のメモリセルと、
第3端子および第4端子を有する参照抵抗と、
前記複数のメモリセルのうちの1つのメモリセルを選択する選択回路と、
前記選択回路によって選択されたメモリセルの記憶素子の前記第1端子に電気的に接続される第1電流源と、
前記参照抵抗の前記第3端子に電気的に接続される第2電流源と、
第1入力端子および第2入力端子を有し、前記第1入力端子は前記複数のメモリセルのうち選択されたメモリセルの前記記憶素子の前記第2端子に電気的に接続され、前記第2入力端子は前記参照抵抗の前記第4端子に電気的に接続され、前記記憶素子の抵抗値と前記参照抵抗の抵抗値の大小を判定する判定回路と、
を備え、
前記参照抵抗は、
直列に接続される第1抵抗素子および第2抵抗素子を有する第1回路と、
直列に接続される第3抵抗素子および第4抵抗素子を有する第2回路と、
を備え、前記第1回路および前記第2回路は並列に接続され、
前記第1抵抗素子および前記第2抵抗素子はそれぞれ、前記記憶素子が高抵抗状態である場合の第1抵抗値の平均値に実質的に等しい抵抗値を有し、
前記第3抵抗素子および前記第4抵抗素子はそれぞれ、前記記憶素子が低抵抗状態である場合の第2抵抗値の平均値に実質的に等しい抵抗値を有するメモリ装置。
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