CN115910142A

CN115910142A - 一种电阻校准电路、电阻校准方法和存储器

Info

Publication number: CN115910142A
Application number: CN202310197194.8A
Authority: CN
Inventors: 汪锡; 田凯
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2023-03-03
Filing date: 2023-03-03
Publication date: 2023-04-04
Anticipated expiration: 2043-03-03
Also published as: CN115910142B

Abstract

本公开属于半导体领域，提供了一种电阻校准电路、电阻校准方法和存储器，电阻校准电路包括：寄存电路，配置为存储并输出短校准使能信号；比较电路，配置为接收阻值控制码的上一锁定值和初始默认值，对阻值控制码的上一锁定值和初始默认值进行一致性比较，输出比较结果信号；逻辑电路，配置为接收短校准使能信号和比较结果信号，对短校准使能信号和比较结果信号进行逻辑运算，输出模式选择信号；校准电路，配置为在接收到校准启动信号时，基于模式选择信号，利用短校准模式和全校准模式的两者之一对阻值控制码进行校准处理，并在校准处理完成后，对阻值控制码进行锁定处理。

Description

一种电阻校准电路、电阻校准方法和存储器

技术领域

本公开涉及半导体存储器，尤其涉及一种电阻校准电路、电阻校准方法和存储器。

背景技术

在动态随机存取存储器（Dynamic Random Access Memory，DRAM）的工作过程中，需要通过一些输出驱动电路实现信号的输出驱动或者终结处理。应理解，由于输出驱动电路的等效电阻会随着环境参数（例如温度、电压）的变化发生改变，所以存储器需要对相关等效电阻的阻值进行校准，以上称为ZQ校准。然而，目前的ZQ校准会占用过多的功耗和系统时间，降低了存储器的性能。

发明内容

本公开提供了一种电阻校准电路、电阻校准方法和存储器。

本公开的技术方案是这样实现的：

第一方面，本公开实施例提供了一种电阻校准电路，所述电阻校准电路包括：

寄存电路，配置为存储并输出短校准使能信号；

比较电路，配置为接收阻值控制码的上一锁定值和初始默认值，对所述阻值控制码的上一锁定值和所述初始默认值进行一致性比较，输出比较结果信号；

逻辑电路，配置为接收所述短校准使能信号和所述比较结果信号，对所述短校准使能信号和所述比较结果信号进行逻辑运算，输出模式选择信号；

校准电路，配置为在接收到校准启动信号时，基于所述模式选择信号，利用短校准模式和全校准模式的两者之一对所述阻值控制码进行校准处理，并在校准处理完成后，对所述阻值控制码进行锁定处理；

其中，所述寄存电路和所述比较电路均与所述逻辑电路连接，所述逻辑电路与所述校准电路连接。

在一些实施例中，所述比较电路，具体配置为在所述阻值控制码的上一锁定值和所述初始默认值不相同的情况下，输出处于第一状态的所述比较结果信号；或者，在所述阻值控制码的上一锁定值和所述初始默认值相同的情况下，输出处于第二状态的所述比较结果信号，所述第一状态和所述第二状态的逻辑电位不同。

在一些实施例中，所述逻辑电路，具体配置为在所述短校准使能信号处于第四状态的情况下，输出处于第五状态的所述模式选择信号；或者，在所述短校准使能信号处于第三状态且所述比较结果信号处于第一状态的情况下，输出处于第六状态的所述模式选择信号；或者，在所述短校准使能信号处于第三状态且所述比较结果信号处于第二状态的情况下，输出第五状态的所述模式选择信号；其中，所述第三状态和所述第四状态的逻辑电位不同，处于第三状态的所述短校准使能信号指示使能所述短校准模式，处于第四状态的所述短校准使能信号指示不使能所述短校准模式，所述第五状态和所述第六状态的逻辑电位不同。

在一些实施例中，所述校准电路，具体配置为在接收到校准启动信号时，若所述模式选择信号处于第五状态，则利用所述全校准模式对所述阻值控制码进行校准处理；或者，若所述模式选择信号处于第六状态，则利用所述短校准模式对所述阻值控制码进行校准处理；

在校准处理结束后，输出所述阻值控制码的新锁定值、变化记录信号和校准结束信号；

其中，所述变化记录信号指示所述阻值控制码的锁定值是否改变。

在一些实施例中，所述阻值控制码包括上拉控制码和下拉控制码，所述初始默认值包括上拉默认值和下拉默认值，所述校准处理包括上拉校准处理和下拉校准处理；

在所述短校准模式中，所述上拉校准处理的起点为所述上拉控制码的上一锁定值，所述下拉校准处理的起点为所述下拉控制码的上一锁定值；

在所述全校准模式中，所述上拉校准处理的起点为所述上拉默认值，所述下拉校准处理的起点为所述下拉默认值。

在一些实施例中，所述校准电路包括：

控制码产生模块，配置为基于所述模式选择信号，产生所述上拉控制码和所述下拉控制码；

电阻模块，包括电阻单元，配置为根据所述上拉控制码和所述下拉控制码对所述电阻单元的阻值进行控制，产生并输出阻值比较信号；其中，所述阻值比较信号指示所述电阻单元的阻值与标准阻值之间的大小关系；

控制模块，配置为在基于所述阻值比较信号，判断上拉校准处理或下拉校准处理是否完成；以及，在上拉校准处理和下拉校准处理均完成后，输出所述校准结束信号和所述变化记录信号；

所述控制码产生模块，还配置为在接收到锁存命令信号时，对所述阻值控制码进行锁存，产生所述阻值控制码的新锁定值；其中，所述锁存命令信号是在所述上拉校准处理和所述下拉校准处理均完成后产生的；

其中，所述控制码产生模块与所述电阻模块连接，所述电阻模块与所述控制模块连接。

在一些实施例中，所述控制码产生模块包括：

选择模块，配置为接收所述模式选择信号、所述上拉默认值、所述下拉默认值、所述上拉控制码的上一锁定值和所述下拉控制码的上一锁定值；若所述模式选择信号处于第五状态，则将所述上拉默认值输出为上拉初始值，将所述下拉默认值输出为下拉初始值；或者，若所述模式选择信号处于第六状态，则将所述上拉控制码的上一锁定值输出为所述上拉初始值，将所述下拉控制码的上一锁定值输出为所述下拉初始值；

调整模块，与所述选择模块连接，配置为基于所述上拉初始值和所述下拉初始值，产生所述上拉控制码和所述下拉控制码；以及，在所述下拉校准处理的进程中，对所述下拉控制码进行调整；在所述上拉校准处理的进程中，对所述上拉控制码进行调整。

在一些实施例中，所述控制模块，还配置为接收所述校准启动信号，基于所述校准启动信号，输出下拉使能信号和上拉使能信号；其中，有效的所述下拉使能信号指示执行下拉校准处理，有效的所述上拉使能信号指示执行上拉校准处理，且所述下拉使能信号和所述上拉使能信号中至多只有一个有效；

所述电阻模块还包括参考单元和比较器；

所述电阻单元，配置为接收所述上拉控制码和所述下拉控制码，输出第一电压信号；

所述参考单元，与所述控制模块连接，配置为基于所述下拉使能信号和所述上拉使能信号，输出参考电压信号；

所述比较器，与所述电阻单元和所述参考单元连接，配置为接收所述第一电压信号和所述参考电压信号，若所述第一电压信号大于参考电压信号，则输出处于第七状态的所述阻值比较信号；或者，若所述第一电压信号不大于参考电压信号，则输出处于第八状态的所述阻值比较信号；第七状态和第八状态的逻辑电位不同。

在一些实施例中，所述校准电路还包括时钟模块；

所述时钟模块，配置为基于所述校准启动信号，输出校准时钟信号；

所述调整模块，还配置为接收所述校准时钟信号和所述阻值比较信号；在所述上拉校准处理的进程中，在所述校准时钟信号的每一时钟周期，基于所述阻值比较信号对所述上拉控制码进行加法或减法处理；在所述下拉校准处理的进程中，在所述校准时钟信号的每一时钟周期，基于所述阻值比较信号对所述下拉控制码进行加法或减法处理；

所述控制模块，还配置为在所述校准时钟信号的每一时钟周期，对所述阻值比较信号的变化情况进行记录；在所述下拉校准处理的进程中，若所述阻值比较信号的变化符合目标结束条件，则确认下拉校准完成；在所述上拉校准处理的进程中，若所述阻值比较信号的变化符合目标结束条件，则确认上拉校准完成；

其中，所述控制码产生模块和所述控制模块均与所述时钟模块连接，所述控制码产生模块还与所述电阻模块连接。

在一些实施例中，所述控制模块，还配置为在所述上拉校准处理和所述下拉校准处理均完成后，输出内部结束信号；

所述时钟模块，还配置为接收所述内部结束信号，基于所述内部结束信号，停止输出所述校准时钟信号。

在一些实施例中，所述控制模块，具体配置为接收所述模式选择信号；基于所述模式选择信号将预设全校准结束条件和预设短校准结束条件的二者之一确定为所述目标结束条件。

在一些实施例中，在所述短校准模式中，所述下拉校准处理占用2个时钟周期；相应的，在所述模式选择信号处于第六状态的情况下：

所述调整模块，具体配置为在下拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第七状态，则对所述下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若所述阻值比较信号仍处于第七状态，则对所述下拉控制码的内部位继续进行减一运算；

或者，在下拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第七状态，则对所述下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若所述阻值比较信号处于第八状态，则对所述下拉控制码的内部位进行加一运算；

或者，在下拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第八状态，则对所述下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若所述阻值比较信号仍处于第八状态，则对所述下拉控制码的内部位继续进行加一运算；

或者，在下拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第八状态，则对所述下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若所述阻值比较信号处于第七状态，则对所述下拉控制码的内部位进行减一运算；

其中，所述下拉控制码的内部位是指所述下拉控制码的最小位，且所述下拉控制码的内部位不向用户开放。

在一些实施例中，在所述短校准模式中，所述上拉校准处理占用2个时钟周期；相应的，在所述模式选择信号处于第六状态的情况下：

所述调整模块，具体配置为在上拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第七状态，则对所述上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若所述阻值比较信号仍处于第七状态，则对所述上拉控制码的内部位继续进行减一运算；

或者，在上拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第七状态，则对所述上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若所述阻值比较信号处于第八状态，则对所述上拉控制码的内部位进行加一运算；

或者，在上拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第八状态，则对所述上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若所述阻值比较信号仍处于第八状态，则对所述上拉控制码的内部位继续进行加一运算；

或者，在上拉校准处理的第1个时钟周期中，若所述阻值比较信号处于第八状态，则对所述上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若所述阻值比较信号处于第七状态，则对所述上拉控制码的内部位进行减一运算；

其中，所述上拉控制码的内部位是指所述上拉控制码的最小位，且所述上拉控制码的内部位不向用户开放。

在一些实施例中，第一状态、第三状态、第五状态、第七状态是指高电平状态，第二状态、第四状态、第六状态、第八状态是指低电平状态；

所述逻辑电路包括与非门，所述与非门的两输入端分别接收所述短校准使能信号和所述比较结果信号。

第二方面，本公开实施例提供了一种电阻校准方法，所述方法包括：

在短校准模式未被使能的情况下，利用全校准模式对阻值控制码进行校准处理；或者，在短校准模式被使能的情况下，若所述阻值控制码的上一锁定值和初始默认值不同，则利用短校准模式对所述阻值控制码进行校准处理；或者，在短校准模式被使能的情况下，若所述阻值控制码的上一锁定值和所述初始默认值相同，则利用全校准模式对所述阻值控制码进行校准处理；

在校准处理完成后，对所述阻值控制码进行锁定处理；其中，所述阻值控制码用于调整电阻单元的阻值。

在一些实施例中，所述阻值控制码包括下拉控制码，且所述下拉控制码用于调整所述电阻单元的下拉阻值；所述校准处理包括下拉校准处理，且所述下拉校准处理占用2个时钟周期；

所述利用短校准模式对所述阻值控制码进行校准处理，包括：

在下拉校准处理的第1个时钟周期中，若所述电阻单元的下拉阻值大于标准阻值，则对所述下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若所述电阻单元的下拉阻值仍大于标准阻值，则对所述下拉控制码的内部位继续进行减一运算；

或者，在下拉校准处理的第1个时钟周期中，若所述电阻单元的下拉阻值大于标准阻值，则对所述下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若所述电阻单元的下拉阻值小于标准阻值，则对所述下拉控制码的内部位进行加一运算；

或者，在下拉校准处理的第1个时钟周期中，若所述电阻单元的下拉阻值小于标准阻值，则对所述下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若所述电阻单元的下拉阻值仍小于标准阻值，则对所述下拉控制码的内部位继续进行加一运算；

或者，在下拉校准处理的第1个时钟周期中，若所述电阻单元的下拉阻值小于标准阻值，则对所述下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若所述电阻单元的下拉阻值大于标准阻值，则对所述下拉控制码的内部位进行减一运算；

在一些实施例中，所述阻值控制码还包括上拉控制码，且所述上拉控制码用于调整所述电阻单元的上拉阻值；所述校准处理还包括上拉校准处理，所述上拉校准处理占用2个时钟周期；

所述利用短校准模式对所述阻值控制码进行校准处理，还包括：

在上拉校准处理的第1个时钟周期中，若所述电阻单元的上拉阻值小于标准阻值，则对所述上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若所述电阻单元的上拉阻值仍小于标准阻值，则对所述上拉控制码的内部位继续进行减一运算；

或者，在上拉校准处理的第1个时钟周期中，若所述电阻单元的上拉阻值小于标准阻值，则对所述上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若所述电阻单元的上拉阻值大于标准阻值，则对所述上拉控制码的内部位进行加一运算；

或者，在上拉校准处理的第1个时钟周期中，若所述电阻单元的上拉阻值大于标准阻值，则对所述上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若所述电阻单元的上拉阻值大于标准阻值，则对所述上拉控制码的内部位继续进行加一运算；

或者，在上拉校准处理的第1个时钟周期中，若所述电阻单元的上拉阻值大于标准阻值，则对所述上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若所述电阻单元的上拉阻值小于标准阻值，则对所述上拉控制码的内部位进行减一运算；

第三方面，本公开实施例提供了一种存储器，该存储器包括如第一方面所述的电阻校准电路。

本公开实施例提供了一种电阻校准电路、电阻校准方法和存储器，在全校准模式的基础上还引入了短校准模式，可以节省功耗，同时保证校准正确性。

附图说明

图1为一种上拉校准处理的电路结构示意图；

图2为一种下拉校准处理的电路结构示意图；

图3为本公开实施例提供的一种电阻校准电路的结构示意图；

图4为本公开实施例提供的另一种电阻校准电路的结构示意图；

图5为本公开实施例提供的一种校准处理的步骤示意图；

图6为本公开实施例提供的校准电路的具体结构示意图；

图7为本公开实施例提供的一种信号波形示意图；

图8为本公开实施例提供的一种校准处理的具体流程示意图一；

图9为本公开实施例提供的一种校准处理的具体流程示意图二；

图10为本公开实施例提供的一种电阻校准方法的流程示意图；

图11为本公开实施例提供的一种存储器的结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

以下为本公开实施例涉及的名词及缩写。

动态随机存取存储器（Dynamic Random Access Memory，DRAM）；

同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）；

双倍数据速率内存（Double Data Rate SDRAM，DDR）；

低功率DDR（Low Power DDR，LPDDR）；

第五代LPDDR（5th LPDDR，LPDDR5）。

存储器中存在用于执行输出驱动以及信号终结的输出驱动电路，其等效电阻的阻值需要进行校准以匹配实际应用场景。具体的，在校准过程中，需要通过调整阻值控制码的大小来改变输出驱动电路的等效电阻的阻值，直至其等效电阻的阻值符合要求，以上过程即为ZQ校准。

ZQ校准包括下拉电阻的校准（也称为下拉校准处理）和上拉电阻的校准（也称为上拉校准处理），ZQ控制码具体分为上拉控制码Zqpu和下拉控制码Zqpd。

针对上拉校准，请参见图1，对于上拉电阻部分，输出驱动电路的阻值受到6个可调节的信号（）控制，即上拉控制码，但内部位Zqpu0并不向用户开放，最终被锁定的上拉控制码仅有5位，具体是指。除此之外，图1中的VDDQ是指电源信号，PuSwitch是指上拉开关信号，在上拉校准过程中，PuSwitch均开启所控制的开关管。另外，图1中不同开关管的尺寸可以不同；示例性的，各个开关管的尺寸可以按照以下比例设计，开关管MN0：开关管MN1：开关管MN2：开关管MN3：开关管MN4：开关管MN5：开关管MN6：开关管MN7：开关管MN8：开关管。

针对下拉校准，请参见图2，对于下拉电阻部分，输出驱动电路的阻值同样受到6个可调节的信号（）控制，即下拉控制码，但内部位Zqpd0并不向用户开放。除此之外，图2中的VSS是指地信号，PdSwitch是指下拉开关信号，在下拉校准过程中，PdSwitch均开启所控制的开关管。类似的，图2中不同开关管（）的尺寸可以不同。

LPDDR5中存在两种ZQ校准模式可供选择：命令校准模式和背景校准模式。在背景校准模式下，通过DRAM内部的计时器进行计时，间隔某个固定时间重新进行ZQ校准，目前背景校准模式下的ZQ校准均采用基于二分法的全校准模式（Full Calibration）。

以上拉校准处理为例，全校准模式（Full Calibration）以上拉控制码为校准起点，主要包括以下步骤：

步骤1：设置，判断输出驱动电路的上拉等效阻值是否大于标准阻值；

步骤2：若输出驱动电路的上拉等效阻值大于标准阻值，则确认，并设置；若输出驱动电路的上拉等效阻值小于标准阻值，则确认，并设置；再次判断输出驱动电路的上拉等效阻值是否大于标准阻值。

步骤3~步骤7均与步骤2类似。

换句话说，步骤2能够确定Zqpu[5]的取值，步骤3能够确定Zqpu[4]的取值，步骤4能够确定Zqpu[3]的取值，步骤5能够确定Zqpu[2]的取值，步骤6能够确定Zqpu[1]的取值，步骤7能够确定Zqpu[0]的取值。以上每一步骤均占用1个时钟周期，从而总共需要占用7个时钟周期；类似的，下拉校准处理也要占用7个时钟周期，导致ZQ校准的功耗较大，占用的时钟周期多。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种电阻校准电路10的组成结构示意图。如图3所示，该电阻校准电路10包括：

寄存电路11，配置为存储并输出短校准使能信号；

比较电路12，配置为接收阻值控制码的上一锁定值和初始默认值，对阻值控制码的上一锁定值和初始默认值进行一致性比较，输出比较结果信号；

逻辑电路13，配置为接收短校准使能信号和比较结果信号，对短校准使能信号和比较结果信号进行逻辑运算，输出模式选择信号；

校准电路14，配置为在接收到校准启动信号时，基于模式选择信号，利用短校准模式和全校准模式的两者之一对阻值控制码进行校准处理，并在校准处理完成后，对阻值控制码进行锁定处理；

其中，寄存电路11和比较电路12均与逻辑电路13连接，逻辑电路13与校准电路14连接。

需要说明的是，如前述，输出驱动电路的等效阻值可能会因为环境参数（例如电压/温度）的改变而产生偏移，因此需要定期对阻值控制码进行校准，但是全校准模式会导致电阻校准过程的功耗较高且占用的时钟周期较多。针对这一问题，本公开实施例提供了电阻校准电路10来对输出驱动电路的阻值进行校准，由于电阻校准电路10在全校准模式的基础上还引入了短校准模式（Short Calibration）。特别地，短校准模式的能耗小于全校准模式的能耗，和/或，短校准模式占用的时钟周期小于全校准模式占用的时钟周期。如此，在某些场景下，通过短校准模式代替全校准模式进行校准处理，能够降低功耗，减少资源占用。

还需要说明的是，在本公开实施例中，通过配置短校准使能信号的电平值，能够控制电阻校准电路10通过哪一种模式进行校准。但需要注意的是，短校准模式本质属于不完全校准，存储器上电（或初始化）后的第1次校准必须通过全校准模式进行。因此，如图3所示，若比较结果信号指示阻值控制码的上一锁定值和初始默认值一致，说明本次校准是存储器上电（或初始化）后的第1次校准，必须采用全校准模式进行校准；若比较结果信号指示阻值控制码的上一锁定值和初始默认值不一致，则根据短校准使能信号选择短校准模式和全校准模式的两者之一进行校准。

这样，通过本公开实施例提供的电阻校准电路10，能够通过全校准模式执行存储器上电（或初始化）后的第1次校准过程，后续根据短校准使能信号选择短校准模式和全校准模式的二者之一执行校准过程，能够降低电阻校准的能耗，同时保证校准正确性。

需要说明的是，寄存电路11具体可以为模式寄存器（Mode Register），短校准使能信号占用其中的一个参数位；比较电路12可以由异或门、同或门等构成；逻辑电路13可以包括但不限于以下器件：与非门、或非门、与门、或门、非门；校准电路14的具体构成参见后续描述。

如图4所示，阻值控制码的上一锁定值可以表示为last ZqCode，初始默认值可以表示为Defalt ZqCode，比较结果信号可以表示为CodeMch，短校准使能信号可以表示为ShortEn，模式选择信号可以表示为CalMode，校准启动信号可以表示为ZqCalStart。

在一些实施例中，如图3和图4所示，比较电路12，具体配置为在阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode不相同的情况下，输出处于第一状态的比较结果信号CodeMch；或者，在阻值控制码的上一锁定值last ZqCode和初始默认值DefaltZqCode相同的情况下，输出处于第二状态的比较结果信号CodeMch，第一状态和第二状态的逻辑电位不同，具体可以根据实际应用场景确定。

相应的，如图3和图4所示，逻辑电路13，具体配置为在短校准使能信号ShortEn处于第四状态的情况下，输出处于第五状态的模式选择信号CalMode；或者，在短校准使能信号ShortEn处于第三状态且比较结果信号CodeMch处于第一状态的情况下，输出处于第六状态的模式选择信号CalMode；或者，在短校准使能信号ShortEn处于第三状态且比较结果信号CodeMch处于第二状态的情况下，输出第五状态的模式选择信号CalMode。

在这里，第三状态和第四状态的逻辑电位不同，处于第三状态的短校准使能信号ShortEn指示使能短校准模式，处于第四状态的短校准使能信号ShortEn指示不使能短校准模式，第五状态和第六状态的逻辑电位不同，具体可以根据实际应用场景确定。

需要说明的是，在一种情况下，短校准使能信号ShortEn的电平值可以是用户设置的，在另一种情况下，短校准使能信号ShortEn的电平值也可以是经由电路中的其他机制确定的，例如，由于输出驱动电路的等效阻值主要受到环境参数（电压/温度）的影响，如果环境参数变动较小，则可以控制短校准使能信号ShortEn处于第三状态；如果环境参数变动较大，则可以控制短校准使能信号ShortEn处于第四状态。除此之外，如果环境参数变动较大，也可以执行初始化操作使得阻值控制码为默认初始值，从而电阻校准电路10仍然能够以全校准模式进行校准，确保了校准正确性。

换句话说，在电压和温度未发生突变的情况下，无需通过全校准模式进行校准。而本公开实施例对于这种无需以全校准模式进行校准的情况，提出一种基于短校准模式的校准机制，能够减少ZQ校准时间和校准功耗。

相应的，如图3和图4所示，校准电路14，具体配置为在接收到校准启动信号ZqCalStart时，若模式选择信号CalMode处于第五状态，则利用全校准模式对阻值控制码进行校准处理；或者，若模式选择信号CalMode处于第六状态，则利用短校准模式对阻值控制码进行校准处理；

校准电路14，还配置为在校准处理结束后，输出阻值控制码的新锁定值LatchedCode、变化记录信号ZQUF和校准结束信号ZqCalDone；其中，变化记录信号ZQUF指示阻值控制码的锁定值是否改变。

在这里，若阻值控制码的新锁定值LatchedCode相对于上一锁定值last ZqCode发生改变，则变化记录信号ZQUF处于第九电平状态；若阻值控制码的新锁定值LatchedCode相对于上一锁定值last ZqCode未发生改变，则变化记录信号ZQUF处于第十电平状态，第九电平状态和第十电平状态的逻辑电位不同。

需要说明的是，在第一种可选场景中，第一状态、第三状态、第五状态为高电平状态“1”，第二状态、第四状态、第六状态为低电平状态“0”，且逻辑电路13主要为与非门，与非门的两输入端分别接收短校准使能信号ShortEn和比较结果信号CodeMch，与非门的输出端输出模式选择信号CalMode。此时，各信号存在以下几种变化：

（1）短校准使能信号ShortEn被设置为1，比较结果信号CodeMch=1（阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode不一致），此时模式选择信号CalMode=0，校准电路14通过短校准模式进行校准处理；

（2）短校准使能信号ShortEn被设置为1，比较结果信号CodeMch=0（阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode一致），此时模式选择信号CalMode=1，校准电路14通过全校准模式进行校准处理；

（3）短校准使能信号ShortEn被设置为0，无论比较结果信号CodeMch为何种状态，模式选择信号CalMode=1，此时校准电路14通过全校准模式进行校准处理。

在第二种可选场景中，第一状态、第三状态、第五状态为低电平状态“0”，第二状态、第四状态、第六状态为高电平状态“1”，逻辑电路13主要为或非门，或非门的两输入端分别接收短校准使能信号ShortEn和比较结果信号CodeMch，或非门的输出端输出模式选择信号CalMode。

除了第一种可选场景和第二种可选场景外，本公开实施例还有更多可能。在后续实施例中，均以第一种可选场景为例进行解释说明，其他场景可以适应性理解。

从以上可以看出，电阻校准电路10可以实现如图5所示的控制逻辑，具体包括：

S201：触发阻值控制码的校准。

S202：判断短校准模式是否使能

在这里，对于步骤S202，如果判断结果为是，则执行步骤S203；如果判断结果为否，则执行步骤S204。

需要说明的是，“短校准模式使能”在电路中体现为“短校准使能信号ShortEn处于第三状态”，“短校准模式不使能”在电路中体现为“短校准使能信号ShortEn处于第四状态”。

S203：判断阻值控制码的上一锁定值和初始默认值是否相同

在这里，对于步骤S203，如果判断结果为是，则执行步骤S204；如果判断结果为否，则执行步骤S205。

S204：采用全校准模式进行校准处理。

S205：采用短校准模式进行校准处理。

从以上可以看出，通过配置寄存电路11（即MR寄存器）用于指示短校准模式的使能与失能。在短校准模式使能的情况下，还需考虑阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode是否相同；具体的，如果阻值控制码的上一锁定值last ZqCode和初始默认值相同，则模式选择信号CalMode处于表征全校准模式的逻辑电位；如果阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode不同，则模式选择信号CalMode处于表征短校准模式的逻辑电位。换句话说，在上电后的首次校准，阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode相同，因此首次校准默认采用全校准模式；以及在重置/初始化处理后，阻值控制码的上一锁定值last ZqCode和初始默认值DefaltZqCode相同，因此首次校准默认采用全校准模式，从而保证校准正确性；在后续校准过程中，如果短校准使能信号被配置为指示短校准模式的逻辑电位，则采用短校准模式，从而节省功耗。

在一种具体的实施例中，无论是短校准模式还是全校准模式，校准处理均包括上拉校准处理和下拉校准处理，初始默认值Defalt ZqCode包括上拉默认值和下拉默认值，阻值控制码可以表示为Zqcode，具体包括上拉控制码和下拉控制码。在这里，上拉校准处理是指对上拉控制码进行校准，下拉校准处理是指对下拉控制码进行校准，上拉校准处理和下拉校准处理是分开进行的，特别地，阻值控制码的锁定值是指和，内部位Zqpu[0]和内部位Zqpd[0]仅用于校准过程而不会被锁定，或者说不向用户开放。

在不同的应用场景中，前述的“阻值控制码的上一锁定值last ZqCode和初始默认值Defalt ZqCode相同”的含义可以是下述一种：（1）上拉控制码的上一锁定值和上拉默认值相同；（2）下拉控制码的上一锁定值和下拉默认值相同；（3）上拉控制码的上一锁定值和上拉默认值相同且下拉控制码的上一锁定值和下拉默认值相同。

需要说明的是，短校准模式的具体校准逻辑具有多种可能，校准电路14的结构需要根据短校准模式的校准逻辑设计，以下仅提供一种可选的示例。

在一种具体的实施例中，对于短校准模式，上拉校准处理的起点为上拉控制码的上一锁定值，下拉校准处理的起点为下拉控制码的上一锁定值；在全校准模式中，上拉校准处理的起点为上拉默认值，下拉校准处理的起点为下拉默认值。

这样，在采用不同的校准模式时，上拉控制码和下拉控制码的初始值不同，从而短校准模式占用的时钟周期和功耗更小。

相应的，如图6所示，校准电路14包括：

控制码产生模块141，配置为基于模式选择信号CalMode，产生上拉控制码和下拉控制码；在图6中，下拉控制码和下拉控制码整体表示为Zqcode；

电阻模块142，包括电阻单元1421，配置为根据上拉控制码和下拉控制码对电阻单元1421的阻值进行控制，产生并输出阻值比较信号CmpRslt；其中，阻值比较信号CmpRslt指示电阻单元1421的阻值与标准阻值之间的大小关系；

控制模块143，配置为基于阻值比较信号CmpRslt，判断上拉校准处理或下拉校准处理是否完成；以及，在上拉校准处理和下拉校准处理均完成后，输出校准结束信号ZqCalDone和变化记录信号ZQUF；

控制码产生模块141，还配置为在接收到锁存命令信号时，对阻值控制码进行锁存，产生阻值控制码的新锁定值LatchedCode；

如图6所示，控制码产生模块141与电阻模块142连接，电阻模块142与控制模块143连接。

需要说明的是，图6中的电阻单元1421的结构与前述的输出驱动电路的结构相同。如前述，上拉校准处理具体是指对进行校准，下拉校准处理具体是指对进行校准，而“对阻值控制码进行锁存处理”是指对和进行锁存。

需要说明的是，锁存命令信号是在上拉校准处理和下拉校准处理均完成后产生的。在一种情况下，校准启动信号ZqCalStart和锁存命令信号可以理解为内存控制器Controller发送给DRAM的，且校准启动信号ZqCalStart和锁存命令信号之间的时间间隔明显大于上拉校准处理和下拉校处理所需的时间，以便锁存到校准后的阻值控制码；在另一种情况下，校准启动信号ZqCalStart是内存控制器Controller产生的，锁存命令信号是根据校准结束信号ZqCalDone产生的。

需要说明的是，由于上拉控制码和下拉控制码的校准起点受到所采用的校准模式的影响，所以控制码产生模块141需要根据模式选择信号CalMode进行工作。具体来说，如图6所示，控制码产生模块141包括：

选择模块1411，配置为接收模式选择信号CalMode、上拉默认值、下拉默认值、上拉控制码的上一锁定值和下拉控制码的上一锁定值；若模式选择信号CalMode处于第五状态，则将上拉默认值输出为上拉初始值，将下拉默认值输出为下拉初始值；或者，若模式选择信号CalMode处于第六状态，则将上拉控制码的上一锁定值输出为上拉初始值，将下拉控制码的上一锁定值输出为下拉初始值；

调整模块1412，与选择模块1411连接，配置为基于上拉初始值Zqpu₀[5:1]和下拉初始值Zqpd₀[5:1]，产生上拉控制码Zqpu[5:0]和下拉控制码Zqpd[5:0]；以及，在下拉校准处理的进程中，对下拉控制码Zqpd[5:0]进行调整；在上拉校准处理的进程中，对上拉控制码Zqpu[5:0]进行调整。

在图6中，上拉默认值和下拉默认值的整体表示为Defalt ZqCode，上拉控制码的上一锁定值和下拉控制码的上一锁定值的整体表示为last ZqCode，上拉初始值Zqpu₀[5:1]和下拉初始值Zqpd₀[5:1]的整体表示为InitCode。

如前述，在利用上拉初始值Zqpu₀[5:1]产生上拉控制码Zqpu[5:0]时，调整模块1412会默认内部位Zqpu0=0，在利用下拉初始值Zqpd₀[5:1]产生下拉控制码Zqpd[5:0]时，调整模块1412会默认内部位Zqpd0=0从而实现补位处理。

在一些实施例中，如图6所示，控制模块143，还配置为接收校准启动信号ZqCalStart，基于校准启动信号ZqCalStart，输出下拉使能信号pdEn和上拉使能信号PuEn；其中，有效的下拉使能信号pdEn指示执行下拉校准处理，有效的上拉使能信号PuEn指示执行上拉校准处理，且下拉使能信号pdEn和上拉使能信号PuEn中至多只有一个有效；

电阻模块142还包括参考单元1422和比较器1423；

电阻单元1421，配置为接收上拉控制码Zqpu[5:0]和下拉控制码Zqpd[5:0]，输出第一电压信号；

参考单元1422，与控制模块143连接，配置为基于下拉使能信号PdEn和上拉使能信号PuEn，输出参考电压信号；

比较器1423，与电阻单元1421和参考单元1422连接，配置为接收第一电压信号和参考电压信号，若第一电压信号大于参考电压信号，则输出处于第七状态的阻值比较信号CmpRslt；若第一电压信号不大于参考电压信号，则输出处于第八状态的阻值比较信号CmpRslt。

在一种可能中，电阻单元1421可以先利用外接到地的标准电阻对上拉电阻部分进行校准，然后利用校准后的上拉电阻部分对下拉电阻部分进行校准，即先进行上拉校准再进行下拉校准；在另一种可能中，电阻单元1421可以先利用外接电源的标准电阻对下拉电阻部分进行校准，然后利用校准后的下拉电阻部分对上拉电阻部分进行校准，即先进行下拉校准再进行上拉校准。

这样，阻值比较信号CmpRslt的电平状态可以指示经上拉控制码控制后的电阻单元1421的上拉等效电阻与标准阻值之间的关系，从而判断目前的上拉控制码Zqpu[5:0]是否合适；或者，阻值比较信号CmpRslt的电平状态可以指示经下拉控制码控制后的电阻单元1421的下拉等效电阻与标准阻值之间的关系，从而判断目前的下拉控制码Zqpd[5:0]是否合适。

在一些实施例中，如图6所示，校准电路14还包括时钟模块144；其中，时钟模块144，配置为基于校准启动信号ZqCalStart，输出校准时钟信号ZqClk；

调整模块1412，还配置为接收校准时钟信号ZqClk和阻值比较信号CmpRslt；在上拉校准处理的进程中，在校准时钟信号ZqClk的每一时钟周期，基于阻值比较信号CmpRslt对上拉控制码进行加法或减法处理；在下拉校准处理的进程中，在校准时钟信号ZqClk的每一时钟周期，基于阻值比较信号CmpRslt对下拉控制码Zqpd[5:0]进行加法或减法处理；

控制模块143，还配置为在校准时钟信号ZqClk的每一时钟周期，对阻值比较信号CmpRslt的变化情况进行记录；在下拉校准处理的进程中，若阻值比较信号CmpRslt的变化符合目标结束条件，则确认下拉校准完成；在上拉校准处理的进程中，若阻值比较信号CmpRslt的变化符合目标结束条件，则确认上拉校准完成；其中，控制码产生模块141和控制模块143均与时钟模块144连接，控制码产生模块141还与电阻模块142连接。

需要说明的是，“确认下拉校准完成”和“确认上拉校准完成”在电路中可以体现为输出相应的信号，从而其他模块可以获知这些信息。

在一些实施例中，控制模块143，还配置为在上拉校准处理和下拉校准处理均完成后，输出内部结束信号Done；时钟模块144，还配置为接收内部结束信号Done，基于内部结束信号Done，停止输出校准时钟信号ZqClk。

这样，时钟模块144所输出的校准时钟信号ZqClk控制着整个校准进程。以先下拉处理再上拉处理为例，如图7所示，在接收到校准启动信号ZqCalStart（在图7中体现为校准启动信号ZqCalStart产生1个脉冲），时钟模块144开始输出校准时钟信号ZqClk，下拉使能信号PdEn变为高电平状态（即有效），此时在校准时钟信号ZqClk的每一时钟周期，调整模块1412根据阻值比较信号CmpRslt对下拉控制码Zqpd[5:0]进行加减，直至下拉控制码Zqpd[5:0]调整完成，也即下校准处理结束；然后，上拉使能信号PuEn变为高电平状态（即有效），此时在校准时钟信号ZqClk的每一时钟周期，调整模块1412根据阻值比较信号CmpRslt对上拉控制码Zqpu[5:0]进行调整，直至上拉控制码Zqpu[5:0]调整完成，此时上校准处理结束，同时控制模块143输出校准结束信号ZqCalDone和变化记录信号ZQUF。最后，在一定的时间后，调整模块1412还接收到锁存命令信号，从而对上拉控制码Zqpu[5:1]和下拉控制码Zqpd[5:1]进行锁存处理。

如前述，若阻值控制码的新锁定值相对于上一锁定值发生变化（Zqpu[5:1]和Zqpd[5:1]的至少一个发生变化），则变化记录信号ZQUF处于第九状态；若阻值控制码的新锁定值相对于上一锁定值未发生变化（Zqpu[5:1]和Zqpd[5:1]均未发生变化），则变化记录信号ZQUF处于第十状态。

针对先进行上拉处理再进行下拉处理的场景，以第七状态和第九状态均为高电平状态H，第八状态和第十状态均为低电平L为例，如图8和图9所示，以下提供一种短校准模式的具体步骤说明。

如图8所示，短校准模式的过程包括：

S300：短校准模式开始。

S301：将下拉控制码的上一锁定值确定为下拉初始值Zqpd₀[5:1]，将上拉控制码的上一锁定值确定为上拉初始值Zqpu₀[5:1]。

S302：对下拉初始值Zqpd₀[5:1]和上拉初始值Zqpu₀[5:1]进行补位，形成下拉控制码Zqpd[5:0]和上拉控制码Zqpu[5:0]。

示例性的，下拉初始值Zqpd₀[5:1]=10010，此时补位形成的下拉控制码；上拉初始值Zqpu₀[5:1] =10010，此时补位形成的上拉控制码。

S303：上拉校准处理开始；对电阻单元输出的第一电压信号和参考单元输出的参考电压信号进行比较。

S304：第一电压信号参考电压信号

在这里，对于步骤S304，如果判断结果为是，则执行步骤S305，如果判断结果为否，则执行步骤S311。

S305：阻值比较信号CmpRslt=H。

在这里，由于第一电压信号参考电压信号，因此所得到的阻值比较信号CmpRslt处于高电平状态“H”。

S306：将上拉控制码Zqpu[5:0]减去半位。

示例性的，。特别的，由于内部位Zqpu0并不参与锁定处理，所以Zqpu0的位权相当于Zqpu[5:1]的“半位”，即对内部位Zqpu0进行减一运算。

S307：对电阻单元输出的第一电压信号和参考单元输出的参考电压信号进行比较。

S308：

在这里，对于步骤S308，如果判断结果为是，则执行步骤S309，如果判断结果为否，则执行步骤S317。

S309：阻值比较信号CmpRslt=H。

S310：将上拉控制码Zqpu[5:0]继续减去半位，并执行步骤S320。

此时，，即对内部位Zqpu0继续进行减一运算。此时，Zqpu[5:1]相较于上一锁定值总共减少了一位，同时上拉校准处理完成。

在这种情况下，在后续锁存命令信号到来时，上拉控制码的锁定值Zqpu[5:1]=10001，相较于上一锁定值发生改变。

S311：阻值比较信号CmpRslt=L。

在这里，由于第一电压信号参考电压信号，因此所得到的阻值比较信号CmpRslt处于低电平状态“L”。

S312：将上拉控制码Zqpu[5:0]加上半位。

此时，，即对内部位Zqpu0进行加一运算。

S313：对电阻单元输出的第一电压信号和参考单元输出的参考电压信号进行比较。

S314：

在这里，对于步骤S314，如果判断结果为是，则执行步骤S318，如果判断结果为否，则执行步骤S315。

S315：阻值比较信号CmpRslt=L。

S316：将上拉控制码Zqpu[5:0]继续加上半位，并执行步骤S320。

此时，，即对内部位Zqpu0进行加一运算。这样，Zqpu[5:1]相较于较上一锁定值总共增加了一位，并结束上拉校准处理。

在这种情况下，在后续锁存命令信号到来时，上拉控制码的锁定值Zqpu[5:1]=10011，相较于上一锁定值发生改变。

S317：阻值比较信号CmpRslt=L，并执行步骤S319。

S318：阻值比较信号CmpRslt=H，并执行步骤S319。

S319：将上拉控制码Zqpu[5:1]还原为上一锁定值。

具体的说，如果是S317后执行S319，那么S319的具体操作是：将上拉控制码加上半位，即；如果是S318后执行S319，那么S319的具体操作是：将上拉控制码减去半位，即，并结束上拉校准处理。

在这种情况下，在后续的锁存命令信号到来时，上拉控制码Zqpu[5:1]=10010，相较于上一锁定值未发生改变。

S320：上拉校准处理结束。

这样，上拉校准处理固定占据2个时钟周期。

如图9所示，在步骤S320之后，继续执行步骤S401~S420以完成下拉校准部分，下拉校准处理具体包括：

S401：下拉校准处理开始；对电阻单元输出的第一电压信号和参考单元输出的参考电压信号进行比较。

S402：

在这里，对于步骤S402，如果判断结果为是，则执行步骤S403，如果判断结果为否，则执行步骤S409。

S403：阻值比较信号CmpRslt=H。

S404：将下拉控制码Zqpd[5:0]减去半位。

此时，，即对内部位Zqpd0进行减一运算。

S405：对电阻单元输出的第一电压信号和参考单元输出的参考电压信号进行比较。

S406：第一电压信号

在这里，对于步骤S406，如果判断结果为是，则执行步骤S407，如果判断结果为否，则执行步骤S415。

S407：阻值比较信号CmpRslt=H。

S408：将下拉控制码Zqpd[5:0]继续减去半位，并执行步骤S418。

此时，，即对内部位Zqpu0进行减一运算。这样，Zqpd[5:1]相较于上一锁定值总共减少了一位。

在这种情况下，当后续的锁定命令信号到来时，本次的下拉控制码的锁定值Zqpd[5:1]=10001，相较于上一锁定值发生改变。

S409：阻值比较信号CmpRslt=L。

S410：将下拉控制码Zqpd[5:0]加上半位。

此时，，即对内部位Zqpu0进行加一运算。

S411：对电阻单元输出的第一电压信号和参考单元输出的参考电压信号进行比较。

S412：

在这里，对于步骤S412，如果判断结果为是，则执行步骤S416，如果判断结果为否，则执行步骤S413。

S413：阻值比较信号CmpRslt=L。

S414：将下拉控制码Zqpd[5:0]继续加上半位，并执行步骤S418。

此时，，即对内部位Zqpu0进行加一运算。这样，Zqpd[5:1]相较于较上一锁定值总共增加了一位。

在这种情况下，在后续的锁存命令信号到来时，下拉控制码的锁定值Zqpd[5:1]=10011，相较于上一锁定值发生改变。

S415：阻值比较信号CmpRslt=L，并执行步骤S417。

S416：阻值比较信号CmpRslt=H，并执行步骤S417。

S417：将下拉控制码Zqpd[5:1]还原为上一锁定值。

具体的说，如果是S415后执行S417，那么S417的具体操作是：将下拉控制码加上半位，即；如果是S416后执行S417，那么S417的具体操作是：将下拉控制码减去半位，即。

在这种情况下，在后续锁存命令信号到来时，下拉控制码Zqpd[5:1]=10010，相较于上一锁定值未发生改变。

S418：下拉校准处理结束，并执行步骤S419或者步骤S420。

S419：若上拉控制码的新锁定值和下拉控制码的新锁定值均无变化，则确定变化记录信号ZQUF=L。

S420：若上拉控制码的新锁定值和下拉控制码的新锁定值至少有一个变化，则确定变化记录信号ZQUF=H。

请注意，如图1所示，电阻单元的上拉电阻部分由N型场效应管NMOS构成；但是，电阻单元的下拉电阻部分需要由P型场效应管构成，以符合上述的校准逻辑。或者，在另一些实施例中，如图2所示，电阻单元的下拉电阻部分也可以由N型场效应管构成，此时步骤S404应该调整为“将下拉控制码Zqpd[5:0]加上半位”，步骤S408应该调整为“将下拉控制码Zqpd[5:0]继续加上半位”，步骤S410应该调整为“将下拉控制码Zqpd[5:0]减去半位”；步骤S414应该调整为“将下拉控制码Zqpd[5:0]继续减去半位”。或者，也可以不修改上述步骤，通过在电路中引入反相器实现上述逻辑。

从以上可以看出，全校准模式和短校准模式的校准过程不同，全校准模式至少占用（）个时钟周期，短校准模式至少占用（）个时钟周期；因此短校准模式下的每次校准处理至少能够节省（）个时钟周期。此时，由于一个电子设备中可能存在很多个存储器，每个存储器中ZQ校准的时间和功耗都将明显减小。

同时，全校准模式和短校准模式下的校准完成（包括上拉校准完成和下拉校准完成）的标志条件也是不同的。因此，如图6所示，控制模块143，具体配置为接收模式选择信号CalMode；基于模式选择信号CalMode将预设全校准结束条件和预设短校准结束条件的二者之一确定为目标结束条件。

示例性的，在短校准模式中，上拉校准处理和下拉校准处理各自占用2个时钟周期，预设短校准结束条件包括以下条件：（1）阻值比较信号CmpRslt在2个时钟周期中均为第七电平状态；（2）阻值比较信号CmpRslt在第1个时钟周期中为第七电平状态且阻值比较信号CmpRslt在第2个时钟周期中为第八电平状态；（3）阻值比较信号CmpRslt在2个时钟周期中均为第八电平状态；（4）阻值比较信号CmpRslt在第1个时钟周期中为第八电平状态且阻值比较信号CmpRslt在第2个时钟周期中为第七电平状态。以上条件之间为“或”逻辑，即对于上拉校准处理，只要符合以上任一条件均可视为上拉校准完成；对于下拉校准处理，只要符合以上任一条件均可视为下拉校准完成。换句话说，在2个时钟周期内，无论阻值比较信号CmpRslt呈现何种变化，上拉校准处理下拉校准处理均会被视为完成。应理解，如果温度电压变化不大的情况，或者两次校准时间间隔较小的情况，一般电阻不会发生太大偏移，所以上拉控制码下拉控制码一般不需要改变太多，只需要微调就可以达到精确度。

另外，在全校准模式中，上拉校准处理和下拉校准处理各自占用7个时钟周期，预设全校准结束条件可以相应制定。

在前述说明中，需要根据阻值比较信号CmpRslt的变化情况确定是否校准结束，所以目标结束条件本质上是对阻值比较信号CmpRslt的一种变化规定。在另一些实施例中，由于全校准模式占用（）个时钟周期，短校准模式占用（）个时钟周期，所以目标结束条件的也可以根据时钟周期的计数确定。也就是说，在全校准模式中，在下拉校准处理开始后，间隔7个时钟周期之后结束下拉校准进程；在上拉校准处理开始后，间隔7个时钟周期之后结束上拉校准进程。在短校准模式中，在下拉校准处理开始后，间隔2个时钟周期之后结束下拉校准进程；在上拉校准处理开始后，间隔2个时钟周期之后结束上拉校准进程。

为了实现图9所示的校准步骤，在模式选择信号处于第六状态的情况下，调整模块1412，具体配置为（1）在下拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第七状态，则对下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt仍处于第七状态，则对下拉控制码继续的内部位继续进行减一运算。或者，（2）在下拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第七状态，则对下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt处于第八状态，则对下拉控制码的内部位进行加一运算。或者，（3）在下拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第八状态，则对下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt仍处于第八状态，则对下拉控制码的内部位继续进行加一运算。或者，（4）在下拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第八状态，则对下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt处于第七状态，则对下拉控制码的内部位进行减一运算。

在这里，下拉控制码的内部位是指所述下拉控制码的最小位，且下拉控制码的内部位不向用户开放。换句话说，“对内部位进行加一运算”相当于前述的“半位加法运算”，“对内部位进行减一运算”相当于前述的“半位减法运算”。

为了实现图8的所示的校准步骤，在模式选择信号处于第六状态的情况下，调整模块1412，具体配置为（1）在上拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第七状态，则对上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt仍处于第七状态，则对上拉控制码继续的内部位继续进行减一运算。或者，（2）在上拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第七状态，则对上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt处于第八状态，则对上拉控制码的内部位进行加一运算。或者，（3）在上拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第八状态，则对上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt仍处于第八状态，则对上拉控制码的内部位继续进行加一运算。或者，（4）在上拉校准处理的第1个时钟周期中，若阻值比较信号CmpRslt处于第八状态，则对上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若阻值比较信号CmpRslt处于第七状态，则对上拉控制码的内部位进行减一运算。

在这里，上拉控制码的内部位是指上拉控制码的最小位，且上拉控制码的内部位不向用户开放。特别的，以上校准的具体细节仅仅是一种示例，根据实际的电路设计，校准细节可以进行相应调整，如将加一处理变为减一处理，将减一处理变为加一处理等。

综上所述，在电压和温度未发生突变的情况下，无需通过全校准模式（FullCalibration）进行ZQ校准，本公开对于这种情况，提出一种基于短校准模式（ShortCalibration）的优化的ZQ校准逻辑，能够减少ZQ校准时间和校准功耗。具体来说，在背景校准模式中可以使能短校准模式（即短校准使能信号被配置为第三状态），从而节省大量的校准时间和功耗。除此之外，短校准模式也可以应用在命令校准模式中。

在本公开的又一实施例中，参见图10，其示出了本公开实施例提供的一种电阻校准方法。如图10所示，该方法包括：

S601：在短校准模式未被使能的情况下，利用全校准模式对阻值控制码进行校准处理。

S602：在短校准模式被使能的情况下，若阻值控制码的上一锁定值和初始默认值不同，则利用短校准模式对阻值控制码进行校准处理。

S603：在短校准模式被使能的情况下，若阻值控制码的上一锁定值和初始默认值相同，则利用全校准模式对阻值控制码进行校准处理。

应注意，步骤S601、S602和S603之间为“或逻辑”。

S604：在校准处理完成后，对阻值控制码进行锁定处理；其中，阻值控制码用于调整电阻单元的阻值。

在这里，电阻单元可以是指DRAM中的输出驱动电路。

需要说明的是，阻值控制码包括下拉控制码，且下拉控制码用于调整电阻单元的下拉阻值；校准处理包括下拉校准处理，且下拉校准处理占用2个时钟周期。在一种具体的实施例中，所述利用短校准模式对阻值控制码进行校准处理，包括：

（1）在下拉校准处理的第1个时钟周期中，若电阻单元的下拉阻值大于标准阻值，则对下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若电阻单元的下拉阻值仍大于标准阻值，则对下拉控制码的内部位继续进行减一运算；或者，（2）在下拉校准处理的第1个时钟周期中，若电阻单元的下拉阻值大于标准阻值，则对下拉控制码的内部位进行减一运算；在下拉校准处理的第2个时钟周期中，若电阻单元的下拉阻值小于标准阻值，则对下拉控制码的内部位进行加一运算；或者，（3）在下拉校准处理的第1个时钟周期中，若电阻单元的下拉阻值小于标准阻值，则对下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若电阻单元的下拉阻值仍小于标准阻值，则对下拉控制码的内部位继续进行加一运算；或者，（4）在下拉校准处理的第1个时钟周期中，若电阻单元的下拉阻值小于标准阻值，则对下拉控制码的内部位进行加一运算；在下拉校准处理的第2个时钟周期中，若电阻单元的下拉阻值大于标准阻值，则对下拉控制码的内部位进行减一运算；

其中，下拉控制码的内部位是指下拉控制码的最小位，且下拉控制码的内部位不向用户开放。

应理解，以上实施例应用于下拉电阻由P型场效应管构成的场景。在另一些实施例中，如果下拉电阻为N型场效应管构成，在电阻单元的下拉阻值大于标准阻值时，对下拉控制码的内部位进行加一运算；在电阻单元的下拉阻值小于标准阻值时，则对下拉控制码的内部位进行减一运算。

还需要说明的是，阻值控制码还包括上拉控制码，且上拉控制码用于调整电阻单元的上拉阻值；校准处理还包括上拉校准处理，上拉校准处理占用2个时钟周期；在一种具体的实施例中，所述利用短校准模式对阻值控制码进行校准处理，还包括：

（1）在上拉校准处理的第1个时钟周期中，若电阻单元的上拉阻值小于标准阻值，则对上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若电阻单元的上拉阻值仍小于标准阻值，则对上拉控制码的内部位继续进行减一运算；或者，（2）在上拉校准处理的第1个时钟周期中，若电阻单元的上拉阻值小于标准阻值，则对上拉控制码的内部位进行减一运算；在上拉校准处理的第2个时钟周期中，若电阻单元的上拉阻值大于标准阻值，则对上拉控制码的内部位进行加一运算；或者，（3）在上拉校准处理的第1个时钟周期中，若电阻单元的上拉阻值大于标准阻值，则对上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若电阻单元的上拉阻值大于标准阻值，则对上拉控制码的内部位继续进行加一运算；或者，（4）在上拉校准处理的第1个时钟周期中，若电阻单元的上拉阻值大于标准阻值，则对上拉控制码的内部位进行加一运算；在上拉校准处理的第2个时钟周期中，若电阻单元的上拉阻值小于标准阻值，则对上拉控制码的内部位进行减一运算；其中，上拉控制码的内部位是指上拉控制码的最小位，且上拉控制码的内部位不向用户开放。

应理解，以上实施例应用于上拉电阻由N型场效应管构成的场景。在另一些实施例中，如果上拉电阻为P型场效应管构成，则需要参考前述内容对校准细节进行调整。

综上所述，本公开实施例在全校准模式的基础上还引入了短校准模式（ShortCalibration），在某些场景下，通过短校准模式代替全校准模式进行校准处理，能够降低功耗，减少资源占用。

在本公开的再一实施例中，参见图11，其示出了本公开实施例提供的一种存储器40的组成结构示意图。如图11所示，该存储器40包括前述的电阻校准电路10。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims

1.一种电阻校准电路，其特征在于，所述电阻校准电路包括：

寄存电路，配置为存储并输出短校准使能信号；

2.根据权利要求1所述的电阻校准电路，其特征在于，

所述比较电路，具体配置为在所述阻值控制码的上一锁定值和所述初始默认值不相同的情况下，输出处于第一状态的所述比较结果信号；或者，在所述阻值控制码的上一锁定值和所述初始默认值相同的情况下，输出处于第二状态的所述比较结果信号，所述第一状态和所述第二状态的逻辑电位不同。

3.根据权利要求1所述的电阻校准电路，其特征在于，

所述逻辑电路，具体配置为在所述短校准使能信号处于第四状态的情况下，输出处于第五状态的所述模式选择信号；或者，在所述短校准使能信号处于第三状态且所述比较结果信号处于第一状态的情况下，输出处于第六状态的所述模式选择信号；或者，在所述短校准使能信号处于第三状态且所述比较结果信号处于第二状态的情况下，输出第五状态的所述模式选择信号；

其中，所述第三状态和所述第四状态的逻辑电位不同，处于第三状态的所述短校准使能信号指示使能所述短校准模式，处于第四状态的所述短校准使能信号指示不使能所述短校准模式，所述第五状态和所述第六状态的逻辑电位不同。

4.根据权利要求1所述的电阻校准电路，其特征在于，

所述校准电路，具体配置为在接收到校准启动信号时，若所述模式选择信号处于第五状态，则利用所述全校准模式对所述阻值控制码进行校准处理；或者，若所述模式选择信号处于第六状态，则利用所述短校准模式对所述阻值控制码进行校准处理；

在校准处理结束后，输出所述阻值控制码的新锁定值、变化记录信号和校准结束信号；其中，所述变化记录信号指示所述阻值控制码的锁定值是否改变。

5.根据权利要求4所述的电阻校准电路，其特征在于，所述阻值控制码包括上拉控制码和下拉控制码，所述初始默认值包括上拉默认值和下拉默认值，所述校准处理包括上拉校准处理和下拉校准处理；

6.根据权利要求5所述的电阻校准电路，其特征在于，所述校准电路包括：

控制模块，配置为基于所述阻值比较信号，判断上拉校准处理或下拉校准处理是否完成；以及，在上拉校准处理和下拉校准处理均完成后，输出所述校准结束信号和所述变化记录信号；

7.根据权利要求6所述的电阻校准电路，其特征在于，所述控制码产生模块包括：

8.根据权利要求7所述的电阻校准电路，其特征在于，

所述控制模块，还配置为接收所述校准启动信号，基于所述校准启动信号，输出下拉使能信号和上拉使能信号；其中，有效的所述下拉使能信号指示执行下拉校准处理，有效的所述上拉使能信号指示执行上拉校准处理，且所述下拉使能信号和所述上拉使能信号中至多只有一个有效；

所述电阻模块还包括参考单元和比较器；

9.根据权利要求7所述的电阻校准电路，其特征在于，所述校准电路还包括时钟模块；

10.根据权利要求9所述的电阻校准电路，其特征在于，

所述控制模块，还配置为在所述上拉校准处理和所述下拉校准处理均完成后，输出内部结束信号；

11.根据权利要求10所述的电阻校准电路，其特征在于，

所述控制模块，具体配置为接收所述模式选择信号；基于所述模式选择信号将预设全校准结束条件和预设短校准结束条件的二者之一确定为所述目标结束条件。

12.根据权利要求11所述的电阻校准电路，其特征在于，在所述短校准模式中，所述下拉校准处理占用2个时钟周期；相应的，在所述模式选择信号处于第六状态的情况下：

13.根据权利要求11所述的电阻校准电路，其特征在于，在所述短校准模式中，所述上拉校准处理占用2个时钟周期；相应的，在所述模式选择信号处于第六状态的情况下：

14.根据权利要求1-13任一项所述的电阻校准电路，其特征在于，

第一状态、第三状态、第五状态、第七状态是指高电平状态，第二状态、第四状态、第六状态、第八状态是指低电平状态；

15.一种电阻校准方法，其特征在于，所述方法包括：

16.根据权利要求15所述的电阻校准方法，其特征在于，所述阻值控制码包括下拉控制码，且所述下拉控制码用于调整所述电阻单元的下拉阻值；所述校准处理包括下拉校准处理，且所述下拉校准处理占用2个时钟周期；

17.根据权利要求15所述的电阻校准方法，其特征在于，所述阻值控制码还包括上拉控制码，且所述上拉控制码用于调整所述电阻单元的上拉阻值；所述校准处理还包括上拉校准处理，所述上拉校准处理占用2个时钟周期；

18.一种存储器，其特征在于，所述存储器包括如权利要求1至14任一项所述的电阻校准电路。