CN100594552C - 半导体存储器、存储器控制器和半导体存储器的控制方法 - Google Patents

半导体存储器、存储器控制器和半导体存储器的控制方法 Download PDF

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Abstract

本发明公开了一种用于与时钟同步地输入和输出数据的半导体存储器，其包括：时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。

Description

半导体存储器、存储器控制器和半导体存储器的控制方法
技术领域
本发明涉及用于控制同步传输系统的半导体存储器的技术。
背景技术
用于通过部分消除诸如指定地址之类的过程来提高传输速度的突发(burst)传输是用于在与时钟信号同步地传输连续数据时提高半导体存储器的数据传输速率的有效手段之一。
例如，专利文献1(早期公开日本专利申请公布No.10-199233)公开了一种通过使用用于EDO(扩展数据输出)存储器的信号来实现EDO存储器的突发传输的方法，所述EDO存储器主要执行异步传输。
同步DRAM(SDRAM)(即普通DRAM)在作为用于突发传输的设置值之一的BL(突发长度)例如等于或大于2时工作，并且BL的值可以受控于模式寄存器设置(MRS)命令。
由于诸如MRS命令之类的控制命令可以按任意时钟输入，因此要求用户在适当留心诸如定时之类各种限制的情况下利用SDRAM。例如，要求用户在使用SDRAM时考虑到对连续访问同一存储体(bank)时的间隔的限制、对能够从活动命令输入RD(读)命令的间隔的限制，等等。
顺便提及，对于设置值BL，当前的规范定义利用一个RD(读)/WT(写)命令在N个时钟的持续时间中输入和输出数据的情况是BL＝N。
需要用管理存储器控制的存储器控制器来控制SDRAM，以满足各种限制条件，这使得其设计非常困难。
同时，如果通过利用诸如Verilog和VHDL(VHSIC(超高速集成电路)描述语言)之类的硬件描述语言描述这样的规范来尝试设计，描述内容会由于繁重的控制而变得复杂。鉴于此，不仅描述本身很困难，具有某种规范的描述的标识也难以被证实有效。因此，作为逻辑混合存储器宏的规范的采用给宏设计者(即Verilog/VHDL的描述者)和宏用户都带来很大负担。
发明内容
本发明的目的在于提供一种使得能够容易地设计半导体存储器的存储器控制技术以及用于控制存储器以便半导体存储器执行同步传输的存储器控制器。
根据本发明，半导体存储器，假定是用于与时钟同步地输入和输出数据的半导体存储器，包括时钟接收单元和命令接收单元。
时钟接收单元接收所述时钟。
命令接收单元最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。
第一特定命令例如是写命令，并且对命令接收的简化使得能够简化用于控制的电路的配置。
另一配置使得当半导体存储器在对应于与所述时钟同步的读/写命令的N个时钟的持续时间中输入和输出数据时，命令接收单元每N个时钟接收一个命令，其中以最初接收所述第一特定命令的那个时钟作为时间上的基点，其中所述N等于2k，其中k是等于或大于1的整数。
因此，从基点开始仅在每个特定时钟时接收命令的配置使得能够简化电路控制。
另一配置还可能使得命令接收单元将在最初接收所述第一特定命令之前接收到的第二特定命令识别为定义半导体存储器的操作模式设置的命令。
该配置使得能够在用于定义半导体存储器的操作模式的控制和用于读/写数据的控制之间相区分，从而简化控制配置。
另一可能配置使得命令接收单元在构成密钥的一个或多个命令处在第二特定命令的输入之前时接收第二特定命令。
该配置能够防止错误地改变半导体存储器的操作模式设置。
在本发明的范围内，本发明不仅包括半导体存储器，还包括连接到其的存储器控制器和存储器控制方法。
本发明使得能够容易地设计半导体存储器和存储器控制器，并且还能够简化相关的电路配置。这进而使设计及其此后的确证较为容易。
附图说明
图1A是例示根据本实施例的存储器的输入信号的图表；
图1B是例示根据本实施例的存储器的输出信号的图表；
图2是例示与输入信号的状态相对应的活动真值表的图表；
图3A和图3B分别是例示根据本实施例的操作定时的图；
图4是例示根据本实施例紧随半导体存储器初始化之后的操作定时图；
图5是示出向在构成第一参考的命令输入之前输入的命令提供作MRS命令的功能的情况的图；
图6是示出在读取典型DRAM的数据时的时序图；
图7A和图7B是分别描述为了进入模式寄存器设置模式而配备密(key)的情况的图；
图8是例示根据本实施例的存储器操作状态转换的图；以及
图9A和图9B是根据本实施例的存储器的框图。
具体实施方式
下面参考附图来描述本发明的优选实施例。
图1A是例示根据本实施例的存储器的输入信号的图表；图1B是例示根据本实施例的存储器的输出信号的图表。图2是例示与输入信号的状态相对应的活动真值表的图表。
根据图1A和图1B示出的示例，本实施例中使用的存储器包括作为输入信号的时钟CK、片使能CE、写使能WE、输入地址IA[t-1:0](t表示地址宽度)、输入数据I[b-1:0](b表示数据宽度)、部分写使能BWEB[b/8-1:0]、低功率待用使能SHTDWN、重置RSTB和空闲使能ZZB；并且包括作为输出信号的输出数据A[b-1:0]。
在这些信号中，时钟CK是在向存储器输入数据或命令和从存储器输出数据或命令时被用于同步的时钟信号。注意，在以下描述中，存储器与时钟CK的上升沿同步地输入和输出数据或命令，但是，根据本实施例的存储器可以被配置为与时钟CK的下降沿或与时钟CK的上升和下降沿两者同步地输入和输出数据。
片使能CE是一个负逻辑信号，用于在低(low)时接收读/写指令，如图2所示。写使能WE是一个负逻辑信号，用于在高时指示读，在低时指示写。
部分写使能BWEB用于在向存储器写入时屏蔽每字节中的一个特定位以使之不能被写。低功率待用使能SHTDWN是用于使存储器处于低功率待用模式的信号，当该信号为高时，将存储器带入最小功耗模式而不保持数据。重置RSTB是用于重置存储器以初始化的信号。空闲使能ZZB是用于在低时使存储器处于空闲(IDL)状态的信号。
以下描述将概括根据本实施例的存储器控制的概况。
本实施例被配置为对用于接收命令的定时加以限制，以便实现能够利用硬件描述语言进行简单描述的存储器控制器，即实现具有小电路尺寸并且能够容易地对设计和由硬件描述语言写成的描述内容进行确证的存储器控制器。
例如，对于BL等于2的情况，传统的SDRAM在接收到一个命令之后两个时钟后的任何时刻接收新命令，相反，根据本实施例的存储器被配置为仅每两个时钟接收一次命令。设置这样的限制唯一地确定了一种假设样式，从而使电路配置简单，并使由硬件描述语言写成的描述内容容易被确证。
图3A和图3B示出了分别例示根据本实施例的半导体存储器的操作定时的图。这些图示出了通常的读和写操作。
注意，图3A和图3B例示出读等待时间(RL)＝1而写等待时间(WL)＝0的情况。当RL＝1时，读数据被输出，以使得数据能够在提供了RD(读)命令之后在下一时钟定时被引入，并且当WL＝0时，写数据在与WT(写)命令相同的时钟的定时被输入。
图3A示出BL＝2的情况，其中根据本实施例的存储器被配置为每两个时钟接收一个RD和WT命令。同样，在由图3B所示的BL＝4的情况下，存储器每四个时钟接收一个命令。并且存储器被配置为在其他时钟定时不接收除低功率待用命令和初始化命令之外的其他命令。
例如在图3A中，仅在每两个时钟时接收命令，即Idle(空闲)命令、RD命令、WT命令等等，而在命令之间的一个时钟的定时上不接收命令。同样，在图3B中，仅在每四个时钟时接收命令，即RD命令、WT命令、Idle命令等等，而在其他定时不接收命令。
因此，对用于命令接收的时钟定时规范的简化使得能够容易地设计用于控制存储器的存储器控制器，并且容易利用硬件描述语言(例如Verilog和VHDL)来描述存储器操作规范并使其易于被核实。
注意，BL的设置值应当优选被设置为2k的值，例如2、4、8等等。这源于k等于地址信号IA的数目，而根据BL设置这变得不必要。
顺便提及，在图3A和图3B中，由于BWEB信号在WT命令执行时被输入，因此写入的数据被屏蔽，因此数据写入无法执行。例如在图3A中，数据D0没有被写入到存储器单元中，而在图3B中，数据D1没有被写入到存储器单元中。
图4是例示根据本实施例紧随半导体存储器初始化之后的操作定时的图。
例如当BL＝2时，如上所述，命令每两个时钟被接收，时间上的基点需要被阐明。根据本实施例的存储器被配置为使得在初始化之后的最初WT命令作为命令接收的基点。
顺便提及，可以使RD命令或刷新(Ref)命令作为命令接收的基点，以取代WT命令。但是，为了使用存储器，数据需要首先被写入，因此希望使WT命令作为基点。使第一WT命令作为基点使得能够在输入最初WT命令之前的时间期间向其他命令提供除原始功能之外的功能。这一点随后将描述。
在图4所示的示例中，RD命令和Ref命令被忽略，直到在初始化存储器之后输入了最初WT命令为止，因此维持空闲状态。
然后，当最初WT命令被输入到存储器时，从接收到前述WT命令的基点开始，如果BL＝2，则每两个时钟顺序接收一个命令，或者如果BL＝4，则每四个时钟顺序接收一个命令。
图4例示出BL＝2的情况，其中最初WT命令首先被输入，然后以接收前述WT命令的时钟为参考，每两个时钟顺序接收Ref命令、RD命令等等，而在命令之间的一个时钟的定时上不接收命令。
注意，图4例示出以在初始化半导体存储器之后最初接收到的WT命令作为参考的情况，不仅在初始化之后接收到的WT命令，在接通电源之后或在低功率待用模式期间接收到的WT命令同样可以作为命令接收的参考。
该配置还使得曾经设置的构成参考的时钟被初始化、低功率待用和接通电源之中的任意一种情况初始化。
以下描述当在构成参考的如图4所示的特定命令(例如WT命令)输入之前输入另一命令时，向命令提供除原始功能之外的功能的情况。
根据本实施例的存储器被配置为具有向在构成参考的最初WT命令输入之前输入的例如RD命令提供另一功能的能力，例如像用于以与SDRAM的MRS命令相同的方式执行存储器的各种设置的命令一样的功能。
在此情况下，如果在最初WT命令被输入之前输入了RD命令，那么从同时输入的地址代码，可能不仅能够执行BL、RL和WL值的设置，还能够改变内部操作定时、调整内部生成电压等等，以用于评价。
图5例示出这样的情况。
图5示出以WT命令作为参考，并且向在最初WT命令输入之前输入的RD命令提供像用于在设置存储器的各种设置值(例如BL和RL)的寄存器中设置值的命令(在以下描述中，该命令被记作MRS命令)一样的功能的情况。
图5的情况使得在最初WT命令之前输入的RD命令作为MRS命令，并且利用同时输入的地址代码来指定寄存器的设置值。
例如，该情况使设置内容与每个地址代码相关，例如预先指定BL的设置值对应于地址代码A0和A1，RL的设置值对应于地址代码A2和A3，然后利用与RD命令一起输入的地址代码来设置这些设置值。
该配置使得能够在开始从存储器读取数据或向存储器写入数据之前对存储器执行各种设置。
并且，利用MRS命令不仅可以设置BL、RL和WL，还可以设置其他用于评价的设置，例如包括器件的内部定时和内部生成电源的电压电平。
图6是示出在读取典型DRAM的数据时的时序图。
参考图6，WL指示字线(即行选择线)；BL和“/BL”指示位线；VDD指示电源电压电平；GND指示地电平；并且V0和V1指示内部生成的电压电平。
由字线WL选择的存储器单元中的数据在τ时段(该时段期间由位线BL和/BL读取数据)过去之后被读取，作为由读出放大器SA放大的数据的结果，然后字线WL被断开，随后重置(即断开)读出放大器SA。
电压V0和V1的电压电平、字线WL的上升定时WLon和下降定时WLoff，以及用于设置/重置读出放大器SA的定时SAon/SAoff都是设计DRAM的重要参数。
如果电平和定时可以被MRS自由改变，则对于评价生产出的存储器是有效的。
作为用于设置的方法，上述电压电平和/或内部定时被MRS命令所设置。示例性配置使得与MRS命令同时输入的地址代码的一部分(例如地址A6和A7)被相关作为用于设置V0的电压电平的值，然后根据地址代码的值从四个电压(即V01、V02、V03和V04)中选出将设置到V0的电压电平。
有可能通过比较通过改变这些电压电平和内部定时获得的评价结果来获得与器件相关的信息，例如设计容限。
如上所述，本实施例被配置为作出限制以便在接通电源或初始化之后，在输入特定命令(例如WT命令)之前执行存储器的各种设置，因此用于控制存储器的存储器控制器的电路配置比传统上配置的存储器要简单，并且其后的设计和核实也相应更容易。
注意，根据模式寄存器设置模式的功能是器件评价等主要使用的一个功能，其有时包括对存储器用户来说无用的功能。在此情况下，可配置为使得MRS命令通常不以基本选项(metal option)等的方式起作用，以便防止用户错误地进入利用MRS命令改变设置的模式寄存器设置模式。
还有可能配备用于进入模式寄存器设置模式的密钥，以便禁止错误地使用前述模式。
图7A和图7B用于描述这种情况的操作。
图7A和图7B还例示出以WT命令作为参考，并且向在输入最初WT命令之前输入的RD命令提供像用于在设置存储器的各种设置值(例如BL和RL)的寄存器中设置值的MRS命令一样的功能的情况。
在图7A所例示的情况下，除非在构成参考的WT命令输入之前输入四个连续的RD命令，否则不通过进入模式寄存器设置模式来改变设置值。并且四个RD命令中的前两个是密钥(即密钥1和密钥2)，用于检查在输入密钥时地址代码的值是否与预定的特定值一致，如果地址代码与特定值一致，则将第三位置中输入的RD命令识别为MRS命令，而如果地址代码不与特定值一致，则不接收在第三位置中输入的RD命令作为MRS命令。
并且在第三位置中的MRS命令之后的第四位置中的RD命令也是一个密钥命令(即密钥3)，用于仅在密钥3的地址代码与特定值一致的情况下才将由MRS命令指定的设置值实际上设置到存储器。
顺便提及，该配置使得必须传递两个密钥(即密钥1和密钥2)，才能接收图7A中的MRS命令，但是，密钥的数目也可以是一个或多于两个。
另一配置可能使得第三位置中的MRS命令的输入之后紧接着设置值就被设置到存储器内的寄存器中，而不是配备密钥3。
图7B例示出这样的情况。
在图7B的情况下，如果地址代码与密钥1和2中的特定值一致，则与MRS命令一起输入的地址代码所指定的值被设置到存储器，作为在输入此后输入的MRS命令时的设置值。
这种用于防止错误设置的配备密钥的配置使得能够防止存储器的错误设置。
图8是例示根据本实施例的存储器的操作状态的转换的图。
参考图8，开始装置接通电源，并且根据本实施例的存储器在初始化模式1之后通过WT命令转换到写模式(WT)3。写模式3是用于向存储器写数据的模式。通过各个命令，有可能从写模式3自由转换到用于读数据的读模式(RD)4、用于执行刷新处理的刷新模式(Ref)5和用于保持数据的空闲(IDLE)6。也可能从这四个模式转换到用于抑制功耗的低功率待用模式7而不保持数据，并且也可能从该低功率待用模式7转换到写模式3。还可能从这五个模式和初始化模式转换到用于破坏所有存储器单元数据并且不接收RD/WT命令的挂起模式8，并且也可能从挂起模式8转换到初始化模式1。
一种配置可能使得能够从初始化模式1转换到用于执行存储器的各种设置的模式寄存器设置模式2。并且可能从模式寄存器设置模式2转换到写模式3。
注意，到图1所示的SHTDWN和RSTB端子的信号输入转换到初始化模式1和低功率待用模式7。这些信号是异步信号，它们不与时钟CK同步。
同时，以上参考图4已描述的构成参考的特定命令(即WT命令)不仅对应于初始化模式之后的最初WT命令，还对应于低功率待用模式之后的最初WT命令，如图8的状态转换图所示。
图9A和图9B示出根据本实施例的存储器的框图。
根据本实施例的存储器11a包括包含存储器单元和用于选择存储器单元的选择电路的存储器单元阵列12，并且包括用于控制存储器单元阵列12的存储器控制单元13a，在存储器控制单元13a中放置有存储器控制器14a，用于控制上述存储器。存储器控制器14a包括用于通过从外部接收到的命令来控制存储器的操作的CMD控制15a和用于通过从多个操作模式中选出一种操作模式来确定操作模式的模式寄存器单元16a。CMD控制15a包括用于接收时钟的CK接收单元17a和用于接收命令的CMD接收单元18a。
如图9B所示，根据本实施例的控制器14b可被配置为从外部配备通用存储器11b，该通用存储器11b包括存储器阵列12和存储器控制单元13b。在这种情况下，控制器14b除CMD控制15和模式寄存器单元16b外，还包括用于管理与通用存储器11b之间的连接的接口单元19。
在如图9B所示的配置中，另一配置可能将模式寄存器单元16b放置在通用存储器11b一侧。
如上所述，根据本实施例的存储器控制器可以被实现为存储器的一部分，或者实现为从外部连接到通用存储器(例如SCRAM)的配置。
注意，以上描述将根据本实施例的存储器局限于DRAM，但是根据本实施例的存储器可以是其它类型的存储器，而不局限于DRAM，只要它们是用于与输入时钟同步地输入和输出数据的即可，例如是SRAM。

Claims (17)

1.一种用于与时钟同步地输入和输出数据的半导体存储器，包括：
时钟接收单元，用于接收所述时钟；以及
命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收，其中
当所述半导体存储器在对应于与所述时钟同步的读/写命令的N个时钟的持续时间中输入和输出数据时，所述命令接收单元每N个时钟接收一个命令，其中以最初接收所述第一特定命令的那个时钟作为时间上的基点，其中所述N等于2k，其中k是等于或大于1的整数。
2.如权利要求1所述的半导体存储器，其中
所述第一特定命令是写命令。
3.如权利要求1所述的半导体存储器，其中
所述命令接收单元使最初与所述时钟同步地接收所述第一特定命令之前接收的命令无效。
4.如权利要求1所述的半导体存储器，其中
构成所述基点的时钟在初始化、低功率待用和接通电源中的任意一种情况下被初始化。
5.如权利要求1所述的半导体存储器，其中
所述命令接收单元将在最初接收所述第一特定命令之前接收到的第二特定命令识别为定义所述半导体存储器的操作模式设置的命令。
6.如权利要求5所述的半导体存储器，其中
所述操作模式设置包括突发等待时间的设置。
7.如权利要求5所述的半导体存储器，其中
所述操作模式设置包括读等待时间的设置。
8.如权利要求5所述的半导体存储器，其中
所述操作模式设置包括写等待时间的设置。
9.如权利要求5所述的半导体存储器，其中
所述操作模式设置包括所述半导体存储器的内部定时或内部电压电平的设置。
10.如权利要求5所述的半导体存储器，其中
所述第二特定命令是读命令。
11.如权利要求5所述的半导体存储器，其中
所述命令接收单元在构成密钥的一个或多个命令处在所述第二特定命令的输入之前时接收所述第二特定命令。
12.如权利要求11所述的半导体存储器，其中
所述命令接收单元在与构成所述密钥的命令一起输入的地址代码与特定值一致时接收所述第二特定命令。
13.如权利要求5所述的半导体存储器，其中
当构成密钥的命令在输入所述第二特定命令之后被输入时，由所述第二特定命令对所述半导体存储器的操作模式设置被证实有效。
14.如权利要求5所述的半导体存储器，其中
当输入所述第二特定命令时，由所述第二特定命令对所述半导体存储器的操作模式设置被证实有效。
15.如权利要求5所述的半导体存储器，还包括
模式寄存器，用于设置所述半导体存储器的操作模式，其中由所述第二特定命令对所述半导体存储器的操作模式设置被设置在所述模式寄存器中。
16.一种连接到用于与时钟同步地输入和输出数据的半导体存储器的存储器控制器，所述半导体存储器包括：
时钟接收单元，用于接收所述时钟；以及
命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收，其中
当所述半导体存储器在对应于与所述时钟同步的读/写命令的N个时钟的持续时间中输入和输出数据时，所述命令接收单元每N个时钟接收一个命令，其中以最初接收所述第一特定命令的那个时钟作为时间上的基点，其中所述N等于2k，其中k是等于或大于1的整数。
17.一种用于与时钟同步地输入和输出数据的半导体存储器所使用的控制方法，该方法包括以下步骤：
接收所述时钟；以及
最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收，其中
当所述半导体存储器在对应于与所述时钟同步的读/写命令的N个时钟的持续时间中输入和输出数据时，每N个时钟接收一个命令，其中以最初接收所述第一特定命令的那个时钟作为时间上的基点，其中所述N等于2k，其中k是等于或大于1的整数。
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