JP4322209B2 - 高速ｄｒａｍにおける読出しレイテンシを設定及び補償する方法及び装置 - Google Patents

高速ｄｒａｍにおける読出しレイテンシを設定及び補償する方法及び装置 Download PDF

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Description

（発明の分野）
本発明はＤＲＡＭ回路に関するものであり、特に、高速ＤＲＡＭから適正な読出しレイテンシ（待ち時間）で適正なデータが出力されることを保証する回路及び方法に関するものである。
（発明の背景）
一般的なＤＲＡＭメモリーシステムは、ＤＲＡＭメモリーデバイスの読出し及び書込み要求を行う外部ＤＲＡＭコントローラを有する。読出し要求を行う際に、このコントローラは、メモリーデバイス内のデータが所定のレイテンシで、データバス上で利用可能になることを想定し、この所定レイテンシは通常、コントローラが読出し要求を行った後の、所定の外部システムクロックサイクル数であり、例えば８外部クロックサイクルである。内部的には、ＤＲＡＭメモリーデバイスは自前のクロックシステムを有し、このクロックシステムは外部クロック信号を受信して、この外部クロックから、メモリーデバイスの内部動作用のいくつかの異なる内部クロック信号を発生する。
米国特許ＵＳ６２４００４２Ｂ１ 米国特許ＵＳ５９２３６１１Ａ
既知の高速メモリーデバイスの内部クロックシステムは、少なくとも２つのクロックドメインを生成する。第１クロックドメインは、論理回路の大部分で用いるタイミング、及びメモリーアレイのコアを駆動するために用いるタイミングを表わす。第１ドメイン用のタイミングは、バッファを介した外部自走（フリーラン）システムクロックから生成する。第１ドメインにおけるクロック信号の上記外部クロックに対する位相は、クロックレシーバ（受信部）及びクロックツリーの遅延に依存する。第２ドメインも外部クロックシステムから導出し、第２ドメインはバックタイム（時間戻り）読出しクロックのタイミングを表わす。このクロックドメインは遅延ロックループ（ＤＬＬ：Delay Lock Loop）より生成する。この第２クロックドメインは、データ読出しラッチを動作させるための読出しクロックを生成する。この読出しクロックは、外部システムクロックと所望の位相関係でラッチを読み出すために供給する。第２クロックドメインは、データ出力（Ｄo）経路中の遅延を補償して、出力データラッチを動作させる読出しクロック信号を生成して、外部システムクロックとの特定の位相アライメント（位相合わせ）を達成する。特に、高い周波数の動作では、これら２つのクロックドメインのいずれも、外部システムクロックのタイミングを真に正確に反映せず、メモリーデバイスの動作中に、プロセス、電圧、及び温度（ＰＶＴ：Process, Voltage, Temperature）の変動により、２つのドメインにおけるクロック信号のタイミングが互いに食い違うことがある。このことは、読出しデータを出力ラッチに伝送する役割をする一方のクロックドメインが、このデータを出力ラッチに伝送する時点が、このデータをラッチするためのバックタイム読出しクロックがラッチに存在する時点とは異なり得る、という問題を生じさせ得る。
指定の読出しレイテンシに適合するために、メモリーデバイスは、読出し（READ）コマンドの受信に続くクロック信号をカウントして、出力ラッチを活性化させて、出力データをバックタイム読出しクロックによって、指定の読出しレイテンシを生成するために必要な正確な時点でラッチする、ということが可能でなければならない。このことは、第１及び第２クロックドメインが互いに食い違ったままである際には困難である。
読出しクロックのバックタイミングの量が、データ・アベイラビリティ（利用可能性、可用性）に対して不定になるので、読出しクロックを制御して、適正なデータ出力及び外部クロックサイクル単位で測定した指定の読出しレイテンシを保証することは非常に困難である。
（発明の概要）
本発明は、データフローに対する読出しクロックのバックタイミング（時間戻り）量の不確定性及び変動を補償して、適正なデータ出力を、外部クロックサイクル単位で測定した指定の読出しレイテンシで得る方法及び装置を提供する。
本発明では、スタート信号を外部システムクロックドメインから内部システムクロックドメインに転送して、これにより前記スタート信号が読出しクロックと固定のタイミング関係を有する。前記スタート信号は、読出しクロックタイミングのあらゆる変化に追従して、メモリーアレイからの読出しデータと読出しクロックとが、メモリーデバイスの出力において適正に同期することを保証するために用いる。
前記スタート信号は、読出しコマンドの受信時にコマンドデコーダ（復号化器）によって発生し、遅延ロックループ（ＤＬＬ）遅延線のスレーブ線である遅延線を通して伝送され、このＤＬＬ遅延線は、読出しクロックをバックタイム（時間戻り）させるために用いられる。前記スタート信号は、スレーブの遅延線を通過した後に、読出しクロックと同じ位相及びバックタイミングを有する。
カウンタには、モードレジスタ及びオフセットレジスタによって提供される値をプリロード（事前設定）する。この値は、読出しクロック信号のＤＬＬ、クロックツリー、出力ラッチ、及び出力ドライバを通した供給における遅延を、所望の読出しレイテンシから差し引いた値を表わす。前記カウンタは、前記スタート信号の受信に続く読出しクロックを用いて、指定値までカウントする。前記カウンタにプリロードする実際のカウント値をさらに１カウント以上オフセットさせて、復号化（デコード）あるいはメモリーデバイス内の他の種々の遅延を許容することができる。前記カウンタが指定値に達すると、前記カウンタは、読出しデータ及び読出しクロックを受信する出力回路に読出しデータを同期的にラッチさせて、この読出しデータを指定の読出しレイテンシで出力させる。
これにより、読出しクロック出力のバックタイミングが変動して、クロックサイクルの境界と食い違っても、前記スタート信号がこのバックタイミングと共に移動して、データの挙動と読出しクロックとの同期を保つ。
本発明の以上及び他の特徴、及び利点は、以下の本発明の好適な実施例の図面を参照した詳細な説明より一層明らかになる。
（実施例の詳細な説明）
本発明は、バックタイム（時間戻り）させた読出しクロックに適正に時間合わせしたデータを出力ラッチに伝送することによって、ＤＲＡＭにおける読出しクロックのバックタイミング量の不確定性及び変動を補償して、適正なデータが指定の読出しレイテンシでデータバスに伝送されることを保証する。
図１に、本発明の第１実施例の動作部分を、メモリーデバイス１００の一部分として示す。外部メモリーコントローラ１６０は、外部システムクロックXWCLKを外部クロック線１１６上で、コマンド及びアドレス信号をコマンド／アドレスバス１１２上で、メモリーデバイス１００に供給する。コントローラ１６０とメモリーデバイス１００との間のメモリーアレイデータはマルチデータバス上で交換され、図１では、このマルチデータバスを１本のデータライン（線）１０８で表わす。本発明は特に、メモリーデバイス１００内で発生する読出し動作のタイミングに指向したものであるので、データライン１０８は、選択した読出しデータを、メモリーアレイ１７０からパイプ（データパイプライン）１０４を通して読出しラッチ１２４、ラインドライバ１２６、ライン１０８、及びメモリーコントローラ１６０に伝送するものとして示してある。データパイプ１０４は、並列伝送されるアレイデータを、DQパス（経路）１０８への伝送用のシリアルデータに変換するためのシリアライザ（直列化器）を含む。
メモリーデバイス１００はさらに、外部システムクロックXWCLK用のバッファであるクロックバッファ１１７、コマンド兼アドレスバス１１２上に現われるコマンド及びアドレス信号用のバッファであるコマンド／アドレスバッファ１１９、及びメモリーコントローラ１６０からの入力コマンドを復号化（デコード）するためのコマンド（CMD）デコーダ１２１を具えている。デコーダ１２１によって復号化した読出しコマンドを利用して、メモリーアレイ１７０上の読出し動作を開始して、メモリーデバイス１００の制御論理回路による読出し動作を開始して、この制御論理回路は図１では読出し論理回路１２３として表わし、論理回路１２３はメモリーアレイ１７０を操作して、コントローラ１６０によって指定されてアドレスデコーダ１２５によって復号化された１つ以上のメモリーアドレスからのデータを読み出す。読出し論理回路１２３は、バッファを介した外部システムクロック信号XWCLKによって駆動される。
バッファを介した外部クロックは、コマンド（CMD）デコーダ１２１及びアドレスデコーダ１２５にも供給して、メモリーコントローラ１６０からのコマンド及びアドレスデータを適切に読み込む。バッファを介した外部クロックは遅延クロックループ１２０にも供給して、遅延クロックループ１２０はクロックツリー１２７との組み合わせでメモリーデバイス１００用の追加的な内部クロック信号を発生して、これらの内部クロック信号の１つはライン１２９上の読出しクロック信号である。上述したように、遅延クロックループ１２０及びクロックツリー１２７によって生成される読出しクロックは、出力経路中の遅延によってバックタイム（時間戻り）される。読出しクロック信号の特定エッジを選定して、出力読出しラッチ１２４を駆動して、アレイ１７０から読み出す特定データ用に指定された読出しレイテンシを達成する。
ＰＶＴあるいは他のタイミング変動にもかかわらず、読出しデータと読出しクロック信号とが適正な時間関係で読出しラッチ１２４に到着することを保証するために、読出しスタート（開始）信号を採用する。読出しスタート信号は、コマンドデコーダ１２１が読出しコマンドを復号化した際にライン１１８上に発行する。読出しスタート信号はスレーブ遅延回路１３２に供給され、スレーブ遅延回路は遅延ロックループ１２０のタイミングに支配される。スレーブ遅延回路１３２の出力はクロックツリーモデル１３３に供給され、クロックツリーモデル１３３は、クロックツリー１２７からの読出しクロックにもたらされる遅延を複製すべく調整することができる。従って、ＤＬＬ１２０によって生成され、ライン１２９上の読出しクロック信号にもたらされるあらゆるタイミング変動が、読出しスタート信号１７４にももたらされる。結果として、読出しスタート信号には、ライン１２９上の読出しクロック信号にもたらされるのと同じＰＶＴあるいは他のタイミング変動がもたらされて、読出しスタート信号は、出力パスの遅延については、ライン１２９上の読出しクロック信号と同量だけバックタイムされる。読出しスタート信号は、遅延したスタート信号としてクロックツリーモデル１３３からライン１７４上に出力される。
ライン１７４上の遅延したスタート信号はダウン（減少）カウンタ１４８に供給されて、ダウンカウンタ１４８には、モードレジスタ１４４からの読出しデータの指定のレイテンシがロードされる。この指定のレイテンシはクロックサイクル数の形で表わされ、製造時にメモリーデバイス１００内に固定するか、あるいは、初期化時にメモリーコントローラ１６０によるデコーダ１２１におけるコマンドの復号化によってモードレジスタ１４４内にプログラムした値とすることができる。これに加えて、他のメモリーデバイス１００の動作における遅延を考慮するために追加的なオフセットが必要な場合には、これらのオフセットを、モードレジスタ１４４からカウンタ１４８にロードしたレイテンシ値から減算する。これらのオフセットは、独立したオフセット回路１４５から発生するか、あるいは、モードレジスタ１４４に記憶されている元のレイテンシデータ内に含めることができる。
このようにして、ライン１７４上の遅延したスタート信号の出現に続いて発生しなければならない読出しクロック数をダウンカウンタ１４８にロードして、メモリーデバイス１００に対して指定された読出しレイテンシを達成する。ライン１７４上のスタート信号は、ダウンカウンタ１４８がライン１２９上のクロック信号を用いて、カウンタ１４８の初期値からカウントダウン（減少カウント）することを可能にする。一旦、カウンタ１４８が所定カウント値、例えば０に達すると、カウンタ１４８はデータパイプ１０４をイネーブル（有効）状態にして、アレイ１７０からのデータが、ライン１２９上の読出しクロックに対して適正なタイミングで読出しラッチ１２４に到達するようにして、指定の読出しレイテンシを保証する。
例示した本発明は、読出しクロックに現われるＰＶＴあるいは他のタイミング変動のおかんにかかわらず、これらのＰＶＴあるいは他の変動はライン１７４上の遅延したスタート信号にも現われて、これにより、出力ラッチ１２４に伝送されるデータと読出しクロック信号とが互いに適正に同期して、指定の読出しレイテンシを満足することが保証される。
前記のように、図１は、オフセット回路１４５からダウンカウンタ１４８に供給されるオフセットを示す。このオフセットは、特定の読出しデータ用の読出しクロック信号に現われる固有の遅延を考慮したものである。従って、読出しラッチ１２４では、コマンド（CMD）デコーダ１２１による読出しコマンドの受信に続く、読出しクロック信号の生成における固有の遅延が存在する。この遅延は、遅延ロックループ１２０、クロックツリー１２７、及び読出しクロック信号経路中の他の回路遅延によって生成されたものである。従って、例えば、読出しコマンドの受信に続く、アドレス指定されたデータ用の読出しクロック信号が読出しラッチ１２４に出現するために、外部システムクロック５サイクル分を要する。これらの遅延は、整数の外部クロックサイクル数で測定すれば、例えば外部クロック５サイクル分であり、オフセット回路１４５によってダウンカウンタ１４８に供給されて、モードレジスタ１４４によって供給される読出しレイテンシの絶対値から減算される。従って、モードレジスタ１４４には、コントローラ１６０が想定した読出しレイテンシの絶対値、例えば外部クロックXWCLK８サイクル分が初期に設定されるが、オフセット回路１４５は、この値から例えば５クロック分のオフセットの減算を行って、この減算は、読み出すべき特定データ用の読出しクロック信号の発生における固有の遅延にもとづくものである。ダウンカウンタ回路１４８は、８クロックサイクルの読出しレイテンシの絶対値に対する正味の結果、例えば３クロックサイクル、及び５クロックサイクルの読出しクロック信号遅延を記憶する。
ダウンカウンタ１４８が、スタート信号の出現に続いて３サイクルの読出しクロック信号をカウントする際には（従って、読出しコマンドに続いて合計８サイクルの読出しクロックサイクルが経過する）、８番目の読出しクロックサイクルが出力パッド上にデータをラッチして、外部システムクロック８サイクル分に相当する合計８サイクルの読出しクロックサイクルが発生する。カウンタ１４８はデータパイプ１０４の始動を可能にして、データパイプ１０４は、読出しデータのバースト期間中は動作状態を保つ。
オフセット回路１４５が供給するオフセット値は、図２に示すシステムによるシステムの初期化において容易に定めることができる。図２は図１と同様であるが、追加的に、タイマー１２８、Ｉ／Ｏ経路（パス）モデル回路１５８、及び入力パルスをＤＬＬ１２０に選択的に供給するためのスイッチ１４６を示す。初期化期間中には、ＤＬＬ１２０がロックした後に、タイマー１２８はＤＬＬロック信号を受信して、パルス信号をスイッチ１４６経由でＤＬＬ１２０を通して送信し、そしてライン１１６上の外部クロック信号XWCLKのカウントを開始する。タイマー１２８は、Ｉ／Ｏ経路モデル回路１５８からの入力を受信すると、外部クロック信号のカウントを停止して、前記入力は、供給されたパルス信号がライン１２９上に出現した際に発生する。Ｉ／Ｏ経路モデル回路１５８は、到着した読出しクロック信号のタイミングを、想定したＰＶＴ変動を考慮に入れるべく調整して、調整した読出しクロック信号をタイマー１２８に供給して、この読出しクロック信号はタイマー１２８に外部クロック信号のカウントを停止させる。タイマー１２８に保持されるカウント値は、外部クロック信号におけるオフセットであり、一旦読出しコマンドが発行されてから読出しクロック信号が発生するまでの遅延を表わす。このオフセット値はオフセット回路１４５に記憶されて、コントローラ１６０によってモードレジスタ１４４に設定された読出しレイテンシの絶対値をオフセットさせる（オフセットを与える）ために用いる。
以上から明らかなように、図１、２の実施例によって表わされる本発明は、ＰＶＴあるいは読出しクロック信号にもたらされる他のタイミング変動が存在しても、アレイ１７０からの読出しデータが指定の読出しレイテンシでラッチ１２４に出現するのと同時に、読出しデータ用の適正な読出しクロックがラッチ１２４に存在することを保証する。読出しスタート信号はスレーブ遅延回路を通過して、このスレーブ遅延回路は、読出しクロックの生成において固有のものと同じ遅延及びタイミング調整を読出しスタート信号に加えて、読出しスタート信号を用いて、アレイから出て出力経路を通過するデータを、読出しクロックの到着時刻と同期させるために用いる。
ダウンカウンタ１４８が値０までカウントダウンして、データパイプ１０４を起動する例についてシステムを説明してきたが、例えばデータパイプ１０４の起動、あるいは読出しコマンドの復号化においても固有の遅延が存在し得る。従って、こうした状況では、ダウンカウンタ１４８は、データパイプ１０４を満たす前に、値０までずっとカウントダウンする必要はないが、その代わりに、こうした遅延を考慮に入れた値までカウントダウンすることがある。例えば、外部クロック８サイクル分の好適な読出しレイテンシの絶対値を、５クロックサイクルのオフセットと共に用いて、読出しクロックを発生する場合には、前記ダウンカウンタは、遅延したスタート信号によってイネーブル（有効）状態にされると、読出しコマンドの復号化あるいは出力パイプ１０４の始動において外部クロック１サイクル分の遅延が存在するならば、３から恐らくは１のカウント値までのカウントを開始する。
あるいはまた、オフセット回路１４５が出力経路の遅延を考慮に入れて、データ経路の遅延を考慮に入れたオフセット値を供給することができる。
カウンタ１４８がどの値までカウントダウンしても、この値に達すると、カウンタ１４８、あるいはカウンタ１４８に関連する追加的な回路は、読出しデータのバースト期間だけデータ経路を開放（オープン）状態に保持し、その後にカウンタ１４８は、次の読み出し動作のために、モードレジスタ１４４及びオフセット回路１４５からの新たなカウント値にリセットされる。
図３に、図１の実施例の変形例を示し、この変形例では、ダウンカウンタ１４８はデータパイプ１０４を起動させる代わりに、イネーブル信号ENを読出しラッチ１２４に供給して、アレイからのデータ出力をライン１２９上の読出しクロックに同期させる。それ以外は、図３の実施例は図１の実施例と全く同様である。図３の変形例では、カウンタ１４８が、カウンタ１４８にプリロード（事前設定）された値から値０まで、あるいは考慮に入れるべき追加的な遅延が存在すれば他の値までカウントダウンする際に、前記イネーブル信号が供給される。このイネーブル信号は、ダウンカウンタ１４８、あるいはこれに関連する他の論理回路によっても、データ出力バーストに必要な読出しクロック数分だけ維持される。その後に、カウンタ１４８は次の読出し動作のために再び値をロードされてリセットされる。図３の実施例は図１の実施例と同様に、出力経路における読出しデータと読出しクロックとの同期を行う。
図４に、図１〜３に開示した本発明の実施例によるＤＲＡＭメモリーデバイス１００を利用した好適な処理システム５００を示す。図４は、パーソナルコンピュータまたはワークステーションの好適なアーキテクチャを示す。処理システム５００は、ローカルバス５０４に結合した１つ以上のプロセッサ５０１を具えている。メモリーコントローラ１６０及び主バスブリッジ５０３もローカルバス５０４に結合されている。処理システム５００は、複数のメモリーコントローラ１６０及び／または複数の主バスブリッジ５０３を具えることができる。メモリーコントローラ１６０及び主バスブリッジ５０３は単一デバイス５０６として統合することができる。
メモリーコントローラ１６０は、１つ以上のメモリーバス５０７にも結合されている。各メモリーバス５０７は、少なくとも１つのメモリーデバイス１００を含むメモリー・コンポーネント（構成要素）５０８を受け入れる。メモリー・コンポーネント５０８はメモリーカードあるいはメモリーモジュールとすることができる。メモリーモジュールの例は、シングル・インライン・メモリーモジュール（ＳＩＭＭ：Single Inline Memory Module）及びデュアル・インライン・メモルーモジュール（ＤＩＭＭ：Dual Inline Memory Module）を含む。メモリー・コンポーネント５０８は、１つ以上の追加的なデバイス９０９を含むことができる。例えば、ＳＩＭＭまたはＤＩＭＭでは、追加的なデバイス５０９を、シリアル・プレゼンス・ディテクト（ＳＰＤ：Serial Presence Detect：逐次存在検出）メモリーのような構成メモリーとすることができる。メモリーコントローラ１６０は、キャッシュメモリー５０５にも結合することができる。キャッシュメモリー５０５は、処理システム５００内の唯一のキャッシュメモリーとすることができる。あるいはまた、他のデバイス、例えばプロセッサ５０１もキャッシュメモリーを含むことができ、これらのキャッシュメモリーはキャッシュメモリー５０５とキャッシュ階層構造をなすことができる。処理システム５００が周辺装置またはコントローラを含み、これらがバスマスターであるか、あるいはこれらがダイレクト・メモリーアクセス（ＤＭＡ：Direct Memory Access）をサポート（支援）する場合には、メモリーコントローラ１６０がキャッシュ・コヒーレンシ・プロトコルを実現することができる。メモリーコントローラ１６０を複数のメモリーバス５０７に結合した場合には、各メモリーバス５０７を並列的に動作させるか、あるいは異なるアドレス範囲を異なるメモリーバスにマッピング（対応付け）することができる。
主バスブリッジ５０３は、少なくとも１つの周辺バス５１０に結合する。種々の装置、例えば周辺装置あるいは追加的なバスブリッジを、周辺バス５１０に結合することができる。これらの装置は、記憶装置コントローラ５１１、種々のＩ／Ｏ装置５１４、二次バスブリッジ５１５，マルチメディア・プロセッサ５１８、及び旧型装置のインタフェース５２０を含むことができる。主バスブリッジ５０３は、一つ以上の特定目的の高速ポート５２２にも結合することができる。パーソナルコンピュータでは、特定目的ポート５２２は例えば、高性能ビデオカードを処理システム５００に結合するために用いるアクセレレーティッド・グラフィックスポート（ＡＧＰ：Accelerated Graphics Port：グラフィックスボード用入出力インタフェース）とすることができる。
記憶装置コントローラ５１１は、１つ以上の記憶装置５１３を、記憶バス５１２経由で周辺バス５１０に結合する。例えば、記憶装置コントローラ５１１をＳＣＳＩコントローラとして、記憶装置５１３をＳＣＳＩ装置とすることができる。Ｉ／Ｏ装置５１４はあらゆる種類の周辺装置とすることができる。Ｉ／Ｏ装置５１４は例えば、イーサネット（登録商標）カードのようなローカルエリア・ネットワーク・インタフェースとすることができる。二次バスブリッジ５１５は、追加的な装置を他のバス経由で処理システム５００にインタフェースさせるために用いることができる。例えば、二次バスブリッジ５１５は、ＵＳＢ装置５１７を処理システム５００に結合するために用いるユニバーサル・シリアルバス（ＵＳＢ：Universal Serial Bus）コントローラとすることができる。マルチメディア・プロセッサ５１８は、サウンドカード、ビデオキャプチャ・カード、あるいは他の種類のメディア・インタフェースとすることができ、これらはスピーカ５１９のような追加的な装置にも結合することができる。旧型装置インタフェース５２０は、例えば旧式のキーボードあるいはマウスのような旧型装置を処理システム５００に結合するために用いる。
図４に示す処理システム５００は、本発明を利用可能な好適な処理システムに過ぎない。図４は、パーソナルコンピュータまたはワークステーションのような汎用コンピュータに特に適した処理アーキテクチャを示すが、処理システム５００に周知の変更を行って、種々の用途により適したものとすることができることは明らかである。例えば、処理を必要とする多くの電子装置を、メモリー・コンポーネント５０８及び／またはメモリーバッファ装置５０４に結合したＣＰＵ５０１に依存する、より簡単なアーキテクチャを用いて実現することができる。これらの電子装置は、オーディオ／ビデオのプロセッサ及びデコーダ、ゲーム操作器、ディジタルテレビジョン、有線または無線電話機、ナビゲーション装置（全地球測位システム（ＧＰＳ：Global Positioning System）及び／または内部ナビゲーション（自立航法）にもとづくシステムを含む）を含むことができるが、これらに限定されない。上記変更は、例えば、不要な構成要素の除去、特化した装置または回路の追加、及び／または複数のデバイスの統合を含むことができる。
本発明は、特に好適な実施例について説明及び図示してきたが、本発明の範囲を逸脱することなしに、多くの変更及び代替が可能であることは明らかである。従って、本発明は以上の説明に限定されるものではなく、特許請求の範囲のみによって限定される。
本発明を採用したメモリーデバイスの第１実施例のブロック図である。 初期化中に用いる追加的な回路を示す、本発明の第１実施例のブロック図である。 本発明の第２実施例における、図１の修正部分を示すブロック図である。 プロセッサシステム内に実現した図１及び図２のメモリーデバイスを示すブロック図である。

Claims (51)

  1. メモリーデバイスを動作させる方法において、
    第１遅延ロックループを含む第１信号処理経路を用いて外部クロック信号から内部的な読出しクロック信号を発生するステップであって、前記第１信号処理経路が、前記第１遅延ロックループによって前記発生した読出しクロック信号にタイミング変動を生じさせるステップと；
    受信した読出しコマンドに応答して、読出しスタート信号を発生するステップと；
    前記読出しスタート信号を第２信号処理経路に通すステップであって、前記第２信号経路は、前記第１信号処理経路のスレーブ経路とすることができ、前記第１遅延ロックループのスレーブ回路である遅延回路を含み、前記第１信号処理経路によって生じる前記発生した読出しクロック信号のタイミング変動を複製して前記読出しスタート信号に与えて、遅延したスタート信号を発生するステップと；
    前記遅延したスタート信号を用いて、前記読出しクロック信号の読出しクロックサイクルを初期値から所定値までカウントすることを可能にし、前記読出しクロックサイクルのカウント数が前記所定値に達すると、前記メモリーデバイスのメモリーアレイからの読出しデータを、データパイプを通して前記読出しラッチに伝送することによって、読出しラッチにおける読出しデータの出力を、所定の読出しレイテンシを伴って、前記読出しクロック信号に同期させるステップとを具え、
    前記所定の読出しレイテンシは、前記メモリーコントローラによる前記読出しコマンドの発行に続く前記外部クロック信号の所定クロックサイクル数分の時間であり、
    前記タイミング変動が、製造プロセス、電圧、及び温度の少なくとも１つを誘因とするタイミング変動であることを特徴とするメモリーデバイスの動作方法。
  2. さらに、
    前記読出しクロックサイクルのカウント数が前記所定値に達すると、前記読出しラッチをイネーブル状態にするステップと
    を具えていることを特徴とする請求項１に記載の方法。
  3. さらに、
    カウンタに初期値を設定するステップと；
    前記遅延したスタート信号によって前記カウンタをイネーブル状態にして、前記読出しクロックサイクルを前記初期値から前記所定値までカウントするステップと
    を具えていることを特徴とする請求項１または２に記載の方法。
  4. 前記初期値を、前記所定の読出しレイテンシを表わす第１データ、及び前記メモリーコントローラによる前記読出しコマンドの発行から前記読出しクロック信号が前記第１信号処理経路を出るまでに要する時間を表わす第２データから決定し、前記所定値を、前記読出しコマンドを復号化して前記遅延回路を起動するのに必要な前記読出しクロックサイクルの数から決定することを特徴とする請求項３に記載の方法。
  5. 前記第１及び第２データを、前記メモリーデバイスに記憶することを特徴とする請求項４に記載の方法。
  6. 前記第１データを、前記メモリーデバイスのモードレジスタに記憶することを特徴とする請求項５に記載の方法。
  7. 前記第２データを、前記メモリーデバイスのオフセット回路に記憶することを特徴とする請求項６に記載の方法。
  8. 前記第１データを、前記メモリーコントローラによって前記モードレジスタに供給することを特徴とする請求項６に記載の方法。
  9. さらに、
    前記読出しコマンドが発行された後に、前記読出しクロック信号が前記第１信号処理経路によって発生されるのに要する時間を測定するステップと；
    前記測定した時間を、前記外部クロック信号のクロックサイクル数として前記オフセット回路に記憶するステップと
    を具えていることを特徴とする請求項７に記載の方法。
  10. メモリーデバイスを動作させる方法において、
    外部クロック信号を第１遅延ロックループへの入力として用いて、読出しクロック信号を発生するステップと；
    読出しコマンドの受信に応答して発生した読出しスタート信号を、前記第１遅延ロックループのスレーブ回路である遅延回路に通して、遅延したスタート信号を発生するステップと；
    前記遅延したスタート信号を用いて、前記読出しクロック信号の読出しクロックサイクルを初期値から所定カウント値までカウントするカウンタをイネーブル状態にし、前記読出しクロックサイクルのカウント数が前記所定カウント値に達すると、前記メモリーデバイスのメモリーアレイのデータを出力ラッチに供給するデータ回路をイネーブル状態にすることによって、前記メモリーデバイスのメモリーアレイからの読出しデータの出力を前記読出しクロック信号に同期させるステップと；
    前記出力ラッチに供給されたデータを、前記読み出しクロック信号によってラッチするステップとを具え、
    前記所定カウント値は、前記読出しコマンドを復号化して前記遅延回路を起動するのに必要な読出しクロックサイクルの数から決定されることを特徴とするメモリーデバイスの動作方法。
  11. 前記読出しデータの出力を前記読出しクロック信号に同期させるステップが、
    前記読出しクロックサイクルのカウント数が前記所定カウント値に達すると、前記出力ラッチをイネーブル状態にすることを含むことを特徴とする請求項１０に記載の方法。
  12. 前記カウントを、前記出力ラッチが前記読出しデータを所定の読出しレイテンシ後に出力バスに出力するように行うことを特徴とする請求項１０または１１に記載の方法。
  13. 前記所定カウント値までのカウントを、少なくとも部分的に前記所定の読出しレイテンシによって決まるプリセット値から開始することを特徴とする請求項１２に記載の方法。
  14. 前記プリセット値が前記所定の読出しレイテンシにもとづくものであり、前記所定の読出しレイテンシは、少なくとも、前記読出しコマンドに続いて前記読出しクロック信号が前記第１遅延ロックループを含む信号処理経路によって発生されるのに要する時間分のオフセット値であることを特徴とする請求項１３に記載の方法。
  15. 前記所定の読出しレイテンシに、前記メモリーデバイスの動作に固有の追加的な遅延分のオフセット値がさらに加わることを特徴とする請求項１４に記載の方法。
  16. 前記追加的な遅延が、少なくとも部分的に、前記読出しコマンドの復号化によって生じることを特徴とする請求項１５に記載の方法。
  17. 前記追加的な遅延が、少なくとも部分的に、データ経路の起動によって生じることを特徴とする請求項１５に記載の方法。
  18. 前記遅延ロックループ及び前記遅延回路に、同じ誘因の信号タイミング変動がもたらされることを特徴とする請求項１０に記載の方法。
  19. 前記信号タイミング変動の誘因が、製造プロセスの変動、電圧変動、及び温度変動の少なくとも１つであることを特徴とする請求項１８に記載の方法。
  20. 外部クロック信号から内部的な読出しクロック信号を発生する第１信号処理経路であって、第１遅延ロックループを含み、前記読出しクロック信号にタイミング変動を生じさせる第１信号処理経路と；
    受信した読出しコマンドから、遅延したスタート信号を発生する第２信号処理経路であって、前記第１遅延ロックループのスレーブ回路である遅延回路を含み、前記遅延したスタート信号に前記タイミング変動と同じタイミング変動を与える第２信号処理経路と；
    前記読出しクロック信号に同期した読出しデータを出力するデータフロー制御回路とを具えたメモリーデバイスであって、
    前記データフロー制御回路が、
    読出しラッチと、
    前記メモリーデバイスのメモリーアレイからの読出しデータを前記読出しラッチに供給する供給回路と；
    前記読出しラッチを通る読出しデータの出力を、前記遅延したスタート信号の発生から前記読出しクロック信号の所定サイクル数分の時間後に、前記読出しクロック信号に同期させるイネーブル回路とを具え、前記時間は、前記読出しデータを所定の読出しレイテンシ後に前記メモリーデバイスの出力パッドに供給するのに要する時間に相当し、
    前記イネーブル回路が、前記読出しクロック信号の前記所定サイクル数をカウントするカウンタを具え、前記カウンタが前記遅延したスタート信号によってカウントを開始し、
    前記タイミング変動が、製造プロセス、電圧、及び温度の少なくとも１つを誘因とするタイミング変動であることを特徴とするメモリーデバイス。
  21. 前記読出しクロック信号の前記所定サイクル数がカウントされると、前記読出しラッチがイネーブル状態にされることを特徴とする請求項２０に記載のメモリーデバイス。
  22. さらに、前記カウンタに特定カウント値をプリロードするプリロード回路を具えて、前記カウンタが、前記読出しクロック信号の前記所定サイクル数を、前記特定カウント値からカウントすることを特徴とする請求項２０または２１に記載のメモリーデバイス。
  23. 前記特定カウント値が、前記メモリーデバイス用の指定の読出しレイテンシを生成するために必要な前記読出しクロック信号のサイクル数に関連することを特徴とする請求項２２に記載のメモリーデバイス。
  24. 前記特定カウント値が、メモリーコントローラが前記読出しコマンドを発行してから前記読出しクロック信号が前記第１信号処理経路を出るまでに要する時間分のオフセット値である前記指定の読出しレイテンシにもとづくものであることを特徴とする請求項２３に記載のメモリーデバイス。
  25. 前記特定カウント値が、前記オフセット値に前記メモリーデバイス内の追加的な遅延分をさらに加えたオフセット値である前記指定の読出しレイテンシにもとづくものであることを特徴とする請求項２４に記載のメモリーデバイス。
  26. 前記追加的な遅延が、少なくとも部分的に、前記読出しコマンドの復号化によって生じることを特徴とする請求項２５に記載のメモリーデバイス。
  27. 前記追加的な遅延が、少なくとも部分的に、読出しデータを前記出力ラッチに供給する回路の起動時間によって生じることを特徴とする請求項２５に記載のメモリーデバイス。
  28. 前記プリロード回路が、前記指定の読出しレイテンシに関連する第１カウント値を前記カウンタに供給するモードレジスタを具えていることを特徴とする請求項２３に記載のメモリーデバイス。
  29. 前記第１カウント値が前記指定の読出しレイテンシであり、前記プリロード回路がさらに、前記読出しコマンドが発行されてから前記読出しクロック信号が前記第１信号処理経路を出るまでに要する時間に関連する第２カウント値を前記カウンタに供給するオフセット回路を具え、前記カウンタに、前記第１カウント値と前記第２カウント値との差をプリロードすることを特徴とする請求項２８に記載のメモリーデバイス。
  30. 前記カウンタに前記差を、読出しデータが前記供給回路及び前記読出しラッチを通過して前記メモリーデバイスの出力パッドに至るのに要する時間に関連するカウント値分のさらなるオフセット値としてプリロードすることを特徴とする請求項２９に記載のメモリーデバイス。
  31. 外部クロック信号から読出しクロック信号を発生する遅延ロックループと；
    前記遅延ロックループのスレーブ回路であり、読出しコマンドの受信に応答して発生したスタート信号から、遅延したスタート信号を発生する遅延回路と；
    読出しデータラッチと；
    メモリーアレイからのデータを前記読出しラッチに伝送するデータ伝送回路と；
    前記遅延したスタート信号に応答して、前記読出しクロック信号の所定サイクル数をカウントした後に、前記データ伝送回路からのデータを前記読出しクロック信号によって読出し可能にするイネーブル回路と
    を具えていることを特徴とするメモリーデバイス。
  32. 前記データ伝送回路がデータパイプライン回路であることを特徴とする請求項３１に記載のメモリーデバイス。
  33. 前記データパイプライン回路が並列−直列変換器を含むことを特徴とする請求項３２に記載のメモリーデバイス。
  34. 前記イネーブル回路が、前記読出しラッチにおける読出しデータの読み出しを、前記読出しクロック信号のタイミングと同期させることを特徴とする請求項３１に記載のメモリーデバイス。
  35. 前記イネーブル回路及び前記読出しクロック信号が、前記メモリーデバイスの出力において、指定の読出しレイテンシでデータを供給することを特徴とする請求項３４に記載のメモリーデバイス。
  36. 前記イネーブル回路が、第１の値をプリロードされたカウンタを具え、前記カウンタが、前記読出しクロック信号のサイクル数を前記第１の値から第２の値までカウントして、前記第２の値に達すると、前記読出しクロック信号による前記読出しデータの読み出しを可能にすることを特徴とする請求項３１に記載のメモリーデバイス。
  37. 前記カウンタがダウンカウンタであることを特徴とする請求項３６に記載のメモリーデバイス。
  38. プロセッサと；
    前記プロセッサとデータを交換するメモリーデバイスとを具えたプロセッサシステムにおいて、前記メモリーデバイスが、
    外部クロック信号から読出しクロック信号を発生する第１信号処理経路であって、遅延ロックループを含み、前記発生した読出しクロック信号にタイミング変動を生じさせる第１信号処理経路と；
    受信した読出しコマンドから、遅延したスタート信号を発生する第２信号処理経路であって、前記第１遅延ロックループのスレーブ回路である遅延回路を含み、前記遅延したスタート信号に前記タイミング変動と同じタイミング変動を与える第２信号処理経路と；
    前記読出しクロック信号に同期した読出しデータを出力するデータフロー制御回路とを具え、
    前記データフロー制御回路が、
    読出しラッチと；
    前記メモリーデバイスのメモリーアレイからの読出しデータを前記読出しラッチに供給する供給回路と；
    前記読出しラッチを通る読出しデータの出力を、前記遅延したスタート信号の発生から前記読出しクロック信号の所定サイクル数分の時間後に、前記読出しクロック信号に同期させるイネーブル回路とを具え、
    前記イネーブル回路は、前記読出しクロック信号の前記所定サイクル数をカウントするカウンタを具え、前記カウンタが前記遅延したスタート信号によってカウントを開始し、
    前記読出しクロック信号の所定サイクル数は、読出しデータを前記メモリーデバイスの出力パッドに所定の読出しレイテンシで供給するのに要する時間に相当し、
    前記タイミング変動が、製造プロセス、電圧、及び温度の少なくとも１つを誘因とするタイミング変動であることを特徴とするプロセッサシステム。
  39. 前記読出しクロック信号の前記所定サイクル数がカウントされると、前記読出しラッチがイネーブル状態にされることを特徴とする請求項３８に記載のプロセッサシステム。
  40. さらに、前記カウンタに特定カウント値をプリロードするプリロード回路を具え、前記カウンタが、前記読出しクロック信号の前記所定サイクル数を、前記特定カウント値からカウントすることを特徴とする請求項３８または３９に記載のプロセッサシステム。
  41. 前記特定カウント値が、前記メモリーデバイス用の指定の読出しレイテンシを生成するために必要な前記読出しクロック信号のサイクル数に関連することを特徴とする請求項４０に記載のプロセッサシステム。
  42. 前記プリロード回路が、前記指定の読出しレイテンシに関連する第１カウント値を前記カウンタに供給するモードレジスタを具えていることを特徴とする請求項４０に記載のプロセッサシステム。
  43. 前記第１カウント値が前記指定の読出しレイテンシであり、前記プリロード回路がさらに、読出しコマンドが発行されてから前記読出しクロック信号が前記第１信号処理経路を出るまでに要する時間を表わすオフセット値を前記カウンタに供給するオフセット回路を具え、前記カウンタに、前記第１カウント値と前記オフセット値との差をプリロードすることを特徴とする請求項４２に記載のプロセッサシステム。
  44. 前記カウンタに前記差を、読出しデータが前記供給回路及び前記読出しラッチを通過して前記メモリーデバイスの出力パッドに至るのに要する時間に関連するカウント値分のさらなるオフセット値としてプリロードすることを特徴とする請求項４３に記載のプロセッサシステム。
  45. プロセッサと；
    前記プロセッサとデータを交換するメモリーデバイスとを具えたプロセッサシステムにおいて、前記メモリーデバイスが、
    外部クロック信号から読出しクロック信号を発生する遅延ロックループと；
    前記遅延ロックループのスレーブ回路であり、読出しコマンドの受信に応答して発生したスタート信号から、遅延したスタート信号を発生する遅延回路と；
    読出しラッチと；
    メモリーアレイからのデータを前記読出しラッチに伝送するデータ伝送回路と；
    前記遅延したスタート信号に応答して、前記読出しクロック信号の所定サイクル数をカウントした後に、前記データ伝送回路からのデータを前記読出しクロック信号によって読出し可能にするイネーブル回路と
    を具えていることを特徴とするプロセッサシステム。
  46. 前記データ伝送回路がデータパイプライン回路であることを特徴とする請求項４５に記載のプロセッサシステム。
  47. 前記データパイプライン回路が並列−直列変換器を含むことを特徴とする請求項４６に記載のプロセッサシステム。
  48. 前記イネーブル回路が、前記読出しラッチへの読出しデータの供給を、前記読出しクロック信号のタイミングと同期させることを特徴とする請求項４５に記載のプロセッサシステム。
  49. 前記イネーブル回路及び前記読出しクロック信号が、前記メモリーデバイスの出力において、指定の読出しレイテンシでデータを供給することを特徴とする請求項４８に記載のプロセッサシステム。
  50. 前記イネーブル回路が第１の値をプリロードされたカウンタを具え、前記カウンタが、前記読出しクロック信号のサイクル数を前記第１の値から第２の値までカウントして、前記第２の値に達すると、前記読出しクロック信号による前記読出しデータの読み出しを可能にすることを特徴とする請求項４５に記載のプロセッサシステム。
  51. 前記カウンタがダウンカウンタであることを特徴とする請求項５０に記載のプロセッサシステム。
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