JP2000067583A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2000067583A
JP2000067583A JP10238767A JP23876798A JP2000067583A JP 2000067583 A JP2000067583 A JP 2000067583A JP 10238767 A JP10238767 A JP 10238767A JP 23876798 A JP23876798 A JP 23876798A JP 2000067583 A JP2000067583 A JP 2000067583A
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Nobuhiro Tsuda
信浩 津田
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Abstract

(57)【要約】 【課題】 外部制御信号による制御により、１つの読み
出し信号に対して連続して複数のデータの出力が可能で
あるとともに、１つの読み出し信号に対して外部アドレ
スに応じた１つのデータのみの出力も可能な同期型半導
体記憶装置を提供すること。 【解決手段】 この発明に係る同期型半導体記憶装置
は、１つのデータ読み出し信号に対して、複数のアドレ
スに対応した各データを外部クロック信号に同期してメ
モリ・セル７から順に読み出す同期型半導体記憶装置で
あって、外部から入力される制御信号に基づいて、１つ
のデータ読み出し信号に対して、１つのアドレスに対応
したデータのみを前記メモリ・セル７から出力するよう
に制御する制御回路１６、１７、１８を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は外部クロック信号に
同期して動作する同期型半導体記憶装置、特に複数のデ
ータの書き込み／読み出しがされるパイプラインバース
トＳＲＡＭ等の同期型半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】図１２は従来の同期型半導体記憶装置で
あるパイプラインバーストＳＲＡＭを示すブロック図で
ある。図において、１０１は外部から入力される複数の
アドレス信号ＳＡとこれらのアドレス信号ＳＡから求め
られるアドレス信号／ＳＡとをアドレスレジスタ１０２
に出力するアドレスバッファ、１０２はアドレスバッフ
ァ１０１を介して入力されたアドレス信号ＳＡ、／ＳＡ
を保持し、ＳＡＣクロック信号（以下、ＳＡＣＣＬＫ信
号と呼ぶ）に同期してこれらのアドレス信号ＳＡ、／Ｓ
Ａをデコーダ１０６に出力するアドレスレジスタ、１０
３は外部から入力される最下位アドレス信号ＳＡ０、Ｓ
Ａ１をカウンタ１０５に出力するアドレスバッファであ
る。
【０００３】１０４は外部信号ＳＥ１、ＳＥ２、ＳＥ３
＃から生成されるＣＥ信号とＳＡＣＣＬＫ信号とに応じ
て外部クロック信号に同期したカウンタ可否信号（以
下、ＡＤＶＣＬＫ信号と呼ぶ）を生成し、このＡＤＶＣ
ＬＫ信号をカウンタ１０５に出力するカウンタ可否信号
発生回路（ＡＤＶ Ｓｔａｔｅ Ｍａｃｈｉｎｅ）で、
データ読み出しのための信号（ＳＡＣＣＬＫ信号が
“Ｈ”値、ＣＥ信号が“Ｈ”値の状態）が入力される
と、読み出し信号入力時の外部クロック信号の次のパル
スに同期して生成されたＡＤＶＣＬＫ信号を発生する。
なお、データ書き込みのための信号が入力された場合に
おいても同様なＡＤＶＣＬＫ信号が発生される。
【０００４】１０５はＳＡＣＣＬＫ信号に同期して外部
から入力された最下位アドレス信号をデコーダ１０６に
出力するとともに、カウンタ可否信号発生回路１０４で
発生されるＡＤＶＣＬＫ信号に応じて最下位アドレス信
号に対応したアドレス信号をデコーダ１０６に出力する
カウンタ、１０６はカウンタ１０５から出力されるアド
レス及びアドレスレジスタ１０２から出力されるアドレ
スから求まる番地に対するデータの読み書き等のための
命令を生成するデコーダである。
【０００５】１０７は情報（データ）の読み書きが可能
なＳＲＡＭコアで、デコーダ１０６で生成される命令に
応じて所定アドレスのデータを読み出したり、所定アド
レスにデータを書き込んだりするＳＲＡＭコアである。
【０００６】１０８はデータバスＲＤを介してＳＲＡＭ
コア１０７から伝送されるデータを保持し、これらのデ
ータを外部クロック信号に同期して出力バッファ回路１
１０に出力する出力レジスタ、１０９は外部信号ＣＥ、
ＳＡＣＣＬＫ信号に応じて生成される外部クロック信号
に同期した出力可否信号（以下、ＯＥ信号と呼ぶ）を出
力バッファ１１０（入力バッファ１１１）に出力する出
力可否信号発生回路（ＯＥ Ｓｔａｔｅ Ｍａｃｈｉｎ
ｅ）、１１０はＯＥ信号に応じて出力レジスタ１０８か
ら伝送されるデータを外部に出力する出力バッファ回路
である。
【０００７】１１１はＯＥ信号に応じてＳＲＡＭコア１
０７に入力すべきデータを外部から入力する入力バッフ
ァ回路、１１２は入力バッファ回路１１１を介して外部
から入力されるデータを保持し、外部クロック信号に同
期して保持しているデータをＳＲＡＭコア１０７に入力
する入力レジスタである。
【０００８】次に、上記従来の同期型半導体記憶装置の
動作を説明する。ＳＲＡＭコア１０７から所定アドレス
のデータを外部へ読み出す場合には、読み出しのための
信号（以下、読出信号と呼ぶ）を外部から入力する。
（すなわち、ＳＡＣ＃、ＳＧＷ＃、及びＳＥ１、ＳＥ
２、ＳＥ３＃から求められるＣＥが読み出しのための信
号になったときに、データの読み出しがなされる。）こ
の読出信号が入力された時の外部クロック信号のパルス
を１ｓｔパルスとし、以下順に、外部クロック信号が発
生するパルスを２ｎｄパルス、３ｒｄパルス、、、とす
る。
【０００９】上記のような読出信号が外部から入力され
ると、カウンタ可否信号発生回路１０４は、外部クロッ
ク信号の２ｎｄ、３ｒｄ、４ｔｈパルスに同期した３つ
のパルスを有するＡＤＶＣＬＫ信号を発生し、このＡＤ
ＶＣＬＫ信号をカウンタ１０５に入力する。
【００１０】カウンタ１０５では、読出信号が入力され
ると、外部クロック信号の１ｓｔパルスに同期したパル
スを有するＳＡＣＣＬＫ信号に同期して外部から入力さ
れる最下位アドレス信号をデコーダ１０６に出力すると
ともに、ＡＤＶＣＬＫ信号のパルスに同期して、上記最
下位アドレス信号に対応したアドレスを順にデコーダ１
０６に出力する。このようなカウンタ１０５の動作によ
って、データ読み出しのための１つの読出信号に対応し
て、互いに関連のある４つのアドレスが外部クロック信
号に同期して順にデコーダ１０６に送られる。
【００１１】次に、デコーダ１０６では、カウンタ１０
５から入力されるアドレス信号とアドレスレジスタ１０
２から入力されるアドレス信号とに基づいてＳＲＡＭコ
ア１０７におけるメモリ選択線を決定し、この選択線に
対応した番地に記憶されているデータを読み出すための
命令をＳＲＡＭコア１０７に送る。そして、ＳＲＡＭコ
ア１０７では、このような命令に従って対応した番地に
記憶されているデータをデータバスＲＤを介して出力レ
ジスタ１０８に出力する。
【００１２】出力レジスタ１０８では、外部クロック信
号に同期してデータバスＲＤを介して入力されたデータ
を出力バッファ回路１１０に出力する。そして、ＯＥ信
号に応じて出力バッファ回路１１０が出力レジスタ１０
８に保持されているデータを外部に出力する。ここで、
ＯＥ信号は、出力可否信号発生回路１０９において読出
信号、または、データの書き込みのための信号（以下、
書込信号と呼ぶ）に基づいて所定の外部クロック信号に
同期して発生される信号である。
【００１３】次に、データの書き込みの場合には、書込
信号に応じて外部（ＤＩＮＤＯＵＴ端子）から入力され
るデータを入力レジスタ１１２に入力し、入力レジスタ
１１２が外部クロック信号に同期してＳＲＡＭコア１０
７に入力するようにする。このとき、上記読み出し時に
説明したのと同様にして書き込みの番地を入力し、この
番地に上記データが書き込まれるようにする。
【００１４】なお、本明細書においては、／Ａは信号Ａ
の否定値を意味するように、／の記号は、信号の否定値
を表すものとし、特に同期型半導体記憶装置の端子に関
しては、／の替わりに＃の記号を用いるものとする。
【００１５】
【発明が解決しようとする課題】従来の同期型半導体記
憶装置は上記のように構成されているので、１つのデー
タ読み出し信号（書き込み信号）に対して、デバイスか
らは外部クロック信号の１パルスに同期して外部アドレ
ス及びこのアドレスに対応した複数のアドレスに応じた
各データが連続して出力（入力）される。
【００１６】そのため、同期型半導体記憶装置のテスト
時においても１つのデータ読み出し信号（書き込み信
号）に対して、複数の関連したアドレスのデータが出力
（入力）され、１つのデータ読み出し信号（書き込み信
号）に対して、１つのアドレスのデータのみの出力（入
力）ができず、個々のアドレスのみのデータのテストを
行いたいときにでも直接テストをすることができない。
そのため、例えば、連続して出力されるデータ間を除い
ては、２つのアドレスのデータ間のテストを行えない部
位が生じ、その部位の欠陥を検査することができないと
いう問題があった。
【００１７】さらに、１つのデータ読み出し信号（書き
込み信号）に対して、デバイスから１つのアドレスに対
応したデータのみを出力（入力）する非同期型ＳＲＡＭ
等の汎用メモリとは大きく異なる動作をするので、汎用
メモリのテストで使用してきたテストパターンを用いる
ことができず、汎用メモリで用いられるテスト方法を使
用することができない等、任意のデータ間のテストが行
えないという問題点があった。
【００１８】また、出力バッファ回路は同期型半導体記
憶装置内の出力可否信号発生回路において生成されるＯ
Ｅ信号に応じてデータを外部へ出力し、また、入力バッ
ファ回路も同期型半導体記憶装置内の出力可否信号発生
回路において生成されるＯＥ信号に応じてデータを外部
から入力するため、テスト動作時においても同期型半導
体記憶装置の外部と内部間のデータのやりとりは常に外
部クロック信号に同期されたものとなり、所望タイミン
グで所望期間出力または入力させることができないとい
う問題点があった。
【００１９】この発明に係る同期型半導体記憶装置は、
上記のような問題点を解決するためになされたもので、
外部制御信号による制御により、１つの読み出し（書き
込み）信号に対して連続して複数のデータの出力（入
力）が可能であるとともに、１つの読み出し（書き込
み）信号に対して外部アドレスに応じた１つのデータの
みの出力（入力）も可能な同期型半導体記憶装置を提供
するものである。
【００２０】また、外部制御信号による制御により、同
期型半導体記憶装置の外部と内部間のデータのやりとり
のタイミングを任意に行わせることが可能な同期型半導
体記憶装置を提供するものである。
【００２１】
【課題を解決するための手段】本発明に係る同期型半導
体記憶装置は、１つのデータ読み出し信号、または１つ
のデータ書き込み信号に対して、複数のアドレスに対応
した各データをクロック信号に同期してメモリ・セルか
ら順に読み出す、または順に書き込む同期型半導体記憶
装置であって、外部から入力される制御信号に基づい
て、前記１つのデータ読み出し信号、または前記１つの
データ書き込み信号に対して、１つのアドレスに対応し
たデータのみを前記メモリ・セルから出力、または前記
メモリ・セルへ入力するように制御しうる制御回路を備
えている。
【００２２】さらに、１つのデータ読み出し信号、また
は１つのデータ書き込み信号に対して、複数のアドレス
をクロック信号に同期して順に出力するアドレス出力部
を備え、制御回路は前記１つのデータ読み出し信号、ま
たは前記１つのデータ書き込み信号に対して、前記アド
レス出力部が１つのアドレスのみを出力するように制御
してもよい。
【００２３】さらに、外部から入力される出力可否信号
に応じてメモリ・セルと外部とのデータの入出力を制御
する入出力回路を備えるようにしてもよい。
【００２４】また、外部から出力可否信号を入力するた
めの入力端子を設けてもよい。また、外部制御信号に応
じて既存の端子から出力可否信号が入力されるようにし
てもよい。さらにまた、外部制御信号を入力するための
入力端子を設けてもよい。
【００２５】
【発明の実施の形態】実施の形態１．この実施の形態の
同期型半導体記憶装置は、通常動作時には高速にデータ
の読み書きが行えるように、１つの読み出し信号（書き
込み信号）に対して、複数（４個）の関連したアドレス
に対応したデータが順次外部クロック信号に同期して読
み出される（書き込まれる）ようにし、逆に、この同期
型半導体記憶装置のテスト動作時には、外部からの制御
信号により、１つの読み出し信号（書き込み信号）に対
して、１つのアドレスに対応したデータのみが読み出さ
れる（書き込まれる）ようにするものである。
【００２６】さらに、通常動作時には、同期型半導体記
憶装置内部で発生される出力可否信号（以下、ＯＥ信号
と呼ぶ）により同期型半導体記憶装置における外部と内
部間のデータのやりとりを制御するのに対して、テスト
動作時には、外部から入力されるＴｅｓｔＯＥ信号によ
り同期型半導体記憶装置における外部と内部間のデータ
のやりとりを制御するものである。
【００２７】図１はこの実施の形態１の同期型半導体記
憶装置のＱＦＰパッケージを示す図である。図に示すよ
うに、このパッケージには、電源信号が入力される端子
Ｖｄｄ、Ｖｄｄｑ、グランド信号が入力される端子Ｖｓ
ｓ、Ｖｓｓｑ、最下位アドレス信号が入力される端子Ｓ
Ａ０、ＳＡ１、アドレス信号が入力される端子ＳＡ、デ
ータ信号の入出力のための端子ＤＱａ、ＤＱｂ、ＤＱ
ｃ、ＤＱｄ、チップイネーブル信号が入力される端子Ｓ
Ｅ１、ＳＥ２，ＳＥ３＃、データの読み書き方式を制御
する外部制御信号（以下、／ＦＴ信号と呼ぶ）を入力す
るための外部制御信号入力端子ＦＴ＃、パッケージ外部
と内部間のデータの授受を制御するＴｅｓｔＯＥ信号を
入力するための端子ＴｅｓｔＯＥがそれぞれ設けられて
いる。
【００２８】図２は図１に示した同期型半導体記憶装置
のパッケージ内を示したブロック図である。図におい
て、１は図１に示した端子ＳＡから入力されるアドレス
信号Ａｉをアドレスレジスタ１に出力するアドレスバッ
ファ、２はアドレスバッファ１を介して端子ＳＡから入
力されたアドレス信号Ａｉを保持し、ＳＡＣＣＬＫ信号
に同期して（外部クロック信号に同期したことになる）
このアドレス信号Ａｉをデコーダ６に出力するアドレス
レジスタ、３は図１に示した端子ＳＡ０、ＳＡ１から入
力される最下位アドレス信号Ａ０、Ａ１をカウンタ５に
出力するアドレスバッファである。
【００２９】４は図１に示した端子ＳＥ１、ＳＥ２、Ｓ
Ｅ３＃から入力される外部信号ＳＥ１、ＳＥ２、ＳＥ３
＃から生成されるＣＥ信号とＳＡＣＣＬＫ信号とに応じ
て外部クロック信号に同期したカウンタ可否信号（以
下、ＡＤＶＣＬＫ信号と呼ぶ）を生成し、このＡＤＶＣ
ＬＫ信号をカウンタ５に出力するアドレス出力部である
カウンタ可否信号発生回路（ＡＤＶ Ｓｔａｔｅ Ｍａ
ｃｈｉｎｅ）で、データ読み出しのための信号（ＳＡＣ
ＣＬＫ信号が“Ｈ”値、ＣＥ信号が“Ｈ”値の状態）が
入力されると、読み出し信号入力時の外部クロック信号
の次のパルスからの３パルスに同期した３パルスを有す
るＡＤＶＣＬＫ信号を発生する。なお、データ書き込み
のための信号が入力された場合にも同様のＡＤＶＣＬＫ
信号が発生される。
【００３０】５はＳＡＣＣＬＫ信号に同期して外部から
入力された最下位アドレス信号をデコーダ６に出力する
とともに、カウンタ可否信号発生回路４で発生されるＡ
ＤＶＣＬＫ信号に応じて最下位アドレス信号に対応した
アドレス信号をデコーダ６に出力するカウンタ、６はカ
ウンタ５から出力されるアドレス及びアドレスレジスタ
２から出力されるアドレスから求まる番地に対するデー
タの読み書き等の命令を生成するデコーダである。
【００３１】７は情報（データ）の読み書きが可能なＳ
ＲＡＭコアで、デコーダ６で生成される命令に応じて所
定アドレスのデータを読み出したり、所定アドレスにデ
ータを書き込んだりするＳＲＡＭコアである。
【００３２】８はデータバスＲＤを介してＳＲＡＭコア
７から伝送されてくるデータを保持し、これらのデータ
を通常動作時には外部クロック信号に同期し、テスト動
作時には外部クロック信号には同期せずに出力バッファ
回路１０に出力する出力レジスタ、９は外部信号ＳＧＷ
＃、ＣＥ、ＳＡＣＣＬＫ信号に応じて生成される外部ク
ロック信号に同期した出力可否信号（ＯＥ信号）を出力
する出力可否信号発生回路（ＯＥ Ｓｔａｔｅ Ｍａｃ
ｈｉｎｅ）、１０は通常動作時にはＯＥ信号に、テスト
動作時には図１に示した端子ＴｅｓｔＯＥから入力され
るＴｅｓｔＯＥ信号に応じて出力レジスタ８から伝送さ
れるデータを外部に出力する出力バッファ回路である。
【００３３】１１は通常動作時にはＯＥ信号に、テスト
動作時にはＴｅｓｔＯＥ信号に応じてＳＲＡＭコア７に
入力すべきデータを外部から入力する入力バッファ回
路、１２は入力バッファ回路１１を介して外部から入力
されるデータを保持し、通常動作時には外部クロック信
号に同期して、テスト動作時には外部クロック信号とは
独立に保持しているデータをデータバスＲＤを介してＳ
ＲＡＭコア７に入力する入力レジスタである。
【００３４】１３は端子ＳＡＣ＃から入力されるＳＡＣ
＃信号をＳＡＣクロック生成回路１４に出力するＳＡＣ
＃レジスタ、１４はＳＡＣ＃信号の否定とＣＬＫ信号が
入力されるＮＡＮＤ演算器と、このＮＡＮＤ演算器から
出力される信号が入力されるインバータ回路とからなる
ＳＡＣクロック信号生成回路、１５ａ、ｂは外部から入
力される外部クロック信号を保持し、この外部クロック
信号を所定タイミングで出力するＣＬＫバッファであ
る。
【００３５】１６はＡＤＶＣＬＫ信号と図１に示した外
部制御信号入力端子ＦＴ＃から入力される外部制御信号
／ＦＴとの論理積をとる演算器、１７は外部クロック信
号と外部から入力される外部制御信号／ＦＴとの論理積
をとる演算器、１８ａは外部制御信号／ＦＴが“Ｈ”値
のときにオン状態に、“Ｌ”値のときにオフ状態になる
スイッチ（ＳＷ１）、１８ｂは外部制御信号／ＦＴが
“Ｈ”値のときにオフ状態に、“Ｌ”値のときにオン状
態になるスイッチ（ＳＷ２）である。
【００３６】次に、上記同期型半導体記憶装置の製造方
法について説明する。上記同期型半導体記憶装置の製造
方法においては、例えば、図１２に示した従来の同期型
半導体記憶装置の製造工程において、図１２に示した同
期型半導体記憶装置におけるカウンタ可否信号発生回路
１０４とカウンタ１０５間を接続する配線を形成する替
わりに、図２に示すように、カウンタ５にＡＤＶＣＬＫ
信号を入力するための配線間にＡＮＤ演算器１６を形成
し、このＡＮＤ演算器１６を介してＡＤＶＣＬＫ信号が
カウンタ５に入力されるように配線を形成するととも
に、このＡＮＤ演算器１６の入力部と同期型半導体記憶
装置におけるパッケージの端子ＦＴ＃とが接続されるよ
う配線を形成するようにする。
【００３７】そして、図１２に示した同期型半導体記憶
装置におけるＣＬＫ信号と出力レジスタ１０８（入力レ
ジスタ１１２）間を接続する配線を形成する替わりに、
図２に示すように、出力レジスタ８（入力レジスタ１
２）にＣＬＫ信号を入力するための配線間にＡＮＤ演算
器１７を形成し、このＡＮＤ演算器１７を介してＣＬＫ
信号が出力レジスタ８（入力レジスタ１２）に入力され
るように配線を形成するとともに、このＡＮＤ演算器１
７の入力部と同期型半導体記憶装置におけるパッケージ
の端子ＦＴ＃とが接続されるように配線を形成するよう
にする。
【００３８】さらに、これらに加えて、図１２に示した
同期型半導体記憶装において出力可否信号発生回路１０
９と出力バッファ回路１１０（入力バッファ回路１１
１）間を接続する配線を形成する替わりに、図２に示す
ように、出力バッファ回路１０（入力バッファ回路１
１）にＯＥ信号を入力されるための配線間に上記スイッ
チ１８ａ（ＳＷ１）、スイッチ１８ｂ（ＳＷ２）及びこ
れらを接続する配線を形成することにより上記本実施の
形態の同期型半導体記憶装置を製造することができる。
【００３９】次に、図２に示した同期型半導体記憶装置
の動作について説明する。まず、通常動作時の動作につ
いて説明する。通常動作時には、外部から入力される／
ＦＴ信号が常に“Ｈ”値になるように制御する。このよ
うに、／ＦＴ信号を常に“Ｈ”値にすることにより、演
算器１６は入力されるＡＤＶＣＬＫ信号をそのまま出力
し、演算器１７は入力される外部クロック信号をそのま
ま出力するようになり、スイッチ１８ａ（ＳＷ１）がオ
ン状態になるとともにスイッチ１８ｂ（ＳＷ２）がオフ
状態になり、図１２に示した従来の同期型半導体記憶装
置と同様の動作をすることになる。
【００４０】図３は図２に示した同期型半導体記憶装置
の通常動作におけるデータ読み出し時の各信号の関係を
示した図である。図３では外部クロック信号の１番目の
パルスで読出信号が入力されている。
【００４１】まず、ＳＲＡＭコア７から所定アドレスの
データを外部へ読み出すために、読出信号を外部から入
力する。すなわち、ＳＡＣ＃信号を“Ｌ”値、ＣＥ信号
を“Ｈ”値、ＳＧＷ＃信号を“Ｈ”値にする。ここで、
ＳＡＣ＃信号が“Ｌ”値になると、ＳＡＣクロック信号
生成回路１４により、ＳＡＣ＃信号が“Ｌ”値の期間だ
け外部クロック信号に同期したパルスを発生するＳＡＣ
ＣＬＫ信号が生成される。
【００４２】このような信号が入力されると、カウンタ
可否信号発生回路４は、外部クロック信号の２番目、３
番目、４番目のパルスに同期した３つのパルスを有する
ＡＤＶＣＬＫ信号を発生し、演算器１６へ入力する。こ
こで、外部制御信号／ＦＴは“Ｈ”値に制御されている
ので、演算器１６からはＡＤＶＣＬＫ信号そのものが出
力され、カウンタ５へ出力される。
【００４３】カウンタ５では、読出信号が入力される
と、ＳＡＣＣＬＫ信号に同期（外部クロック信号の１番
目のパルスに同期）して、外部から入力される最下位ア
ドレス信号Ａ０Ａ１をデコーダ６に出力し、その後、Ａ
ＤＶＣＬＫ信号のパルスに同期（外部クロック信号の
２、３、４番目のパルスに同期）して、上記最下位アド
レス信号に対応したアドレス信号／Ａ０Ａ１、Ａ０／Ａ
１、／Ａ０／Ａ１を生成し、順にデコーダ６に出力す
る。
【００４４】すなわち、図３に示すように、カウンタか
ら出力される出力信号２は、外部クロックの１番目のパ
ルスに同期してＡ０Ａ１が、２番目のパルスに同期して
／Ａ０Ａ１が、３番目のパルスに同期してＡ０／Ａ１
が、４番目のパルスに同期して／Ａ０／Ａ１がそれぞれ
出力されることになる。
【００４５】このようなカウンタ５の動作によって、デ
ータ読み出しのための１つの読出信号に対応して、互い
に関連のある４つのアドレスが外部クロック信号に同期
して順にデコーダ６に送られる。
【００４６】次に、デコーダ６では、カウンタ５から入
力されるアドレス信号Ａ０Ａ１、／Ａ０Ａ１、Ａ０／Ａ
１、／Ａ０／Ａ１とアドレスレジスタ２から入力される
アドレス信号Ａｉとに基づいたアドレス信号ＡｉＡ０Ａ
１、Ａｉ／Ａ０Ａ１、ＡｉＡ０／Ａ１、Ａｉ／Ａ０／Ａ
１を順に生成し（図３の出力信号３）、このアドレスよ
りＳＲＡＭコア７におけるメモリ選択線を決定し、この
選択線に対応した番地に記憶されているデータを読み出
すための命令をＳＲＡＭコア７に送り、ＳＲＡＭコア７
において、対応した番地のデータをデータバスＲＤを介
して出力レジスタ８に出力する。すなわち、図３の出力
信号ＲＤに示すように、各アドレスに対応したデータ
Ａ、Ａ＋１、Ａ＋２、Ａ＋３が順にデータバスＲＤから
出力されることになる。
【００４７】出力レジスタ８では、外部クロック信号に
同期して（２番目のパルスの立ち上がりに同期して）デ
ータバスＲＤを介して入力されたデータを出力バッファ
回路１０に出力する。（図３の出力信号４）そして、Ｏ
Ｅ信号が“Ｈ”値の期間にだけ出力バッファ回路１０が
出力レジスタ８に保持されているデータを外部に出力す
る。ここで、図３の出力信号ＯＥに示すように、ＯＥ信
号は外部クロック信号の２番目のパルスの立ち上がりか
ら６番目のパルスの立ち上がり迄の期間“Ｈ”値を出力
する信号である。
【００４８】次に、データの書き込みの場合には、書込
信号に応じて外部（端子ＤＱａ〜ＤＱｄ、以下まとめて
ＤＩＮＤＯＵＴ端子と呼ぶ）から入力されるデータを入
力バッファ回路１１を介して入力レジスタ１２に入力
し、入力レジスタ１２が外部クロック信号に同期してＳ
ＲＡＭコア７に入力するようにする。このとき、上記読
み出し時に説明したのと同様にして書き込みの番地を入
力し、この番地に上記データが書き込まれるようにす
る。
【００４９】このように通常動作時においては、外部制
御信号／ＦＴを“Ｈ”値にすることにより、図１２に示
した同期型半導体記憶装置と同様の動作（１つの読出信
号（書込信号）に対して複数のアドレスに対応したデー
タを外部クロック信号に同期して順に出力（入力）す
る）をさせることができ、高速な読み書きが可能にな
る。
【００５０】次に、テスト動作時の動作について説明す
る。テスト動作時には、外部から入力される／ＦＴ信号
が常に“Ｌ”値になるように制御する。このように、／
ＦＴ信号を常に“Ｌ”値にすることにより、演算器１６
から出力される信号が常に“Ｌ”値に、演算器１７から
出力される信号も常に“Ｌ”値になり、スイッチ１８ａ
（ＳＷ１）がオフ状態になるとともにスイッチ１８ｂ
（ＳＷ２）がオン状態になり、外部から入力されるＴｅ
ｓｔＯＥ信号により同期型半導体記憶装置における外部
と内部間のデータのやりとりを制御でき、非同期型半導
体記憶装置と同様の動作（１つの読出信号に対して１つ
のデータのみを出力でき、外部から入力される信号によ
り外部と内部間のデータのやりとりをする）をさせるこ
とができる。
【００５１】なお、テスト動作時には、非同期型半導体
記憶装置と同様の動作をさせるので、高速化を目的とし
た上記通常動作時の外部クロック信号の周期ではタイミ
ングがとれない。そのため、テスト動作時の外部クロッ
ク信号の周期は通常動作時の周期に比べて長くする。な
お、本実施の形態では、通常動作時には５ｎｓｅｃ、テ
スト動作時には２０ｎｓｅｃとした。
【００５２】図４は図２に示した同期型半導体記憶装置
のテスト動作におけるデータ読み出し時の各信号の関係
を示した図である。図４では外部クロック信号の１番目
のパルスで読出信号が入力されている。
【００５３】まず、ＳＲＡＭコア７から所定アドレスの
データを外部へ読み出すために、読出信号を外部から入
力する。すなわち、ＳＡＣ＃信号を“Ｌ”値、ＣＥ信号
を“Ｈ”値、ＳＧＷ＃信号を“Ｈ”値にする。ここで、
ＳＡＣ＃信号が“Ｌ”値になると、ＳＡＣクロック信号
生成回路１４により、ＳＡＣ＃信号が“Ｌ”値の期間だ
け外部クロック信号に同期したパルスを発生するＳＡＣ
ＣＬＫ信号が生成される。
【００５４】このような信号が入力されると、カウンタ
可否信号発生回路４は、外部クロック信号の２番目、３
番目、４番目のパルスに同期した３つのパルスを有する
ＡＤＶＣＬＫ信号を発生し、演算器１６へ入力する。こ
こで、外部制御信号／ＦＴは“Ｌ”値に制御されている
ので、外部制御信号／ＦＴとＡＤＶＣＬＫ信号との論理
積を出力する演算器１６からの出力は常に“Ｌ”値にな
り、カウンタ５には“Ｌ”値が入力されることになる。
【００５５】カウンタ５では、読出信号が入力される
と、ＳＡＣＣＬＫ信号に同期（外部クロック信号の１番
目のパルスに同期）して、外部から入力される最下位ア
ドレス信号Ａ０Ａ１をデコーダ６に出力する。通常動作
時では、ＡＤＶＣＬＫ信号にはパルスが存在している
が、テスト動作時には演算器１６を介することにより、
常に“Ｌ”値であるので、その後、カウンタ５からはこ
の読出信号に対応してアドレス信号が発生されることは
ない。すなわち、テスト動作時には、外部から入力され
る最下位アドレスのみがカウンタ５からデコーダ６に出
力されることになる。（図４の出力信号２）
【００５６】次に、デコーダ６では、カウンタ５から入
力されるアドレス信号Ａ０Ａ１とＳＡＣＣＬＫ信号に同
期してアドレスレジスタ２から入力されるアドレス信号
Ａｉ（図４の出力信号１）とに基づいたアドレス信号Ａ
ｉＡ０Ａ１を生成し（図４の出力信号３）、このアドレ
スによりＳＲＡＭコア７におけるメモリ選択線を決定
し、この選択線に対応した番地に記憶されているデータ
を読み出すための命令をＳＲＡＭコア７に送り、ＳＲＡ
Ｍコア７において対応した番地のデータをデータバスＲ
Ｄを介して出力レジスタ８に出力する。すなわち、図４
の出力信号ＲＤに示すように、アドレスに対応したデー
タＡのみがデータバスＲＤから出力される。また、図４
においては、次の読出信号に対して出力されるアドレス
（Ａｊ／Ａ０Ａ１）に対応したデータＢの出力も示して
いる。
【００５７】出力レジスタ８では、ＣＬＫ２が“Ｌ”値
であるので、外部クロック信号に関係なくデータバスＲ
Ｄを介して入力されたデータを出力バッファ回路１０に
出力する。なお、この出力レジスタ８に関しては、以下
で詳しく説明する。そして、ＴｅｓｔＯＥ信号に応じて
出力バッファ回路１０が出力レジスタ８に保持されてい
るデータを外部に出力する。
【００５８】ここで、テスト動作時には、外部制御信号
／ＦＴは、常に“Ｌ”値であるので、スイッチ１８ａ
（ＳＷ１）はオフ状態、スイッチ１８ｂ（ＳＷ２）はオ
ン状態になり、外部から入力されるＴｅｓｔＯＥ信号に
より出力バッファ回路１０が出力レジスタ８に保持され
ているデータを外部に出力することになる。なお、この
ＴｅｓｔＯＥ信号は外部から入力される信号であるの
で、この信号を外部クロック信号には同期しない任意の
信号にすることができ、同期型半導体記憶装置における
外部と内部間のデータ入出力のやりとりを自由に行うこ
とができる。
【００５９】次に、データの書き込みの場合には、書込
信号に対して、ＴｅｓｔＯＥ信号に応じて外部（ＤＩＮ
ＤＯＵＴ端子）から入力されるデータを入力レジスタ１
２に入力し、入力レジスタ１２が外部クロック信号とは
独立にＳＲＡＭコア７に入力するようにする。このと
き、上記読み出し時に説明したのと同様にして書き込み
の番地を入力し、この番地に上記データが書き込まれる
ようにする。なお、出力バッファ回路１０では、Ｔｅｓ
ｔＯＥ信号が“Ｈ”値のときに内部から外部へデータが
出力されるが、これとは逆に、入力バッファ回路１２
は、ＴｅｓｔＯＥ信号が“Ｌ”値のときに外部から内部
へデータが入力される。
【００６０】次に、図２に示した同期型半導体記憶装置
の出力レジスタについて説明する。図５は図２に示した
同期型半導体記憶装置の出力レジスタを示す図である。
図において、８ａ、８ｂ、８ｃはＣＬＫ２または外部制
御信号／ＦＴによりオン状態、オフ状態に切り換えられ
るスイッチである。
【００６１】図６は図５に示した出力レジスタの動作を
説明するための各信号の関係を示した図で、図６（ａ）
は通常動作時の各信号の関係を、図６（ｂ）はテスト動
作時の各信号の関係を示す図である。図６（ａ）に示す
ように、外部制御信号／ＦＴが“Ｈ”値のとき（通常動
作時）には、スイッチ８ｃ（ＳＷ５）はオフ状態とな
り、ＲＤから入力されるデータはスイッチ８ｃ（ＳＷ
５）を介してＤｏに出力されない。
【００６２】このときには、ＣＬＫ２のパルス信号が
“Ｈ”値、“Ｌ”値を繰り返し出力しているので、スイ
ッチ８ａ（ＳＷ３）とスイッチ８ｂ（ＳＷ４）とが交互
にオン、オフ状態を繰り返すことなる。そのため、ＲＤ
から出力されるデータはＣＬＫ２が“Ｌ”値になり、ス
イッチ８ａ（ＳＷ３）がオン状態になると、スイッチ８
ａ（ＳＷ３）を介してスイッチ８ａ（ＳＷ３）、８ｂ
（ＳＷ４）間のインバータに送られ、一時保持された
後、次にＣＬＫ２が“Ｈ”値になりスイッチ８ｂ（ＳＷ
４）がオン状態になると、スイッチ８ｂ（ＳＷ４）を介
してＤｏから出力されることになる。すなわち、通常動
作時には、ＲＤから出力される信号はＣＬＫ２に同期し
て出力されることになる。
【００６３】次に、テスト動作時には、図６（ｂ）に示
すように演算器１７によりＣＬＫ２の信号が常に“Ｌ”
値になるので、スイッチ８ｂ（ＳＷ４）が常にオフ状態
になり、ＲＤから出力されるデータはスイッチ８ａ（Ｓ
Ｗ３）、８ｂ（ＳＷ４）を介してＤｏから出力されるこ
とはない。このときには、外部制御信号／ＦＴが常に
“Ｌ”値であるので、スイッチ８ｃ（ＳＷ５）が常にオ
ン状態になりＲＤから出力されるデータはスイッチ８ｃ
（ＳＷ５）を介してＤｏから出力されることになる。そ
のため、テスト動作時には、ＲＤから出力される信号は
クロック信号に同期することなくＤｏに直接出力するこ
とができる。
【００６４】以上にようにして、テスト動作時において
は、外部制御信号／ＦＴを“Ｌ”値にすることにより、
非同期型半導体記憶装置と同様の動作（１つの読出信号
に対して１つのアドレスに対応したデータを出力する）
をさせることができ、任意のアドレスに対するテストが
行え、従来の汎用の非同期型半導体記憶装置に用いてい
たテストパターンを用いることができる。
【００６５】図７は図２に示した同期型半導体記憶装置
の通常動作時の信号とテスト動作時の信号とを示した図
で、図７（ａ）は通常動作時の信号を、図７（ｂ）はテ
スト動作時の信号を示した図である。図７（ａ）に示す
ように、通常動作時には、１つの読み出し信号に対して
（ＳＡＣ＃の“Ｌ”値に対して）、外部から入力された
アドレス信号Ａに対応したデータＡ、Ａ＋１、Ａ＋２、
Ａ＋３が順次連続して４個出力され、出力可否信号ＯＥ
が外部クロック信号の２番目のパルスの立ち上がりから
６番目のパルスの立ち上がり迄の間“Ｈ”値になり、こ
の期間中にデータが外部に出力されるようになってい
る。
【００６６】それに対して、テスト動作時には、図７
（ｂ）に示すように、１つの読み出し信号に対して（Ｓ
ＡＣ＃の“Ｌ”値に対して）、外部から入力されたアド
レス信号Ａに対応した１つのデータＡのみが出力され
る。なお、図７（ｂ）には、次の読出信号、さらに、そ
の次の読出信号に対して、外部から入力されたアドレス
信号Ｂ、Ｃに対応した各々１つのデータＢ、Ｃのみが出
力されている。また、外部と内部とのデータのやりとり
を制御する信号も外部から入力されるＴｅｓｔＯＥ信号
としているので、任意のタイミングで“Ｈ”値、“Ｌ”
値にすることができ、外部から入出力のタイミングを制
御することができる。
【００６７】本実施の形態では、ＱＦＰパッケージにア
センブリした例を示したが、これは特に限定するもので
はなく、ＴＱＦＰ等の他のパッケージにアセンブリして
も良いことは言うまでもない。
【００６８】また、本実施の形態では、外部制御信号／
ＦＴを制御することにより、テスト動作時に非同期型半
導体記憶装置の動作をするようにしているが、これは特
に限定するものではなく、非同期型半導体記憶装置と同
様の動作を必要とする場合があれば、特にテスト動作時
でなくても、外部制御信号／ＦＴを制御して、非同期型
半導体記憶装置の動作を実現してもよい。
【００６９】本実施の形態では、外部制御信号により、
通常動作時には、１つの読出信号（書込信号）に対し
て、それぞれ関連した複数のアドレスに対応した番地の
データを外部クロック信号に同期して順に出力（入力）
するようにし、テスト動作時には、１つの読出信号（書
込信号）に対して、１つのアドレスのみに対応した番地
のデータを外部から入力される信号に応じて出力（入
力）するようにしたので、通常動作時には、高速な読み
書き動作が行えるとともに、テスト動作時には、個々の
アドレスに対するテストが可能で、また、非同期型半導
体記憶装置時に用いられるテストパターン等の利用も可
能になる。
【００７０】実施の形態２．この実施の形態２は、実施
の形態１の同期型半導体記憶装置が、カウンタ可否信号
発生回路で発生されたＡＤＶＣＬＫ信号と外部制御信号
／ＦＴとの論理積をカウンタに出力するようにしている
のに対し、カウンタ可否信号発生回路に入力される信号
と外部制御信号／ＦＴとの論理積をカウンタ可否信号発
生回路に入力するようにしたものである。その他は実施
の形態１と同様であるので、説明は省略する。
【００７１】図８はこの実施の形態２の同期型半導体記
憶装置を示す図である。図において、２０ａはＣＥ信号
と外部制御信号／ＦＴとの論理積をカウンタ可否信号発
生回路４に出力する演算器、２０ｂはＳＡＣＣＬＫ信号
と外部制御信号／ＦＴとの論理積をカウンタ可否信号発
生回路４に出力する演算器、２１は外部クロック信号と
外部制御信号／ＦＴとの論理積を出力レジスタ８、入力
レジスタ１２に出力する演算器である。その他は、図２
に示したものと同様であるので、説明は省略する。
【００７２】次に、動作について説明する。通常動作時
には、外部制御信号／ＦＴを“Ｈ“値にする。このと
き、各演算器２０ａ、２０ｂ、２１は、それぞれ、ＣＥ
信号、ＳＡＣＣＬＫ信号、外部ＣＬＫ信号をそれぞれ出
力することになり、実施の形態１で説明した通常動作時
の動作と全く同様な動作をする。
【００７３】次に、テスト動作時には、外部制御信号／
ＦＴを“Ｌ”値にする。このとき、カウンタ可否信号発
生回路４に入力されるＣＥ信号、ＳＡＣＣＬＫ信号とも
に演算器２０ａ、２０ｂにより“Ｌ”値となるので、外
部からデータ読み出し信号（データ書き込み信号）が入
力されても、カウンタ可否信号発生回路４は外部クロッ
ク信号に同期したＡＤＶＣＬＫ信号を発生しないことに
なる。そのため、カウンタ５では、ＳＡＣＣＬＫ信号に
同期して外部から入力される最下位アドレスのみをデコ
ーダ６に出力することになる。従って、実施の形態１で
説明したテスト動作時の動作と同様の動作をすることに
なる。
【００７４】また、実施の形態１では、演算器１７が外
部クロック信号と外部制御信号／ＦＴとの論理積をＣＬ
Ｋバッファ１５に出力するようにしているが、本実施の
形態に示したように、演算器１７の替わりにＣＬＫバッ
ファ１５ｂの出力と外部制御信号／ＦＴとの論理積を入
出力レジスタ８、１２に出力するようにしても、同様の
動作をすることは言うまでもない。
【００７５】本実施の形態では、外部制御信号により、
通常動作時には、１つの読出信号（書込信号）に対し
て、それぞれ関連した複数のアドレスに対応した番地の
データを外部クロック信号に同期して順に出力（入力）
するようにし、テスト動作時には、１つの読出信号（書
込信号）に対して、１つのアドレスのみに対応した番地
のデータを外部から入力される信号に応じて出力（入
力）するようにしたので、通常動作時には、高速な読み
書き動作が行えるとともに、テスト動作時には、個々の
アドレスに対するテストが可能で、また、非同期型半導
体記憶装置時に用いられるテストパターン等の利用も可
能になる。
【００７６】実施の形態３．本実施の形態は、実施の形
態１では、ＴｅｓｔＯＥ信号を入力するためのピンを設
け、このピンを用いてＴｅｓｔＯＥ信号を入力するよう
にしているのに対し、ＴｅｓｔＯＥ信号用のピンを新た
に設けることなく、テスト動作時には既存のピンをＴｅ
ｓｔＯＥ信号用に用いるようにしたものである。
【００７７】図９はこの実施の形態３の同期型半導体記
憶装置のＱＦＰパッケージを示す図である。図に示すよ
うに、このパッケージには、電源信号が入力される端子
Ｖｄｄ、Ｖｄｄｑ、グランド信号が入力されるＶｓｓ、
Ｖｓｓｑ、全入力バッファのオンオフ状態を制御する信
号を入力するための端子ＺＺ、最下位アドレス信号が入
力される端子ＳＡ０、ＳＡ１、アドレス信号が入力され
る端子ＳＡ、データ信号の入出力のための端子ＤＱａ、
ＤＱｂ、ＤＱｃ、ＤＱｄ、チップイネーブル信号が入力
される端子ＳＥ１、ＳＥ２，ＳＥ３＃、データの読み書
き形式を制御する外部信号入力端子ＦＴ＃がそれぞれ設
けられている。なお、図１に示したような、パッケージ
外部と内部間のデータの授受を制御するＴｅｓｔＯＥ信
号を入力するための端子は設けていない。
【００７８】図１０は図９に示した同期型半導体記憶装
置のパッケージ内の一部を示す図である。図において、
３１は図９に示した端子ＺＺから入力される信号を保持
し、内部に入力する入力バッファ、３２ａは外部制御信
号／ＦＴが“Ｈ”値のときにオン状態、“Ｌ”値のとき
にオフ状態になるスイッチ（ＳＷ６）、３２ｂは外部制
御信号／ＦＴが“Ｌ”値のときにオン状態、“Ｈ”値の
ときにオフ状態になるスイッチ（ＳＷ７）、３３ａは一
端が所定電源に、他端がＩＮＴＺＺに接続され、外部制
御信号／ＦＴが“Ｌ”値のときに所定電源とＩＮＴＺＺ
とが接続されるようにするトランジスタ、３３ｂは一端
がＴｅｓｔＯＥに、他端が接地され、外部制御信号／Ｆ
Ｔが“Ｈ”値のときにＴｅｓｔＯＥが接地されるように
するトランジスタである。
【００７９】図１１は図１０に示した同期型半導体記憶
装置の動作を説明するために各信号の関係を示した図
で、図１１（ａ）は通常動作時（外部制御信号／ＦＴが
“Ｈ”のとき）の各信号の関係を示した図、図１１
（ｂ）はテスト動作時（外部制御信号／ＦＴが“Ｌ”の
とき）の各信号の関係を示した図である。
【００８０】図１１（ａ）に示すように、通常動作時に
は、外部制御信号／ＦＴが常に“Ｈ”値であるので、図
１０に示したように、スイッチ３２ａ（ＳＷ６）はオン
状態、スイッチ３２ｂ（ＳＷ７）はオフ状態になる。そ
のため、図１１（ａ）に示すように、ＺＺ端子から入力
される信号は入力バッファ３１を介し、ＳＷ６を介して
ＩＮＴＺＺに入力される。逆に、ＴｅｓｔＯＥ信号はス
イッチ３２ｂ（ＳＷ７）がオフ状態であるので信号が入
力されることがなく、常に“Ｌ”値になる。なお、この
とき、トランジスタ３３ｂにより、ＴｅｓｔＯＥが接地
され“Ｌ”値に固定される。
【００８１】次に、図１１（ｂ）に示すように、テスト
動作時には、外部制御信号／ＦＴが常に“Ｌ”値である
ので、図１０に示したように、スイッチ３２ａ（ＳＷ
６）はオフ状態、スイッチ３２ｂ（ＳＷ７）はオン状態
になる。そのため、図１１（ｂ）に示すように、ＺＺ端
子から入力される信号はＳＷ６で遮断され、ＩＮＴＺＺ
に入力されない。なお、このとき、トランジスタ３３ａ
により、ＩＮＴＺＺが所定電源に接続され“Ｈ”値に固
定される。逆に、ＴｅｓｔＯＥ信号はＳＷ７がオン状態
であるのでＺＺ端子から入力された信号がスイッチ３２
ｂ（ＳＷ７）を介してＴｅｓｔＯＥ信号になり、ＺＺ端
子からＴｅｓｔＯＥ信号を入力させることができるよう
になる。
【００８２】本実施の形態では、テスト動作時に既存ピ
ンからＴｅｓｔＯＥ信号を入力できるようにしたもの
で、新たにＴｅｓｔＯＥ信号の入力のためのピンを設け
ることなく、効率のよい同期型半導体記憶装置を実現す
ることができる。
【００８３】
【発明の効果】本発明に係る同期型半導体記憶装置は、
１つのデータ読み出し信号、または１つのデータ書き込
み信号に対して、複数のアドレスに対応した各データを
クロック信号に同期してメモリ・セルから順に読み出
す、または順に書き込む同期型半導体記憶装置であっ
て、外部から入力される制御信号に基づいて、前記１つ
のデータ読み出し信号、または前記１つのデータ書き込
み信号に対して、１つのアドレスに対応したデータのみ
を前記メモリ・セルから出力、または前記メモリ・セル
へ入力するように制御しうる制御回路を備えているの
で、高速な読み書き動作が行えるとともに、個々のアド
レスに対する読み書き動作をも行うことができる。
【００８４】さらに、１つのデータ読み出し信号、また
は１つのデータ書き込み信号に対して、複数のアドレス
をクロック信号に同期して順に出力するアドレス出力部
を備え、制御回路は前記１つのデータ読み出し信号、ま
たは前記１つのデータ書き込み信号に対して、前記アド
レス出力部が１つのアドレスのみを出力するように制御
するようにした場合には、通常動作時には、１つのデー
タ読み出し（書き込み）信号に対して、複数のアドレス
に対応した各データを１度に出力することができ、高速
な読み書き動作が行えるとともに、テスト動作時には、
１つのデータ読み出し（書き込み）信号に対して、１つ
のアドレスに対応したデータのみを出力することがで
き、個々のアドレスに対するテストが可能で、また、非
同期型半導体記憶装置時に用いられるテストパターン等
の利用も可能になる。
【００８５】さらに、外部から入力される出力可否信号
に応じてメモリ・セルと外部とのデータの入出力を制御
する入出力回路を備えるようにした場合には、クロック
信号とは独立に任意のタイミングで半導体チップの外部
と内部間のデータのやりとりを制御することができる。
【００８６】また、外部から出力可否信号を入力するた
めの入力端子を設けた場合には、外部から出力可否信号
を入力することができ、任意にタイミングで半導体チッ
プの外部と内部間のデータのやりとりを制御することが
できる。
【００８７】また、外部制御信号に応じて既存の端子か
ら出力可否信号が入力されるようにした場合には、新た
にＴｅｓｔＯＥ信号の入力のためのピンを設けることな
く、効率のよい同期型半導体記憶装置を実現することが
できる。
【００８８】さらにまた、外部制御信号を入力するため
の入力端子を設けた場合には、外部から同期型半導体記
憶装置の動作をさせるか非同期型半導体記憶装置の動作
をさせるか制御することができる。
【図面の簡単な説明】
【図１】 本実施の形態１の同期型半導体記憶装置のパ
ッケージを示す図である。
【図２】 本実施の形態１の同期型半導体記憶装置を示
す図である。
【図３】 図２に示した同期型半導体記憶装置の動作を
説明する図である。
【図４】 図２に示した同期型半導体記憶装置の動作を
説明する図である。
【図５】 図２に示した同期型半導体記憶装置の出力レ
ジスタを示す図である。
【図６】 図５に示した出力レジスタの動作を説明する
図である。
【図７】 図２に示した同期型半導体記憶装置の通常、
テスト動作時の動作を示す図である。
【図８】 本実施の形態２の同期型半導体記憶装置を示
す図である。
【図９】 本実施の形態３の同期型半導体記憶装置のパ
ッケージを示す図である。
【図１０】 図９に示した同期型半導体記憶装置を示す
図である。
【図１１】 図１０に示した同期型半導体記憶装置の動
作を説明する図である。
【図１２】 従来の同期型半導体記憶装置を示す図であ
る。
【符号の説明】
１ アドレスバッファ ２ アドレスレジ
スタ ３ アドレスバッファ ４ カウンタ可否
信号発止回路 ５ カウンタ ６ デコーダ ７ ＳＲＡＭコア ８ 出力レジスタ ９ 出力可否信号発生回路 １０ 出力バッファ
回路 １１ 入力バッファ回路 １２ 入力レジス
タ １３ ＳＡＣ＃レジスタ １４ ＳＡＣクロ
ック信号生成回路 １５ ＣＬＫバッファ １６ 演算器 １７ 演算器 １８ スイッチ ２０ 演算器 ２１ 演算器 ３１ 入力バッファ ３２ スイッチ ３３ トランジスタ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 １つのデータ読み出し信号、または１つ
    のデータ書き込み信号に対して、複数のアドレスに対応
    した各データをクロック信号に同期してメモリ・セルか
    ら順に読み出す、または順に書き込む同期型半導体記憶
    装置であって、 外部から入力される制御信号に基づいて、前記１つのデ
    ータ読み出し信号、または前記１つのデータ書き込み信
    号に対して、１つのアドレスに対応したデータのみを前
    記メモリ・セルから出力、または前記メモリ・セルへ入
    力するように制御しうる制御回路を備えたことを特徴と
    する同期型半導体記憶装置。
  2. 【請求項２】 １つのデータ読み出し信号、または１つ
    のデータ書き込み信号に対して、複数のアドレスをクロ
    ック信号に同期して順に出力するアドレス出力部を備
    え、制御回路は前記１つのデータ読み出し信号、または
    前記１つのデータ書き込み信号に対して、前記アドレス
    出力部が１つのアドレスのみを出力するように制御する
    ことを特徴とする請求項１記載の同期型半導体記憶装
    置。
  3. 【請求項３】 外部から入力される出力可否信号に応じ
    てメモリ・セルと外部とのデータの入出力を制御する入
    出力回路を備えたことを特徴とする請求項１または請求
    項２記載の同期型半導記憶体装置。
  4. 【請求項４】 外部から出力可否信号を入力するための
    入力端子を設けたことを特徴とする請求項３記載の同期
    型半導体記憶装置。
  5. 【請求項５】 外部制御信号に応じて既存の端子から出
    力可否信号が入力されるようにすることを特徴とする請
    求項３記載の同期型半導体記憶装置。
  6. 【請求項６】 外部制御信号を入力するための入力端子
    を設けたことを特徴とする請求項１〜５のいずれか１項
    記載の同期型半導体記憶装置。
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