JPH09325916A

JPH09325916A - メモリ制御装置

Info

Publication number: JPH09325916A
Application number: JP8145542A
Authority: JP
Inventors: Norio Hamada; 憲男浜田; Hiroshi Kanazawa; 広金澤; Hikari Mikami; 光三上; Hitoshi Tsunoda; 仁角田; Tsunetaka Komachiya; 常孝小町谷
Original assignee: Hitachi Software Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Software Engineering Co Ltd; Hitachi Ltd
Priority date: 1996-06-07
Filing date: 1996-06-07
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】メモリを含む全系が多重化されたシステムで
のリード性能の改善や多重に保持されたデータの整合性
の保証を実現する。【解決手段】複数のバスマスタ１〜ｎ（１０１、１０
２）は、バスＸ、バスＹ（１０３、１０４）を通じて、
メモリ１、２（１０５、１０６）にアクセスする。ライ
トは、１つのバスから同時に同一内容を２つのメモリ
１、２に書き込む。リードでは、１つのバスから１つの
メモリ１または２を読む。リードを２重に行わないた
め、リード性能は低下しない。メモリ１、２にはすべて
の信号に対しチェック回路を設けて信頼性を確保する。
リード時には、アクセスするバスを規則的または乱数に
よって選択し、バスマスタ、バスＸ、Ｙ、メモリ１、２
の組み合わせを多様にしてスループットを向上させる。
２重ライトはアクセスするメモリアドレス毎に使用する
バスを分け、メモリ１、２間の記憶内容の不整合を回避
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御技術に
関し、特に、高い装置稼働率や信頼性が要求されるため
に、メモリ、バス、ＣＰＵなどすべての構成要素を多重
化する必要のある情報処理機器等に適用して有効な技術
に関する。

【０００２】

【従来の技術】メモリ２重化に関する技術には、特開平
５−９４３８０号公報に開示された「二重化メモリ装
置」や、特開平６−１０３１７３号公報に開示された
「携帯型データ処理装置」などがある。これらは、メモ
リを２重化し信頼性を向上させると同時に以下の工夫を
したものである。

【０００３】（１）ライト時、２重化されたメモリに同
時にライトすることで２回に分けてライトするよりも性
能を向上させる。

【０００４】（２）リード時もメモリを２重に読み出し
ておき、比較チェックを行うだけでなく、データ障害を
検出する誤り検出符号を同時に監視し、正常データを自
動的に選択し、障害発生時、リード動作において障害が
あった場合、正常なメモリのデータに自動的に切り替わ
る。

【０００５】

【発明が解決しようとする課題】しかし、これらの従来
の方法は以下の問題がある。

【０００６】（１）リード時、２重化メモリの両方をリ
ードするため、リードのアクセス時間が増大する。

【０００７】（２）特開平５−９４３８０「二重化メモ
リ装置」のように同一のメモリ制御部が独立したパスか
ら同期してリード動作すれば、片方のメモリだけを読み
出したのと同等の性能で読み出せる。しかし、メモリ制
御部が故障してしまった場合、動作が不可能となる。高
い耐故障性を必要とする装置では、この点は、大きな技
術的課題となる。

【０００８】また、メモリアクセス経路が多重化された
システムでの２重ライトは、同時に複数のバスマスタが
異なるアクセス経路から２重化されたメモリに対し違う
値を書き込む動作がある。この場合、最悪、２重化メモ
リ間で値の不一致が発生する懸念がある。これは、２重
化されたメモリは、非同期に動作しており、処理の順番
により、一方のメモリはあるバスマスタのデータを書き
込み、もう一方のメモリは別のマスタのデータを書き込
むことがあるためである。

【０００９】多くの装置では、この問題を解決するた
め、２重ライトのアクセス経路を単一化したり、ノード
間通信などで排他制御を行う。このため、２重ライト処
理がボトルネックとなってシステム全体の性能に悪影響
を与えることがある。

【００１０】本発明の目的は、メモリおよびアクセス経
路、アクセス手段等の全系が多重化されたメモリ制御系
におけるリード性能を改善することが可能なメモリ制御
技術を提供することにある。

【００１１】本発明の他の目的は、データや動作の信頼
性を損なうことなく、リード動作性能を向上させること
が可能なメモリ制御技術を提供することにある。

【００１２】本発明のさらに他の目的は、性能低下を招
くことなく、２重化メモリに複数のバスマスタが同時に
アクセスした場合に発生するメモリ間の記憶内容の不一
致を確実に回避することが可能なメモリ制御技術を提供
することにある。

【００１３】

【課題を解決するための手段】本発明は、たとえば、複
数のバスマスタ、複数のバスおよびアービタ、複数のメ
モリからなるメモリ制御装置である。

【００１４】各バスマスタは、複数のバスのいずれか１
つを利用し、異なる２つのメモリに対し、同時に同じ値
を書き込む手段と、複数のバスのいずれか１つを利用
し、２つのメモリのどちらか一方を読み出す手段と書き
込む手段を持つ構成とすることができる。

【００１５】各メモリは、障害検出コードを付加しデー
タ部の障害を検出する手段、メモリの制御信号をアクセ
ス時にチェックする手段、バス上のデータ線をチェック
する手段、バス上の制御線をチェックする手段を持つ構
成とすることができる。

【００１６】バスマスタは、バスの障害を検出する手
段、メモリ障害の有無を検出する手段、バス上の衝突お
よびメモリ上の衝突を検出する手段を持つ構成とするこ
とができる。

【００１７】複数のバス毎にアービタを設け、バスマス
タ間の調停をする手段を持つ構成とすることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。

【００１９】（実施の形態１）図１は、本発明の一実施
の形態であるメモリ制御装置の構成の一例を示す概念図
であり、図２、図３、図４は、本実施の形態のメモリ制
御装置の作用の一例を示すタイミングチヤートである。
また図５は、本実施の形態のメモリ制御装置の一部の構
成をさらに詳細に例示した概念図であり、図６は、その
作用の一例を示す状態遷移図である。

【００２０】本実施の形態のメモリ制御装置は、バスマ
スタ１（１０１）、バスマスタｎ（１０２）、バスＸ
（１０３）、バスＹ（１０４）、メモリ１（１０５）、
メモリ２（１０６）、アービタＸ（１０７）、アービタ
Ｙ（１０８）からなり、すべての系が２重以上の多重に
構成されている。

【００２１】バスマスタ１〜ｎは、メモリ１，２のデー
タにアクセスすることによって、所望の装置の制御を行
う装置であり、少なくともＣＰＵ（１０９）、プログラ
ムメモリ１１０、バスアクセス回路１１１で構成され
る。バスマスタは、処理データや、バスマスタ間の通信
などにメモリ１（１０５）、メモリ２（１０６）を使用
している。メモリへのアクセスは、各バスマスタのＣＰ
Ｕが、バスアクセス回路１１１を通じて行う。バスイン
タフェース信号は、バスアービトレーション信号２０
１、データ転送信号２０２に分類される。

【００２２】バスアービトレーション信号２０１は、バ
スマスタ毎に独立したＲＥＱ信号およびＡＣＫ信号を各
々持つ。ＲＥＱ信号は、バスマスタがバスを使用したい
場合に出力する信号である。ＡＣＫ信号は、ＲＥＱ信号
を受信したアービタが単一のバスマスタを選択し、返す
信号である。ＡＣＫ信号が返されている間、バスマスタ
は、バスを使用することができる。

【００２３】データ転送信号２０２は、バスマスタから
メモリに送信されるＡＣＬＫ信号、ＷＣＬＫ信号とメモ
リからバスマスタに送信されるＲＣＬＫ信号、ＥＮＤ信
号、ＥＲＲ信号、ＢＵＳＹ信号と双方向のＤＡＴＡ０〜
３２信号から成る。

【００２４】ＡＣＬＫ信号は、アドレスおよびコマンド
を送信するクロック信号である。

【００２５】ＷＣＬＫ信号は、ライトデータを送信する
クロック信号である。

【００２６】ＲＣＬＫ信号は、リードデータを送信する
クロック信号である。

【００２７】ＥＮＤ信号は、転送が正常終了した場合、
メモリ部が出力する信号である。

【００２８】ＥＲＲ信号は、転送が異常終了した場合、
メモリ部が出力する信号である。

【００２９】ＢＵＳＹ信号は、メモリが使用中であるこ
とを示す信号である。

【００３０】ＤＡＴＡ信号は、パリティを含むデータ信
号である。

【００３１】バスマスタ１（１０１）およびバスマスタ
２（１０２）は、バスＸ（１０３）または、バスＹ（１
０４）を経由し、メモリ１（１０５）またはおよびメモ
リ２（１０６）にアクセスすることが可能である。各バ
スマスタは、少なくとも次の３つの動作モードを持つ。

【００３２】１つのバスＸまたはＹで同時に２個所の
メモリ１、メモリ２に、データをライトする動作（「２
重ライト」）１つのバスＸまたはＹで１個所のメモリ１またはメモ
リ２から、データをリードする動作（「１重リード」）１つのバスＸまたはＹで１個所のメモリ１またはメモ
リ２にデータをライトする動作（「１重ライト」）図２に例示されるように、２重ライトは、バス上でデー
タを２回送る必要はなく、一度に送ることができる。非
同期に動作している各メモリが各々ＷＣＬＫ信号に同期
してメモリ素子（ＤＲＡＭ１１３）に書き込む。これ
は、１重ライトした場合と同等の性能である。

【００３３】これに比し、１つのバスＸまたはＹで２個
所のメモリ１およびメモリ２をリードしようとすると、
図３のように２回ＲＣＬＫに同期して、データを送信す
る必要がある上に、異なるメモリ間でＲＣＬＫ送出タイ
ミングを同期化する必要がある。このため、２重リード
は１重リードよりも性能が悪くなる。

【００３４】次に、競合が発生した場合の制御について
説明する。競合は、同一バスで発生する競合と異なるバ
スで発生する競合の２つがある。

【００３５】一例として、図４に示す競合タイミング例
では、まず、バスマスタ１が、バスＸから２重ライトを
行う。この結果、メモリ１、メモリ２に各々、ライト動
作要求が発生する。この時、ほぼ同時にバスマスタ３が
バスＹからメモリ１をリードする。メモリは、先着優先
の論理で動作し、バスマスタ１の要求が先にあるため、
メモリ１、２ともにバスマスタ１のライト要求を処理す
る。その後、メモリ１は、バスマスタ３のバスＹからの
リード要求を処理する。更に図４では、バスマスタ２が
バスＸからメモリ２に対するリード要求が発生する。こ
の時、メモリ２は、何もしていない。従って、このよう
な場合には、バスＸは待たされず、マスタ２のリード要
求を同時刻帯に処理することができる。この点は、本実
施の形態のようにリード動作を２重で行わないことの副
次的効果である。

【００３６】このように、メモリが先着優先で各バスか
らの要求を処理するため、どれか、１つのバスマスタ
が、いつまでもメモリのアクセスができないということ
はない。

【００３７】また、同一バスでの競合は、アービタ部で
優先順位を常時変更し、必ず、すべてのバスマスタにバ
ス使用権が与えられる。これは、最後に与えたバスマス
タよりも低い優先順位のバスマスタのみでアービトレー
ションを行うことで実現できる。この論理は、最後に与
えたバスマスタよりも低い優先順位のＲＥＱ信号が出力
されている限り働く。これにより、優先順位が高いもの
から順に使用権が与えられていく。最後に与えたバスマ
スタよりも低い優先順位のＲＥＱ信号がなくなったら、
通常の優先順位でアービトレーションする。

【００３８】本実施の形態では、各バス毎に独立してア
ービトレーションを行い、メモリが空いていれば、処理
をし、使用中であれば待つ、という論理で競合解決を行
う。このため、メモリアクセスのスループットが最適化
され、メモリ資源が空いているにもかかわらず、他方の
バスからのアクセス要求が終わらないため、待たされる
ということはない。

【００３９】本実施の形態のメモリ制御装置では、これ
まで述べたように２重リードを行わず、リードは１重で
行い、システムの性能を低下させないことが１つの特徴
である。一方、２重リードを行わないことのデメリット
として考えられるのが、以下の点である。すなわち、２
重リードを行うと２重化したメモリ両者の記憶内容の比
較を常に行い、データチェックを強化できるが、１重リ
ードでは比較検証ができないので２重リードに比べ、そ
のままではデータ信頼性が落ちる。

【００４０】そこで、本実施の形態では、この点を解決
する工夫として、メモリからバスマスタまでのすべての
信号についてチェック機構を設け、メモリアクセスの耐
故障性を高める。ハードウェア故障により、２重ライト
したメモリ間のデータが異なるのは、バスマスタから、
メモリまでのどこかで異常が生じたからである。従っ
て、すべての信号をチェックすることによって、信頼性
の向上が図れる。図５に本実施の形態のメモリ制御装置
におけるメモリチェック機構の一例を示す。

【００４１】ライト時、バスマスタ５０１（バスマスタ
１〜ｎ）およびメモリ５０５（メモリ１〜２）が接続さ
れるバス５０４（バスＸ〜Ｙ）上のＤＡＴＡ信号は、デ
ータ線チェック回路５０７により、パリティチェックさ
れる。本実施の形態では、ＤＡＴＡ信号にパリティ信号
が付加されている。

【００４２】上記チェックが正常であれば、エラー検出
コード生成回路５１０が生成した障害検出符号をデータ
本体に加えてＤＲＡＭ５１２（１１３）上に書き込む。
リード時は、メモリ５０５に設けられたエラー検出コー
ドチェック回路５１１にて、エラー検出コードをチェッ
クし、チェック結果を、バスマスタ５０１のデータ線チ
ェック回路５０３に伝達する。

【００４３】ＲＡＭ制御信号生成回路５０８にて、ＤＲ
ＡＭ制御信号を生成すると同時にＤＲＡＭ制御信号チェ
ック回路５０９にて、ループチェックする。これによっ
て、たとえば、ＤＲＡＭライトイネーブル信号線の故障
によるライトデータ喪失などの故障を検出することがで
きる。リード時も同様にＤＲＡＭ制御信号チェック回路
５０９のチェックを行う。

【００４４】バス５０４上の制御信号は、制御信号監視
回路５０２および制御信号監視回路５０６により、バス
マスタ５０１、メモリ５０５の両方で送信順序などをチ
ェックする。

【００４５】また、メモリ５０５（メモリ１、メモリ
２）の比較チェックは、どちらかのデータが故障してい
るということしか判らず、実際どちらのデータが正常か
どうかは診断で切り分ける必要がある。ところが、もし
障害が、間欠的に発生するものであれば、診断時にはど
ちらのメモリも正常になってしまう。このため、どちら
のデータが正常なのか判断できない。実際の装置では、
突然に壊れるのではなく、徐々に壊れていく、という故
障状態が十分に想定される。従って、仮に比較チェック
しても、結果として無駄になることが考えられる。この
点からも、むしろ、本実施の形態のように１つのメモリ
の信頼性を確保する方法の方が有効である。

【００４６】メモリ制御部が障害を検出した場合には、
ＥＲＲ信号にて、バスマスタ５０１に障害を報告する。
バスマスタ５０１は、ＥＲＲ信号が返されたこと、また
は、ＥＮＤ信号もＥＲＲ信号も返されなかったこと（無
応答）により、メモリ５０５で障害があったことを検出
する。

【００４７】リードで障害が発生した場合、障害が発生
していない方のメモリ５０５から正しいデータを読み出
すことで処理を継続する。このため障害が発生した場合
のアクセス時間は、正常のリードの２倍の時間がかか
る。しかし、エラーの発生したメモリ５０５またはバス
５０４は、以後アクセスしないため、障害の発生は当該
アクセスだけとなる。このため、全体の処理に対するオ
ーバヘッドは、１回分のリード時間であり、系全体の処
理性能には影響がない。

【００４８】メモリ１、２には、同じデータが入ってい
るため、どちらを参照しても同じである。ここで、どち
らか一方のメモリだけを利用するのでは、その間、空い
ているメモリは、無駄な資源となってしまう。そこで、
アクセスするバスやメモリを規則的または乱数によって
選択する。あるバスマスタはバスＸでメモリ１、あるバ
スマスタはバスＹでメモリ２を読むというように多重動
作させ、系全体のスループットを向上させる。この効果
は、図４で説明した通りである。

【００４９】もし、バスマスタ数がバス数以下であった
場合、図６の規則で動作する。本実施の形態では、２つ
のバスで構成されている。従って、バスマスタ数が２以
下の場合が図６の規則で動作する。各バスマスタは、最
初、バスＸを経由しメモリ１にアクセスする。もしこの
時、バス衝突が発生した場合、メモリ衝突が発生した場
合、およびエラーが発生した場合、次回のアクセスか
ら、別のアクセス経路に遷移する。このため、やがて、
バス競合および、メモリ競合の発生しない状態に収束す
る。

【００５０】バスマスタ数がバス数を超える場合は、完
全に衝突が発生しない状態にすることは、不可能であ
る。そこで、図６に示す４つのアクセス経路のうちの１
つを各バスマスタ毎に乱数によって決定する。これによ
り、衝突の確率を低くする。

【００５１】同一アドレスに２つのバスマスタが同時に
異なるバスから２重ライト動作を行うとメモリ１には、
バスマスタ１のデータがライトされ、メモリ２には、バ
スマスタ２のデータがライトされることがある。このた
め、２重化されたメモリ間でデータの不一致が発生す
る。

【００５２】そこで、本実施の形態では、一例として２
重ライト時には、図７に示す回路によって、メモリアド
レスで使用するバスを分ける。

【００５３】本実施の形態では、バスが２本（バス７０
４（バスＸ）およびバス７０５（バスＹ））なので、メ
モリ７０６（メモリ１〜２）を偶数番地、奇数番地の２
つのグループに分ける。バスマスタ７０１（バスマスタ
１〜ｎ）は、偶数番地に対するアクセスは、バスＸアク
セス回路７０２でバスＸ（７０４）を経由し、メモリ７
０６の偶数番地メモリ７０７にライトする。奇数番地に
対するアクセスは、バスＹアクセス回路７０３でバスＹ
（７０５）を経由し、メモリ７０６の奇数番地メモリ７
０８にライトする。決して偶数番地メモリ７０７にバス
Ｙから２重ライトすることはできないし、奇数番地メモ
リ７０８にバスＸから２重ライトすることはできない。

【００５４】この規則は、すべての２重ライト時に適用
される規則である。例外はない。一方、１重ライト、お
よび１重リードの場合には、あくまで、両方のバスを使
ってアクセスする。

【００５５】これによって、２つのバスマスタが同一の
メモリアドレスに対し、異なるバスから同時にアクセス
することはない。同一バスからは、２重化メモリの両方
とも書き込み終わるまで、他のバスマスタは、アクセス
できない。このため、２重化領域のメモリ１およびメモ
リ２の間で相違したデータが書き込まれることはない。

【００５６】本実施の形態のメモリ制御装置により、以
下の効果が得られる。

【００５７】（１）２重化メモリのリード性能が１重ア
クセスと同等になり、メモリ等の構成要素が多重化され
たメモリ制御系におけるリード性能が向上する。

【００５８】（２）多重化されたメモリに対する複数の
アクセス経路を最大限に利用することで、メモリアクセ
スを伴う処理のスループットが向上し、システムの処理
性能が最適化される。

【００５９】（３）メモリアクセス時の故障検出能力が
高く、システム全体の耐故障性が高くなる。

【００６０】（４）２重化メモリ間で異なったデータが
書き込まれることがなく、多重化メモリの各メモリ間に
おけるデータの整合性が確実に維持され、データおよび
動作の信頼性が向上する。

【００６１】（実施の形態２）図８は本発明のメモリ制
御装置を含むＲＡＩＤシステム等の外部記憶装置の構成
の一例を示す概念図である。

【００６２】多重に設けられたバス８０１ａおよびバス
８０１ｂには、複数の上位装置８０３の各々との間にお
けるコマンドやデータの授受を制御する複数のホストア
ダプタ８０４、および上位装置８０３との間で授受され
るデータが格納されるディスク装置群８０６の制御を行
う複数のディスクアダプタ８０５、さらには図示しない
バスアービタ等が接続されている。

【００６３】複数のバス８０１ａおよびバス８０１ｂに
は、複数の共用メモリ８０２ａおよび共用メモリ８０２
ｂが多重に接続されている。バスマスタとしての複数の
ホストアダプタ８０４および複数のディスクアダプタ８
０５は、これらの共用メモリ８０２ａおよび共用メモリ
８０２ｂに格納されている所望の制御情報や管理情報を
アクセスすることにより、互いに連携して、たとえば、
ディスク装置群８０６から読み出したデータを要求元の
任意の上位装置８０３に送出したり、任意の上位装置８
０３から発行されたデータ書込要求に応じて、データを
ディスク装置群８０６に書き込む等の動作を行う。

【００６４】このように、バス８０１ａおよびバス８０
１ｂ、共用メモリ８０２ａおよび共用メモリ８０２ｂ、
複数のホストアダプタ８０４、複数のディスクアダプタ
８０５等の構成要素を多重に設けることにより、いずれ
かの構成要素が故障しても、外部記憶装置は稼働を継続
することが可能である。

【００６５】本実施の形態のような外部記憶装置におい
ては、共用メモリ８０２ａおよび共用メモリ８０２ｂの
双方の記憶内容は、常に同一に維持される必要がある。
また、複数の共用メモリ８０２ａおよび共用メモリ８０
２ｂに対する、複数のバス８０１ａおよびバス８０１ｂ
を介した複数のホストアダプタ８０４、複数のディスク
アダプタ８０５のアクセスの高速化が、スループット等
の性能を左右することとなる。

【００６６】そこで、前述の実施の形態１に例示された
技術を、本実施の形態２のバス８０１ａおよびバス８０
１ｂ、共用メモリ８０２ａおよび共用メモリ８０２ｂ、
複数のホストアダプタ８０４、複数のディスクアダプタ
８０５等に適用することにより、多重化によるデータや
動作の信頼性を損なうことなく、外部記憶装置の性能を
大幅に向上させることが可能になる。

【００６７】（実施の形態３）図９は、本発明のメモリ
制御装置に用いられるメモリの変形例を示す概念図であ
る。この実施の形態３の場合には、共通のバス９０１に
接続される複数のメモリ９０２およびメモリ９０３のう
ち、一方のメモリ９０３に、他のメモリ９０２からリー
ドされたデータと、自メモリからリードされたデータと
を比較検証するコンパレータ９０４を設けたものであ
る。

【００６８】この場合には、一方のメモリ９０２からデ
ータを読み出しながら同時に比較検証を行うので、比較
検証に伴うスループットの低下を防止できる。

【００６９】（実施の形態４）図１０は、本発明のメモ
リ制御装置の変形例の一部の構成を取り出して示す概念
図である。この実施の形態４の場合には、複数のバス１
００１およびバス１００２に、複数のメモリ１００３お
よびメモリ１００４を共通に接続した構成となってお
り、バス１００１およびバス１００２には、リードデー
タの比較検証を行うコンパレータ１００５が接続されて
いる。そして、１つのバス１００１またはバス１００２
を介して、複数のメモリ１００３およびメモリ１００４
に対してライトを同時に行い、同時にバス１００１およ
びバス１００２の各々を介して、メモリ１００３および
メモリ１００４の各々からデータをリードし、コンパレ
ータ１００５によってリードされたデータの比較検証を
行うものである。

【００７０】（実施の形態５）図１１は、本発明のメモ
リ制御装置の変形例の一部の構成を取り出して示す概念
図である。この実施の形態５の場合には、複数のプロセ
ッサＰ１、プロセッサＰ２に接続される独立した複数の
バス１１０１およびバス１１０２に、複数のメモリ１１
０３およびメモリ１１０４を共通に接続し、各メモリ１
１０３およびメモリ１１０４には、自メモリにおける修
正不能エラーの発生を検出するメモリ制御回路１１０３
ａおよびメモリ制御回路１１０４ａが設けられている。
各メモリ制御回路１１０３ａおよびメモリ制御回路１１
０４ａにおけるエラー検出結果は、エラー通知インター
フェイスを介して、互いに他のメモリ制御回路１１０４
ａおよびメモリ制御回路１１０３ａに通知され、この
時、健全な側のメモリ１１０３またはメモリ１１０４に
バス１１０１またはバス１１０２の使用権を渡す動作を
行う。また、メモリ１１０３およびメモリ１１０４から
の同時リードが可能な場合には、コンパレータ１１０５
によるリードデータの比較検証を行う。

【００７１】（実施の形態６）図１２は、本発明のメモ
リ制御装置に用いられるメモリの変形例の構成の一例を
示す概念図である。本実施の形態６のメモリ１２００
は、ＤＲＡＭ等からなるメモリ部１２０１と、ＥＣＣ付
加回路１２０２、ＥＣＣチェック回路１２０３、アドレ
ス・制御信号チェック回路１２０４、優先付け回路１２
０５、複数のバス１２０８、バス１２０９に対応して設
けられた、ＦＩＦＯバッファ１２０６、ＦＩＦＯバッフ
ァ１２０７からなる。

【００７２】優先付け回路１２０５は、２つのバス１２
０８、バス１２０９からアクセスされ、ＦＩＦＯバッフ
ァ１２０６、ＦＩＦＯバッファ１２０７に保持されたア
ドレスやコマンドをチェックして所定の論理で優先付け
を行い、優先度の高い側のバス１２０８またはバス１２
０９からのメモリ部１２０１へのアクセスを許可する。

【００７３】メモリ部１２０１にライトされるデータに
は、ＥＣＣ付加回路１２０２にてＥＣＣが付加される。
このとき、ＥＣＣ付加後のライトデータをＥＣＣチェッ
ク回路１２０３にフィードバックすることによってライ
トデータのベリファイを行うことができる。アドレスお
よび制御信号は、アドレス・制御信号チェック回路１２
０４にて、折り返しチェックを行う。

【００７４】（実施の形態７）図１３は、本発明のメモ
リ制御装置に用いられるメモリの変形例の構成の一例を
示す概念図である。この実施の形態７のメモリ１３００
は、ＥＣＣが付加されたデータが格納されるメモリセル
１３０１、パリティチェック回路１３０２、ＥＣＣチェ
ック回路１３０３、アクセスチェック回路１３０４、リ
ードデータバッファ１３０５、ライトデータバッファ１
３０６からなる。

【００７５】パリティチェック回路１３０２は、入力ア
ドレスを検証し、エラーの場合には、エラー信号１３０
２ａを外部に出力する。ＥＣＣチェック回路１３０３
は、リードデータのＥＣＣを検証し、エラーの場合に
は、エラー信号１３０３ａを外部に出力する。アクセス
チェック回路１３０４は、外部から入力されるＲＡＳ
（Row Address Strobe）／ＣＡＳ（Column Address Str
obe ）／Ｒ（読み出し信号）／Ｗ（書込信号）、等の制
御信号をチェックしてアクセス違反を検出し、エラー信
号１３０４ａとして外部に出力する。

【００７６】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００７７】

【発明の効果】本発明のメモリ制御装置によれば、メモ
リおよびアクセス経路、アクセス手段等の全系が多重化
されたメモリ制御系におけるリード性能を改善すること
ができる、という効果が得られる。

【００７８】また、データや動作の信頼性を損なうこと
なく、リード動作性能を向上させることができる、とい
う効果が得られる。

【００７９】また、性能低下を招くことなく、２重化メ
モリに複数のバスマスタが同時にアクセスした場合に発
生するメモリ間の記憶内容の不一致を確実に回避するこ
とができる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるメモリ制御装置の
構成の一例を示す概念図である。

【図２】本発明の一実施の形態であるメモリ制御装置の
作用の一例を示すタイミングチヤートである。

【図３】本発明の一実施の形態であるメモリ制御装置の
作用の一例を示すタイミングチヤートである。

【図４】本発明の一実施の形態であるメモリ制御装置の
作用の一例を示すタイミングチヤートである。

【図５】本発明の一実施の形態であるメモリ制御装置の
一部の構成をさらに詳細に例示した概念図である。

【図６】図１に例示した構成の作用の一例を示す状態遷
移図である。

【図７】本発明の一実施の形態であるメモリ制御装置の
一部の構成をさらに詳細に例示した概念図である。

【図８】本発明のメモリ制御装置を含むＲＡＩＤシステ
ム等の外部記憶装置の構成の一例を示す概念図である。

【図９】本発明のメモリ制御装置に用いられるメモリの
変形例を示す概念図である。

【図１０】本発明のメモリ制御装置の変形例の一部の構
成を取り出して示す概念図である。

【図１１】本発明のメモリ制御装置の変形例の一部の構
成を取り出して示す概念図である。

【図１２】本発明のメモリ制御装置に用いられるメモリ
の変形例の構成の一例を示す概念図である。

【図１３】本発明のメモリ制御装置に用いられるメモリ
の変形例の構成の一例を示す概念図である。

【符号の説明】

１０１…バスマスタ１、１０２…バスマスタｎ、１０３
…バスＸ、１０４…バスＹ、１０５…メモリ１、１０６
…メモリ２、１０７…アービタＸ、１０８…アービタ
Ｙ、１０９…ＣＰＵ、１１０…プログラムメモリ、１１
１…バスアクセス回路、１１２…メモリ制御回路、１１
３…ＤＲＡＭ、５０１…バスマスタ、５０２…制御信号
監視回路、５０３…データ線チェック回路、５０４…バ
ス、５０５…メモリ、５０６…制御信号監視回路、５０
７…データ線チェック回路、５０８…ＤＲＡＭ制御信号
生成回路、５０９…ＤＲＡＭ制御信号チェック回路、５
１０…エラー検出コード生成回路、５１１…エラー検出
コードチェック回路、５１２…ＤＲＡＭ、７０１…バス
マスタ、７０２…バスＸアクセス回路、７０３…バスＹ
アクセス回路、７０４…バスＸ、７０５…バスＹ、７０
６…メモリ、７０７…偶数番地メモリ、７０８…奇数番
地メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者金澤広神奈川県横浜市中区尾上町６丁目81番地日立ソフトウェアエンジニアリング株式会社内 (72)発明者三上光神奈川県横浜市中区尾上町６丁目81番地日立ソフトウェアエンジニアリング株式会社内 (72)発明者角田仁神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内 (72)発明者小町谷常孝神奈川県小田原市国府津2880番地株式会社日立製作所ストレージシステム事業部内

Claims

【特許請求の範囲】

【請求項１】複数のバスと、複数の前記バスに接続さ
れる複数のメモリと、前記バスを経由して複数の前記メ
モリにアクセスする複数のバスマスタとを含むメモリ制
御装置において、前記メモリ制御装置は、１つの前記バスから同時に２つ
以上の前記メモリにデータをライトする手段と、１つの
前記バスから１つの前記メモリに対するデータのライト
およびリードを実行するする手段とを持ち、１つの前記
バスから１つの前記メモリをリードする場合、使用する
前記バスおよびアクセスする前記メモリの少なくとも一
方を規則的またはランダムに選択することを特徴とする
メモリ制御装置。
【請求項２】請求項１記載のメモリ制御装置におい
て、複数の前記メモリの各々にはデータおよび制御信号
の少なくとも一方を検証するチェック回路を設け、任意
の１つの前記メモリからの１重リードで異常があった場
合、正常な別の前記メモリを使用することを特徴とする
メモリ制御装置。
【請求項３】請求項１記載のメモリ制御装置におい
て、１つの前記バスから同時に２つ以上の前記メモリに
前記データをライトする場合、メモリアドレスにより、
使用するバスを自動的に複数の前記バスに振り分け、異
なる前記バスから同一の前記メモリアドレスに対するラ
イトが回避されるようにしたことを特徴とするメモリ制
御装置。