JPH07111700B2 - ダウン・コード収集回路 - Google Patents
ダウン・コード収集回路Info
- Publication number
- JPH07111700B2 JPH07111700B2 JP2019426A JP1942690A JPH07111700B2 JP H07111700 B2 JPH07111700 B2 JP H07111700B2 JP 2019426 A JP2019426 A JP 2019426A JP 1942690 A JP1942690 A JP 1942690A JP H07111700 B2 JPH07111700 B2 JP H07111700B2
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- Japan
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- reset
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Description
【発明の詳細な説明】 〔概 要〕 現用系と待機系との２重化構成で通信制御を行う通信制
御装置に関し、 障害原因の解析処理を迅速に行うダウン・コード収集回
路を設けることを目的とし、 メモリをアクセス制御するメモリ制御部と、該メモリ制
御部からの障害情報を管理する障害情報管理部と、該障
害情報管理部からの障害情報によりセットされるレジス
タ部と、該レジスタ部からのロード出力によりカウント
を開始するカウンタ部と、該カウンタ部にカウント時間
を設定する時間設定部と、該カウンタ部からのカウンタ
出力によりリセットパルスをCPU側に送出するリセット
パルス送出部を有し、 上記障害情報管理部からの障害情報によりCPU側に割り
込み信号を送出し、カウンタ部で予め設定された時間数
をカウントした後、リセットパルス送出部からのリセッ
ト信号によりCPU側をリセットするように構成する。
御装置に関し、 障害原因の解析処理を迅速に行うダウン・コード収集回
路を設けることを目的とし、 メモリをアクセス制御するメモリ制御部と、該メモリ制
御部からの障害情報を管理する障害情報管理部と、該障
害情報管理部からの障害情報によりセットされるレジス
タ部と、該レジスタ部からのロード出力によりカウント
を開始するカウンタ部と、該カウンタ部にカウント時間
を設定する時間設定部と、該カウンタ部からのカウンタ
出力によりリセットパルスをCPU側に送出するリセット
パルス送出部を有し、 上記障害情報管理部からの障害情報によりCPU側に割り
込み信号を送出し、カウンタ部で予め設定された時間数
をカウントした後、リセットパルス送出部からのリセッ
ト信号によりCPU側をリセットするように構成する。
本発明は、現用系と待機系との２重化構成で通信制御を
行う通信制御装置のダウン・コード収集回路に関する。
行う通信制御装置のダウン・コード収集回路に関する。
通信制御装置のシステム構成例を第６図に示す。図にお
いて、20はデータ回線集中装置、21,22は網インタフェ
ース、23,24はデータ回線集中制御装置、25はライン・
プロセッサを示す。
いて、20はデータ回線集中装置、21,22は網インタフェ
ース、23,24はデータ回線集中制御装置、25はライン・
プロセッサを示す。
網インタフェース21と22とは現用系と待機系の２重化イ
ンタフェースを構成し、それぞれデータ回線集中制御装
置23と24とにより２重化制御され、光ケーブルにより本
体のライン・プロセッサ25に接続されている。加入者か
ら叉は加入者へのデータはデータ回線集中装置20に入力
し、常時は現用系の網インタフェース21によりライン・
プロセッサ25に接続されているが、現用系の障害の場合
は直ちに待機系の網インタフェース22に切り替えられ
る。この切り替え制御は網インタフェースに接続されて
いるデータ回線集中制御装置23と24とにより行われてい
る。
ンタフェースを構成し、それぞれデータ回線集中制御装
置23と24とにより２重化制御され、光ケーブルにより本
体のライン・プロセッサ25に接続されている。加入者か
ら叉は加入者へのデータはデータ回線集中装置20に入力
し、常時は現用系の網インタフェース21によりライン・
プロセッサ25に接続されているが、現用系の障害の場合
は直ちに待機系の網インタフェース22に切り替えられ
る。この切り替え制御は網インタフェースに接続されて
いるデータ回線集中制御装置23と24とにより行われてい
る。
上記現用系の障害原因はダウン・コードと呼ばれる情報
で、システム運用者及び保守者にとっては重要な情報で
ある。この情報を検出するためにデータ回線集中制御装
置には障害検出部が設けられ、重要な障害の場合は直ち
に待機系の網インタフェースに切り替え、ダウン・コー
ドを収集する回路が設けられている。
で、システム運用者及び保守者にとっては重要な情報で
ある。この情報を検出するためにデータ回線集中制御装
置には障害検出部が設けられ、重要な障害の場合は直ち
に待機系の網インタフェースに切り替え、ダウン・コー
ドを収集する回路が設けられている。
従来のデータ回線集中制御装置（DLCC）の障害検出部の
ブロック構成図を第７図に示す。図において、31はメモ
リ制御部、32は障害検出部、33は電源リセット部、34は
障害情報リセット部、35はリセットパルス送出部を示
す。
ブロック構成図を第７図に示す。図において、31はメモ
リ制御部、32は障害検出部、33は電源リセット部、34は
障害情報リセット部、35はリセットパルス送出部を示
す。
障害検出部32はフリップフロップ回路構成で、ダイナミ
ック・アクセス・メモリを制御するメモリ制御部31のLS
I内部機能を構成する。電源リセット部33からの電源オ
ン信号をフリップフロップ回路のＳ端子に入力すると、
出力端子Ｑから電源オンリセット信号“1"がCPU側に送
出される。また、障害情報リセット部34はアンド回路よ
り構成され、ファームウェアによるアクセス情報のスイ
ッチリセット、障害リセット、相手系からのリセット、
自己系リセット等の各種アクセス信号によるリセット情
報を出力し、障害検出部32のフリップフロップ回路のＲ
端子に入力し、Ｑ端子から電源オン以外の障害情報リセ
ット信号“0"をリセットパルス送出部35に送出し、リセ
ットパルス送出部35から一定時間幅のリセットパルスを
CPU側に送出する。
ック・アクセス・メモリを制御するメモリ制御部31のLS
I内部機能を構成する。電源リセット部33からの電源オ
ン信号をフリップフロップ回路のＳ端子に入力すると、
出力端子Ｑから電源オンリセット信号“1"がCPU側に送
出される。また、障害情報リセット部34はアンド回路よ
り構成され、ファームウェアによるアクセス情報のスイ
ッチリセット、障害リセット、相手系からのリセット、
自己系リセット等の各種アクセス信号によるリセット情
報を出力し、障害検出部32のフリップフロップ回路のＲ
端子に入力し、Ｑ端子から電源オン以外の障害情報リセ
ット信号“0"をリセットパルス送出部35に送出し、リセ
ットパルス送出部35から一定時間幅のリセットパルスを
CPU側に送出する。
障害検出部の入出力タイミングチャートを第８図に示
す。図において、電源リセット部33からの電源オン信号
により障害検出部から“1"信号が送出されており、障害
情報リセット部34からのアクセス情報により障害検出部
からの信号は“0"信号に変わりCPU側がリセットされる
と共に、待機系の装置に切り替えられる。リセットパル
ス送出部35からの一定時間幅のリセットパルスの後のリ
セット解除信号によりCPU側は初期動作を開始する。し
たがって現用系のCPUは一旦リセットされた後に再び初
期動作から開始して待機する。
す。図において、電源リセット部33からの電源オン信号
により障害検出部から“1"信号が送出されており、障害
情報リセット部34からのアクセス情報により障害検出部
からの信号は“0"信号に変わりCPU側がリセットされる
と共に、待機系の装置に切り替えられる。リセットパル
ス送出部35からの一定時間幅のリセットパルスの後のリ
セット解除信号によりCPU側は初期動作を開始する。し
たがって現用系のCPUは一旦リセットされた後に再び初
期動作から開始して待機する。
従来のダウン・コード収集回路では、障害が発生した場
合は障害が発生した系へはCPUリセットをかけて、その
リセットルーチン（初期設定ルーチン）内においてダウ
ン・コードの収集を行っていた。この為電源オンリセッ
トと障害によるリセットとの区別をする必要があり、ま
た初期ルーチンにおけるファームウェア処理時間がかか
るという問題があった。
合は障害が発生した系へはCPUリセットをかけて、その
リセットルーチン（初期設定ルーチン）内においてダウ
ン・コードの収集を行っていた。この為電源オンリセッ
トと障害によるリセットとの区別をする必要があり、ま
た初期ルーチンにおけるファームウェア処理時間がかか
るという問題があった。
本発明では、障害時にファームウェアに通知する手段を
リセットによる通知ではなく、割り込み信号により通知
して障害検出部によりダウン・コードの収集の実行を行
い、一定時間後初期設定ルーチンを実行することにより
障害原因の解析処理を迅速に行うことを目的とする。
リセットによる通知ではなく、割り込み信号により通知
して障害検出部によりダウン・コードの収集の実行を行
い、一定時間後初期設定ルーチンを実行することにより
障害原因の解析処理を迅速に行うことを目的とする。
本発明の原理構成図を第１図に示す。図において、１は
メモリ側をアクセス制御するメモリ制御部、２は該メモ
リ制御部からの障害情報を管理する障害情報管理部、３
は該障害情報管理部からの障害情報によりセットされる
レジスタ部、４は該レジスタ部からの出力によりカウン
トを開始するカウンタ部、５は該カウンタ部にカウント
時間を設定する時間設定部、６は該カウンタ部からのカ
ウンタ出力によりリセットパルスをCPU側に送出するリ
セットパルス送出部を示す。
メモリ側をアクセス制御するメモリ制御部、２は該メモ
リ制御部からの障害情報を管理する障害情報管理部、３
は該障害情報管理部からの障害情報によりセットされる
レジスタ部、４は該レジスタ部からの出力によりカウン
トを開始するカウンタ部、５は該カウンタ部にカウント
時間を設定する時間設定部、６は該カウンタ部からのカ
ウンタ出力によりリセットパルスをCPU側に送出するリ
セットパルス送出部を示す。
上記障害情報管理部２からの障害情報によりCPU側に割
り込み信号を送出し、カウンタ部６において予め設定さ
れた時間数をカウント後、リセットパルス送出部６から
のリセット信号によりCPU側をリセットするように構成
する。
り込み信号を送出し、カウンタ部６において予め設定さ
れた時間数をカウント後、リセットパルス送出部６から
のリセット信号によりCPU側をリセットするように構成
する。
本発明の原理を説明するハードウェアのタイミングチャ
ートを第２図に、ファームウェアの動作フローチャート
を第３図に示す。
ートを第２図に、ファームウェアの動作フローチャート
を第３図に示す。
電源オンによりリセット信号“1"がダウンコード収
集回路の各部にリセットされて通常動作を行う。
集回路の各部にリセットされて通常動作を行う。
系切り替えを行う必要のある障害が発生した場合、
CPU側に無条件で割り込み可能な割り込み信号（NMI）を
障害情報管理部２から発生しNMIルーチンを行う。
CPU側に無条件で割り込み可能な割り込み信号（NMI）を
障害情報管理部２から発生しNMIルーチンを行う。
CPU側では障害情報管理部２のリード・レジスタを
読み込み、ダウン・コードの収集を実行して、固定メモ
リ領域へダウン・コードを書き込み、ダウンした時の要
因を調べる。
読み込み、ダウン・コードの収集を実行して、固定メモ
リ領域へダウン・コードを書き込み、ダウンした時の要
因を調べる。
レジスタ部３で障害情報管理部２からの割り込み信
号をセットし、カウンタ部４のカウント開始を行う。カ
ウンタ部４は時間設定部５から予めカウント値を時間設
定しておくことができる。
号をセットし、カウンタ部４のカウント開始を行う。カ
ウンタ部４は時間設定部５から予めカウント値を時間設
定しておくことができる。
CPU側のファームウェアでも時間を設定することが
可能で、アイドルルーチンによりハードウェア及びファ
ームウェアで設定した時間を待機する。
可能で、アイドルルーチンによりハードウェア及びファ
ームウェアで設定した時間を待機する。
カウンタ部４からのカウント出力によりリセットパ
ルス送出部６が動作し、リセットパルスを送出してCPU
側をリセットすると共に待機系に切り替える。リセット
解除信号によりCPU側は初期設定ルーチンを無条件で実
行する。
ルス送出部６が動作し、リセットパルスを送出してCPU
側をリセットすると共に待機系に切り替える。リセット
解除信号によりCPU側は初期設定ルーチンを無条件で実
行する。
本発明の実施例の回路構成図を第４図に示す。図におい
て、10はCPU、11はメモリ制御部、12は障害情報管理
部、13,14は２段レジスタ、15,16,17は３段カウンタ、1
8は４ビットレジスタ、19はシフトレジスタを示す。
て、10はCPU、11はメモリ制御部、12は障害情報管理
部、13,14は２段レジスタ、15,16,17は３段カウンタ、1
8は４ビットレジスタ、19はシフトレジスタを示す。
レジスタ部はフリップフロップ回路の２段レジスタ13,1
4からなり、障害情報管理部12からの情報パルスを受信
してカウンタ15,16,17をロードする。カウンタ15,16,17
は順次３段のカウントアップによりカウントを開始す
る。カウンタ15は４ビットレジスタ18からのビット設定
によりカウント数を設定する。カウンタ部はCPU10に対
するクロック信号を分周した8MHzクロック信号によりカ
ウントアップする。時間設定部の４ビットレジスタ18は
クロック端子にチップセレクタとI/Oレジスタへの書き
込みパルスとのオア信号をクロックとして入力し、CPU1
0からのデータバスにより設定時間を入力して、４ビッ
トの時間設定信号をカウンタ15に入力する。リセットパ
ルス発生部のシフトレジスタ19はカウンタ15からのカウ
ント出力パルスを入力し、一定時間幅のリセットパルス
をCPU10に送出する。上記レジスタ13,14,18及びカウン
タ15,16,17は電源オンのリセット信号により回路をリセ
ットされる。
4からなり、障害情報管理部12からの情報パルスを受信
してカウンタ15,16,17をロードする。カウンタ15,16,17
は順次３段のカウントアップによりカウントを開始す
る。カウンタ15は４ビットレジスタ18からのビット設定
によりカウント数を設定する。カウンタ部はCPU10に対
するクロック信号を分周した8MHzクロック信号によりカ
ウントアップする。時間設定部の４ビットレジスタ18は
クロック端子にチップセレクタとI/Oレジスタへの書き
込みパルスとのオア信号をクロックとして入力し、CPU1
0からのデータバスにより設定時間を入力して、４ビッ
トの時間設定信号をカウンタ15に入力する。リセットパ
ルス発生部のシフトレジスタ19はカウンタ15からのカウ
ント出力パルスを入力し、一定時間幅のリセットパルス
をCPU10に送出する。上記レジスタ13,14,18及びカウン
タ15,16,17は電源オンのリセット信号により回路をリセ
ットされる。
本実施例の入出力タイミングチャートを第５図に示す。
図において、電源入力により電源オンリセット信号“1"
が入力され、障害検出回路の各レジスタ及びカウンタは
リセットされ、CPU10は通常動作を開始する。系切り替
え再開要因の障害が発生すると、メモリ制御部11のエラ
ーインディケータから障害情報管理部12に障害情報が送
出され、CPUシステムに対して４クロック分の割り込み
パルスＡが送出される。同時にレジスタ13と14が２段動
作してレジスタ14から自己保持信号が送出される。この
信号によりカウンタ15,16,17が順次カウントを開始し、
最終段カウンタの出力により設定された時間を送出す
る。カウンタ値は31.25μ〜500μSecまで31.25μSec毎
に設定することができる。最終段カウンタの出力Ｂをシ
フトレジスタ19で受信すると一定幅のリセットパルスＣ
をCPU10に送出し、無条件でCPU10をリセットした後リセ
ット解除信号により再びCPU10の初期動作を開始する。
図中、Ａは障害情報管理部12からの割り込みパルス、Ｂ
はカウンタ15からの最終カウントパルス、Ｃはシフトレ
ジスタ19からのリセットパルスを示す。
図において、電源入力により電源オンリセット信号“1"
が入力され、障害検出回路の各レジスタ及びカウンタは
リセットされ、CPU10は通常動作を開始する。系切り替
え再開要因の障害が発生すると、メモリ制御部11のエラ
ーインディケータから障害情報管理部12に障害情報が送
出され、CPUシステムに対して４クロック分の割り込み
パルスＡが送出される。同時にレジスタ13と14が２段動
作してレジスタ14から自己保持信号が送出される。この
信号によりカウンタ15,16,17が順次カウントを開始し、
最終段カウンタの出力により設定された時間を送出す
る。カウンタ値は31.25μ〜500μSecまで31.25μSec毎
に設定することができる。最終段カウンタの出力Ｂをシ
フトレジスタ19で受信すると一定幅のリセットパルスＣ
をCPU10に送出し、無条件でCPU10をリセットした後リセ
ット解除信号により再びCPU10の初期動作を開始する。
図中、Ａは障害情報管理部12からの割り込みパルス、Ｂ
はカウンタ15からの最終カウントパルス、Ｃはシフトレ
ジスタ19からのリセットパルスを示す。
なお、割り込み開始からリセットパルス送出までの時間
は、ハードウェアによる初期設定で時間設定出来るが、
ファームウェアのダウン・ロード収集必要時間を初期値
をハードウェアで定め、ファームウェアの設定により時
間を変更することも可能である。
は、ハードウェアによる初期設定で時間設定出来るが、
ファームウェアのダウン・ロード収集必要時間を初期値
をハードウェアで定め、ファームウェアの設定により時
間を変更することも可能である。
本発明の回路により、CPUのファームウェアの処理能力
を上げることが出来、ダウン・コード収集精度の向上に
よりシステム信頼度を上げることができる。また、ファ
ームウェアデバックにおける工数削除が可能になり、シ
ステム開発スピードを上げることが出来る。
を上げることが出来、ダウン・コード収集精度の向上に
よりシステム信頼度を上げることができる。また、ファ
ームウェアデバックにおける工数削除が可能になり、シ
ステム開発スピードを上げることが出来る。
第１図は本発明の原理構成図、第２図は本発明のタイミ
ングチャート、第３図は本発明の動作フローチャート、
第４図は実施例の回路構成図、第５図は実施例の入出力
タイミングチャート、第６図は通信制御装置のシステム
構成例、第７図は従来例のブロック構成図、第８図は従
来例の入出力タイミングチャートを示す。 図において、1,11,31はメモリ制御部、2,12は障害情報
管理部、３はレジスタ部、４はカウンタ部、５は時間設
定部、6,35はリセットパルス送出部、10はCPU、13,14は
２段レジスタ、15,16,17は３段カウンタ、18は４ビット
レジスタ、19はシフトレジスタ、20はデータ回路集中装
置、21,22は網インタフェース、23,24はデータ回線集中
制御装置、25はライン・プロセッサ、32は障害検出部、
33は電源リセット部、34は障害情報リセット部を示す。
ングチャート、第３図は本発明の動作フローチャート、
第４図は実施例の回路構成図、第５図は実施例の入出力
タイミングチャート、第６図は通信制御装置のシステム
構成例、第７図は従来例のブロック構成図、第８図は従
来例の入出力タイミングチャートを示す。 図において、1,11,31はメモリ制御部、2,12は障害情報
管理部、３はレジスタ部、４はカウンタ部、５は時間設
定部、6,35はリセットパルス送出部、10はCPU、13,14は
２段レジスタ、15,16,17は３段カウンタ、18は４ビット
レジスタ、19はシフトレジスタ、20はデータ回路集中装
置、21,22は網インタフェース、23,24はデータ回線集中
制御装置、25はライン・プロセッサ、32は障害検出部、
33は電源リセット部、34は障害情報リセット部を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 洪 加強 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 増子 浩代 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (1)
- 【請求項１】現用系と待機系との２重化構成で通信制御
を行う通信制御装置において、 メモリをアクセス制御するメモリ制御部（１）と、該メ
モリ制御部からの障害情報を管理する障害情報管理部
（２）と、該障害情報管理部からの障害情報によりセッ
トされるレジスタ部（３）と、該レジスタ部からのロー
ド出力によりカウントを開始するカウンタ部（４）と、
該カウンタ部にカウント時間を設定する時間設定部
（５）と、該カウンタ部からのカウンタ出力によりリセ
ットパルスをCPU側に送出するリセットパルス送出部
（６）を有し、 上記障害情報管理部（２）からの障害情報によりCPU側
に割り込み信号を送出し、カウンタ部（４）で予め設定
された時間数をカウントした後、リセットパルス送出部
（６）からのリセット信号によりCPU側をリセットする
ことを特徴とするダウン・コード収集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019426A JPH07111700B2 (ja) | 1990-01-30 | 1990-01-30 | ダウン・コード収集回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019426A JPH07111700B2 (ja) | 1990-01-30 | 1990-01-30 | ダウン・コード収集回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03224050A JPH03224050A (ja) | 1991-10-03 |
| JPH07111700B2 true JPH07111700B2 (ja) | 1995-11-29 |
Family
ID=11998948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019426A Expired - Fee Related JPH07111700B2 (ja) | 1990-01-30 | 1990-01-30 | ダウン・コード収集回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111700B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4886558B2 (ja) * | 2007-03-13 | 2012-02-29 | 株式会社東芝 | 情報処理装置 |
-
1990
- 1990-01-30 JP JP2019426A patent/JPH07111700B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03224050A (ja) | 1991-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |