SU1564641A1 - Сетевой контроллер - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно обмену информацией между станци ми (абонентами) локальной управл ющей вычислительной сети, и может быть использовано в АСУ технологическими агрегатами и процессами. Целью изобретени   вл етс  повышение скорости передачи информации и расширение протокольных функций контроллера. Сетевой контролер содержит линейный узел 1, преобразователь кода 2, входной регистр 3, регистр приема 4, узел 5 проверки информации по паритету, выходной регистр 6, регистр передачи 7, мультиплексор 9 условий приемопередачи, блок 10 посто нной пам ти микропрограмм приемопередачи, конвейерный регистр 11 приемопередачи, мультиплексор 12 услови  обработки, блок 13 микропрограммного управлени  обработки, блок 14 посто нной пам ти микропрограмм обработки, конвейерный регистр 15 обработки, блок 16 посто нной пам ти уставок, процессор 17, регистр 18 адреса, блок 19 буферной пам ти приемопередачи и подключаетс  к абоненту 20, тактовому генератору 21 и к локальной управл ющей вычислительной сети 22. 7 ил.

Description

СП

О Ј О5 Јь

315

Изобретение относитс  к вычислительной технике, а именно обмену информацией между станци ми (абонентами ) локальной управл ющей вычислительной сети, и может быть использовано в АСУ технологическими агрега тами и процессами.

Цель изобретени  - повышение скорости передачи информации и расширение протокольных функций контроллера о

На фиг приведена функциональна  схема сетевого контроллера; на фиг. 2- формат пакета данных, передаваемого в сети; на фиг.З - 7 - .алгоритмы приема байта информации из сети} обработки байта.пакета данных, соответствующего значению адреса приемника; обработки прин того байта, значение

байт - значение длины передаваемого пакета данных (ДП). Затем в сети передаетс  номер байтов информации, равный пакету данных (ПД), последний байт № +1 - значение контрольной суммы (КС) передаваемого пакета данных.

Алгоритм приема байта информации из сети 22 (фиг.З), по которому под управлением микропрограммы, записанной в блоке 10, принимаетс  каждый байт пакета данных, содержит микрокомандный цикл 23 (далее микроцикл) анализа наличи  стартовой единицы в сети 22, микроцикл 24 приема бита, микроцикл 25 анализа значени  счетчика битов, микроцикл 26 записи байта в регистр 4 приема защитного разр да, микроцикл 27 анализа наличи  ошибки

которого соответствует адресу функции;.,- в прин том байте, микроцикл 28 усло- обработки прин того байта, значение ви  приема при обнаружении ошибки, которого соответствует адресу источ- Алгоритм обработки байта пакета ника; приема последующих байтов принимаемого пакета данных,

данных,соответствующего значению АЛ (фиго4)содержит микроцикл 29 аналиданных ,соответствующего значению АЛ (фиго4)содержит микроцикл 29 анал

Сетевой контроллер содержит (фиг.1)25 за услови  приема байта, микроцикл

30

линейный узел 1, преобразователь 2 кода, входной регистр Зэ регистр 4 приема, узел 5 проверки информации по паритету, выходной регистр 6, ре- гистп 7 передачи., мультиплексор 8 условий приема-передачи, блок 9 микропрограммного управлени  приема-передачи ,, блок 10 посто нной пам ти микропрограмм приема-передачи, конвейерный регистр i приема-передачи, мультиплексор 12 условий обработки, блок 13 микропрограммного управлени  обработки , блок 14 посто нной пам ти микропрограмм обработки, конвейерный регистр 15 обработки, блок 16 посто н-,- ной пам ти уставок, процессор 17, регистр 18 адреса, блок 19 буферной пам ти приема-передачи и подключаетс  к абоненту 20, тактовому генератору

35

30 загрузки в регистр общего назначени  (РОН) процессора 17 расшифро ки адреса, микроцикл 31 подсчета ко трольной суммы5 микроцикл 32 записи в регистр 18 адреса, т.е. адреса, п котором - производитс  запись прин т го байта в блок 19, микроцикл 33 за си байта в блок 19, микроцикл 34 ин кремента счетчика длины пакета данных , микроцикл 35 инкремента счетчи ка адреса блока 19, микроцикл 36 ан лиза обращени  по групповому адресу микроцикл 37 анализа обращени  по ш роковещательному адресу.

Алгоритм обработки прин того бай значение которого соответствует АФ (фиг.З), содержит микроцикл 38 усло ви  приема байта, микроцикл 39 загр ки байта в РОН процессора 17, микро

21 и к локальной управл ющей вычисли- цикл 40 анализа значени  АФ (прием

тельной сети 22

Формат передаваемой в сети 22 информации (пакета данных)(фиг,2) следующий i первый байт - значение адреса приемника (ATI), которому преднаэна-.

Ю

или передача), микроцикл 41 подсчет контрольной суммы, микроцикл 42 зан сени  адреса в регистр 18 адреса, м роцикл 43 записи байта в блок 19, микроцикл 44 инкремента счетчика дл ны пакета данных, микроцикл 45 инкр мента счетчика адреса блока 19.

чен пакет данных или от которого необходимо получить пакет по запросуj второй байт - значение выполн емой по выбранному адресу функции (АФ), т.е. передача пакета или прием; третий байт - значение адреса источника (АИ), передающего пакет данных или готового прин ть по запросу (в зависимости от значени  АФ); четвертый

в прин том байте, микроцикл 28 усло- ви  приема при обнаружении ошибки, Алгоритм обработки байта пакета

данных,соответствующего значению АЛ (фиго4)содержит микроцикл 29 анализа услови  приема байта, микроцикл

за услови  приема байта, микроцикл

30 загрузки в регистр общего назначени  (РОН) процессора 17 расшифровки адреса, микроцикл 31 подсчета контрольной суммы5 микроцикл 32 записи в регистр 18 адреса, т.е. адреса, по котором - производитс  запись прин того байта в блок 19, микроцикл 33 записи байта в блок 19, микроцикл 34 ин- . кремента счетчика длины пакета данных , микроцикл 35 инкремента счетчика адреса блока 19, микроцикл 36 анализа обращени  по групповому адресу, микроцикл 37 анализа обращени  по широковещательному адресу.

Алгоритм обработки прин того байта, значение которого соответствует АФ (фиг.З), содержит микроцикл 38 услови  приема байта, микроцикл 39 загрузки байта в РОН процессора 17, микроцикл 40 анализа значени  АФ (прием

или передача), микроцикл 41 подсчета контрольной суммы, микроцикл 42 занесени  адреса в регистр 18 адреса, микроцикл 43 записи байта в блок 19, микроцикл 44 инкремента счетчика длины пакета данных, микроцикл 45 инкремента счетчика адреса блока 19.

Алгоритм обработки прин того байта, значение которого соответствует АИ (фиг.6), содержит микроцикл 46 анализа услови  приема байта, микроцикл 47 записи байта РОН процессора.17, микроцикл 48 подсчета контрольной суммы, микроцикл 49 записи адреса,

регистр 18 адреса, микроцикл 50 записи байта в блок 19, микроцикл 51 инкремента счетчика длины пакета данных , микроцикл 52 инкремента счетчика адреса.

Алгоритм приема последующих байтов принимаемого пакета данных (фиг. содержит микроцикл 53 услови  приема байта, микроцикл 54 записи байта в РОН процессора 17, микроцикл 55 подсчета контрольной суммы, микроцикл 56 записи адреса в регистр 18 адреса , микроцикл 57 записи байта в блок 19, микроцикл 58 инкремента счетчика длины пакета данных, микроцикл 59 сравнени  счетчика длины пакета данных со значением длины пакета данных прин того из сети 22, микроцикл 60 инкремента счетчика адреса блока 19, микроцикл 61 сравнени  значени  контрольной суммы, прин той из сети 22 (последний байт - фиг.2), со значением контрольной суммы, подсчитанной при приеме пакета данных,микроцикл 62 перехода на передачу прин того пакета данных, микроцикл 62 перехода на передачу прин того пакета данных абоненту 20, микроцикл 63 формировани  признака ошибки, микроцикл 64 диагностики.

Устройство работает следующим образом

При включении сетевого контроллера в сеть 22 блок 13 микропрограммного управлени  обработки начинает выборку микрокоманд с нулевого адреса , при этом из блока 16 посто нной

На микроцикле 23 сетевой контроллер анализирует наличие стартовой ед ницы в сети 22 и при ее приеме первы бит информации, преобразованный преобразователем 2 кода на микроцикле 2 . с приема бита, биты записываютс  в последовательном виде во входной регистр 3, при этом микропрограммно от считываетс  количество прин тых бито и если оно не равно восьми - микроцикл 25 анализа значени  счетчика би тов, то принимаетс  следующий бит. После приема восьми битов на микроцикле 26 записываетс  байт в регистр 3 приема, в этом же микроцнкле принимаетс  контрольный разр д и на микроцикле 27 анализируетс  значение ошибки в прин том байте. Если ошибки нет, то на мультиплексор 12 условий обработки поступает условие на обработку прин того байта - микроцикл 28, затем переход на прием следующего байта, если отсутствует признак конца, если ошибка по паритету, то на выходе узла 5 проверки информации по паритету формируетс  признак ошибки, выход которого соединен с входом мультиплексора 8 условий приема-передачи , по которому прекращаетс  прием из сети 22 пакета данных, и условие приема байта информации из сети 22 на вход мультиплексора 12 условий обработки не формируетс .

Прин в условие приема байта и записи его в регистр 4 приема через вход мультиплексора 12 условий об40

пам ти уставок занос тс  в РОНы процессора 17, необходимые дл  работы уставки, подготавливаютс  дл  нормальной работы все схемы сетевого контроллера , сообщаетс  слово - состо ние абоненту 20 о готовности работы сетевого контроллера с сетью 22, даетс  дс команда через мультиплексор 8 условий работки , блок 13 микропрограммного

управлени  обработки переходит на выбор последовательности микрокоманд из блока 14 посто нной пам ти микроуправлени  обработки проводитс  диаг- 50 пР°гРакм обработки через конвейер- ностика узлов сетевого контроллера, ный регистр обработки 15, необходи- при этом на каждом микрокомандном цик- №1Х Дл  обработки первого прин того ле провер етс  условие приема информа- из сети байта, по алгоритму приведен- ции из сети 22, а также контролирует- ному на фиг.4. с  запрос абонента 20 на прием от не- -,приема-передачи , линейному узлу I на анализ сети 22, после чего под управлением блока 13 микропрограммного

На микроцикле 29 анализируетс  условие приема байта и если байт прин т , то на следующем микроцнкле 30; если значение АЛ соответствует индивидуальному адресу данного сетевого

го сетевым контроллером команды или пакета данных дл  передачи его в сеть 22. В сети 22 информаци  передаетс  сигналами бипол рного кода с пробелом

10

20

и после прихода стартового бита под управлением блока 9 микропрограммного управлени  приема-передачи информаци  через линейный узел 1 поступает на вход преобразовател  2 кода, где преобразуетс  в последовательный код и принимаетс  из сети 22 согласно алгоритму приема (фиг.З).

На микроцикле 23 сетевой контроллер анализирует наличие стартовой единицы в сети 22 и при ее приеме первый бит информации, преобразованный преобразователем 2 кода на микроцикле 24 .с приема бита, биты записываютс  в последовательном виде во входной регистр 3, при этом микропрограммно отсчитываетс  количество прин тых битов и если оно не равно восьми - микроцикл 25 анализа значени  счетчика битов , то принимаетс  следующий бит. После приема восьми битов на микроцикле 26 записываетс  байт в регистр 3 приема, в этом же микроцнкле принимаетс  контрольный разр д и на микроцикле 27 анализируетс  значение ошибки в прин том байте. Если ошибки нет, то на мультиплексор 12 условий обработки поступает условие на обработку прин того байта - микроцикл 28, затем переход на прием следующего байта, если отсутствует признак конца, если ошибка по паритету, то на выходе узла 5 проверки информации по паритету формируетс  признак ошибки, выход которого соединен с входом мультиплексора 8 условий приема-передачи , по которому прекращаетс  прием из сети 22 пакета данных, и условие приема байта информации из сети 22 на вход мультиплексора 12 условий обработки не формируетс .

Прин в условие приема байта и записи его в регистр 4 приема через вход мультиплексора 12 условий об5

0

5

0

с работки , блок 13 микропрограммного

управлени  обработки переходит на выбор последовательности микрокоманд из блока 14 посто нной пам ти микропР°гРакм обработки через конвейер- ный регистр обработки 15, необходи- №1Х Дл  обработки первого прин того из сети байта, по алгоритму приведен- ному на фиг.4.

На микроцикле 29 анализируетс  условие приема байта и если байт прин т , то на следующем микроцнкле 30; если значение АЛ соответствует индивидуальному адресу данного сетевого

контроллера, то выполнение микроцикла 31 подсчета контрольной суммы, если нет, то переход на выполнение микроцикла 36 анализа обращени  по групповому адресу. Если данный сетевой контроллер принадлежит к данной группе сети 22, что провер етс  чтением состо ни  блока 19 буферной пам ти приема-передачи групповых адресов по адресу All, принимаемому из сети 22, то переход,.на выполнение микроцикла 3, если нет, выполнение микроцикла 37 анализа обращени  по широковещательному адресу, если да, то переход на микроцикл 31, если нет, то конец приема, т.е. обращение не к данному сетевому контроллеру, и с выхода конвейерного регистра 15 обработки на вход мультиплексора 8 ус- лОвий приема-передачи формируетс  условие, по которому прекращаетс  дальнейший прием из сети 22„ На мик рецикле 31 организуетс  счетчик контрольной суммы в одном из РОНов процессора 17, куда заноситс  значение прин того байта,, на микроцикле 32 запись в регистр 18 адреса адреса, по которому производитс  запись прин того байта в блок 19, адрес заноситс  из РОНа процессора 17, в который , он был записан из блока 16 посто нной пам ти уставок, на микроцикле 33 - запись байта в блок 19, на микроцикле 34 инкрементируетс  счетчик длины пакета данных, организованный в РОНе процессора 17, на микроцикле 35 инкрементируетс  счетчик адреса блока 19, на следующем микроцикле блок 13 микропрограммного управлени  обработки переходит в режим ожидани  услови  приема следующего байта в регистр 4 приема, поступающего на вход мультиплексора 12 условий обработки.

При обработке.прин того байта АЛ по алгоритму, приведеньому на фиг.45 затрачиваетс  максимально 9 микроциклов, поэтому к концу приема из сети 22 следующего байта и записи его в регистр 4 приема процессор 17 готов обрабатывать следующий байт При наличии на микроцикле 38 услови  приема байта АФ (фиг.2) в регист 4 приема, поступающего на вход мультиплексора 12 условий обработки, блок 13 микропрограммного управлени  обработки начинает выборку микрокоманд в последовательности, указанной

0

5

0

5

0

5

50

5

на фиг.5. На микроцикле 39 организуетс  загрузка байта в РОН процессора 17 из регистра 4 приема, на микроцикле 40 - анализ значени  АФ - определ етс  прием информации из сети 22 или запрос на передачу, если прием, то переход на микроцикл 41 - подсчет контрольной суммы, если передача по запросу, переход на ожидание приема третьего байта - АИ, затем осуществл етс  переход на передачу и передача сетевым контроллером информации из блока 19 буферной пам ти приема- передачи в сеть 22 по адресу АЛ, При приеме после выполнени  микроцикла 4 выполнение микроцикла 42 - занесение адреса блока 19 в регистр 18 адреса , увеличенного в РОНе процессора 17 при обработке первого байта, на микроцикле 43 - запись байта в блок 19, на микроцикле 44 инкрементируетс  счетчик длины пакета, на микроцикле 45 инкрементируетс  счетчик адреса блока 18, ка этом прием второго байга закончен, при этом затрачиваетс  восемь микрокомандных циклов.

По условию приема байта и записи его в регистр 4 приема - чикроцикл 46 - анализ услови  приема байта,блок 13 микропрограммного управлени  обработки начинает выборку микрокоманд из блока 14 посто нной пам ти микропрограмм обработки по алгоритму, приведенному на фиг.6, и на микроцикле 47 происходит запись байта в РОН процессора 17, на микроцикле 48 производитс  подсчет процессором 17 контрольной суммы, на микроцикле 49 - запись адреса в регистр 18 адреса,на микроцикле 50 - запись байта в блок 19, на микроцикле 51 инкрементируетс  счетчик длины пакета, на микроцикле 52 инкрементируетс  счетчик адреса блока 19, при этом на обработку третьего байта АИ затрачиваетс  семь микрокомандных циклов. Прин в условие приема байта на микроцикле 53

(фиг.7), на микроцикле 54 происходит запись байта в РОН процессора 17, на микроцикле 55 подсчитываетс  контрольна  сумма, на микроцикле 56 - запись « в регистр 18 адреса адреса блока 19, на микроцикле 57 - запись байта в блок 19, на микроцикле 58 инкремек™ . тируетс  счетчик длины пакета данных , на микроцикле 59 сравниваетс  значение счетчика длины пакета со значением длины пакета, прин того из сети 22 в четвертом байте (фиг.2) и хран щегос  в РОНе процессора 17 (сравнение значени  счетчика длины пакета и значени  длины пакета, хран щегос  в РОНе процессора 17, проводитс  после инкрементировани  счетчика длины пакета потому4 что в исходном состо нии счетчик длины пакета обнулен и инкрементируетс  после обработки первого прин того байта АИ), при несравнении прием следующего байта, причем на микроцикле 60 инкрементируетс  счетчик адреса блока 19,

при сравнении - на микроцикле 61 срав- 5 этом отрицательна  квитанци  переда- ниваетс  значение контрольной суммы, етс  в сеть 22 аналогично передачи прин той из сети 22 (фиг.2), с конт- положительной квитанции, за исключе- рольной суммой, подсчитанной процессором 17 за врем  приема всего пакета

нием того, что из блока 16 посто нной пам ти уставок считываетс  значеданных , при равенстве значений контрольных сумм пакет данных считаетс  прин тым из сети 22 и расположен- йым в блоке 19 буферной пам ти приема-передачи и сетевой контроллер переходит на выполнение подпрограммы передачи положительной квитанции и передачи пакета данных абоненту 20 (микроцикл 62), при несравнении контрольных сумм сетевой контроллер переходит н а выполнение подпрограммы передачи отрицательной квитанции в сеть 22 (микроцикл 63), после окончани  выполнени  которой сетевой контроллер переходит в режим диагностики (микроцикл 64). Дл  обработки принимаемых байтов (кроме первых трех) затрачиваетс  дев ть микрокомандных циклов.

После записи всего пакета данных в блок 19 сетевым контроллером подаетс  в сеть 22 квитанци , подтверждающа  правильность прин того пакета данных, дл  чего при приеме пакета данных адрес источника запоминаетс 

в одном из РОНов процессора 17 до кон-45 тываетс  пакет данных в блок 19 бу- ца приема пакета данных (адрес источ- ферной пам ти приема-передачи, а в

ника запоминаетс  при любом режиме обмена) и после окончани  приема записываетс  в регистр 7 передачи, выставл етс  условие перехода на вход мультиплексора 8 условий приема-передачи , по которому под управлением блока 9 микропрограммного управлени  приема-передачи данный байт переписываетс  в выходной регистр 6 и через преобразователь 2 кода в после- | довательном коде линейным узлом 1 передаетс  в сеть 22. За врем  передачи процессором 7 считываетс  из бло

464I10

ка 16 посто нной пам ти уставок значение положительной квитанции и заноситс  в регистр 7 передачи, с которого байт положительной квитанции переписываетс  после передачи последнего бита байта адреса источника в выходной регистр 6 и передаетс  в сеть 22.

IQ Отрицательна  квитанци  передаетс  при обнаружении ошибки при приеме в двух случа х - при обнаружении ошибки по паритету и при несравнении процессором 17 контрольных сумм, при

этом отрицательна  квитанци  переда- етс  в сеть 22 аналогично передачи положительной квитанции, за исключе-

нием того, что из блока 16 посто нной пам ти уставок считываетс  значе

ние отрицательной квитанции.

При безошибочном приеме пакета данных блок 13 микропрограммного управлени  обработки переходит на выбор последовательности микрокоманд прерывани  работы абонента 20 и считывани  абонентом 20 слова состо ни  сетевого контроллера. По пр мому доступу к пам ти абонента 20 пакет данных из блока 19 буферной пам ти приемапередачи пересылаетс  в пам ть абонента 20 „

В случае передачи пакета данных абонентом 20 в сеть 22 абонент 20 считывает слово состо ни  сетевого

контроллера и при возможности работы с ним выдает команду перехода на прием от него начального адреса пам ти абонента 20, в котором размещен пакет данных, длину пакета и команду

на передачу по индивидуальному адресу или запросу, после чего сетевым контроллером в режиме пр мого доступа к блоку 10 посто нной пам ти микропрограмм приема-передачи счислучае передачи блок 13 микропрограммного управлени  обработки переходит на подпрограмму передачи пакета .

данных, при этом формируетс  условие, поступающее на вход мультиплексора 8 условий приема-передачи, по которому под управлением блока 9 микропрограммного управлени  приема-передачи линейный узел 1 переходит в режим зах захватив которую,

вата сети 22, формирует условие захвата на вход мультиплексора 12 условий обработки и переходит в режим ожидани  записи

байта пакета данных в выходной регистр 6. Байт информац-ш считываетс  с блока 19, записьшаетс  в регистр 7 передачи, после чего формируетс  условие передачи ьа входе мультиплексора 8 условий приема-передачи, по которому байт переписываетс  в выходной регистр 6 и передаетс  в сеть 22, во врем  чего второй байт считываетс  с буфера приема-передачи и заноситс  в регистр 7 передачи и т.д. При передаче байта информации блоком 9 микропрограммного управлени  приема-передачи микропрограммно отсчитываетс  пересдача каждого бита и, выдвинув последний бит из выходного регистра 6, в него переписываетс  байт информации из регистра 7 передачи, при этом контролируетс  признак конца пакета на входе мультиплексора 8 условий приема-передачи, который выставл ет блок 13 микропрограммного управлени  обработки при записи в регистр 7 передачи последнего байта пакета данных, при его наличии последний байт передаетс  в сеть 22 и устройство переходит в режим ожидани  квитанции.

При передаче пакета данных по запросу сетевой контроллер принимает тре/гий байт (фиг.2) с указанием адреса сетевого контроллера, запросившего пакет данных, адрес запоминаетс  в РОНе процессора 7, и сетевой контроллер переходит в режим передачи пакета данных аналогично передаче по указанному адресу, с той разницей , что третьим байтом передаетс  адрес сетевого контроллера, за- прсившего пакет данных, хран щийс  в регистре общего назначени  процессора 17, с тем, чтобы не нарушить формат пакета данных, приведенного на фиг.2.

В паузах между сеансами св зи, кода сетевой контроллер не участвует в обмене информацией, проводитс  диагностика всех узлов сетевого контроллера и глобальна  диагностика с участием абонента 20.

Claims (1)

1. Формула изобретени 

   Сетевой контроллер, содержащий линейный узел, преобразователь кода, входной регистр, узел проверки информации по паритету, выходной регистр , мультиплексор условий приема

   0

   5

   0

   5

   0

   5

   0

   5

   передачи, бтюк микропрограммного управлени  приема-передачи, блок посто нной пам ти микропрограмм приема-передачи , конвейерный регистр приема-передачи , тактовый генератор, информационный вход-выход линейного узла  вл етс  одноименным входом-выходом контроллера дл  соединени  с локальной управл ющей вычислительной сетью, первый информационный выход линейного узла соединен с первым информационным входом преобразовател  кода, второй информационный выход соединен с входом узла проверки информации по паритету, выход услови  приема линейного узла соединен с соответствующим информационным входом мультиплексора условий приема-передачи , информационный вход линейного узла соединен с первым информационным выходом преобразовател  кода, управл ющий вход линейного узла соединен с соответствующим выходом конвейерного регистра приема-передачи , второй информационный выход преобразовател  кода соединен с информационным входом входного регистра,второй информационный вход преобразовател  кода соединен с выходом выходного регистра, выход состо ни  преобразовател  кода соединен с соответствующим информационным входом мультиплексора условий приема-передачи , управл ющий вход преобразовател  кода соединен с соответствующим выходом конвейерного регистра приема- передачи, управл ющие входы входного и выходного регистров соединены с соответствующими выходами конвейерного регистра приема-передачи, контрольный выход узла проверки информации по паритету соединен с соответствующим информационным входом мультиплексора условий приема-передачи, выход которого соединен с входом условий блока микропрограммного управлени  приема-передачи, выходы которого соединены с адресными входами блока посто нной пам ти микропрограмм приема-передачи , выходы которого соединены с информационными входами конвейерного регистра, соответствующие выходы которого соединены с соответствующими входами условий блока микропрограммного управлени  и мультиплексора условий приема-передачи, о т- личающийс  тем, что, с целью повышени  скорости передачи информации сети и расширени  протокольных функций контроллера, в него введены регистр приема, регистр передачи , мультиплексор условий обработки, блок микропрограммного управлени  обработки , блок посто нной пам ти микропрограмм обработки, конвейерный регистр обработки, блок посто нной пам ти уставок, процессор, регистр адреса, блок буферной пам ти приема- передачи, выход входного регистра соединен с информационным входом регистра приема, выход которого соединен с входом данных процессора, управл ющий вход регистра приема соединен с соответствующим выходом конвейерного регистра приема-передачи, информационный вход выходного регистра соединен с выходом регистра передачи, информационный вход которого соединен с выходом данных блока буферной пам ти приема-передачи, управл ющий вход регистра передачи соединен с соответствующим выходом конвейерного регистра приема-передачи, выход услови  конвейерного регистра приема- передачи соединен с соответствующим информационным входом мультиплексора условий обработки, выход которого соединен с входом услови  блока микропрограммного управлени  обработки, выходы которого соединены с адресными входами блока посто нной пам ти микропрограмм обработки, выход которого соединен с информационным входом конвейерного регистра обработки, соответствующие выходы конвейерного регистра обработки соединены с входами

   Фиг. 2

   условий блока микропрограммного управлени  обработки, информационными входами мультиплексора условий обработки , мультиплексора условий приема- передачи, управл ющими входами процессора , блока буферной пам ти приема-передачи , блока посто нной пам ти уставок , соответствующие выходы конвейерного регистра обработки и информационные входы мультиплексора условий обработки  вл ютс  выходами и входами синхронизации контроллера, выходы блока посто нной пам ти уставок соединены с входами данных процессора , выход условий процессора соединен с соответствующим информационным входом мультиплексора условий обработки , вход-выход данных адреса процессора соединен с информационным входом регистра адреса, входом данных блока буферной пам ти приема-передачи , информационным входом регистра передачи, входами данных адреса контроллера дл  подключени  абонента, тактирующие выходы тактового генератора соединены с тактовыми входами линейного узла, преобразовател  кода, входного регистра, регистра приема,

   0 узла проверки информации по паритету , выходного регистра, регистра передачи, мультиплексора условий приема-передачи , блока микропрограммного управлени  приема-передачи, муль5 типлексора условий обработки, блока

   микропрограммного управлени  обра- ботки, процессора, регистра адреса и блока буферной пам ти приема-передачи .

   0

   5

   Риг 5

   Фиг. 4