DE3329956C2

DE3329956C2 - Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren

Info

Publication number: DE3329956C2
Application number: DE19833329956
Authority: DE
Inventors: Detlef Dipl.-Ing. 4100 Duisburg Ludwig
Original assignee: Krohne Messtechnik GmbH and Co KG
Current assignee: Krohne Messtechnik GmbH and Co KG
Priority date: 1983-08-19
Filing date: 1983-08-19
Publication date: 1985-06-20
Also published as: DE3329956A1; WO1985001137A1; JPS60502073A; EP0154649A1

Description

Mikroprozessoren sind wegen ihrer geringen Rechenleistung für kleinere und mittlere Steuerungseinrichtungen nur begrenzt einsetzbar. Sie lassen sich in einer von großen Rechensystemen her bekannten Anordnung kombinieren, wobei jeder Mikroprozessor eine spezielle Aufgabe hat, beispielsweise dem Steuern und Überwachen eines Druckers, einer Schnittstelle, einer Tastatur od. dgl. dient.

Die für den Datenaustausch zwischen den Mikroprozessoren erforderlichen Steuereingänge nach der DMA-Methode sind jedoch bei den besonders preiswerten und kompakten Single-Chip-Prozessoren nicht vorhanden. In der Regel beinhalten sie einen Programmspeicher (ROM oder EPROM), einen Schreib-Lesespeicher (RAM), eine Anzahl von digitalen Ein-/ Ausgängen (PORT) und eine aus Rechen- und Steuerwerk bestehende Zentraleinheit (CPU). Aus der DE-OS 31 37 313 ist zwar die Kopplung von zwei Mikroprozessoren für einen direkten Speicher-Zugriff mit einem beide Mikroprozessoren verbindenden Adreß-Datenbus bekannt. Für den Datenaustausch ist jedoch ein Schreib-Lesespeicher und eine Busanpassungseinrichtung erforderlich, die von dem einen, in der Art einer Zentraleinheit ausgebildeten Mikroprozessor gesteuert wird. Weiterhin ist aus Electronics, Oct. 9,1980, S. 172—175, eine Ankopplungsmethode bekannt, die als sogenannte »Daisy-Chain-Verknüpfung« bezeichnet wird. Bei dieser Methode kann jedoch nur eine Einheit auf den Bus zurückgreifen, wenn keine andere Einheit mit höherer Prioriät eine Busbelegung angefordert hat. In nachteiliger Weise ist die Festlegung der Priorität durch die Schaltungsanordnung starr vorgegeben. Ein gleichberechtigtes Zugriffsrecht mehrerer Prozessoren oder variable, von der Situation abhängige Prioritätsverschiebungen sind mit dieser Kopplungsmethode nicht möglich. Auch unterstützt sie keinen direkten Datentransfer zwischen den Single-Chip-Prozessoren. Ferner ist aus Computer Design, May 1979, S. 181 — 189, bekannt, bei komplexen Prozessor-Systemen eine unabhängige Überwachungsschaltung (z. B. Watch-Dog) vorzusehen.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, bei einer Schaltungsanordnung der gattungsgemäßen Art eine zuverlässige Kopplung der Single-Chip-Mikroprozessoren vorzusehen.

Diese Aufgabe wird erfindungsgemäß durch die Kombination folgender Merkmale gelöst: eine gemeinsame Busanforderungsleitung und eine gemeinsame Busbelegungsleitung, an welche jeweils Ein-Ausgabetore aller Single-Chip-Mikroprozessoren angeschlossen sind, und eine an die gemeinsame Busanforderungsleitung sowie an die gemeinsame Busbelegungsleitung angeschlossene Zeitüberwachungseinheit, von der eine Rücksetzleitung (Resetleitung) an alle Single-Chip-Mikroprozessoren führt, so daß alle Single-Chip-Mikroprozessoren in ihre Ausgangsstellung gebracht werden, wenn es bei einer Busanforderung oder -belegung zu einer Störung kommt.

Die Schaltung hat zunächst den Vorteil, daß einfache Single-Chip-Prozessorentypen verwendet werden können, da keine besonderen Anschlüsse wie »ENABLE INPUT«, »ENABLE OUTPUT« und »BUS REQUEST« vorhanden sein müssen. Es werden lediglich zwei Portleitungen von jedem am Bus beteiligten Prozessor verwendet Über derartige Portleitungen verfügt jeder Single-Chip-Mikroprozessor. Bisher wurden diese Ports nur für bestimmte Soft-Ware-Eingänge bzw. -Ausgänge verwendet, nicht jedoch in Verbindung mit Hard-Ware benutzt. Außerdem bestehen keine Beschränkungen hinsichtlich der Bus-Zugriffsrechte. Die Prioritäten lassen sich vom Programm bestimmen und können je nach Anforderung innerhalb einer Programmabarbeitung beliebig vertauscht werden. Entgegen den vorbekannten Ausführungen erfolgt die Übergabe von Daten von einem zum anderen oder mehreren anderen Prozessoren unmittelbar. Das Vorhandensein eines gemeinsamen Datenspeichers ist nicht notwendig, kann jedoch wahlweise vorgesehen werden. Bei dem Datentransfer zwischen den Single-Chip-Mikroprozessoren über den gemeinsamen Adreß-Datenbus wird die Busanforderung und -belegung überwacht und eine Doppelbelegung des Adreß-Datenbusses verhindert. Kommt es jedoch bei der Busanforderung oder -belegung zu einer Störung, so erzeugt die Zeitüberwachungseinheit ein Resetsignal, welches die Single-Chip-Mikroprozessoren in ihre Ausgangsstellung bringt. Beispielsweise kann die Zeitüberwachungseinheit aus retriggerbaren Monoflops bestehen. Weiterhin besteht die Möglichkeit, an den Adreß-Datenbus und den Controlbus gemeinsame Datenquellen und -senken anzukoppeln, so daß auch eine Datenübertragung zwischen diesen und den Single-Chip-Mikroprozessoren möglich ist. Gemeinsame Datenspeicher können auch der Zwischenspeicherung von Daten dienen, die von dem betreffenden Single-Chip-Mikroprozessor abgerufen werden können.

Eine erfindungsgemäß ausgebildete Schaltungsanordnung ist beispielsweise in der Zeichnung schematisch dargestellt.

Mehrere Single-Chip-Mikroprozessoren 1, beispielsweise mit integrierter RAM-, ROM- und CPU-Einheit, sind an einen gemeinsamen 8 Bit gemultiplexten Adreß-Datenbus 2 angekoppelt bzw. angeschlossen. Bei einem aus drei Leitungen bestehenden Controlbus 3 dient eine

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Leitung der Signalisierung der Übernahme einer Adresse in einen Speicher (ALE), während die beiden anderen Leitungen anzeigen, ob der betreffende Single-Chip-Mikroprozessor Daten aufnimmt (RD) oder aogibt (WR).

Alle Single-Chip-Mikroprozessoren ί sind weiterhin durch eine gemeinsame Busanforderungsleitung 4, eine gemeinsame Busbelegungsleitung 5 und eine gemeinsame Resetleitung 6 an eine Zeitüberwachungseinheit 7 angekoppelt, die beispielsweise aus retriggerbaren Monoflops bestehen kann, von denen jeweils einer der Busanforderungsleitung 4 und der Busbelegungsleitung 5 zugeordnet ist Als an den Adreß-Datenbus 2 und den Controlbus 3 angekoppelte gemeinsame Datenquellen und/oder -senken sind beispielsweise ein RAM und eine Schnittstelle vorgesehen.

Der Datentransfer zwischen den Single-Chip-Mikroprozessoren 1 kann entweder unmittelbar oder über eine gemeinsame Datenquelle und -senke (RAM) stattfinden.

Bei einem unmittelbaren Datentransfer wird zunächst ein Datenbyte vom internen Bus-Puffer-Speicher des die Daten abgebenden Single-Chip-Mikroprozessors 1 als statisches Signal auf den Adreß-Datenbus 2 belegt. Dieses Signal kann dann von dem Ziel-Mikroprozessor eingelesen werden. Der Adreß-Datenbus-Ausgang des Single-Chip-Mikroprozessors 1 zeigt dabei das gleiche Verhalten wie die ebenfalls vorhandenen Ports. Auf dem Controlbus 3 werden bei dieser Betriebsweise keine Signale erzeugt

Voraussetzung für einen solchen unmittelbaren Datentransfer ist, daß während des Datentransfers kein anderer Single-Chip-Mikroprozessor 1 an den Adreß-Datenbus 2 gelegt wird. Die entsprechende Steuerung und Überwachung geschieht mit Hilfe der Busanforderungsleitung 4 und der Busbelegungsleitung 5, wobei diese hier als Acknowledge-Leitung bzw. Request-Leitung dienen.

Der die Information abgebende Mikroprozessor 1 gibt zunächst ein Signal in die Busbelegungsleitung 5 und fragt danach die Busanforderungsleitung 4 ab, ob der Zielmikroprozessor 1 zum Datenaustausch bereit ist Nachdem dieser seine Bereitschaft zur Datenaufnahme bekanntgegeben hat, legt der informationsabgebende Mikroprozessor die Daten statisch auf den Adreß-Datenbus 2 und zeigt dies durch ein Signal auf der Busbelegungsleitung 5 an. Der Zielprozessor 1 kann nunmehr durch Abfrage der Busbelegungsleitung 5 feststellen, ob für ihn eine Information vorhanden ist. Sobald er sie über den Adreß-Datenbus 2 eingelesen hat, gibt er in die Busanforderungsleitung 4 ein Signal, das dem die Information gebenden Single-Chip-Mikroprozessor anzeigt, daß seine angebotenen Daten abgefragt sind. Dieser gibt dann die Busbelegungsleitung 5 frei, so daß der Adreß-Datenbus 2 für andere Datenflüsse wieder frei zur Verfügung steht.

Mit Hilfe der Busbelegungsleitung 5 und der Busanforderungsleitung 4 läßt sich auch überprüfen, ob der eine Mikroprozessor alle angebotenen Dr.ten eingelesen und der andere Mikroprozessor alle verlangten Daten übergeben hat. Diese statische Betriebsweise kann mit einem geeigneten Programm auch so ausgebildet sein, daß mehrere Zielmikroprozessoren parallel, d. h. gleichzeitig über den statisch belegten Adreß-Datenbus 2 die gleiche Information einlesen.

Ein Transfer über ein RAM als Zwischenspeicher hingegen ist zweckmäßig, wenn größere Datenmengen bewegt werden sollen oder der zeitliche Ablauf des Programms keine unmittelbare Übertragung zuläßt Bei der

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65 mittelbaren Übertragung werden die Daten von einem Single-Chip-Mikroprozessor in einen für den oder die Zielmikroprozessoren festgelegten Adreßbereich im RAM eingeschrieben. Der oder d\s Zielmikroprozessoren holen sich diese Daten bei Bedarf aus den ihnen zugeordneten Adreßbereichen des RAM wieder heraus. Durch Einspeichern eines Kontrollwertes im RAM geben sie bekannt, ob weitere Daten benötigt werden, oder ob das Lesen der Daten beendet ist Ferner sind Sperrvermerke für bestimmte Adreßbereiche des RAMS möglich, die ebenfalls als Kontrollwörter im RAM abgespeichert sind.

Bei einem Datentransfer zu einer gemeinsamen Datenquelle und -senke, z. B. ein RAM, fragt der Single-Chip-Mikroprozessor 1 zunächst an, ob die Busanforderungsleitung 4 frei ist Ist sie frei, belegt er sie, andernfalls fragt er über eine Warteschleife weiter an. Entsprechend wird danach die Busbelegungsleitung 5 abgefragt und belegt, wodurch der Adreß-Datenbus 2 für den Datentransfer zum RAM od. dgl. frei ist Nachdem der Datentransfer beendet ist, wird die Busbelegungsleitung 5 für andere Datenflüsse freigegeben. Die Busanforderungsleitung 4 hingegen wird bereits freigegeben, sobald die Busbelegungsleitung 5 in Anspruch genommen worden ist Der Datentransfer von dem RAM oder einer anderen Datenquelle zu einem Single-Chip-Mikroprozessor 1 geschieht in der gleichen Weise, wobei die Datenflußrichtung in bekannter Weise über den Controlbus 3 gesteuert wird.

Kommt es bei einer Busanforderung oder Busbelegung zu Störungen, so gibt das der Busanforderungsleitung 4 bzw. der Busbelegungsleitung 5 zugeordnete Monoflop über die Resetleitung 6 ein Resetsignal an die einzelnen Single-Chip-Mikroprozessoren 1.

Hierzu 1 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren an einen Adreß-Datenbus, bei der die Single-Chip-Mikroprozessoren unmittelbar an einen gemeinsamen Adreß-Datenbus und einen Steuerbus(Controlbus)angeschlossen sind, gekennzeichnet durch die Kombination folgender Merkmale: eine gemeinsame Busanforderungsleitung (4) und eine gemeinsame Busbelegungsleitung (5), an welche jeweils Ein-Ausgabetore (Ports Pa, Pb) aller Single-Chip-Mikroprozessoren (1) angeschlossen sind, und eine an die gemeinsame Busanforderungsleitung (4) sowie an die gemeinsame Busbelegungsleitung (5) angeschlossene Zeitüberwachungseinheit (7), von der eine Rücksetzleitung (Resetleitung 6) an alle Single-Chip-Mikroprozessoren (1) führt, so daß alle Single-Chip-Mikroprozessoren in ihre Ausgangsstellung gebracht werden, wenn es bei einer Busanforderung oder -belegung zu einer Störung kommt.

2. Schaltunganordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitüberwachungseinheit (7) retriggerbare Monoflops aufweist

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß an den Adreß-Datenbus (2) und den Steuerbus (Controlbus 3) gemeinsame Datenquellen und -senken (Datenspeicher) angekoppelt sind.