DE3329956A1

DE3329956A1 - Schaltungsanordnung zur kopplung von single-chip-mikroprozessoren

Info

Publication number: DE3329956A1
Application number: DE19833329956
Authority: DE
Inventors: Detlef Dipl.-Ing. 4100 Duisburg Ludwig
Original assignee: Krohne Messtechnik GmbH and Co KG
Current assignee: Krohne Messtechnik GmbH and Co KG
Priority date: 1983-08-19
Filing date: 1983-08-19
Publication date: 1985-03-07
Also published as: WO1985001137A1; JPS60502073A; EP0154649A1; DE3329956C2

Description

Patentanwalt Dr.-Ing. Günther Äck'mann, 41 Duisburg, Claubergstraße 24 3 O 2 3 ν 5 U

15.08.1983 (23.307/We;

Firma Krohne Meßtechnik GmbH & Co. KG 4100 Duisburg 1

Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren

Mikroprozessoren sind wegen ihrer geringen Rechenleistung für kleinere und mittlere Steuerungseinrichtungen nur begrenzt einsetzbar. Sie lassen sich in einer von großen Rechensystemen her bekannten Anordnung kombinieren, wobei jeder Mikroprozessor eine spezielle Aufgabe hat, beispielsweise dem Steuern und Überwachen eines Druckers, einer Schnittstelle, einer Tastatur o. dgl. dient.

Die für den Datenaustausch zwischen den Mikroprozessoren erforderlichen Steuereingänge nach der DMA-Methode sind- jedoch bei den besonders preiswerten und kompakten Single-Chip-Prozessoren nicht vorhanden. In der Regel beinhalten sie einen Programmspeicher (ROM oder EPROM), einen Schreib-Lesespeicher (RAM), eine Anzahl von digitalen Ein-/Ausgängen (PORT) und eine aus Rechen- und Steuerwerk bestehende Zentraleinheit (CPU). Aus der DE-OS 31 37 313 ist zwar die Kopplung von zwei Mikroprozessoren für einen direkten Speicher-Zugriff mit einem beide Mikroprozessoren verbindenden Adreß-Datenbus bekannt. Für den Datenaustausch ist jedoch ein Schreib-Lesespeicher und eine Busanpassungseinrich-

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tung erforderlich, die von dem einen, in der Art einer
Zentraleinheit ausgebildeten Mikroprozessor gesteuert
wird.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, i eine Schaltungsanordnung zu entwickeln, die eine besonders einfache Kopplung von Single-Chip-Mikroprozessoren
. in einer beliebigen Anzahl für einen Datentransfer ermöglicht.

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Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß j

alle Single-Chip-Mikroprozessoren unmittelbar an einen \

gemeinsamen Adreß-Datenbus und einen Controlbus sowie ;

durch eine Busanforderungsleitung, eine Busbelegungs- :

leitung und eine Resetleitung an eine Zeitüberwachungs- _;

einheit angekoppelt sind. ;

Diese Schaltanordnung hat den wesentlichen Vorteil, daß ] zwischen den Single-Chip-Mikroprozessoren ein Datentransfer über den gemeinsamen Adreß-Datenbus möglich ist, wobei die ; Busanforderung und -belegung überwacht und eine Doppelbe- j legung des Adreß-Datenbusses verhindert wird. Kommt es j jedoch bei der Busanforderung oder -belegung zu einer Stö- .-rung, so erzeugt die Steuerüberwachungseinheit ein Reset- i signal, welches die Single-Chip-Mikroprozessoren in ihre
Ausgangsstellung bringt. Beispielsweise kann·die Zeit-Überwachungseinheit aus retriggerbaren Monoflops bestehen. -_: Weiterhin besteht die Möglichkeit, an den Adreß-Datenbus
und den Controlbus gemeinsame Datenquellen und -senken

anzukoppeln, so daß auch eine Datenübertragung zwischen
diesen und den Single-Chip-Mikroprozessoren möglich ist.
Gemeinsame Datenspeicher können auch der Zwischenspeicherung von Daten dienen, die von dem betreffenden Single-Chip-Mikroprozessor abgerufen werden können.

Eine erfindungsgemäß ausgebildete Schaltungsanordnung ist
beispielsweise in der Zeichnung schematisch dargestellt.

Mehrere Single-Chip-Mikroprozessoren 1, beispielsweise mit integrierter RAM-, ROM- und CPU-Einheit, sind an einen gemeinsamen 8 Bit gemultiplexten Adreß-Datenbus 2 angekoppelt bzw. angeschlossen. Bei einem aus drei Leitungen bestehenden Controlbus 3 dient eine Leitung der Signalisierung der Übernahme einer Adresse in einen Speicher (ALE), während die beiden anderen Leitungen anzeigen, ob der betreffende Single-Chip-Mikroprozessor Daten aufnimmt (RD) oder abgibt (WR).

Alle Single-Chip-Mikroprozessoren 1 sind weiterhin durch eine gemeinsame Busanforderungsleitung 4, eine gemeinsame Busbelegungsleitung 5 und eine gemeinsame Resetleitung an eine Zeitüberwachungseinheit 7 angekoppelt, die beispielsweise aus retriggerbaren Monoflops bestehen kann, von denen jeweils einer der Busanforderungsleitung 4 und der Busbelegungsleitung 5 zugeordnet ist. Als an den Adreß-Datenbus 2 und den Controlbus 3 angekoppelte gemeinsame Datenquellen und/oder -senken sind beispielsweise ein RAM und eine Schnittstelle vorgesehen.

Der Datentransfer zwischen den Single-Chip-Mikroprozessoren 1 kann entweder unmittelbar oder über eine gemeinsame Datenquelle und -senke (RAM) stattfinden.

Bei einem unmittelbaren Datentransfer wird zunächst ein Datenbyte vom internen Bus-Puffer-Speicher des die Daten abgebenden Single-Chip-Mikroprozessors 1 als statisches Signal auf den Adreß-Datenbus 2 gelegt. Dieses Signal kann dann von dem Ziel-Mikroprozessor eingelesen werden.

Der Adreß-Datenbus-Ausgang des Single-Chip-Mikroprozessors 1 zeigt dabei das gleiche Verhalten wie die ebenfalls vorhandenen Ports. Auf dem Controlbus 3 werden bei dieser Betriebsweise keine Signale erzeugt.

Voraussetzung für einen solchen unmittelbaren Datentransfer ist, daß während des Datentransfers kein anderer

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Single-Chip-Mikroprozessor "1 an den Adreß-Datenbus 2 gelegt wird. Die entsprechende Steuerung und Überwachung geschieht mit Hilfe der Busanforderungsleitung 4 und dor Busbelegungsleitung 5, wobei diese hier als Acknowledgo-Leitung bzw. Request-Leitung dienen.

Der die Information abgebende Mikroprozessor 1 gibt zunächst ein Signal in die Busbelegungsleitung 5 und I. ragt danach die Busanforderungsleitung 4 ab, ob der Zielmikroprozessor 1 zum Datenaustausch bereit ist. Nachdem dieser ; seine Bereitschaft zur Datenaufnahme bekanntgegeben hat, legt der informationsabgebende Mikroprozessor die DaLon statisch auf den Adreß-Datenbus 2 und zeigt dies durch ein Signal auf der Busbelegungsleitung 5 an. Der Zielprozessor 1 kann nunmehr durch Abfrage der Busbelogungsleitung 5 feststellen, ob für ihn eine Information vorhanden ist. Sobald er sie über den Adreß-Datenbus 2 eingelesen hat, gibt er in die Busanforderungsleitung A ein Signal, das dem die Information gebenden Sing]e-Chip-Mikroprozessor anzeigt, daß seine angebotenen Daten abgefragt sind. Dieser gibt dann die Busbelegungs1eitung 5 frei, so daß der Adreß-Datenbus 2 für andere Datenflüsse wieder frei zur Verfügung steht.

Mit Hilfe der Busbelegungsleitung 5 und der Busanfordorungsleitung 4 läßt sich auch . überprüfen, ob der eine Mikroprozessor alle angebotenen Daten eingelesen und der and eic Mikroprozessor alle verlangten Daten übergeben hat. Diese statische Betriebsweise kann mit einem geeigneten Programm ^:

auch so ausgebildet sein, daß mehrere Zielmi kroprozesüore-i parallel, d. h. gleichzeitig über den statisch belegten Adreß-Datenbus 2 die gleich·· Information ei niesen.

Ein Transfer über ein RAM ah; Zwischenspeicher hingegen ist zweckmäßig, wenn größere Datenmengen bewegt worden ;η11··ρ. oder 'der zeitliche Ablauf dos Programms keine uniui t: t:«-l bat ·; Übertragung zuläßt. Bei der mittelbaren Übertragung werden

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die Daten von einem Single-Chip-Mikroprozessor in einen für den oder die Zielmikroprozessoren festgelegten Adreßbereich im RAM eingeschrieben. Der oder die Zielmikroprozessorun holen dich diese Daten bei Bedarf aus den ihnen zu^rT qeordnet.cn Adreßboreichen des RAM wieder heraus. Dur>-h Einspeichern eines Kontrollwertes im RAM geben sie beiw.irvc, ob weitere Daten benötigt werden, oder ob das Lesen der Daten beendet ist. Ferner sind Sperrvermerke für bestimmte Adreßbereiche des RAMS möglich, die ebenfalls als Kontrollwörter im RAM abgespeichert sind.

Bei einem Datentransfer zu einer gemeinsamen Datenquelle und -senke, z. B. ein RAM, fragt der Single-Chip-Mikroprozessor 1 zunächst an, ob die Busanforderungsleitung

1D frei ist. Ist sie frei, belegt er sie, andernfalls fragt er über eine Warteschleife weiter an. Entsprechend wird danach die Busbelegungsleitung 5 abgefragt und belegt, wodurch der Adreß-Datenbus 2 für den Datentransfer zum RAM o.dgl. frei ist. Nachdem der Datentransfer beendet ist, wird die Busbelegungsleitung 5 für andere Datenflüsse freigegeben. Die Busanforderungsleitung 4 hingegen wird bereits freigegeben, sobald die Busbelegungsleitung 5 in Anspruch genommen worden ist. Der Datentransfer von dem RAM oder einer anderen Datenquelle zu einem Single-Chip-

2"3 Mikroprozessor 1 geschieht in der gleichen Weise, wobei die Datenflußrichtung in bekannter Weise über den Controlbus 3 gesteuert wird.

Kommt es bei einer Busanforderung oder Busbelegung zu Störungen, so gibt das der Busanforderungsleitung 4 bzw. der Busbelegungsleitung 5 zugeordnete Monoflop über die Resetleitung 6 ein Resetsignal an die einzelnen Single-Chip-Mikroprozessoren 1.

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Claims

Patentanwalt Dr.-Ing. Günther Ackmnnn, 41 Duisburg," Clo'ubergstraße 24 ^ ^ ? Q 9 R £

15.08.1983 (23.307/We

Patentansprüche

Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren an einen Adreß-Datenbus, dadurch gekennzeichnet, daß al-le Single-Chip-Mikroprozessoren (1) unmittelbar an einen gemeinsamen Adreß-Datenbus (2) und einen Controlbus (3) sowie durch eine Busanforderungsleitung (4), eine Busbclegunijsleitung (5) und eine Resetleitung (6) an eine Zeitüberwachungseinheit (7) angekoppelt sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitüberwachungseinheit (7) aus retriggerbaren Monoflops besteht.
3. Schaltungsanordnung nach Anspruch 1 oder 2·, dadurch — .gekennzeichnet, daß an den Adreß-Datenbus (2) und den Controlbus (3) gemeinsame Datenquellen und -senken angekoppelt sind.

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