DE2726679A1

DE2726679A1 - Kanalsteuerung fuer datenverarbeitungsanlagen und verfahren zu ihrem betrieb

Info

Publication number: DE2726679A1
Application number: DE19772726679
Authority: DE
Inventors: Robert William Callahan; Paul Eugene Kauffman; Lawrence Joseph Kobesky; Howard Loomis Page
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-06-30
Filing date: 1977-06-14
Publication date: 1978-01-12
Also published as: US4056846A; IT1115498B; JPS5545930B2; FR2357006A1; BR7703911A; GB1521449A; FR2357006B1; JPS533037A

Description

Böblingen, den 10. Juni 1977 te-bm/fr

Anmelderin:

International Business Machines Corporation, Armonk, N.Y. 10504

Amtliches Aktenzeichen:

Neuanmeldung

Aktenzeichen der Anmelderin:

EN 976 010

Vertreter:

Patentassessor Dipl.-Phys. F. Teufel

7030 Böblingen

Bezeichnung:

Kanalsteuerung für Datenverarbeitungsanlagen und Verfahren zu ihrem Betrieb

709882/0716

Die Erfindung betrifft eine Kanalsteuerung für Datenverarbeitungsanlagen nach dem Oberbegriff von Anspruch 1.

Unter einem Kanal versteht man eine Baugruppe einer Datenverarbeitungsanlage, in der ein Kanalprogramm für Eingabe-/Ausgabeoperationen mehr oder weniger unabhängig vom zentralen Rechner ausgeführt wird. Ein Kanal verbindet den zentralen Rechner mit einer oder mehreren Steuereinheiten für Eingabe-/ Ausgabegeräte. (In einem Multiprozessorsystem kann ein Kanal auch an verschiedene Prozessoren anschließbar sein). In einem Kanal sind logische Schaltkreise und Speichervorrichtungen enthalten, mit deren Hilfe aus dem Hauptspeicher des zentralen Prozessors Datenworte ausgelesen werden, die an eine Steuereinrichtung übertragen werden sollen oder es werden damit Daten in den Hauptspeicher eingegeben, die aus einem E/AGerät oder aus Pufferspeichern des zugehörigen Steuergeräts ausgelesen wurden. Ein Kanal greift auch zum Hauptspeicher des zentralen Prozessors zu, um dort die Steuerworte des Kanalprogramms und zugehörige Informationen zu entnehmen. Die Zugriffsoperationen zum Hauptspeicher erfolgen aufgrund von Signalen, die der zentrale Prozessor oder eine Steuereinrichtung abgibt, oder aufgrund des jeweiligen Betriebsstatus des Kanals. Die Organisation und Wirkungsweise von Kanälen sind beispielsweise in der Broschüre "IBM System/370 Principles of Operation", Form-Nr. GA 22-7000, auf den Seiten 185 bis 239 beschrieben.

Die vorliegende Erfindung ist insbesondere für Kanäle vorgesehen, die zur Ausführung des Kanalprogramms einen mikroprogrammierten Prozessor aufweisen. Dieser Prozessor kann verschiedene Mikro- | programme für jede der Steuereinheiten enthalten, die mit dem j Kanal verbunden ist. Der Prozessor schaltet dabei in einer

festen oder einer variablen Sequenz von einem Programm zu

709882/0716

EN 976 010

einem anderen um. Der Zeitabschnitt, in dem ein Teil eines bestimmten Programmes ausgeführt wird/ soll als "Zeitscheibe" bezeichnet werden, ohne daß die besondere Technik, mit der die Betriebsmittel des Prozessors den verschiedenen gleichzeitig vorhandenen Programmen zugewiesen werden, hier näher zu interessieren braucht. Vorteilhafterweise werden die Mikroprogramme dabei so ausgelegt, daß in einer bestimmten Zeitscheibe nur die Teile des Kanalprogramms durchgeführt werden, die spezifisch für eine besondere Steuereinheit sind und in einer weiteren Zeitscheibe solche Instruktionen, die in allen Kanalprogrammen vorkommen.

In einem Kanal sind weitere Betriebsmittel vorgesehen, beispielsweise lokale Speicher, die einer bestimmten Zeitscheibe fest zugeordnet sind und von anderen Zeitscheiben nicht benutzt werden können. Allgemein ausgedrückt besitzt ein Kanal Betriebsmittel für gerätebezogene Operationen und weitere Betriebsmittel, die bei Bedarf von allen Geräten benutzt werden können; letztere dienen zur sogenannten Hintergrund-Verarbeitung. Ein derartiges System ist beispielsweise im US-Patent 3 766 beschrieben.

Am Beispiel einer Eingabe-/Ausgabeoperation soll der Unterschied zwischen Hintergrund-Verarbeitung und gerätebezogener Verarbeitung erläutert werden. (Dieses Beispiel bezieht sich auf ein Kanalsystem, das in der angegebenen Druckschrift beschrieben ist). Eine E/A-Operation beginnt beispielsweise, wenn

der zentrale Prozessor eine Instruktion "Start E/A mit schneller Freigabe" antrifft und dem Kanal daraufhin mitteilt, daß dieser

!durch die Instruktion adressiert ist. Der Kanal führt daraufhin eine Leseoperation an einer bestimmten Hauptspeicheradresse durch und entnimmt dort eine Adresse (in einem Kanaladreßwort) eines ersten Befehls, der in einem Kanalsteuerwort enthalten ist. Das Kanalsteuerwort leitet eine bestimmte Kanaloperation 'ein. Bis zu diesem Punkt erfolgt die Verarbeitung vorteil-

^! 709882/0716

EN 976 010

hafterweise durch die Hintergrund-Zeitscheibe; die nachfolgenden Verarbeitungsschritte im Kanalsteuerwort werden dagegen zweckmäßigerweise durch eine Zeitscheibe mit einem Mikroprogramm vorgenommen, das für diese Operation speziell vorgesehen ist.

Eine Kanaloperation schließt in ähnlicher Weise mit einer Endsequenz ab, während der durch eine weitere Hintergrund-Verarbeitung ein Statuswort in den Hauptspeicher als Ergebnis der durchgeführten Operation eingeschrieben wird.

In einem derartigen System kann es nun vorkommen, daß die Hintergrund-Zeitscheibe überlastet wird und dadurch die Einleitung von Eingabe-ZAusgabeoperationen oder deren Endsequenz verzögert werden.

Die vorliegende Erfindung geht nun von diesem Nachteil aus und stellt sich die Aufgabe, eine Kanalsteuerung anzugeben, in dem jeder Kanalprozessor Aufgaben der Hintergrund-Verarbeitung übernehmen kann und somit die strenge Zuordnung von Prozessor zu E/A-Gerät durchbrochen wird.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete ^: Erfindung gelöst; Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Im wesentlichen sieht die Erfindung Einrichtungen zum Infor-

Imationsaustausch zwischen einem oder mehreren Prozessoren (die auch mehrere Prozessoren in einem Multiprozessorsystem sein können) und zwei oder mehreren Kanalprozessoren so vor, daß jeder Kanalprozessor auf ein Signal eines Zentralprozessors reagieren kann und dann die Hintergrund-Verarbeitung durchführt, die bei Beginn eines Kanalprogramms anfällt.

i 709882/0716

EN 976 010

Im speziellen Ausführungsbeispiel weist jeder Kanalprozessor ein sogenanntes "Anforderungeregister" auf/ in dem ein Bit für jede seiner Steuereinheiten vorgesehen ist, mit dem angezeigt werden kann, daß die Hintergrund-Verarbeitung beendet ist und der gerätebezogene Teil des Kanalprogramms beginnen soll. Jeder Kanalprozessor besitzt weiterhin ein sogenanntes "Beendigungsregister" mit einem Bit für jede seiner Steuereinheiten, das anzeigt, daß ein gerätebezogener Teil des Kanalprogramms beendet wurde und daß eine Hintergrund-Verarbeitung stattfinden soll. Das Anforderungsregister weist Verbindungen so auf, daß es von jedem Kanalprozessor gesetzt werden kann; das Hintergrund-Mikroprogramm ist so aufgebaut, daß das entsprechende Bit im Anforderungsregister des entsprechenden Kanalprozessors gesetzt wird, wenn die Hintergrund-Verarbeitung abgeschlossen ist. Der Ausgang des Anforderungsregisters zeigt der Zeitscheibe der zugehörigen Steuereinheit an, daß eine geräteorientierte Verarbeitung beginnen soll.

!Das Beendigungsregister kann durch den zugehörigen E/A-Prozessor !gesetzt werden und in jeder geräteorientierten Zeitscheibe j sind Mikroprogrammroutinen vorgesehen, mit denen das Bit im ' Beendigungsregister gesetzt werden kann, wenn die Verarbeitung in der Hintergrund-Zeitschiebe fortgesetzt werden soll. Der Auegang des Beendigungsregisters ist mit jedem der E/A-Prozessoren verbunden, so daß jede Hintergrund-Zeitscheibe durch das Beendigungsregister beeinflußt und danach die Hintergrund-Verarbeitung aufgenommen werden kann.

Ein Ausführungsbeispiel der Erfindung wird nun anhand der Fign. näher erläutert; es zeigen:

ein Blockdiagramm einer üblichen Datenverarbel tungsanlage mit zusätzlichen Verbindungen zwischen den einseinen Kanälen,

709882/0716

EN 971

Fig. 2 ein logisches Diagramm der Register und zugehörigen Verbindungen zur gemeinsamen Benutzung von Kanalbetriebsmitteln,

Fig. 3 ein logisches Diagramm der Verbindungen zu den

Registern von Fig. 2.

Fig. 1 zeigt einen zentralen Prozessor 12, an den eine Reihe von E/A-Geräten 14 angeschlossen sind. Bei dem zentralen Prozessor 12 kann es sich beispielsweise um einen Multiprozessor handeln. Jedes Gerät ist einer Steuereinheit 15 zugeordnet, die jeweils mehrere E/A-Geräte bedienen können. Jede Steuereinheit ist mit einem Kanalprozessor 18 verbunden. Die beiden in der Zeichnung dargestellten Kanalprozessoren werden mit Kanalprozessor A und Kanalprozessor B bezeichnet. In diesem Beispiel besitzt jeder Kanalprozessor Verbindungen zu sechs Steuereinrichtungen. (Diese Verbindungen können auch geändert werden, ohne daß dadurch die vorliegende Erfindung beeinflußt wird). Jeder Kanalprozessor ist außerdem über geeignete Vorrichtungen 20 mit dem Hauptspeicher des Zentralprozessors verbunden, so daß er zu diesem zugreifen kann.

Im Zentralprozessor sind Vorrichtungen enthalten, mit denen er

einem Kanalprozessor mitteilen kann, daß eine E/A-Operation einzuleiten ist; dieses Signal wird erfindungsgemäß jedem der Kanalprozessoren über eine Einrichtung zugeführt, die in Fig. "j als Leitung 21 dargestellt ist. Die Kanalprozessoren ihrerseits besitzen jeweils Mittel, um dem Zentralprozessor über eine Leitung 19 mitzuteilen, daß an den Zentralprozessor (oder die Prozessoren) Information über die Beendigung einer Operation gegeben wurde. Eine Verbindung 22 zwischen dem Kanalprozessor und dem Kanalprozessor B erlaubt es, die Betriebsmittel für di«! Hintergrund-Verarbeitung gemeinsam zu benutzen; Einzelheiten hierzu sind in Fig. 2 enthalten.

709882/0716

ElT 9710

Fig. 2 zeigt einen E/A-Prozessor A, einen E/A-Prozessor B, die Signalleitung 21 vom Zentralprozessor und die Verbindungskomponenten, die in Fig. 1 durch Leitung 22 angedeutet wurden. Die E/A-Prozessoren sind konventionell aufgebaut. Die Verbindungsmittel für jeden E/A-Prozessor werden zweckmäßigerweise gleich ausgebildet; in der Zeichnung haben entsprechende Komponenten dieselbe Bezugszahl und werden durch den Zusatz a) oder b) unterschieden.

Ein ODER-Schaltkreis 23a, 23b empfängt das Signal vom Zentralprozessor über Leitung 21 und geben ein Ausgangssignal auf Leitung 24a, 24b an den zugehörigen E/A-Prozessor. (Das Ausgangssignal jeder Torschaltung 23a, 23b ist mit dem Eingang der jeweils anderen Torschaltung verbunden; die beiden Schaltungen 23a, 23b entsprechen aber logisch einer einzigen Torschaltung). Das Signal auf der Leitung 24a, 24b ist ein Aufforderungssignal an die Hintergrund-Zeitscheibe des Prozessors. Beim Auftreten dieses Signals beginnt eine Hintergrund-Zeitscheibe (sofern sie nicht gerade beschäftigt ist) in üblicher Weise damit, aus einer fest zugeordneten Hauptspeicherstelle ein Wort, beispielsweise das Kanaladreßwort, auszulesen, mit dem eine E/AOperation eingeleitet wird. Vorzugsweise sind die Worte, zu denen zugegriffen werden soll, hintereinander (als Warteschlange) in einem Teil des Hauptspeichers angeordnet, zu dem nur das !System, nicht aber die Benutzer zugreifen können; die Instruktion jzum Auslesen kann beispielsweise vom Typ "Fetch and Set" sein, jWenn also die Hintergrund-Zeitscheiben beider E/A-Prozessoren Jnicht beschäftigt sind und beide die Warteschlangen adressiejren, erhalten sie aufeinanderfolgende Einträge; greift einer der Prozessoren zum letzten Eintrag in der Kette zu, wird die Leseoperation des anderen E/A-Prozessors durch das Verschwinden des Signals auf Leitung 21 gesperrt, sobald die Warteschlange leer ist (in diesem Fall wird auch in später zu erläuternder Weise das Beendigungsregister zurückgesetzt). Verfahren, wie Warteschlangen durch Programmtechniken verwaltet

709882/0716

9 01

werden können, sind bekannt und brauchen hier nicht näher erläutert zu werden.

Die Hintergrund-Zeitscheibe in beiden Prozessoren A und B behandeln eine auf Leitung 21 angezeigte Anforderung unabhängig davon, ob das in der E/A-Instruktion adressierte E/A-Gerät sonst nur dem Prozessor A oder dem Prozessor B zugeordnet ist. Die Information, die in der Hintergrund-Zeitscheibe erzeugt wird und die zur weiteren Bearbeitung im Kanalprogramm dem geräteorientierten Mikroprogramm zur Verfügung gestellt werden muß, wird mit Hilfe von Warteschlangen im Prozessorspeicher von der Hintergrund-Zeitscheibe an die geräteorientierte Zeitscheibe übergeben. Die in Fig. 2 dargestellte Einrichtung ermöglicht es der Hintergrund-Zeitscheibe von E/A-Prozessor A ebenso wie dem Prozessor B, der entsprechenden Zeitscheibe mitzuteilen, daß diese Information zur Fortsetzung des Kanalprogramms ausgelesen werden kann. Jeder E/A-Prozessor besitzt ein Register 25a, 25b, das sogenannte Anforderungsregister, in dem eine Bitposition für jede der sechs geräteerientierten ; Zeitscheiben vorgesehen ist. Die Bitpositionen sind als Blöcke mit der Zahl der zugeordneten Zeitscheibe dargestellt. Charakteristische Teile der logischen Kreise für die Register 25a, 25b und für die Register 27a, 27b sind in Fig. 3 darge-

stellt. Diese Fig. ist aus sich selbst ohne weitere Erklärung verständlich.

!Die Register 27a, 27b werden später genauer beschrieben; im Augenblick interessieren nur ihre Verbindungen zu den Anforderungsregistern 25a, 25b. Eine aus sechs Leitungen bestehende Ausgangssanmelleitung 26a, 26b für jeden E/A-Prozessor bestimmt eine Bitposition in dem zu adressierenden Register; jede Sammel leitung 26a, 26b ist dazu mit den Eingangskreisen der vier Register verbunden. Die Sammelleitung 26a, 26b überträgt das Ausgangssignal eines Datenspeichers des zugehörigen E/AProzessors, wenn ein entsprechendes Wort aus dem Speicher aus- 709882/0716

EN 976 O1O ~

:gelesen wird. (Für diese Funktion sind mehrere andere Lösungsjmöglichkeiten bekannt). Ein E/A-Prozessor liefert über eine Leitung 29a, 29b ein Signal, mit dem sein Anforderungsregister gesetzt wird und über eine Leitung 30a, 30b ein Signal, mit dem 'das Anforderungsregister des anderen E/A-Prozessors gesetzt werden kann. Diese Leitungen 29a, 29b, 30a, 30b werden vom Ausgang des Steuerspeichers des E/A-Prozessors gesteuert; dazu erscheint auf einer dieser Leitungen ein Signal zum Setzen einer der Registerstufen, wenn im Kanalprogramm ein Punkt erreicht ist, an dem eine Hintergrund-Verarbeitung beendet wurde und anschließend eine geräteorientierte Verarbeitung durch diejenige Zeitscheibe erforderlich ist, die dem entsprechenden !E/A-Gerät oder der Steuereinheit zugeordnet ist.

Die sechs Ausgangsleitungen jedes Anforderungsregisters bilden eine Sammelleitung 32a, 32b, die dem entsprechenden E/A-Prozessor zugeführt wird. Diese Leitungen stellen die Anforderungen an die geräteorientierten Mikroprogramme dar; ein ODER-Glied j 33a, 33b gibt auf der Leitung 34a, 34b ein Signal ab, wenn eines der Bits des zugehörigen Anforderungsregisters gesetzt ist. Wenn die Leitung 34a oder 34b den logischen Wert "1" hat, bedeutet dies für die geräteorientierten Zeitscheiben, daß die Statussignale der Anforderungen auf der zugehörigen Sammelleitung 32a, 32b geprüft werden muß. Innerhalb dieses Prüfmikroprogramms lädt die Zeitscheibe ein Wort auf die Sammelleitung 26a, 26b, das in einer entsprechenden Position ein Bit "1" aufweist und damit auf der Leitung 35a, 35b ein Rücksetzsignal erzeugt, das auf die entsprechende Stufe des Anforderungsregisters einwirkt.

Die bisherige Beschreibung betraf den Fall, daß der Zentralproseseor (oder die Prozessoren) den Hintergrund-Verarbeitungseinrichtungen jedes E/A-Prozessors des Systeme ein Signal geben konnte, um die Hintergrund-Verarbeitung einzuleiten und den weiteren Fall, daß die Hintergrund-Verarbeitungseinrichtungen

709882/0716

EN 976 010 — —

jedes E/A-Prozessors anzeigen können, daß die geräteorientierten Einrichtungen die Verarbeitung fortsetzen sollen.

Im folgenden wird der umgekehrte Fall beschrieben, indem ein geräteorientierter Teil eines Kanalprogramms anzeigt, daß eine Hintergrund-Verarbeitung erforderlich ist.

In einem schon früher erwähnten Beendigungsregister 27a, 27b, ist für jede geräteorientierte Zeitscheibe des zugehörigen E/A-Prozessors eine Bitposition vorgesehen. Die Ausgänge des Registers 27a, 27b werden dem UND-Glied 23a, 23b zugeführt und erzeugen dann ein Anforderungssignal auf den Leitungen 24a, 24b an die Hintergrund-Zeitscheibe jedes E/A-Prozessors, wenn in dem Beendigungsregister ein Bit gesetzt ist. Die Ausgänge jedes Registers 23a, 23b bilden eine Sammelleitung 37a, 37b für den Status, mit der der Inhalt jedes Beendigungsregisters jedem E/A-Prozessor zugeführt wird. Zeitscheibe 7 reagiert auf ein Signal auf Leitung 24a und 24b in der schon beschriebenen Weise und prüft weiterhin die Signale auf der Sammelleitung 37a und 37b der Beendigungsregister, um damit die Zeitscheibe festzustellen, die das Beendigungsregister gesetzt hat. Ist in keinem Beendigungsregister eine Stufe gesetzt, so bedeutet dies, daß die Anforderung für die Hintergrund-Verarbeitung durch den zentralen Prozessor erfolgt ist. Auf diese Weise ist auch die Priorität des E/A-Gerätes im Vergleich zum Zentralprozessor hinsichtlich der Hintergrund-Verarbeitung sichergestellt; diese Prioritätsrangfolge ist im allgemeinen wünschenswert. Wenn eine Hintergrund-Zeitscheibe auf ein Signal der Leitung 24a und 24b reagiert, wird die Leitung 39a, 39b oder 40a, 40b zum Zurücksetzen aktiviert und die Sammelleitung 26a, 26b (in der früher beschriebenen Weise) geladen, um damit die entsprechende Registerstufe zurückzusetzen, wenn die Warteschlange nun leer ist.

¹ 709882/0716

EN ^76 ÖTO

- "Λ

Eine Stufe des Beendigungsregisters 27a, 27b wird am Schluß des gerätebezogenen Teils eines Kanalprograirans gesetzt. Ein gerätebezogenes Mikroprogramm lädt die Sammelleitung 26a, 26b mit seinem Identifizierungsbit und erzeugt ein Signal auf Leitung 42a, 42b, um das der Zeitscheibe zugeordnete Beendigungsregister zu setzen. Nach Abschluß des Kanalprogramms gibt die Hintergrund-Zeitscheibe dem Prozessor auf Leitung 19 ein Signal, daß der Beendigungsstatus in den Prozessorspeicher eingegeben wurde.

709882/0716

EN 976 010

Leerseite

Claims

-A

PATENTANSPRÜCHE

Kanalsteuerung für Datenverarbeitungsanlagen mit mindestens einem Zentralprozessor und mindestens zwei daran angeschlossenen Kanalprozessoren mit jeweils mehreren,bestimmten Eingabe-/Ausgabegeräten zugeordneten Verarbeitungseinrichtungen und jeweils einer allen E/A-Geräten zugeordneten Verarbeitungseinrichtung, gekennzeichnet durch folgende Merkmale:

a) die Anforderungsleitungen (21) an alle Kanalprozessoren für die gemeinsame Verarbeitungseinrichtung sind logisch parallel geschaltet,

b) jeder Kanalprozessor weist eine erste Einrichtung (25, 26, 29, 30, 32 bis 34) auf, die selektiv adressierbaren Kanalprozessoren Anforderungssignale für eine gerätespezifische Verarbeitungseinrichtung anzeigt,

c) jeder Kanalprozessor weist eine zweite Einrichtung (23, 24, 26, 27, 37, 39, 40, 42) auf, die allen anderen Kanalprozessoren ein Anforderungssignal für j die gemeinsame Verarbeitungseinrichtung anzeigt.
2. Kanalsteuerung nach Anspruch 1, dadurch gekennzeichnet, ' daß die erste Einrichtung folgende Elemente aufweist:

a) eine erste Speichereinrichtung (25a, 25b) zur Identifizierung der angeforderten gerätespezifischen Verarbeitungseinheit,

b) Datenverbindungen (26a, b) zwischen allen Kanalprozessoren und den Eingängen aller ersten Speichereinrichtungen ,

c) Datenverbindungsleitungen (32) vom Ausgang jeder ersten Speichereinrichtung zu dem jeweils zugeordneten Kanalprozessor,

709882/0711

EN 976 ΟΙΟ

ORIGINAL INSPECTED

d) Steuerleitungen (29a, 3Oa) von jedem Kanalprozessor zu allen ersten Speichereinrichtungen zum selektiven Laden dieser Speichereinrichtungen durch den selektierenden Kanalprozessor.
3. Kanalsteuerung nach Anspruch 2, dadurch gekennzeichnet, daß eine Steuerleitung (35a) von jedem Kanalprozessor zu seiner ersten Speichereinrichtung (25a) führt, mit der der Speicherinhalt zurückgesetzt werden kann.
4. Kanalsteuerung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in der ersten Speichereinrichtung (25a) ein Bit für jede gerätebezogene Verarbeitungseinrichtung vorgesehen ist.
5. Kanalsteuerung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Einrichtung folgende Elemente aufweist:

a) eine zweite Speichereinrichtung (27a, b) zur Identifizierung der gerätespezifischen Verarbeitungseinrichtung, die ein Anforderungssignal an die ! gemeinsame Verarbeitungseinrichtung stellt,

: b) Datenverbindungen (26a, b) zwischen allen Kanal- ! Prozessoren und allen Eingängen der zweiten Speichereinrichtung ,

c) Datenverbindungsleitungen (37) vom Ausgang jeder zweiten Speichereinrichtung zu allen Kanalprozessoren, |

d) eine Steuerleitung (42) von einem Kanalprozessor zu | seiner zugeordneten zweiten Speichereinheit zum ; Setzen dieser Speichereinheit,

e) Steuerleitungen (40) von jedem Kanalprozessor zu i allen zweiten Speichereinheiten zu deren Zurücksetzen!.

709882/0716

EN 976 010
6. Kanalsteuerung nach einem oder mehreren der Ansprüche

1 bis 6, dadurch gekennzeichnet, daß die Verarbeitungseinheiten Programmabschnitte sind, die In zugeordneten Zeitscheiben ausgeführt werden.
7. Kanalsteuerung nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Datenverbindungen zwischen Speichereinheiten und Kanalprozessoren aus Sammelleitungen bestehen, die von jedem Prozessor zu allen Speichereinheiten geführt werden.
8. Verfahren zum Betrieb der Kanalsteuerung nach einem oder mehreren der Ansprüche 1 bis 7 bei der Durchführung einer Eingabe-/Ausgabe-Operation, dadurch gekennzeichnet, daß zur Einleitung einer E/A-Operation der Zentralprozessor ein Anforderungssignal für eine gemeinsame Verarbeitungseinrichtung an alle Kanalprozessoren abgibt, daß die ausführende gemeinsame Verarbeitungseinrichtung zum Abschluß ihrer Bearbeitung ein Anforderungssignal ι

i an die gerätespezifische Verarbeitungseinheit abgibt und daß diese zum Abschluß ihrer Bearbeitung ein erneutes Anforderungssignal für eine gemeinsame Verarbeitungseinrichtung an alle Kanalprozessoren abgibt.

709882/0716

EN 976 010