WO2010109537A1 - 情報処理装置、メモリ制御方法、及びメモリ制御装置 - Google Patents

情報処理装置、メモリ制御方法、及びメモリ制御装置 Download PDF

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WO2010109537A1
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村上大士
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富士通株式会社
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    • G06F11/2053—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant
    • G06F11/2056—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring
    • G06F11/2087—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where persistent mass storage functionality or persistent mass storage control functionality is redundant by mirroring with a common controller

Definitions

  • the present invention relates to an information processing device, a memory control method, and a memory control device.
  • a server as an information processing apparatus may have a redundant memory. As a result, even if an error occurs in any of the redundant memories, the server can continue to execute processing using another normally operating memory.
  • Some servers perform memory access using an interleave function in order to speed up memory access. That is, when data is written to the memory, data at consecutive addresses is divided and arranged in an interleave block for each way, which is a divided area of the memory. When reading the written data, the memory access speed is increased by reading the data of consecutive addresses arranged in the interleave block for each way in parallel.
  • the interleaving when the memory is divided into two interleave blocks is referred to as 2-way interleaving
  • the interleaving when the memory is divided into four interleaving blocks is referred to as 4-way interleaving.
  • the server stores data on the memory based on the 2-Way interleave setting and then changes the 2-Way interleave to the 4-Way interleave setting, for example, the write address and the read address Does not match. Therefore, inconsistency occurs between the data written in the memory and the data read from the memory. Therefore, for example, when it becomes necessary to change the interleave setting of the server by adding a memory, the interleave setting is changed after the server is restarted after the server operation is stopped.
  • the server according to the present invention realizes a redundant configuration of memory and data management when the memory is added.
  • an information processing apparatus having a redundant memory has a plurality of storage areas, a first memory having a variable storage capacity, and a plurality of storage areas.
  • the storage capacity is variable
  • the second memory is made redundant with the first memory
  • the data stored in each storage area of the first memory is stored in association with each storage area of the second memory
  • the data stored in the second memory is respectively changed to the storage areas after the change corresponding to the change of the storage capacity of the first memory.
  • the first memory having a plurality of storage areas and having a variable storage capacity and the second memory are made redundant.
  • the storage of the first memory and the second memory When there is a change in capacity, the data stored in the second memory is written to a new storage area corresponding to the change of the storage area of the first memory, and written to the new storage area of the first memory.
  • the written data is respectively written into new storage areas corresponding to the change in the storage capacity of the second memory.
  • the first memory group that stores data divided into a plurality of first memories and the data divided into a plurality of second memories are redundant.
  • the data is read and written by being connected to the first memory group, and a third memory is added to or deleted from the first memory group.
  • the third memory reads out the stored data divided into the first memory group after addition or deletion.
  • the first memory control circuit is connected to the second memory group to read and write data, and a third memory is added to or deleted from the first memory group, and a fourth memory is added to the second memory group.
  • Memory is added or removed
  • the data read from the first memory group after the addition or deletion by the first memory control circuit is transferred to the second memory group after the fourth memory is added or deleted. It has the 2nd memory control circuit which memorizes and memorizes.
  • the first memory group that stores data divided into a plurality of first memories and the data divided into a plurality of second memories are redundant.
  • a first memory control circuit connected to the first memory group for reading and writing data, and connected to the second memory group for reading and writing data.
  • the step of deleting the step of reading out the data stored in the first memory control circuit by dividing the third memory into the first memory group after addition or deletion
  • the second memory Memory control A path divides the data read from the first memory group after the addition or deletion by the first memory control circuit into a second memory group after the fourth memory is added or deleted. And storing the data.
  • the server 100 according to the present embodiment can optimally change the interleave setting associated with the memory addition without restarting.
  • the server 100 according to the present embodiment is a server that has memory groups A112 and 113 made redundant to each other and performs data access by interleaving each of the memory groups A112 and 113.
  • the operation of the server according to the present embodiment will be described with reference to FIG.
  • FIG. 1 is a hardware block diagram of the server 100 according to the present embodiment.
  • the server 100 includes a CPU (Central Processing Unit) 101, an I / O (Input / Output) device 102, a memory controller 103, memories 104, 105, 106, and 107, a register 108, a duplexing control circuit 109, and access control circuits 110 and 111.
  • ROM Read Only Memory
  • the memory 104 and the memory 105 form a memory group A112, and the memory 106 and the memory 107 form a memory group B113.
  • the access control circuit 110 and the memory group A 112 form a storage circuit group A (Side A) 114
  • the access control circuit 111 and the memory group B 113 form a storage circuit group B (Side B) 115.
  • the memory circuit group A114 and the B surface 115 have a mirroring structure. That is, the server 103 has a redundant memory group A 112 and memory group B 113.
  • the server 100 is duplicated between the memory group A 112 and the memory group B 113 in order to achieve high reliability, and when the memory is newly added to or reduced from one memory group.
  • the other memory group is added or reduced symmetrically so as to keep the duplication.
  • the server 100 stores continuous address data in the memory group A112 by write control using interleaving. Similarly, the server 100 stores the data of the same continuous address redundantly in the memory group B 113 by the write control using interleaving. More specifically, the access control circuit 110 performs data access by writing data at successive addresses in the memory 104 and the memory 105 using interleave control or reading data using interleave control.
  • interleaving means that the memory controller 103 divides data having consecutive addresses into ways that are fixed division units (for example, memory banks), and writes the divided data to or reads from the way. That is. In other words, consecutive memory addresses are assigned to the memory 104 and the memory 105.
  • the memory controller 103 performs data access to consecutive addresses that cross the boundary between the memory 104 and the memory 105.
  • the access control circuit 111 performs data access by writing data at consecutive addresses in the memory 106 and the memory 107 using interleave control or reading data using interleave control. That is, continuous memory addresses are assigned to the memory 106 and the memory 107, and the memory controller 103 performs data access to continuous addresses that cross the boundary between the memory 106 and the memory 107.
  • the memory group A 112 and the memory group B are duplexed by mirroring, and the server 100 stores the same data in the memory circuit group A and the memory 106 in the memory circuit group B, respectively. The same data is stored in each of the memory 105 and the memory 107 of the storage circuit group B.
  • the operation and function of each unit included in the server 100 will be described, and the interleaving resetting procedure executed by the server 100 will be described.
  • a CPU 101 as an arithmetic processing device performs arithmetic processing in the server 100.
  • the operations executed by the server 100 include reading from the memory, writing to the memory, and the like in response to a command held by the program executed by the CPU 101, a request from a client device connected to the server 100, and the like.
  • the server 100 exchanges data with an external apparatus such as a client apparatus via an I / O device 102 such as a network controller.
  • the CPU 101 accesses the memory via the memory controller 103, and the memory controller 103 reads data from the memories 104 to 107 and writes data to the memories 104 to 107.
  • the CPU 101 controls the memory controller 103 to stop data processing using the memories 104 to 107 when changing the interleave setting. Specifically, the CPU 101 sets the server 100 to a sleep mode and stops a transaction such as a memory access by the OS (Operating System) 201 shown in FIG.
  • the driver 202 shown in FIG. 2 is software having a function of stopping the transaction of the OS 201, and the driver 202 stops the transaction of the OS 201.
  • the transaction is a process in which several sessions executed by the server 100 are grouped.
  • a session is a unit of a query in the database management system issued when the server 100 updates a database or the like in response to a request from the client device and a response to the query.
  • the driver 202 is incorporated in the OS 201.
  • the CPU 101 changes the memory interleave setting from, for example, 2-Way to 3-Way, the CPU 101 resumes data processing using the memories 104 to 107 and the newly added memory.
  • the memory controller 103 includes a register 108, a duplex control circuit 109, access control circuits 110 and 111, and a ROM 116.
  • the memory controller 103 has a function of 1) prohibiting access in the reading direction from the redundant storage circuit group A 114 and storage circuit group B 115.
  • the memory controller 103 also has a function of 2) stopping the function of checking whether the data read from the duplicated memory group A 114 and the memory group 115 are the same. Further, the memory controller 103 has a function of controlling 3) interleave setting of the redundant storage circuit group A114 and storage circuit group B115.
  • the memory controller 103 has the function of 4) resuming the function of checking whether the data read from the duplicated memory group A 114 and the memory group 115 are the same from the stopped state of 2) above.
  • the firmware 203 shown in FIG. 2 is stored in the ROM 116 built in the server 100 shown in FIG.
  • the firmware 203 is software incorporated in the server 100 in order to perform basic control such as activation processing and termination processing of the hardware 204.
  • the firmware 203 executes interleave setting of the memory controller 103, data copy processing (data write processing to the memories 104 to 107) performed when the interleave is reset, processing for notifying the driver 202 that the copy processing is completed, and the like. To do.
  • the firmware 203 is software that operates on the memory controller 103. That is, the processing of the firmware 203 is realized by the memory controller 103 executing it.
  • the register 108 stores setting information for the memory controller 103 to execute processing. This is setting information used by the firmware 203 executed by the memory controller 103, and the duplex control circuit 109 and the access control circuits 110 and 111 execute processing based on the setting information.
  • the duplex control circuit 109 performs a matching check on read data from the duplex memory 104 and the memory 106. In addition, the duplex control circuit 109 performs a coincidence check of read data from the duplex memory 105 and the memory 107. Further, the duplex control circuit 109 performs control to keep the memory circuit group A 114 and the memory circuit group B 115 redundant.
  • the duplex control executed by the duplex control circuit 109 is control for making the data stored in the memory group A 112 and the memory group B 113 the same, and when the data is written to the memory group A 112 using the interleave control, the memory group This is control for writing the same data into B113 using interleave control.
  • the access control circuit 110 in the storage control circuit group A 114 controls access to the data in the memories 104 and 105
  • the access control circuit 111 in the storage control circuit group B 115 controls access to the data in the memories 106 and 107.
  • the access control circuit 110 stores setting information related to interleave settings and read / write settings for the memories 104 and 105.
  • the access control circuit 111 stores setting information related to interleave settings and read / write settings for the memories 106 and 107. Setting information related to interleave setting and read / write setting may be stored in the register 108. Then, the access control circuit 110 reads setting information related to interleave setting and reading / writing setting to the memories 104 and 105 from the register 108, and the access control circuit 111 sets setting related to interleaving setting and reading / writing setting to the memories 106 and 107. Information may be read from the register 108.
  • the memory controller 103 When a new memory is added to the memory group A 112 and the memory group B 113 of the server 100, the memory controller 103 according to the present embodiment causes the memory circuit group A 114 and the memory circuit group B 115 to be stored in a state where the CPU 101 stops the transaction of the OS 201. Change the interleave setting alternately. More specifically, when a new memory is added to the memory group A112 and the memory group B113, the memory controller 103 erases data stored in the memory group A112. Then, the memory controller 103 writes the data stored in the memory group B113 to the memory group A112 to which a memory is newly added according to the change in the number of memories, with a new interleave setting.
  • data to be stored in the memory group B113 with the 2-way interleave setting is written, and data is written to the memory group A112 with the new 3-way interleave setting.
  • the memory controller 103 erases the data stored in the memory group B113, and writes the data stored in the memory group A112 to the memory group B113 to which a memory is newly added according to the change in the number of memories, with a new interleave setting.
  • data to be stored in the memory group A112 with the 3-way interleave setting is written, and data is written to the memory group B113 with the new 3-way interleave setting.
  • the memory controller 103 when the memory controller 103 writes the data stored in the memory group A112 to the memory group B113, the memory controller 103 performs the interleave setting in the server 100 by writing using the new interleave setting. Specifically, re-setting of interleaving according to the change in the number of memories reduces the data if the number of memories is increased and the data is divided according to the increased number and stored in the memory using a new interleaving setting. The data is divided according to the number and stored in the memory using a new interleave setting.
  • FIG. 2 is a block diagram illustrating the OS 201, the driver 202, the firmware 203, and the hardware 204 that configures the server 100 operating on the server 100.
  • the hardware 204 includes a CPU 101, a memory controller 103, and memories 104 to 107.
  • FIG. 2 shows a state from when the memories 205 and 206 are added to the server 100 until the interleave setting of the duplicated storage circuit group B115 is completed.
  • FIG. 3 shows a state up to the state where interleaving of the other duplexed A surface 114 is set.
  • memory 205 and 206 are added to the server 100 to change the interleave setting from 2-Way interleave setting to 3-Way interleave setting.
  • the n-Way interleave setting is a setting in which data at consecutive addresses is divided into n and written to n memories / read from n memories.
  • the driver 202 is software that operates on the CPU 101
  • the firmware 203 is software that operates on the memory controller 103. Therefore, the processing procedure of the driver 202 is realized by the CPU 101 executing the driver 202 below.
  • the processing procedure of the firmware 203 is realized by the memory controller 103 executing the firmware 203.
  • memories 205 and 206 are added to the server 100.
  • the firmware 203 and the memory controller 103 recognize the added memories 205 and 206 and perform initialization (step A).
  • the OS 201 recognizes the memories 205 and 206 as the configuration of the hardware 204 by receiving the firmware 203 and the information of the added memories 205 and 206 from the memory controller 103 (step B).
  • the driver 202 stops the operating OS 201 transaction and notifies the firmware 203 that the transaction has been stopped (step C).
  • the driver 202 sets the server 100 to the sleep mode and stops the transaction including the memory access by the OS 201.
  • the firmware 203 stops checking the coincidence of the read data in the memories 104 to 107, 205, and 206 (step D).
  • the firmware 203 prohibits the memory controller 103 from accessing the memory circuit group B115 in the read direction (Step E).
  • the firmware 203 performs an optimal interleave setting for the storage circuit group B115 for which Read access is prohibited (Step F).
  • the optimum interleave setting in this embodiment is a 3-way interleave setting due to the increase in the memory 206. Since the firmware 203 has changed the interleave setting of the memory circuit group B115 from 2-Way interleave setting to 3-Way interleave setting, the CPU 101 seems to have changed the data access address on the memory. Therefore, when viewed from the OS 201, the firmware 203, and the driver 202, the data stored in the address after the interleave setting change stored in the storage circuit group B115 appears as data different from the data before the interleave setting change.
  • the firmware 203 copies the data stored in the storage circuit group A 114 to the storage circuit group B 115 changed to the 3-way interleave setting (step G).
  • the firmware 203 cancels the prohibition of reading of the storage circuit group B115 (step H).
  • the firmware 203 prohibits access in the reading direction of the memory circuit group A 114 on the side where the interleave setting is not changed (step I).
  • the firmware 203 changes the storage circuit group A114 for which read access is prohibited from 2-Way interleave setting to 3-Way interleave setting (step J).
  • Firmware 203 copies the data stored in storage circuit group B115 to storage circuit group A114 (step K).
  • the firmware 203 completes copying the data in the storage circuit group B115 to the storage circuit group A114, the firmware 203 cancels the reading prohibition of the storage circuit group A114. (Step L).
  • the firmware 203 resumes the check of coincidence of the read data of the memories 104 to 107, 205 and 206 which are duplicated with respect to the memory controller 103 (step M).
  • the firmware 203 notifies the driver 202 that the interleave setting change processing has been completed, and the driver 202 requests the OS 201 to resume the transaction including memory access (step N).
  • FIG. 4 is a flowchart relating to the interleave setting of the server 100 according to the present embodiment. The interleave setting change performed by the server 100 will be described in more detail using the flowchart shown in FIG.
  • the firmware 203 and the memory controller 103 recognize the added memories 205 and 206 and perform initialization (step S401). ).
  • the OS 201 recognizes the memories 205 and 206 by receiving the added information of the memories 205 and 206, that is, the information of the storage capacity of the memories 205 and 206 (step S402).
  • the driver 202 stops the transaction including the memory access of the operating OS 201, and notifies the firmware 203 that the transaction has been stopped (step S403).
  • the CPU 101 since the interleave setting of the memory circuit group A 114 and the memory circuit group B 115 is changed from 2-Way interleave setting to 3-Way interleave setting, the CPU 101 stops the transaction of the OS 201 as a hardware operation. In other words, when the CPU 101 stops the transaction of the OS 201, the data stored in the memory circuit group A 114 and the memory circuit group B 115 is determined, and the memory controller 103 sets the interleave setting of the memory circuit group A 114 and the memory circuit group B 115.
  • the CPU 101 stops data processing using the memory circuit group A114 and the memory circuit group B115.
  • the firmware 203 stops the matching check of the read data from the memories 104 to 107, 205, 206 (step S404).
  • the duplex control circuit 109 checks the coincidence of the read data from the memories 104 to 107, 205, and 206.
  • the firmware 203 instructs the duplexing control circuit 109 to stop the matching check of the read data from the memories 104 to 107, 205, and 206.
  • the firmware 203 prohibits reading of the storage circuit group B data.
  • the memory controller 103 can read data from the memory group A112, but cannot read data from the memory group B113, and the read data from the duplicated memory group A112 and memory group B113 are different. Since the duplex control circuit 109 does not detect this state as a hardware failure, the firmware 203 stops checking the read data in the memories 104 to 107, 205, and 206 in the duplex control circuit 109.
  • the firmware 203 prohibits the memory controller 103 from accessing the memory circuit group B115 in the reading direction (Step S405). More specifically, the access control circuit 110 controls access to the data in the memories 104, 105, and 205, and the access control circuit 111 controls access to the data in the memories 106, 107, and 206. Therefore, the firmware 203 prohibits the access control circuit 111 from accessing the data in the memories 106, 107, and 206.
  • the firmware 203 changes the setting of the storage circuit group B115, which is prohibited from accessing in the reading direction, from 2-Way interleaving to 3-Way interleaving (step S406). More specifically, the firmware 203 sets the access control circuit 111 of the storage circuit group B115 from 2-Way interleave to 3-Way interleave.
  • Firmware 203 tries to read data from memories 104-107. Since data reading from the memory circuit group B115 is prohibited, the firmware 203 reads data only from the memories 104 and 105 of the memory circuit group A114 as a result (step S407).
  • the data read from the memories 104 and 105 by the firmware 203 is data when the transaction of the OS 201 is stopped.
  • the firmware 203 writes the data read from the memories 104 and 105 of the storage circuit group A 114 to the memories 106, 107 and 206 of the storage circuit group B 115 (step S408).
  • the firmware 203 has set the storage circuit group B115 to 3-Way interleave, and thus writes to the memories 106, 107, and 206 by 3-Way interleave.
  • the data write setting of the access control circuits 110 and 111 is “writable”. Therefore, the firmware 203 performs a process of writing data stored in the storage circuit group A114 on both sides of the storage circuit group A114 and the storage circuit group B115.
  • the server 100 may cause the firmware 203 to write the data of the storage circuit group A 114 only to the storage circuit group B 115.
  • the firmware 203 determines whether or not the data in the storage circuit group A114 has been copied to the storage circuit group B115 (step S409).
  • the firmware 203 determines that the data of the memory circuit group A 114 has not been written to the memory circuit group B 115 (NO in step S409)
  • the firmware 203 reads the data from the memories 104 and 105 of the memory circuit group A 114 again. Then, data is written to the memories 106, 107, and 206 of the memory circuit group B115 by 3-way interleaving (steps S407 and S408).
  • the firmware 203 determines that the data in the storage circuit group A 114 has been copied to the storage circuit group B 115 (YES in step S409), the firmware 203 cancels the reading prohibition of the storage circuit group B 115 (step S410).
  • the firmware 203 and the hardware 204 may determine whether or not the copy has been completed normally when the data copy is completed.
  • the firmware 203 prohibits access in the reading direction of the memory circuit group A114 on the side where the interleave setting has not been changed (step S411). More specifically, the firmware 203 prohibits the access control circuit 110 from accessing data in the memories 104, 105, and 205.
  • the firmware 203 changes the storage circuit group A114 for which read access is prohibited from 2-Way interleave setting to 3-Way interleave setting (step S412).
  • the firmware 203 reads data from the memories 106, 107, and 206 of the storage circuit group B115 (step S413).
  • the firmware 203 tries to read data from the memories 104 to 107, 205, and 206. Since data reading from the memory circuit group A 114 is prohibited, the firmware 203 reads data only from the memories 106, 107, and 206 of the memory circuit group B 115 as a result.
  • the firmware 203 writes the data read from the memories 106, 107, and 206 of the storage circuit group B115 to the memories 104, 105, and 205 of the storage circuit group A114 (step S414).
  • the firmware 203 sets the storage circuit group A114 to 3-Way interleave, and therefore writes to the memories 104, 105, and 205 by 3-Way interleave.
  • Firmware 203 determines whether or not the data in storage circuit group B115 has been copied to storage circuit group A114 (step S415). When the firmware 203 determines that the data in the storage circuit group B115 has not been written to the storage circuit group A114 (NO in step S415), the firmware 203 again receives data from the memories 106, 107, and 206 in the storage circuit group B115. Is written to the memories 104, 105, and 205 of the memory circuit group A 114 by 3-way interleaving (steps S413 and S414).
  • the firmware 203 determines that the data in the memory circuit group A 114 has been copied to the memory circuit group B 115 (YES in step S415), the firmware 203 cancels the reading prohibition of the memory circuit group A 114 (step S416).
  • the firmware 203 and the hardware 204 may determine whether or not the data writing is normally completed when the data writing is completed.
  • the firmware 203 resets the interleaving of the memory group A 112 (memory 104, 105, 205) and the memory group B 113 (memory 106, 107, 206), and then the data stored in the memory group A 112 and the memory group B 113 match. It may be determined.
  • the firmware 203 resumes the matching check of the data read from the memories 104 to 107, 205, and 206. (Step S417).
  • the firmware 203 notifies the driver 202 that the interleave setting change processing has been completed, and the driver 202 requests the OS 201 to resume the transaction (step S418).
  • the CPU 101 resumes a transaction including memory access in response to a transaction resumption request to the OS 201 from the driver 202. That is, the server 100 returns from the sleep mode and resumes data processing using the memories 104 to 107, 205, and 206.
  • the interleave setting can be optimally changed without requiring restart by alternately changing the interleave setting of the redundant memory.
  • the server 100 solves the problem of inconsistency between the write data and the read data that occurs when the interleave setting is performed without restarting using the memory duplication function and the control of the hardware, firmware, and driver. is doing. As a result, even when the memory is added, the server 100 can reset the interleaving in a short time, and can improve the memory access bandwidth.
  • the server according to this embodiment resets interleaving without restarting. Therefore, the server according to the present embodiment is extremely useful in providing a server that expands the system.

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Abstract

　 【課題】　本発明に係るサーバは、メモリを冗長構成し、メモリ追加時のデータ管理を行うことを実現する。 【解決手段】　本実施例に係るサーバの一側面によれば、冗長化したメモリを有する情報処理装置において、複数の記憶領域を有し、記憶容量を可変可能な第１メモリと第２メモリと、前記第１メモリの各記憶領域に格納されたデータを前記第２メモリの各記憶領域にそれぞれ対応付けて記憶し、前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記第２メモリに記憶されたデータを、前記第１メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込み、前記第１メモリの変更した後の記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込むように制御するメモリコントローラを有することを特徴とする。

Description

情報処理装置、メモリ制御方法、及びメモリ制御装置
　本発明は、情報処理装置、メモリ制御方法、及びメモリ制御装置に関する。
　情報処理装置としてのサーバには、冗長化されたメモリを有する場合がある。これにより冗長化されたメモリのいずれかにエラーが発生しても、正常動作している他のメモリを用いて、サーバは継続して処理を実行することができる。またサーバはメモリアクセスをより高速化するため、インタリーブ機能を用いてメモリアクセスを行うものがある。すなわち、メモリへのデータの書き込み時に、連続するアドレスのデータを分割して、メモリの分割された領域であるウェイ毎のインタリーブブロックに配置する。そして、書き込みを行ったデータを読み込む場合には、ウェイ毎のインタリーブブロックに配置された連続するアドレスのデータを並列に読み込むことにより、メモリアクセスの高速化を図る。ここで、メモリが２つのインタリーブブロックに分割される場合のインタリーブを、２－Ｗａｙ・インタリーブといい、メモリが４つのインタリーブブロックに分割される場合のインタリーブを４－Ｗａｙ・インタリーブという。
　しかしながら、例えばサーバが２－Ｗａｙ・インタリーブの設定に基づいてメモリ上にデータを格納した後に当該２－Ｗａｙ・インタリーブを例えば４－Ｗａｙ・インタリーブの設定に変更した場合には、書き込みアドレスと読み出しアドレスが一致しない。そのため、メモリに書き込んだデータとメモリからデータを読みだしたデータに不整合が発生することになる。そのため、例えば、メモリを追加することにより、サーバのインタリーブ設定を変更する必要が生じた場合には、サーバの動作を停止後、サーバの再起動処理後にインタリーブ設定の変更を行っていた。
（発明が解決しようとする課題）
　本発明に係るサーバは、メモリを冗長構成し、メモリ追加時のデータ管理を行うことを実現する。
　（課題を解決するための手段）
　本実施例に係るサーバの一側面によれば、冗長化したメモリを有する情報処理装置において、複数の記憶領域を有し、記憶容量を可変可能な第１メモリと、複数の記憶領域を有し、記憶容量を可変可能で前記第１メモリと冗長化した第２メモリと、前記第１メモリの各記憶領域に格納されたデータを前記第２メモリの各記憶領域にそれぞれ対応付けて記憶し、前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記第２メモリに記憶されたデータを、前記第１メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込み、前記第１メモリの変更した後の記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込むように制御するメモリコントローラを有することを特徴とする。
　また本実施例に係るメモリ制御方法の一側面によれば、複数の記憶領域を有し、記憶容量を可変可能な第１メモリと第２メモリを冗長化して有し、前記第１メモリの各記憶領域に格納されたデータを前記第２メモリの各記憶領域にそれぞれ対応付けて記憶する情報処理装置におけるデータの記憶領域を変更するメモリ制御方法において、前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記第２メモリに記憶されたデータを、前記第１メモリの記憶領域の変更に対応した新たな記憶領域にそれぞれ書き込み、前記第１メモリの新たな記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した新たな記憶領域にそれぞれ書き込むことを特徴とする。
　また本実施例に係るメモリ制御装置の一側面によれば、データを第１の複数のメモリに分割して記憶する第１のメモリ群と前記データを第２の複数のメモリに分割して冗長に記憶する第２のメモリ群に接続されるメモリ制御装置において、前記第１のメモリ群に接続されてデータの読み書きを行うとともに、前記第１のメモリ群に第３のメモリが追加又は削除され、前記第２のメモリ群に第４のメモリが追加又は削除される場合には、前記第３のメモリが追加又は削除後の第１のメモリ群に分割して記憶された前記データを読み出す第１のメモリ制御回路と、前記第２のメモリ群に接続されてデータの読み書きを行うとともに、前記第１のメモリ群に第３のメモリが追加又は削除され、前記第２のメモリ群に第４のメモリが追加又は削除される場合には、前記第１のメモリ制御回路が前記追加又は削除後の第１のメモリ群から読み出した前記データを、前記第４のメモリが追加又は削除された後の第２のメモリ群に分割して記憶する第２のメモリ制御回路を有することを特徴とする。
　また本実施例に係るメモリ制御方法の一側面によれば、データを第１の複数のメモリに分割して記憶する第１のメモリ群と前記データを第２の複数のメモリに分割して冗長に記憶する第２のメモリ群に接続されるとともに、前記第１のメモリ群に接続されてデータの読み書きを行う第１のメモリ制御回路と前記第２のメモリ群に接続されてデータの読み書きを行う第２のメモリ制御回路を有するメモリ制御装置の制御方法において、前記第１のメモリ群に第３のメモリが追加又は削除されるステップと、前記第２のメモリ群に第４のメモリが追加又は削除されるステップと、前記第１のメモリ制御回路が、前記第３のメモリが追加又は削除後の第１のメモリ群に分割して記憶された前記データを読み出すステップと、前記第２のメモリ制御回路が、前記第１のメモリ制御回路が前記追加又は削除後の第１のメモリ群から読み出した前記データを、前記第４のメモリが追加又は削除された後の第２のメモリ群に分割して記憶するステップを有することを特徴とする。
　（発明の効果）
　本発明に係る情報処理装置によれば、冗長構成されたメモリを有する場合において、再起動を必要とせずにインタリーブ設定の変更を行うことができる。
本実施例に係るサーバ１００のハードブロック図である。 本実施例に係るサーバ１００のインタリーブ設定の変更を示す模式図である。 本実施例に係るサーバ１００のインタリーブ設定の変更を示す模式図である。 本実施例に係るサーバ１００のインタリーブ設定に係るフローチャートである。
符号の説明
１００…サーバ
１０１…ＣＰＵ
１０２…Ｉ／Ｏデバイス
１０３…メモリコントローラ
１０４…メモリ
１０５…メモリ
１０６…メモリ
１０７…メモリ
１０８…レジスタ
１０９…二重化制御回路
１１０…アクセス制御回路
１１１…アクセス制御回路
１１２…メモリ群Ａ
１１３…メモリ群Ｂ
１１４…記憶回路群Ａ（Ｓｉｄｅ　Ａ）
１１５…記憶回路群Ｂ（Ｓｉｄｅ　Ｂ）
１１６…ＲＯＭ
２０１…ＯＳ
２０２…ドライバ
２０３…ファームウェア
２０４…ハードウェア
［１．本実施例の概要］
　本実施例では、図１に示すサーバ１００のインタリーブ設定の変更について説明する。本実施例に係るサーバ１００は、再起動せずに、メモリ追加に伴うインタリーブ設定を最適に変更可能とするものである。本実施例におけるサーバ１００は、互いに冗長化したメモリ群Ａ１１２、１１３を有し、それぞれのメモリ群Ａ１１２、１１３毎にインタリーブしてデータアクセスするサーバである。以下、図１を用いて本実施例に係るサーバの動作について説明する。
［２．サーバ１００］
　図１は本実施例に係るサーバ１００のハードブロック図である。サーバ１００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１０１、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）デバイス１０２、メモリコントローラ１０３、メモリ１０４、１０５、１０６、１０７、レジスタ１０８、二重化制御回路１０９、アクセス制御回路１１０、１１１、及びＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）１１６から構成されている。メモリ１０４とメモリ１０５はメモリ群Ａ１１２を形成し、またメモリ１０６とメモリ１０７はメモリ群Ｂ１１３を形成する。さらにアクセス制御回路１１０とメモリ群Ａ１１２は記憶回路群Ａ（Ｓｉｄｅ　Ａ）１１４を形成し、アクセス制御回路１１１とメモリ群Ｂ１１３は記憶回路群Ｂ（Ｓｉｄｅ　Ｂ）１１５を形成する。そして記憶回路群Ａ１１４とＢ面１１５はミラーリング構造をとっている。つまりサーバ１０３は冗長化したメモリ群Ａ１１２、メモリ群Ｂ１１３を有している。
　ここで、サーバ１００は、高信頼化を実現するためにメモリ群Ａ１１２とメモリ群Ｂ１１３の間で二重化しており、メモリが一方のメモリ群に新たに追加される場合または削減される場合には、二重化を保つよう他方のメモリ群に対しても対称に追加または削減される。
　そしてサーバ１００は、インタリーブを用いた書き込み制御により、連続するアドレスのデータをメモリ群Ａ１１２に記憶する。同様に、サーバ１００は、インタリーブを用いた書き込み制御により、同一の連続するアドレスのデータをメモリ群Ｂ１１３にも冗長して記憶する。より具体的にはアクセス制御回路１１０はメモリ１０４とメモリ１０５に連続するアドレスのデータをインタリーブ制御を用いて書き込み、またはインタリーブ制御を用いて読み出すことにより、データアクセスを行う。ここで、インタリーブとは、メモリコントローラ１０３が連続するアドレスを有するデータを一定の分割単位（例えば、メモリバンク）であるウェイごとに分割し、分割したデータを当該ウェイへ書き込み、または当該ウェイから読み込むことである。換言するとメモリ１０４とメモリ１０５には連続したメモリアドレスが割り当てられている。そしてメモリコントローラ１０３がメモリ１０４とメモリ１０５の境界をまたいだ連続アドレスへデータアクセスする。同様にしてアクセス制御回路１１１は、メモリ１０６とメモリ１０７に連続するアドレスのデータをインタリーブ制御を用いて書き込み、またはインタリーブ制御を用いて読み出すことにより、データアクセスを行う。すなわちメモリ１０６とメモリ１０７には連続したメモリアドレスが割り当てられており、メモリコントローラ１０３はメモリ１０６とメモリ１０７の境界をまたいだ連続アドレスへデータアクセスする。本実施例では、メモリ群Ａ１１２とメモリ群Ｂはミラーリングにより二重化されており、サーバ１００は記憶回路群Ａのメモリ１０４と記憶回路群Ｂのメモリ１０６それぞれには同一のデータ、記憶回路群Ａのメモリ１０５と記憶回路群Ｂのメモリ１０７それぞれにも同一のデータが記憶する。以下、サーバ１００が有する各ユニットの動作、機能について説明し、サーバ１００が実行するインタリーブの再設定手順を説明する。
［２．１．ＣＰＵ１０１］
　演算処理装置としてのＣＰＵ１０１は、サーバ１００における演算処理を行う。サーバ１００が実行する動作は、ＣＰＵ１０１が実行するプログラムが有する命令やサーバ１００に接続されるクライアント装置からの要求などに応じたデータのメモリからの読み出し、メモリへの書き込みなどである。本実施例に係るサーバ１００はネットワークコントローラ等のＩ／Ｏデバイス１０２を介してクライアント装置などの外部装置とデータのやりとりを行う。そしてＣＰＵ１０１はメモリコントローラ１０３を介してメモリに対するアクセスを行い、メモリコントローラ１０３はメモリ１０４～１０７からデータを読み出し、またメモリ１０４～１０７へデータを書きこむ。
　そしてＣＰＵ１０１は、インタリーブ設定を変更するに際して、メモリ１０４～１０７を用いたデータ処理を停止するようにメモリコントローラ１０３を制御する。具体的にはＣＰＵ１０１は、サーバ１００をスリープモードに設定して、図２に示すＯＳ（Ｏｐｅｒａｔｉｎｇ　Ｓｙｓｔｅｍ）２０１によるメモリアクセス等のトランザクションを停止する。サーバ１００上で実行されるソフトウェアの側面から見ると、図２に示すドライバ２０２がＯＳ２０１のトランザクションを停止する機能を有するソフトウェアであり、ドライバ２０２がＯＳ２０１のトランザクションを停止する。ここでトランザクションとは、サーバ１００が実行するいくつかのセッションをひとまとまりにした処理のことである。またセッションは、サーバ１００において上記のクライアント装置からの要求によりデータベースなどを更新する際に発行されるデータベース管理システムにおける問い合わせ及び問い合わせに対する応答の単位である。またドライバ２０２はＯＳ２０１に組み込まれている。
　ＣＰＵ１０１はメモリのインタリーブ設定を、例えば２－Ｗａｙから３－Ｗａｙに変更した場合、再びメモリ１０４～１０７、及び新たに追加したメモリを用いたデータ処理を再開する。
［２．２．メモリコントローラ１０３］
　メモリコントローラ１０３は、レジスタ１０８、二重化制御回路１０９、及びアクセス制御回路１１０、１１１、ＲＯＭ１１６を有している。
　メモリコントローラ１０３は、１）二重化されている記憶回路群Ａ１１４、記憶回路群Ｂ１１５からの読み出し方向のアクセスを禁止する機能を有する。またメモリコントローラ１０３は、２）二重化しているメモリ群Ａ１１４、メモリ群１１５から読み出したデータが同一であるかのチェックを行う機能を停止する機能を有する。さらに、メモリコントローラ１０３は、３）二重化している記憶回路群Ａ１１４、記憶回路群Ｂ１１５のインタリーブ設定を制御する機能を有する。そして、メモリコントローラ１０３は、４）二重化しているメモリ群Ａ１１４、メモリ群１１５から読み出したデータが同一であるかのチェックを行う機能を上記２）の停止状態から再開する機能を有する。
　また図２に示すファームウェア２０３は、図１に示すサーバ１００に内蔵されたＲＯＭ１１６に記憶される。ファームウェア２０３はハードウェア２０４の起動処理や終了処理等の基本的な制御を行なうためにサーバ１００に組み込まれたソフトウェアである。ファームウェア２０３は、メモリコントローラ１０３のインタリーブ設定、インタリーブの再設定に際して行うデータのコピー処理（データをメモリ１０４～１０７への書き込み処理）、コピー処理が終了したことをドライバ２０２に通知する処理などを実行する。ファームウェア２０３はメモリコントローラ１０３上で動作するソフトウェアである。すなわち、ファームウェア２０３の処理は、メモリコントローラ１０３が実行することにより実現される。
　レジスタ１０８には、メモリコントローラ１０３が処理を実行するための設定情報が記憶されている。メモリコントローラ１０３で実行されるファームウェア２０３が用いる設定情報であって、当該設定情報に基づき、二重化制御回路１０９、アクセス制御回路１１０、１１１が処理を実行する。二重化制御回路１０９は、二重化されたメモリ１０４とメモリ１０６からの読み出しデータの一致チェックを行う。又、二重化制御回路１０９は、二重化されたメモリ１０５とメモリ１０７からの読み出しデータの一致チェックを行う。さらに、二重化制御回路１０９は、記憶回路群Ａ１１４、記憶回路群Ｂ１１５の二重化を保つ制御を行う。具体的に二重化制御回路１０９が実行する二重化制御とは、メモリ群Ａ１１２とメモリ群Ｂ１１３に記憶するデータを同一にする制御であり、メモリ群Ａ１１２にデータをインタリーブ制御を用いて書き込んだら、メモリ群Ｂ１１３にも同一のデータをインタリーブ制御を用いて書き込む制御である。記憶制御回路群Ａ１１４のアクセス制御回路１１０がメモリ１０４、１０５のデータへのアクセスを制御し、記憶制御回路群Ｂ１１５のアクセス制御回路１１１がメモリ１０６、１０７のデータへのアクセスを制御する。具体的にはアクセス制御回路１１０にはメモリ１０４、１０５へのインタリーブ設定、読み出し／書き込み設定に係る設定情報が格納されている。アクセス制御回路１１１にはメモリ１０６、１０７へのインタリーブ設定、読み出し／書き込み設定に係る設定情報が格納されている。インタリーブ設定、読み出し／書き込み設定に係る設定情報は、レジスタ１０８に格納されていてもよい。そしてアクセス制御回路１１０がメモリ１０４、１０５へのインタリーブ設定、読み出し／書き込み設定に係る設定情報をレジスタ１０８から読み出し、アクセス制御回路１１１がメモリ１０６、１０７へのインタリーブ設定、読み出し／書き込み設定に係る設定情報をレジスタ１０８から読み出すものであってもよい。
　サーバ１００のメモリ群Ａ１１２、メモリ群Ｂ１１３に新たにメモリを追加する場合、本実施例に係るメモリコントローラ１０３は、ＣＰＵ１０１がＯＳ２０１のトランザクションを停止した状態で、記憶回路群Ａ１１４及び記憶回路群Ｂ１１５を交互にインタリーブ設定を変更する。より具体的にはメモリ群Ａ１１２、メモリ群Ｂ１１３に新たにメモリを追加する場合、メモリコントローラ１０３はメモリ群Ａ１１２に記憶するデータを消去する。そして、メモリコントローラ１０３は、メモリ数の変更に応じてメモリを新たに追加したメモリ群Ａ１１２へメモリ群Ｂ１１３に記憶しているデータを新たなインタリーブ設定で書きこむ。例えば、メモリ群Ｂ１１３に２－Ｗａｙのインタリーブ設定で記憶するデータを、メモリ群Ａ１１２に３－Ｗａｙの新たなインタリーブ設定でデータを書き込む。そしてさらにメモリコントローラ１０３はメモリ群Ｂ１１３に記憶するデータを消去し、メモリ数の変更に応じてメモリを新たに追加したメモリ群Ｂ１１３へメモリ群Ａ１１２に記憶しているデータを新たなインタリーブ設定で書き込む。例えば、メモリ群Ａ１１２に３－Ｗａｙのインタリーブ設定で記憶するデータを、メモリ群Ｂ１１３に３－Ｗａｙの新たなインタリーブ設定でデータを書き込む。このようにして、メモリコントローラ１０３は、メモリ群Ａ１１２が格納するデータをメモリ群Ｂ１１３に書き込む際に、新たなインタリーブ設定を用いて書き込むことにより、サーバ１００におけるインタリーブの再設定を行う。具体的にメモリ数の変更に応じたインタリーブの再設定は、メモリ数を増加したら増加した数に合わせてデータを分割して新たなインタリーブ設定を用いてメモリに記憶し、メモリ数を削減したら削減した数に合わせてデータを分割して新たなインタリーブ設定を用いてメモリに記憶することである。
［３．インタリーブ設定の変更手順］
　図２、図３は本実施例に係るサーバ１００のインタリーブ設定の変更を示す模式図である。図２は、サーバ１００上で動作するＯＳ２０１、ドライバ２０２、ファームウェア２０３、及びサーバ１００を構成するハードウェア２０４を示したブロック図である。ハードウェア２０４はＣＰＵ１０１、メモリコントローラ１０３、メモリ１０４～１０７を含むものである。
　図２では、サーバ１００にメモリ２０５、２０６を追加してから二重化した記憶回路群Ｂ１１５のインタリーブ設定を完了した状態までを示している。また図３では、二重化したもう一方のＡ面１１４のインタリーブを設定した状態までを示している。本実施例では、サーバ１００にメモリ２０５、２０６を追加することによって、インタリーブ設定を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更する場合を説明する。ｎ－Ｗａｙインタリーブ設定とは、連続するアドレスのデータをｎ分割して、ｎ個のメモリに書き込み／ｎ個のメモリから読み出す設定のことである。また上記に示したようにドライバ２０２はＣＰＵ１０１で動作するソフトウェアであり、またファームウェア２０３はメモリコントローラ１０３上で動作するソフトウェアである。そのため以下ドライバ２０２の処理手順は、ＣＰＵ１０１がドライバ２０２を実行することにより実現される。またファームウェア２０３の処理手順は、メモリコントローラ１０３がファームウェア２０３を実行することにより実現される。
　まずサーバ１００にメモリ２０５、２０６を追加する。メモリ２０５は記憶回路群Ａ１１４に追加され、メモリ２０６は記憶回路群Ｂ１１５に追加されると、ファームウェア２０３、及びメモリコントローラ１０３は追加されたメモリ２０５、２０６を認識し、初期化を行う（ステップＡ）。ＯＳ２０１はファームウェア２０３、及びメモリコントローラ１０３から追加されたメモリ２０５、２０６の情報を受け取ることにより、メモリ２０５、２０６をハードウェア２０４の構成として認識する（ステップＢ）。
　記憶回路群Ａ１１４及び記憶回路群Ｂ１１５のインタリーブ設定を変更するため、ドライバ２０２は稼動しているＯＳ２０１のトランザクションを停止し、トランザクションを停止した旨をファームウェア２０３に通知する（ステップＣ）。ドライバ２０２は、サーバ１００をスリープモードに設定してＯＳ２０１によるメモリアクセスを含むトランザクションを停止する。
　ファームウェア２０３はメモリ１０４～１０７、２０５、２０６の読み出しデータの一致チェックを停止する（ステップＤ）。ファームウェア２０３はメモリコントローラ１０３に対して、記憶回路群Ｂ１１５の読み出し（Ｒｅａｄ）方向のアクセスを禁止する（ステップＥ）。ファームウェア２０３はＲｅａｄアクセスを禁止した記憶回路群Ｂ１１５を最適なインタリーブ設定を行う（ステップＦ）。本実施例でいう最適なインタリーブ設定は、メモリ２０６の増加したことによる３―Ｗａｙインタリーブ設定である。ファーム２０３が記憶回路群Ｂ１１５のインタリーブ設定が２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更したことによって、ＣＰＵ１０１からはメモリ上のデータアクセスするアドレスが変更されたように見える。そのためＯＳ２０１、ファームウェア２０３、ドライバ２０２から見ると記憶回路群Ｂ１１５に記憶しているインタリーブ設定変更後のアドレスに格納されているデータはインタリーブ設定変更前のデータとは異なったデータとして見える。
　ファームウェア２０３は記憶回路群Ａ１１４に記憶しているデータを３－Ｗａｙインタリーブ設定に変更した記憶回路群Ｂ１１５へコピーする（ステップＧ）。ファームウェア２０３は記憶回路群Ａ１１４のデータを記憶回路群Ｂ１１５へコピー完了したら、記憶回路群Ｂ１１５の読み出し禁止を解除する（ステップＨ）。
　次にファームウェア２０３はインタリーブ設定を変更していない側である記憶回路群Ａ１１４の読み出し方向のアクセスを禁止する（ステップＩ）。ファームウェア２０３は読み出しアクセスを禁止した記憶回路群Ａ１１４を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更する（ステップＪ）。
　ファームウェア２０３は記憶回路群Ｂ１１５に記憶しているデータを記憶回路群Ａ１１４へコピーする（ステップＫ）。ファームウェア２０３は記憶回路群Ｂ１１５のデータを記憶回路群Ａ１１４へコピー完了したら、記憶回路群Ａ１１４の読み出し禁止を解除する。（ステップＬ）。
　ファームウェア２０３はメモリコントローラ１０３に対し二重化されているメモリ１０４～１０７、２０５、２０６の読み出しデータの一致チェックを再開する（ステップＭ）。ファームウェア２０３はインタリーブ設定変更処理が終了したことをドライバ２０２に通知し、ドライバ２０２はＯＳ２０１に対してメモリアクセスを含むトランザクションの再開を要求する（ステップＮ）。
［４．フローチャート］
　図４は本実施例に係るサーバ１００のインタリーブ設定に係るフローチャートである。図４に示すフローチャートを用いて、サーバ１００が行うインタリーブ設定変更についてより詳細に説明する。
　サーバ１００においてメモリ２０５は記憶回路群Ａ１１４にメモリ２０６は記憶回路群Ｂ１１５に追加されると、ファームウェア２０３、及びメモリコントローラ１０３は追加されたメモリ２０５、２０６を認識し、初期化を行う（ステップＳ４０１）。ＯＳ２０１は追加されたメモリ２０５、２０６の情報、つまりメモリ２０５、２０６の記憶容量の情報を受け取ることにより、メモリ２０５、２０６を認識する（ステップＳ４０２）。
　ドライバ２０２は稼動しているＯＳ２０１のメモリアクセスを含むトランザクションを停止し、トランザクションを停止した旨をファームウェア２０３に通知する（ステップＳ４０３）。本実施例では記憶回路群Ａ１１４、記憶回路群Ｂ１１５のインタリーブ設定を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更するため、ハードの動作としてはＣＰＵ１０１がＯＳ２０１のトランザクションを停止する。換言すればＣＰＵ１０１がＯＳ２０１のトランザクションを停止することにより、記憶回路群Ａ１１４、記憶回路群Ｂ１１５に記憶しているデータを確定して、メモリコントローラ１０３が記憶回路群Ａ１１４、記憶回路群Ｂ１１５のインタリーブ設定を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更する。記憶回路群Ａ１１４、記憶回路群Ｂ１１５に記憶するデータを確定するために、ＣＰＵ１０１が記憶回路群Ａ１１４、記憶回路群Ｂ１１５を用いたデータ処理を停止する。
　ファームウェア２０３はメモリ１０４～１０７、２０５、２０６からの読み出しデータの一致チェックを停止する（ステップＳ４０４）。二重化制御回路１０９がメモリ１０４～１０７、２０５、２０６からの読み出しデータの一致チェックを行っている。ファームウェア２０３は二重化制御回路１０９に指示してメモリ１０４～１０７、２０５、２０６からの読み出しデータの一致チェックを停止する。
　次のステップＳ４０５においてサーバ１００のインタリーブ設定変更前に、ファームウェア２０３は記憶回路群Ｂデータの読み出しを禁止する。このデータ読み出し禁止状態では、メモリコントローラ１０３がメモリ群Ａ１１２からはデータを読み出せるが、メモリ群Ｂ１１３からはデータを読み出せず、二重化されたメモリ群Ａ１１２及びメモリ群Ｂ１１３からの読み出しデータが異なる。二重化制御回路１０９がこの状態をハードウェア障害として検知しないために、ファームウェア２０３は二重化制御回路１０９におけるメモリ１０４～１０７、２０５、２０６の読み出しデータのチェックを停止する。
　ファームウェア２０３はメモリコントローラ１０３に対して、記憶回路群Ｂ１１５の読み出し（Ｒｅａｄ）方向のアクセスを禁止する（ステップＳ４０５）。より具体的にはアクセス制御回路１１０がメモリ１０４、１０５、２０５のデータへのアクセスを制御し、アクセス制御回路１１１がメモリ１０６、１０７、２０６のデータへのアクセスを制御する。そのためファームウェア２０３はアクセス制御回路１１１におけるメモリ１０６、１０７、２０６のデータへのアクセスを禁止設定とする。ファームウェア２０３は読み出し方向のアクセスを禁止した記憶回路群Ｂ１１５を２－Ｗａｙインタリーブから３―Ｗａｙインタリーブに設定を変更する（ステップＳ４０６）。より具体的にはファームウェア２０３は、記憶回路群Ｂ１１５のアクセス制御回路１１１を２－Ｗａｙインタリーブから３―Ｗａｙインタリーブに設定する。
　ファームウェア２０３はメモリ１０４～１０７からデータの読み出しをトライする。記憶回路群Ｂ１１５のデータ読み出しは禁止になっているため、結果としてファームウェア２０３は記憶回路群Ａ１１４のメモリ１０４、１０５からのみデータを読み出す（ステップＳ４０７）。ファームウェア２０３がメモリ１０４、１０５から読み出すデータは、ＯＳ２０１のトランザクションを停止した時のデータである。
　ファームウェア２０３は記憶回路群Ａ１１４のメモリ１０４、１０５から読み出したデータを記憶回路群Ｂ１１５のメモリ１０６、１０７、２０６へ書き込む（ステップＳ４０８）。ステップＳ４０６でファームウェア２０３は記憶回路群Ｂ１１５を３―Ｗａｙインタリーブに設定しているので、メモリ１０６、１０７、２０６へ３―Ｗａｙインタリーブで書き込む。なおアクセス制御回路１１０、１１１のデータ書き込みの設定は「書き込み可能」としている。そのためファームウェア２０３は、記憶回路群Ａ１１４に記憶しているデータを記憶回路群Ａ１１４、記憶回路群Ｂ１１５の両面に書き込む処理をおこなっている。もちろんサーバ１００はファームウェア２０３が記憶回路群Ｂ１１５のみに記憶回路群Ａ１１４のデータを書き込むようにしてもよい。
　ファームウェア２０３は記憶回路群Ａ１１４のデータを記憶回路群Ｂ１１５へコピー完了したか否かを判別する（ステップＳ４０９）。ファームウェア２０３が記憶回路群Ａ１１４のデータを記憶回路群Ｂ１１５への書き込みを完了していないと判別する場合（ステップＳ４０９　ＮＯ）、再びファームウェア２０３は記憶回路群Ａ１１４のメモリ１０４、１０５からデータを読み出して、記憶回路群Ｂ１１５のメモリ１０６、１０７、２０６へ３－Ｗａｙインタリーブで書き込む（ステップＳ４０７、Ｓ４０８）。
　ファームウェア２０３が記憶回路群Ａ１１４のデータを記憶回路群Ｂ１１５へコピー完了したと判別する場合（ステップＳ４０９　ＹＥＳ）、ファームウェア２０３は記憶回路群Ｂ１１５の読み出し禁止を解除する（ステップＳ４１０）。ファームウェア２０３やハードウェア２０４はデータコピー終了時にコピーが正常に終了したか判定を行っても良い。
　次にファームウェア２０３はインタリーブ設定を変更していない側である記憶回路群Ａ１１４の読み出し方向のアクセスを禁止する（ステップＳ４１１）。より具体的にはファームウェア２０３はアクセス制御回路１１０におけるメモリ１０４、１０５、２０５のデータへのアクセスを禁止設定とする。ファームウェア２０３は読み出しアクセスを禁止した記憶回路群Ａ１１４を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更する（ステップＳ４１２）。ファームウェア２０３は記憶回路群Ｂ１１５のメモリ１０６、１０７、２０６からデータを読み出す（ステップＳ４１３）。ここでファームウェア２０３はメモリ１０４～１０７、２０５、２０６からデータの読み出しをトライする。記憶回路群Ａ１１４のデータ読み出しは禁止になっているため、結果としてファームウェア２０３は記憶回路群Ｂ１１５のメモリ１０６、１０７、２０６からのみデータを読み出すこととなる。
　ファームウェア２０３は記憶回路群Ｂ１１５のメモリ１０６、１０７、２０６から読み出したデータを記憶回路群Ａ１１４のメモリ１０４、１０５、２０５へ書き込む（ステップＳ４１４）。ステップＳ４１２でファームウェア２０３は記憶回路群Ａ１１４を３―Ｗａｙインタリーブに設定しているので、メモリ１０４、１０５、２０５へ３―Ｗａｙインタリーブで書き込む。
　ファームウェア２０３は記憶回路群Ｂ１１５のデータを記憶回路群Ａ１１４へコピー完了したか否かを判別する（ステップＳ４１５）。ファームウェア２０３が記憶回路群Ｂ１１５のデータを記憶回路群Ａ１１４へのデータ書き込みを完了していないと判別する場合（ステップＳ４１５　ＮＯ）、再びファームウェア２０３は記憶回路群Ｂ１１５のメモリ１０６、１０７、２０６からデータを読み出して、記憶回路群Ａ１１４のメモリ１０４、１０５、２０５へ３－Ｗａｙインタリーブで書き込む（ステップＳ４１３、Ｓ４１４）。
　ファームウェア２０３が記憶回路群Ａ１１４のデータを記憶回路群Ｂ１１５へコピー完了したと判別する場合（ステップＳ４１５　ＹＥＳ）、ファームウェア２０３は記憶回路群Ａ１１４の読み出し禁止を解除する（ステップＳ４１６）。ここでもファームウェア２０３やハードウェア２０４はデータの書き込み終了時にデータの書き込みが正常に終了したか判定を行っても良い。ファームウェア２０３はメモリ群Ａ１１２（メモリ１０４、１０５、２０５）、メモリ群Ｂ１１３（メモリ１０６、１０７、２０６）のインタリーブを再設定した後、メモリ群Ａ１１２とメモリ群Ｂ１１３に記憶するデータが一致するか否かを判定してもよい。
　ファームウェア２０３はメモリ１０４～１０７、２０５、２０６からの読み出しデータの一致チェックを再開する。（ステップＳ４１７）。ファームウェア２０３はインタリーブ設定変更処理が終了したことをドライバ２０２に通知し、ドライバ２０２はＯＳ２０１に対してトランザクションの再開を要求する（ステップＳ４１８）。ＣＰＵ１０１は、ドライバ２０２からのＯＳ２０１に対するトランザクションの再開要求に応じて、メモリアクセスを含むトランザクションを再開する。つまりサーバ１００はスリープモードから復帰して、メモリ１０４～１０７、２０５、２０６を用いたデータ処理を再開する。
　本発明に係るサーバによれば、冗長化したメモリのインタリーブ設定を交互に変更することによって、再起動を必要とせずに、インタリーブ設定を最適に変更することができる。つまり本実施例におけるサーバ１００は、メモリ二重化機能とハードウェア、ファームウェア、ドライバの制御を利用して、再起動せずに、インタリーブ設定した場合に起きる書き込みデータと読み出しデータの不整合といった問題を解決している。その結果、サーバ１００は、メモリ追加した場合であっても、短時間でインタリーブの再設定を行うことができ、メモリアクセス帯域幅を向上することができる。
　本実施例によるサーバは、再起動せずに、インタリーブを再設定するものである。したがって、本実施例に係るサーバは、システムの拡張を行うサーバを提供するうえで極めて有用である。

Claims (12)

  1. 冗長化したメモリを有する情報処理装置において、
    　複数の記憶領域を有し、記憶容量を可変可能な第１メモリと、
    複数の記憶領域を有し、記憶容量を可変可能で前記第１メモリと冗長化した第２メモリと、
    　前記第１メモリの各記憶領域に格納されたデータを前記第２メモリの各記憶領域にそれぞれ対応付けて記憶し、前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記第２メモリに記憶されたデータを、前記第１メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込み、前記第１メモリの変更した後の記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込むように制御するメモリコントローラと、
    　を有することを特徴とする情報処理装置。
  2. 請求項１に記載の情報処理装置において、
    　前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記メモリコントローラは前記第１メモリ及び前記第２メモリの各記憶領域に記憶するデータを確定して、前記第１メモリ及び前記第２メモリの記憶領域の変更に対応した変更した後の記憶領域に前記データをそれぞれ書きこむことを特徴とする情報処理装置。
  3. 請求項２に記載の情報処理装置において、
    　前記メモリコントローラは、前記第１メモリの各記憶領域からのデータ読み出しを禁止し、前記第２メモリに記憶されたデータを、前記第１メモリの記憶領域の変更に対応した新たな記憶領域にそれぞれ書き込み、前記第２メモリの各記憶領域からのデータ読み出しを禁止し、前記第１メモリの新たな記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した新たな記憶領域にそれぞれ書き込むことを特徴とする情報処理装置。
  4. 請求項３に記載の情報処理装置において、
    　前記メモリコントローラが前記第１メモリ及び前記第２メモリの各記憶領域に記憶するデータを確定するために、前記第１メモリ及び前記第２メモリを用いたデータ処理を停止する制御部をさらに有することを特徴とする情報処理装置。
  5. 請求項４に記載の情報処理装置において、
    　前記メモリコントローラが前記第１メモリと前記第２メモリの記憶容量に変更に応じて記第１メモリ及び前記第２メモリの記憶領域の変更に対応した変更した後の記憶領域に前記データをそれぞれ書き込んだ後、前記制御部は再び前記第１メモリ及び前記第２メモリを用いたデータ処理を再開することを特徴とする情報処理装置。
  6. 請求項１に記載の情報処理装置において、
    　前記メモリコントローラは、前記第１メモリと前記第２メモリの記憶容量に変更に応じて記第１メモリ及び前記第２メモリの記憶領域の変更した後の記憶領域に前記データをそれぞれ書き込んだ後、前記第１メモリの変更した後の記憶領域にそれぞれ記憶するデータと前記第２メモリの変更した後の記憶領域にそれぞれ記憶するデータが一致するか否かを判定することを特徴とする情報処理装置。
  7. 請求項１に記載の情報処理装置において、
    　前記メモリコントローラは、前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記第２メモリに記憶されたデータを、前記第１メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込んだ後、前記第１メモリの変更した後の記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した変更した後の記憶領域にそれぞれ書き込むことを特徴とする情報処理装置。
  8. 複数の記憶領域を有し、記憶容量を可変可能な第１メモリと第２メモリを冗長化して有し、前記第１メモリの各記憶領域に格納されたデータを前記第２メモリの各記憶領域にそれぞれ対応付けて記憶する情報処理装置におけるデータの記憶領域を変更するメモリ制御方法において、
    　前記第１メモリと前記第２メモリの記憶容量に変更があった場合、前記第２メモリに記憶されたデータを、前記第１メモリの記憶領域の変更に対応した新たな記憶領域にそれぞれ書き込み、
    　前記第１メモリの新たな記憶領域に書き込まれたデータを、前記第２メモリの記憶容量の変更に対応した新たな記憶領域にそれぞれ書き込む
    ことを特徴とするメモリ制御方法。
  9. データを第１の複数のメモリに分割して記憶する第１のメモリ群と前記データを第２の複数のメモリに分割して冗長に記憶する第２のメモリ群に接続されるメモリ制御装置において、
    　前記第１のメモリ群に接続されてデータの読み書きを行うとともに、前記第１のメモリ群に第３のメモリが追加又は削除され、前記第２のメモリ群に第４のメモリが追加又は削除される場合には、前記第３のメモリが追加又は削除後の第１のメモリ群に分割して記憶された前記データを読み出す第１のメモリ制御回路と、
    　前記第２のメモリ群に接続されてデータの読み書きを行うとともに、前記第１のメモリ群に第３のメモリが追加又は削除され、前記第２のメモリ群に第４のメモリが追加又は削除される場合には、前記第１のメモリ制御回路が前記追加又は削除後の第１のメモリ群から読み出した前記データを、前記第４のメモリが追加又は削除された後の第２のメモリ群に分割して記憶する第２のメモリ制御回路を有することを特徴とするメモリ制御装置。
  10. 前記メモリ制御装置において、
    　前記第２のメモリ制御回路はさらに、
    　前記第４のメモリが追加又は削除された後の第２のメモリ群に分割して記憶された前記データを読み出し、
    　前記第１のメモリ制御回路はさらに、
    　前記第２のメモリ制御回路が前記追加又は削除された後の第２のメモリ群から読み出した前記データを、前記第３のメモリが追加又は削除後の第１のメモリ群に分割して記憶することを特徴とする請求項９記載のメモリ制御装置。
  11. データを第１の複数のメモリに分割して記憶する第１のメモリ群と前記　　データを第２の複数のメモリに分割して冗長に記憶する第２のメモリ群に接続されるとともに、前記第１のメモリ群に接続されてデータの読み書きを行う第１のメモリ制御回路と前記第２のメモリ群に接続されてデータの読み書きを行う第２のメモリ制御回路を有するメモリ制御装置の制御方法において、
    　前記第１のメモリ群に第３のメモリが追加又は削除されるステップと、
    　前記第２のメモリ群に第４のメモリが追加又は削除されるステップと、
    　前記第１のメモリ制御回路が、前記第３のメモリが追加又は削除後の第１のメモリ群に分割して記憶された前記データを読み出すステップと、
    　前記第２のメモリ制御回路が、前記第１のメモリ制御回路が前記追加又は削除後の第１のメモリ群から読み出した前記データを、前記第４のメモリが追加又は削除された後の第２のメモリ群に分割して記憶するステップを有することを特徴とするメモリ制御方法。
  12. 前記メモリ制御方法において、
    　前記第2のメモリ制御回路が、前記第４のメモリが追加又は削除された後の第２のメモリ群に分割して記憶された前記データを読み出すステップと、
    　前記第１のメモリ制御回路が、前記第２のメモリ制御回路が前記追加又は削除された後の第２のメモリ群から読み出した前記データを、前記第３のメモリが追加又は削除後の第１のメモリ群に分割して記憶するステップを有することを特徴とする請求項１１記載のメモリ制御方法。
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