WO2012020505A1 - メモリ制御装置、情報処理装置及びメモリ制御装置の制御方法 - Google Patents

メモリ制御装置、情報処理装置及びメモリ制御装置の制御方法 Download PDF

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data
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memories
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村上大士
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富士通株式会社
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    • G06F3/0683—Plurality of storage devices

Definitions

  • the present invention relates to a memory control device, an information processing device, and a control method for the memory control device.
  • a memory controller as a memory control device for controlling a plurality of redundant memories
  • a server as an information processing device having a redundant memory and a memory control device, and the like are known.
  • the server can continue to execute processing using the other normally operating memory.
  • a server that performs memory access using a memory interleave function in order to speed up memory access.
  • the server divides the data at consecutive addresses and divides and arranges the data by alternately writing the divided data into interleave blocks for each way, which is a divided area of the memory. To do.
  • the server When reading the written data, the server alternately reads data at consecutive addresses from the interleave block for each way, thereby speeding up memory access.
  • the interleaving when the memory is divided into two interleave blocks is called 2-Way memory interleaving
  • the interleaving when the memory is divided into four interleaving blocks is called 4-Way memory interleaving.
  • the server when the server stores data on the memory based on the 2-Way memory interleave setting and then changes the 2-Way memory interleave to the 4-Way memory interleave setting, for example, the write address And read address do not match. Therefore, inconsistency occurs between the data written in the memory and the data read from the memory. Therefore, a server that resolves inconsistencies between data written to memory and data read from memory without restarting the server, that is, interleaving multiple redundant memories without restarting the server. Servers that change settings optimally are being considered.
  • 1 and 2 are schematic diagrams showing a method for changing the interleave setting of the server.
  • the server 30 includes an OS (Operating System) 21, a driver 22, firmware 23, and hardware 24.
  • the hardware 204 includes a CPU (Central Processing1Unit) 1, a memory controller 3, and memories 4 to 7, 25 and 26.
  • the memories 4, 5, and 25 constitute a memory group 12, and the memories 6, 7, and 27 constitute a memory group 13.
  • the memory 25 is added to the storage circuit group A (Side A) 14 side of the server 30 and the memory 26 is added to the storage circuit group B (Side B) 15 side, and then the storage circuit group B is duplicated.
  • (Side B) 15 shows the state until the interleave setting is completed.
  • FIG. 2 shows a state in which interleaving of the duplicated memory circuit group A (Side A) 14 is set.
  • the memory 25 and 26 are added to the server 30 to change the interleave setting from 2-Way interleave setting to 3-Way interleave setting.
  • the n-Way interleave setting is a setting in which data at consecutive addresses is divided into n and written to n memories or data at consecutive addresses is read from n memories.
  • the driver 22 is software that operates on the CPU 1.
  • the firmware 23 is software that operates on the CPU 1. For this reason, the processing procedure of the driver 22 is realized by the CPU 1 executing the driver 22.
  • the processing procedure of the firmware 23 is realized by the CPU 1 executing the firmware 23.
  • the memories 25 and 26 are added to the server 30, respectively.
  • the firmware 23 and the memory controller 3 recognize the added memories 25 and 26, respectively, and perform initialization (step) A).
  • the OS 21 recognizes the memories 25 and 26 as elements constituting the hardware 24 by receiving information on the firmware 23 and the added memories 25 and 26 from the memory controller 3 (step B).
  • the driver 22 operating on the CPU 1 stops the transaction including the memory access of the operating OS 21, and notifies the firmware 23 that the transaction has been stopped. Notify (step C).
  • the driver 22 operating on the CPU 1 sets the server 30 to the sleep mode and stops a transaction including memory access by the OS 21.
  • the firmware 23 operating on the CPU 1 stops the matching check of the read data in the memories 4 to 7, 25 and 26 (step D).
  • the firmware 23 prohibits the memory controller 3 from accessing in the read direction from the storage circuit group B15 (step E).
  • the firmware 23 performs interleave setting for the storage circuit group B15 for which Read access is prohibited (step F).
  • 2-Way interleave setting is changed to 3-Way interleave setting.
  • the firmware 23 changes the interleave setting of the memory circuit group B15 from 2-Way interleave setting to 3-Way interleave setting, it appears to the CPU 1 that the address of the data access target data in the memory has been changed. Therefore, when viewed from the OS 21, the firmware 23, and the driver 22, the data stored in the address after the interleave setting change stored in the storage circuit group B15 appears as data different from the data before the interleave setting change.
  • the firmware 23 operating on the CPU 1 copies the data stored in the storage circuit group A14 to the storage circuit group B15 that has been changed from 2-Way interleave setting to 3-Way interleave setting (step G).
  • the firmware 23 cancels the prohibition of reading from the storage circuit group B15 (step H).
  • the firmware 23 prohibits access in the reading direction from the storage circuit group A14 on the side where the interleave setting has not been changed (step I).
  • the firmware 23 changes the memory circuit group A14 for which read access is prohibited from 2-Way interleave setting to 3-Way interleave setting (step J).
  • the firmware 23 operating on the CPU 1 copies the data stored in the storage circuit group B15 to the storage circuit group A14 (step K).
  • the firmware 23 cancels the prohibition of reading from the storage circuit group A14 (step L).
  • the firmware 23 resumes the read data matching check between the memories 4, 5, 25 and the memories 6, 7, 26, which are duplicated with respect to the memory controller 3 (step M).
  • the firmware 23 notifies the driver 22 that the interleave setting change processing has been completed, and the driver 22 requests the OS 21 to resume the transaction including memory access (step N).
  • data A to data D are stored in six memories 4A to 4F.
  • the memory controller 3 has six channels # 0 to # 5 that access the memories 4A to 4F.
  • the data A is divided into “DATA A_0” and “DATA A_1”, and the 4-Way interleave setting is set.
  • the data is divided into “data A_00”, “data A_01”, “data A_10”, and “data A_11”.
  • data B to D are also divided according to the interleave setting.
  • the firmware 23 sets the interleave setting of the memory circuit group A14 to the 4-way interleave setting and the two 1-way interleave settings before changing the interleave setting when the memory 4F is added.
  • 4-way interleave setting target data A and B are each divided into four and stored in the memories 4A to 4D.
  • Data 1-Way interleave setting target data C is stored in the memory 4E.
  • the data D to be set for 1-Way interleaving is stored in the memory 4F.
  • the firmware 23 changes the interleave setting of the memory circuit group A14 to 4-Way interleave setting and 2-Way interleave setting
  • the data A and B subject to 4-Way interleave setting are changed as before the change of the interleave setting.
  • Each of the data C and D to be set for 2-Way interleave is divided into two. That is, “data C_0” and “data D_0” are stored in the memory 4E, and “data C_1” and “data D_1” are stored in the memory 4F.
  • FIG. 4 shows the data state before and after changing the memory interleave setting when the number of memory modules is reduced. Also in this case, the state after the change of the interleave setting when the memory 4F is reduced is changed only in the access method to the data C and D compared to the state before the change of the interleave setting.
  • the server 30 uses firmware 23 executed by the CPU 1 in order to copy data from the memory group 12 to the memory group 13. Therefore, the data passes through a long path such as memory group 12 ⁇ memory controller 3 ⁇ CPU 1 ⁇ memory controller 3 ⁇ memory group 13. Therefore, it takes time to copy the data, and there is a problem that the stop time of the transaction including the memory access of the OS for changing the interleave setting, that is, the stop time of the server 30 becomes long.
  • the only channels that require data copying are those for which interleave settings have been changed.
  • the server 30 performs copying of all data. Therefore, it takes time to copy the data, and there is a problem that the stop time of the transaction including the memory access of the OS for changing the interleave setting, that is, the stop time of the server 30 becomes long.
  • the memory control device, the information processing device, and the control method for the memory control device disclosed in the specification are intended to shorten the stop time of the information processing device for changing the interleave setting.
  • a memory control device disclosed in the specification divides data into a first plurality of memories and stores the first memory group, and the data is divided into a plurality of second memories.
  • a memory control device connected to a second memory group stored redundantly, having a plurality of channels connected to the first plurality of memories, dividing the data and corresponding to the number of divisions of the data
  • the second control for accessing the second memory group is performed based on the second interleave setting for dividing the data and reading / writing the data divided into the number of memories corresponding to the number of divisions of the data.
  • Change means for changing the first and second interleave settings, and data in a memory corresponding to the channel related to the change in the first interleave setting, and memory corresponding to the channel related to the change in the second interleave setting. And the memory data corresponding to the channel related to the change of the second interleave setting is copied to the first interleave setting. And a copying means for copying to a memory corresponding to the channel according to the change.
  • the information processing apparatus disclosed in the specification includes a first memory group that stores data divided into a plurality of first memories, and a second memory that stores the data redundantly by dividing the data into a plurality of second memories.
  • Information processing comprising a memory group, a memory control device connected to the first and second memory groups, and an arithmetic processing device for reading and writing data to and from the first and second memory groups via the memory control device
  • the memory control device has a plurality of channels connected to the first plurality of memories, divides the data, and divides the data into a number of memories corresponding to the number of divisions of the data
  • De A second control circuit for accessing the second memory group based on a second interleave setting for reading and writing data divided into a number of memories corresponding to the number of memory divisions, the first memory group, and the second memory group.
  • Determining means for determining a third interleave setting based on the number of memories after the change when the number of memories included in the memory group is changed; the third interleave setting; the first and second The first and second interleave settings are changed by using a specifying means for comparing the interleave setting and specifying a channel with a different number of data divisions and a third interleave setting of a portion corresponding to the specified channel. And changing the second interleave setting to the memory data corresponding to the channel related to the change in the first interleave setting.
  • Copy means for copying to a memory corresponding to the channel and copying data in the memory corresponding to the channel related to the change of the second interleave setting to the memory corresponding to the channel related to the change of the first interleave setting.
  • the control method of the memory control device disclosed in the specification includes a first memory group for storing data divided into a plurality of first memories, and a redundant storage by dividing the data into a plurality of second memories.
  • a first interleave setting of the first control circuit included is compared with a second interleave setting of the second control circuit included in the memory control device, and the first control circuit and the second Among the plurality of channels included in each of the control circuits, a channel having a different number of data divisions is identified, and the first and second channels are configured using a third interleave setting of a portion corresponding to the identified channel.
  • the interleave setting is changed, the data in the memory corresponding to the channel related to the change in the first interleave setting is copied to the memory corresponding to the channel related to the change in the second interleave setting, and the second interleave setting is changed. Data in the memory corresponding to the channel related to the change is copied to the memory corresponding to the channel related to the change in the first interleave setting.
  • the memory control device, the information processing device, and the control method for the memory control device disclosed in the specification can reduce the stop time of the information processing device for changing the interleave setting.
  • FIG. 6 is a schematic diagram showing a change process of interleave setting of the server 100.
  • FIG. 6 is a schematic diagram showing a change process of interleave setting of the server 100.
  • 4 is a flowchart showing a change process of interleave setting of the server 100.
  • the server 100 can optimally change the interleave setting associated with the addition or reduction of memory without restarting.
  • the interleave setting is a setting in which data at consecutive addresses is divided and the divided data is read from and written to a number of memories corresponding to the number of divided data.
  • the operation of the server 100 will be described with reference to FIG.
  • FIG. 5 is a block diagram showing a hardware configuration of the server according to the present embodiment.
  • the server 100 includes a CPU (Central Processing Unit) 101, an I / O (Input / Output) device 102, a memory controller 103, a control register 104, an interleave control circuit 105, a duplex control circuit 107, and access control circuits 109 and 116 (first Control circuit, second control circuit), and memories 114A to 114E and 121A to 121E.
  • the memories 114A to 114E form a memory group A114 (first memory group), and the memories 121A to 121E form a memory group B121 (second memory group).
  • the access control circuit 109 and the memory group A 114 form a storage circuit group A (Side A) 108
  • the access control circuit 116 and the memory group B 121 form a storage circuit group B (Side B) 115.
  • the memory circuit group A 108 and the memory circuit group B 115 have a mirroring configuration (duplex configuration). That is, the server 100 has a redundant memory group A114 and memory group B121.
  • the server 100 is duplicated between the memory group A 114 and the memory group B 121 in order to realize high reliability, and when the memory is newly added to or reduced from one memory group. Are added or reduced symmetrically with respect to the other memory group so as to maintain duplication.
  • the server 100 can add or reduce memory while the partition is operating.
  • the server 100 memorize
  • the server 100 redundantly stores data in the same continuous address in the memory group B121 by write control using memory interleaving.
  • the access control circuit 109 performs data access by writing data at successive addresses into the memories 114A to 114E using interleave control or reading data at successive addresses using interleave control.
  • the memory interleaving means that the memory controller 103 divides data having continuous addresses for each way, which is a fixed division unit, and writes the divided data to or reads from the way. In other words, continuous memory addresses are assigned to the memories 114A to 114F.
  • the memory controller 103 performs data access to continuous addresses across the boundaries between the memories 114A and 114B, the boundaries between the memories 114B and 114C, the boundaries between the memories 114C and 114D, and the boundaries between the memories 114D and 114E.
  • the access control circuit 116 performs data access by writing data at addresses consecutive in the memories 121A to 121E using interleave control or reading data using interleave control. That is, consecutive memory addresses are assigned to the memories 121A to 121E.
  • the memory controller 103 performs data access to continuous addresses across the boundaries of the memories 121A and 121B, the boundaries of the memories 121B and 121C, the boundaries of the memories 121C and 121D, and the boundaries of the memories 121D and 121E.
  • the memory group A 114 and the memory group B 121 are duplexed by mirroring, and the same data is stored in the set of the memories 114A and 121A.
  • a set of memories 114B and 121B, a set of memories 114C and 121C, a set of memories 114D and 121D, and a set of memories 114E and 121E are stored in the same data.
  • a CPU 101 as an arithmetic processing device performs arithmetic processing in the server 100.
  • the operations executed by the server 100 include reading from the memory, writing to the memory, and the like in response to a command held by the program executed by the CPU 101, a request from a client device connected to the server 100, and the like.
  • the server 100 exchanges data with an external device such as a client device via an I / O device 102 such as a network controller.
  • the CPU 101 accesses any one of the memories 114A to 114E and 121A to 121E via the memory controller 103.
  • the memory controller 103 reads data from any of the memories 114A to 114E, 121A to 121E, or writes data to any of the memories 114A to 114E, 121A to 121E.
  • the CPU 101 controls the memory controller 103 so as to stop the data processing using the memories 114A to 114E and 121A to 121E when changing the interleave setting.
  • the CPU 101 sets the server 100 to a sleep mode, and stops a transaction such as memory access by the OS (Operating System) 201 illustrated in FIG.
  • the driver 202 shown in FIG. 6 is software having a function of stopping the transaction of the OS 201, and the driver 202 stops the transaction of the OS 201.
  • the transaction is a process in which several sessions executed by the server 100 are grouped.
  • the session is a unit of a query in the database management system issued when the database 100 is updated by a request from the client device in the server 100 and a response to the query.
  • the driver 202 is incorporated in the OS 201.
  • the memory controller 103 includes a control register 104, an interleave control circuit 105, a ROM (Read Only Memory) 106, a duplex control circuit 107, and access control circuits 109 and 116.
  • the interleave control circuit 105 includes a read / write control unit 122 (reading control unit), an interleaving control unit 123 (changing unit), and a data copy control unit 124 (copying unit).
  • the duplex control circuit 107 includes a data comparison unit 125.
  • the access control circuit 109 includes a read / write setting unit 110, an interleave setting unit 111, a memory copy unit 112, and a memory access unit 113.
  • the access control circuit 116 includes a read / write setting unit 117, an interleave setting unit 118, a memory copy unit 119, and a memory access unit 120.
  • the access control circuit 109 also includes channels # 0 to # 5 for accessing the memory group A114.
  • the access control circuit 116 includes channels # 0 to # 5 for accessing the memory group B121.
  • “channels # 0 to # 5” for accessing the memory group A114 included in the access control circuit 109, and “channels # 0 to # 5” for accessing the memory group B121 included in the access control circuit 116 Have the same name but different interleave group number settings. The interleave group number will be described later.
  • the control register 104 stores setting information for the memory controller 103 to execute processing. Based on the setting information, the interleave control circuit 105, the duplex control circuit 107, and the access control circuits 109 and 116 execute processing.
  • the read / write control unit 122 of the interleave control circuit 105 controls the read / write of each data of the read / write setting units 110 and 117.
  • the read / write control unit 122 prohibits the read / write setting unit 110 from accessing the memory in the reading direction from the storage circuit group A108.
  • the access control circuit 109 prohibits access in the reading direction from the memory group A114.
  • the read / write control unit 122 prohibits the read / write setting unit 117 from accessing the memory in the reading direction from the storage circuit group B115.
  • the access control circuit 116 prohibits access in the reading direction from the memory group B121.
  • the interleave control unit 123 of the interleave control circuit 105 sets memory interleave for each of the redundant storage circuit group A108 and storage circuit group B115, that is, for each side. Specifically, the interleave control unit 123 can change the interleave setting for each channel by performing the interleave setting for each channel of the access control circuits 109 and 116. The interleave setting for each channel of the access control circuits 109 and 116 is stored in the interleave setting units 111 and 118, respectively.
  • the data copy control unit 124 of the interleave control circuit 105 controls data copying performed in units of storage circuits (Side) or in units of channels. For example, when copying the data stored in the memory 114A to the memory 121A, the data copy control unit 124 controls the memory copy unit 112 to read the data stored in the memory 114A, and the read data is read. The memory copy unit 119 is controlled to write data to the memory 121A.
  • the interleave control circuit 105 has 1) a function for controlling interleave setting in units of Sides or channels, 2) a function for setting read / write of data in the access control circuits 109 and 116 in units of Sides, and 3). It has a function of copying data in side units or channel units.
  • the data comparison unit 125 of the duplex control circuit 107 checks whether the data read from the memory groups A 114 and B 121 that are duplicated by the memory access units 113 and 120 are the same. Further, the duplex control circuit 107 stops and restarts the check function of the data comparison unit 125. Further, the duplex control circuit 107 performs control to maintain the duplex state of the memory circuit group A 108 and the memory circuit group B 115.
  • the duplexing control executed by the duplexing control circuit 107 is a control for making the data stored in the memory group A114 and the memory group B121 always the same. When data is written to the memory group A114 by using the interleave control, the data is stored in the memory group B121. Also, the same data is written simultaneously using interleave control.
  • the access control circuit 109 of the memory circuit group A 108 controls access to data stored in the memories 114A to 114E. Specifically, read / write setting information is stored in the read / write setting unit 110 of the access control circuit 109.
  • the interleave setting unit 111 of the access control circuit 109 stores memory interleave setting information.
  • the memory copy unit 112 of the access control circuit 109 reads data from the memories 114A to 114E and outputs the data to the memories 121A to 121E via the data copy control unit 124, or copies the data in the memories 121A to 121E to the memories 114A to 114E. To do.
  • the memory access unit 113 of the access control circuit 109 reads the data in the memories 114A to 114E and outputs the data to the data comparison unit 125.
  • the access control circuit 116 in the memory circuit group B 115 controls access to the data in the memories 121A to 121E.
  • the read / write setting unit 117 of the access control circuit 116 stores read / write setting information.
  • the interleave setting unit 118 of the access control circuit 116 stores memory interleave setting information.
  • the memory copy unit 119 of the access control circuit 116 reads data from the memories 121A to 121E and outputs the data to the memories 114A to 114E via the data copy control unit 124, or copies the data in the memories 114A to 114E to the memories 121A to 121E. To do.
  • the memory access unit 120 of the access control circuit 116 reads the data in the memories 121A to 121E and outputs the data to the data comparison unit 125.
  • FIG. 6 shows the relationship between the OS 201, the driver 202, the firmware 203, and the memory controller 103 included in the server 100 that operate on the server 100.
  • the firmware 203 is software incorporated in the server 100 to perform basic control such as hardware start-up processing and termination processing, and is software executed by the CPU 101 connected to the memory controller 103. That is, the processing of the firmware 203 is realized by the CPU 101 connected to the memory controller 103 executing.
  • the firmware 203 operating on the CPU 101 has completed the data copy process (data write process to each of the memories 114A to 114E and 121A to 121E) and the copy process when the interleave setting of the memory controller 103 is performed and the interleave is reset.
  • the driver 202 is executed.
  • the firmware 203 sets the optimum interleave setting (third interleave setting) in the installed memory configuration and the current interleave setting (first and second interleave settings) set in the access control circuit 109 or 116. ) And a process of specifying channels having different data division numbers (way numbers).
  • the firmware 203 executes a process for setting the optimum interleave setting in the interleave control circuit 105 in units of Sides or channels.
  • the firmware 203 and the access control circuits 109 and 116 have data indicating the relationship between channel numbers and interleave group numbers as interleave settings.
  • the channel number is a number for identifying each channel.
  • the interleave group number is a number for identifying whether each channel belongs to a continuous data group or a different data group. For example, in the 4-Way interleave setting, data of consecutive addresses is divided into four, and the divided data is written into four memories through the channels of channel numbers # 0 to # 3. 0 to # 3 belong to a group of continuous data.
  • a common interleave group number “0” is assigned to the four channel numbers # 0 to # 3.
  • the channel of channel number # 4 since the channel of channel number # 4 is not used in the 4-way interleave setting, it belongs to a data group different from the channels of channel numbers # 0 to # 3. Therefore, an interleave group number “1” different from “0” is assigned to channel number # 4. Since the interleave setting is data indicating the relationship between the channel number and the interleave group number, the firmware 203 can easily identify channels having different data division numbers when comparing a plurality of interleave settings.
  • the firmware 203 operating on the CPU 101 is based on the information on the memory installed in the server 100 (specifically, the information on the number of memories included in one memory group) and the data path (data division number ( By determining (Way number), an optimal interleave setting is determined.
  • the number of data divisions is 2 to the nth power (n is an integer of 0 or more), such as 1, 2, 4, 8, 16,.
  • the firmware 203 can increase the number of data divisions within a range that is a combination of 2 to the nth power and does not exceed the number of memories included in one memory group. Set to value.
  • the number of data divisions is a combination of 2 to the nth power and the maximum value is set within a range not exceeding the number of memories.
  • the number of divisions is determined as “4” and “1”. Thereafter, when the number of memories included in the memory group A 114 increases by 1 to 6, the data division number candidates are “4”, “1”, “1”, or “4”, “2”. Even when there are five or six memories, the path of data divided into four does not change. Therefore, when there are six memories, the firmware 203 sets the number of divisions of data stored in the remaining two memories to two. Is set to the maximum value within a range not exceeding the number of memories.
  • the firmware 203 determines the number of data divisions as “4” and “2”.
  • the optimum interleave setting is a combination of the 4-way interleave setting and the 2-way interleave setting.
  • nth power of 2 n: integer more than 0
  • m It may be set to the maximum value within a range that is a combination of n-th power (m, n: an integer of 0 or more) and does not exceed the number of memories.
  • the memory controller 103 causes the memory circuit group A 108 and the storage circuit to be in a state where the CPU 101 stops the transaction including the memory access of the OS 201.
  • the interleave setting is changed alternately for the group B115. More specifically, when the memories 114F and 121F are newly added to the memory group A 114 and the memory group B 121, respectively, the firmware 203 determines the optimum interleave setting in the added memory configuration, and the optimum interleave setting and access.
  • the current interleaving setting set in the control circuit 116 is compared, and channels having different data division numbers are specified.
  • the interleave control circuit 115 changes the interleave setting of the access control circuit 116 corresponding to the specified channel, and the data in the memory group A 114 corresponding to the specified channel is changed to the memory group B 121 corresponding to the specified channel. Copy with the new interleave setting.
  • the interleave control circuit 115 copies the data in the memories 114E and 114F corresponding to the two 1-Way interleave setting channels # 4 and # 5 to the memories 121E and 121F with the 2-Way interleave setting.
  • the interleave control circuit 115 changes the interleave setting of the access control circuit 109 corresponding to the specified channel, and the data in the memory group B121 corresponding to the specified channel is changed to the memory group A114 corresponding to the specified channel. Copy with the new interleave setting. For example, the interleave control circuit 115 copies the data in the memories 121E and 121F corresponding to the channels # 4 and # 5 to the memories 114E and 114F with 2-Way interleave setting. As described above, the interleave control circuit 115 sequentially changes the interleave settings of the access control circuits 116 and 109 corresponding to channels having different data division numbers, and newly adds data in the memory corresponding to channels having different data division numbers.
  • the memory interleaving in the server 100 is reset by copying using the appropriate interleaving setting. Therefore, only the data of the channel related to the interleave setting changed according to the change in the number of memories is copied.
  • Reconfiguration of memory interleaving according to the change in the number of memories means that if the number of memories increases, the data is divided according to the increased number and stored in the memory using the new interleaving settings. The data is divided in accordance with and stored in the memory using the new interleave setting.
  • FIGS. 6 and 7 are schematic diagrams showing the interleave setting change process of the server 100.
  • FIG. FIG. 8 is a flowchart showing the interleave setting change process of the server 100.
  • FIG. 6 shows a state from the addition of the memories 114F and 121F to the server 100 until the change of the interleave setting of the access control circuit 116 and the copying of data from the storage circuit group A 108 to the storage circuit group B 115 are completed.
  • FIG. 7 shows a state until the change of the interleave setting of the access control circuit 109 and the copying of data from the storage circuit group B115 to the storage circuit group A108 are completed.
  • two 1-Way interleave settings corresponding to channels # 4 and # 5 are changed to 2-Way interleave settings by adding memories 114F and 121F to server 100, respectively.
  • the n-Way interleave setting is a setting in which data at consecutive addresses is divided into n and written to n memories / read from n memories.
  • the driver 202 is software that operates on the CPU 101
  • the firmware 203 is software that operates on the CPU 101. Therefore, the processing procedure of the driver 202 is realized by the CPU 101 executing the driver 202 below.
  • the processing procedure of the firmware 203 is realized when the CPU 101 executes the firmware 203.
  • the memories 114F and 121F are added to the server 100, respectively.
  • the firmware 203 and the memory controller 103 recognize the added memories 114F and 121F and perform initialization (step S1).
  • the OS 201 recognizes the memories 114F and 121F as hardware configurations by receiving the information of the memories 114F and 121F added from the firmware 203 and the memory controller 103, respectively (step S2).
  • the driver 202 stops the transaction including the memory access of the operating OS 201, and notifies the firmware 203 that the transaction has been stopped (step S3).
  • the driver 202 sets the server 100 to the sleep mode and stops the transaction including the memory access by the OS 201.
  • the CPU 101 stops the transaction of the OS 201.
  • the data stored in the storage circuit group A 108 and the storage circuit group B 115 is determined, and the interleave control circuit 105 of the memory controller 103 is accessed by the access control circuits 109 and 116. Change the interleave setting for.
  • the CPU 101 stops data processing using the memory circuit group A108 and the memory circuit group B115.
  • the firmware 203 operating on the CPU 101 determines the optimal interleave setting after adding the memory (step S4). Specifically, the firmware 203 divides data having consecutive addresses based on information on the installed memory (specifically, information on the number of memories included in one memory group) and a data path. By determining the number, the optimum interleave setting is determined. Since the number of data divisions is a combination of m raised to the nth power (m, n: an integer greater than or equal to 0), the optimum interleaving is performed in a state where each of the memory circuits A108 and B115 has six memories.
  • the setting is a combination of 4-Way interleave setting and 2-Way interleave setting. In FIG.
  • the optimum interleave setting is data indicating the relationship between the channel number and the interleave group number included in the firmware 203.
  • the firmware 203 compares the determined optimum interleave setting with the current interleave setting of the access control circuit 116, and identifies channel numbers having different data division numbers (step S5).
  • the channel numbers of the channels with different data division numbers are “# 4” and “# 5”.
  • the firmware 203 stops the matching check of the read data of the memory group A 114 and the memory group B 121 (step S6). If reading of data from one of the memory groups is prohibited in a state where the memory group A 114 and the memory group B 121 are duplicated, read data from the duplicated memory group A 112 and memory group B 113 are different. In order to prevent the duplex control circuit 107 from detecting this state as a hardware failure, the firmware 203 suppresses the coincidence check of the read data from the memory group A 114 and the memory group B 121 in the duplex control circuit 107.
  • the firmware 203 sets the optimum interleave setting corresponding to the channel number specified in step S5 in the interleave control unit 123 of the interleave control circuit 105 (step S7).
  • the interleave control unit 123 of the interleave control circuit 105 stores the optimal interleave setting corresponding to the channel number received from the firmware 203 (step S8).
  • the optimum interleave setting corresponding to the channel number received from the firmware 203 or specified by the firmware 203 indicates the relationship between the channel numbers “# 4” and “# 5” and the interleave group number “1”. It is data.
  • the read / write control unit 122 of the interleave control circuit 105 prohibits access to the access control circuit 116 in the read direction from the storage circuit group B115 (step S9). If the interleave setting of the access control circuit 116 is changed after the data is arranged in the memory group 121 of the memory circuit group B115, mismatch between the written data and the read data occurs. Therefore, the read / write control unit 122 prohibits the access control circuit 116 from reading data, thereby making it impossible to use data inconsistent in the access control circuit 116.
  • the interleave control circuit 105 prohibits the access control circuit 116 from accessing in the read direction from the storage circuit group B115, and then reads the access control circuit 109 from the storage circuit group A108.
  • the interleave control circuit 105 prohibits the access control circuit 109 from accessing in the read direction from the storage circuit group A 108, and then reads the access control circuit 116 from the storage circuit group B 115 (Read). Direction access may be prohibited.
  • the interleave control unit 123 of the interleave control circuit 105 changes the interleave setting of the access control circuit 116 using the optimal interleave setting corresponding to the channel number specified by the firmware 203 (step S10).
  • the interleave group number corresponding to the channel number “# 5” of the access control circuit 116 is changed from “2” to “1”. That is, since the interleave group number corresponding to the channel number “# 5” is changed to “1”, the interleave corresponding to the channel numbers “# 4” and “# 5” in which the interleave group number “1” is set.
  • the setting is changed from two 1-Way interleave settings to one 2-Way interleave setting.
  • the firmware 101 has changed the interleave setting corresponding to the channel numbers “# 4” and “# 5” from two 1-Way interleave settings to one 2-Way interleave setting. It looks like the address to access the data has changed. Therefore, when viewed from the OS 201, the firmware 203, and the driver 202, the data stored in the memory circuit group B115 and stored at the address after the interleave setting change is seen as data different from the data before the interleave setting change. .
  • the data copy control unit 124 of the interleave control circuit 105 accesses the data in the memories 114E and 114F corresponding to the channel numbers (“# 4” and “# 5”) related to the interleave setting to be changed by the access control circuit 109. Copying is made to the memories 121E and 121F corresponding to the channel numbers (“# 4” and “# 5”) related to the changed interleave setting of the control circuit 116 (step S11).
  • Data read from the memories 114E and 114F by the data copy control unit 124 of the interleave control circuit 105 is data when a transaction including memory access of the OS 201 is stopped.
  • the read / write control unit 122 of the interleave control circuit 105 cancels the prohibition of access in the read direction from the storage circuit group B115 to the access control circuit 116 (step S12).
  • the firmware 203 or the data copy control unit 124 of the interleave control circuit 105 may determine whether or not the copy is normally completed when the copy is completed.
  • the read / write control unit 122 of the interleave control circuit 105 prohibits access to the access control circuit 109 in the read direction from the storage circuit group A108 (step S13). If the interleave setting of the access control circuit 109 is changed after the data is arranged in the memory group 114 of the memory circuit group A 108, mismatch between the written data and the read data occurs. Therefore, the read / write control unit 122 prohibits the data read from the access control circuit 109 from being used, thereby making it impossible to use data inconsistent in the access control circuit 109.
  • the interleave control unit 123 of the interleave control circuit 105 changes the interleave setting of the access control circuit 109 using the optimal interleave setting corresponding to the channel number specified by the firmware 203 (step S14).
  • the interleave group number corresponding to the channel number “# 5” of the access control circuit 109 is changed from “2” to “1”. That is, since the interleave group number corresponding to the channel number “#” # 5 ”is changed to“ 1 ”, the interleave setting corresponding to the channel numbers“ # 4 ”and“ # 5 ”is two 1-Way interleave settings. To one 2-Way interleave setting.
  • the data copy control unit 124 of the interleave control circuit 105 performs access control on the data in the memories 121E and 121F corresponding to the channel numbers (“# 4” and “# 5”) related to the changed interleave setting of the access control circuit 116. Copy to the memories 114E and 114F corresponding to the channel numbers (“# 4” and “# 5”) related to the changed interleave setting of the circuit 109 (step S15). Data read from the memories 121E and 121F by the data copy control unit 124 of the interleave control circuit 105 is data when a transaction including memory access of the OS 201 is stopped.
  • the read / write control unit 122 of the interleave control circuit 105 cancels the prohibition of access in the read direction of the storage circuit group A108 with respect to the access control circuit 109 (step S16).
  • the data copy control unit 124 of the interleave control circuit 105 notifies the firmware 203 that the copy has been completed (step S17). Again, the firmware 203 or the data copy control unit 124 of the interleave control circuit 105 may determine whether the copy has been completed normally when the copy is completed.
  • the firmware 203 resumes the matching check of the read data of the memory group A 114 and the memory group B 121 (step S18).
  • the firmware 203 notifies the driver 202 that the interleave setting change processing has been completed, and the driver 202 requests the OS 201 to resume the transaction including memory access (step S19).
  • the CPU 101 resumes a transaction including memory access in response to a transaction resumption request to the OS 201 from the driver 202. That is, the server 100 returns from the sleep mode and resumes data processing using the memory group A 114 and the memory group B 121.
  • the information acquired in each step described above is stored in the OS 201 or the memory controller 103 and can be appropriately acquired from the driver 202 or the firmware 203.
  • FIGS. 6 to 8 illustrate the interleave setting changing process when the memory is increased, but the interleaving setting changing process of FIGS. 6 to 8 is similarly executed when the memory is reduced. That is, the interleaving setting changing process of FIGS. 6 to 8 is executed when the number of memories changes.
  • a part of the interleave setting of the access control circuits 109 and 116 is changed according to the optimum interleave setting, and only the data corresponding to the channel whose interleave setting is changed is copied. Therefore, the server 100 stop time for changing the data copy time and interleave setting can be shortened. Further, since the data copy is completed in the memory controller 103 and the change of the interleave setting is completed without requiring the server 100 to be restarted, the data copy time and the stop time of the server 100 for changing the interleave setting can be reduced. It can be shortened.
  • the server 100 can optimally change the interleave setting without requiring restart by alternately changing the interleave setting of the redundant memory. Furthermore, even when the memory is increased or decreased, the server 100 can reset the interleaving in a short time, and can improve the memory access bandwidth.

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Abstract

　メモリ群１１４及びメモリ群１２１に含まれるメモリ数が変化した場合に、ファームウェア２０３が当該メモリ数の情報及びデータの経路に基づいて、最適なインタリーブ設定を決定し、最適なインタリーブ設定とアクセス制御回路１０９，１１６のインタリーブ設定とを比較し、データの分割数が異なるチャンネルを特定し、インタリーブ制御回路１０５が特定されたチャンネルに対応する部分の最適なインタリーブ設定を使ってアクセス制御回路１０９，１１６のインタリーブ設定の一部を変更し、インタリーブ設定が変更されたチャンネルに対応するデータのみをコピーする。

Description

メモリ制御装置、情報処理装置及びメモリ制御装置の制御方法
　本発明は、メモリ制御装置、情報処理装置及びメモリ制御装置の制御方法に関する。
　従来より、冗長化された複数のメモリを制御するメモリ制御装置としてのメモリコントローラや、冗長化されたメモリ及びメモリ制御装置を有する情報処理装置としてのサーバ等が知られている。これにより、複数のメモリのうちいずれかのメモリにエラーが発生しても、正常動作している他のメモリを用いて、サーバは継続して処理を実行することができる。また、メモリアクセスをより高速化するため、メモリインタリーブ（Ｍｅｍｏｒｙ　Ｉｎｔｅｒｌｅａｖｅ）機能を用いてメモリアクセスを行うサーバがある。すなわち、サーバは、メモリへのデータの書き込み時に、連続するアドレスのデータを分割して、メモリの分割された領域であるウェイ毎のインタリーブブロックに分割したデータを交互に書き込むことにより分割して配置する。そして、書き込みを行ったデータを読み込む場合には、サーバは、ウェイ毎のインタリーブブロックから連続するアドレスのデータを交互に読み出すことにより、メモリアクセスの高速化を図る。ここで、メモリが２つのインタリーブブロックに分割される場合のインタリーブを、２－Ｗａｙ・メモリインタリーブといい、メモリが４つのインタリーブブロックに分割される場合のインタリーブを４－Ｗａｙ・メモリインタリーブという。
　しかしながら、例えばサーバが２－Ｗａｙ・メモリインタリーブの設定に基づいてメモリ上にデータを格納した後に当該２－Ｗａｙ・メモリインタリーブを例えば４－Ｗａｙ・メモリインタリーブの設定に変更した場合には、書き込みアドレスと読み出しアドレスが一致しない。そのため、メモリに書き込んだデータとメモリから読みだしたデータとに不整合が発生する。そこで、サーバを再起動せずに、メモリに書き込んだデータとメモリから読みだしたデータとの不整合を解消するサーバ、即ち、サーバを再起動せずに、冗長化された複数のメモリのインタリーブ設定を最適に変更するサーバが考えられている。
　以下、冗長化された複数のメモリのインタリーブ設定を最適に変更する方法を説明する。
　図１、図２は、サーバのインタリーブ設定を変更する方法を示す模式図である。図１、図２において、サーバ３０は、ＯＳ（Operating System）２１、ドライバ２２、ファームウェア２３、及びハードウェア２４を備えている。ハードウェア２０４は、ＣＰＵ（Central Processing Unit）１、メモリコントローラ３、メモリ４～７，２５，２６を含む。メモリ４，５，２５はメモリ群１２を構成し、メモリ６，７，２７はメモリ群１３を構成する。
　図１では、サーバ３０の記憶回路群Ａ（Ｓｉｄｅ　Ａ）１４側にメモリ２５を追加するとともに、記憶回路群Ｂ（Ｓｉｄｅ　Ｂ）１５側にメモリ２６を追加してから、二重化した記憶回路群Ｂ（Ｓｉｄｅ　Ｂ）１５のインタリーブ設定を完了するまでの状態を示している。また、図２では、二重化した記憶回路群Ａ（Ｓｉｄｅ　Ａ）１４のインタリーブを設定した状態を示している。ここでは、サーバ３０にメモリ２５，２６をそれぞれ追加することによって、インタリーブ設定を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更する場合を説明する。ｎ－Ｗａｙインタリーブ設定とは、連続するアドレスのデータをｎ分割して、ｎ個のメモリに書き込み又はｎ個のメモリから連続するアドレスのデータを読み出す設定のことである。また、ドライバ２２はＣＰＵ１上で動作するソフトウェアである。また、ファームウェア２３はＣＰＵ１上で動作するソフトウェアである。このため、ドライバ２２の処理手順は、ＣＰＵ１がドライバ２２を実行することにより実現される。また、ファームウェア２３の処理手順は、ＣＰＵ１がファームウェア２３を実行することにより実現される。
　まず、サーバ３０にメモリ２５，２６をそれぞれ追加する。メモリ２５が記憶回路群Ａ１４に追加され、メモリ２６が記憶回路群Ｂ１５に追加されると、ファームウェア２３、及びメモリコントローラ３は追加されたメモリ２５，２６をそれぞれ認識し、初期化を行う（ステップＡ）。ＯＳ２１はファームウェア２３、及びメモリコントローラ３から追加されたメモリ２５，２６の情報を受け取ることにより、メモリ２５，２６をハードウェア２４を構成する要素として認識する（ステップＢ）。記憶回路群Ａ１４及び記憶回路群Ｂ１５のインタリーブ設定を変更するため、ＣＰＵ１上で動作するドライバ２２は稼動しているＯＳ２１のメモリアクセス等を含むトランザクションを停止し、トランザクションを停止した旨をファームウェア２３に通知する（ステップＣ）。ＣＰＵ１上で動作するドライバ２２は、サーバ３０をスリープモードに設定してＯＳ２１によるメモリアクセスを含むトランザクションを停止する。
　ＣＰＵ１上で動作するファームウェア２３はメモリ４～７，２５，２６の読み出しデータの一致チェックを停止する（ステップＤ）。ファームウェア２３はメモリコントローラ３に対して、記憶回路群Ｂ１５からの読み出し（Ｒｅａｄ）方向のアクセスを禁止する（ステップＥ）。ファームウェア２３はＲｅａｄアクセスを禁止した記憶回路群Ｂ１５にインタリーブ設定を行う（ステップＦ）。ここでは、例えば、２－Ｗａｙインタリーブ設定を３－Ｗａｙインタリーブ設定に変更する場合について説明する。ファームウェア２３が、記憶回路群Ｂ１５のインタリーブ設定を２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更したことによって、ＣＰＵ１からはメモリ上のデータアクセス対象のデータのアドレスが変更されたように見える。そのため、ＯＳ２１、ファームウェア２３、ドライバ２２から見ると、記憶回路群Ｂ１５に記憶しているインタリーブ設定変更後のアドレスに格納されているデータはインタリーブ設定変更前のデータとは異なったデータとして見える。
　ＣＰＵ１上で動作するファームウェア２３は記憶回路群Ａ１４に記憶しているデータを、２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更した記憶回路群Ｂ１５へコピーする（ステップＧ）。ファームウェア２３は記憶回路群Ａ１４のデータの記憶回路群Ｂ１５へのコピーを完了したら、記憶回路群Ｂ１５からの読み出し禁止を解除する（ステップＨ）。次に、ファームウェア２３はインタリーブ設定を変更していない側である記憶回路群Ａ１４からの読み出し方向のアクセスを禁止する（ステップＩ）。ファームウェア２３は読み出しアクセスを禁止した記憶回路群Ａ１４を、２－Ｗａｙインタリーブ設定から３－Ｗａｙインタリーブ設定に変更する（ステップＪ）。
　ＣＰＵ１上で動作するファームウェア２３は記憶回路群Ｂ１５に記憶しているデータを記憶回路群Ａ１４へコピーする（ステップＫ）。ファームウェア２３は記憶回路群Ｂ１５のデータの記憶回路群Ａ１４へのコピーを完了したら、記憶回路群Ａ１４からの読み出し禁止を解除する（ステップＬ）。ファームウェア２３はメモリコントローラ３に対し二重化されているメモリ４，５，２５とメモリ６，７，２６との間の読み出しデータの一致チェックを再開する（ステップＭ）。ファームウェア２３はインタリーブ設定変更処理が終了したことをドライバ２２に通知し、ドライバ２２はＯＳ２１に対してメモリアクセスを含むトランザクションの再開を要求する（ステップＮ）。
　次に、図３を使って、メモリを追加した場合のインタリーブ設定変更前後のデータの状態を説明する。
　例えば、図３に示すように、６つのメモリ４Ａ～４ＦにデータＡ～データＤが格納されるものとする。メモリコントローラ３は、メモリ４Ａ～４Ｆにアクセスする６つのチャンネル＃０～＃５を有する。また、データＡは、図３に示すように、２－Ｗａｙインタリーブ設定が設定されている場合には、「データＡ＿０」及び「データＡ＿１」に分割され、４－Ｗａｙインタリーブ設定が設定されている場合には、「データＡ＿００」、「データＡ＿０１」、「データＡ＿１０」及び「データＡ＿１１」に分割される。データＢ～ＤもデータＡと同様にインタリーブ設定に応じて分割される。
　仮に、メモリ４Ｆを追加した場合のインタリーブ設定変更前に、ファームウェア２３が記憶回路群Ａ１４のインタリーブ設定を４－Ｗａｙインタリーブ設定及び２つの１－Ｗａｙインタリーブ設定に設定するものとする。この場合、４－Ｗａｙインタリーブ設定対象のデータＡ，Ｂは各々４分割されて、メモリ４Ａ～４Ｄに格納される。１－Ｗａｙインタリーブ設定対象のデータＣはメモリ４Ｅに格納される。又、１－Ｗａｙインタリーブ設定対象のデータＤはメモリ４Ｆに格納される。次に、ファームウェア２３が記憶回路群Ａ１４のインタリーブ設定を４－Ｗａｙインタリーブ設定及び２－Ｗａｙインタリーブ設定に変更すると、インタリーブ設定変更前と同様に、４－Ｗａｙインタリーブ設定対象のデータＡ，Ｂは各々４分割されて、メモリ４Ａ～４Ｄに格納されている。２－Ｗａｙインタリーブ設定対象のデータＣ，Ｄは各々２分割される。すなわち、「データＣ＿０」及び「データＤ＿０」は、メモリ４Ｅに格納され、「データＣ＿１」及び「データＤ＿１」は、メモリ４Ｆに格納される。このように、メモリ４Ｆを追加した場合のインタリーブ設定変更後の状態は、インタリーブ設定変更前の状態と比べて、データＣ，Ｄへのアクセス方法だけが変更される。メモリモジュール数を削減した場合のメモリインタリーブ設定変更前後のデータの状態を図４に示す。この場合も、メモリ４Ｆを削減した場合のインタリーブ設定変更後の状態は、インタリーブ設定変更前の状態と比べて、データＣ，Ｄへのアクセス方法だけが変更される。
特表２００６－５０５８６４号公報 特開２００８－２１７７２７号公報
　ところで、上記サーバ３０は、メモリ群１２からメモリ群１３にデータをコピーするために、ＣＰＵ１が実行するファームウェア２３を利用する。このため、データは、メモリ群１２→メモリコントローラ３→ＣＰＵ１→メモリコントローラ３→メモリ群１３のような長い経路を通る。従って、データのコピーに時間がかかり、インタリーブ設定の変更のためのＯＳのメモリアクセスを含むトランザクションの停止時間、即ちサーバ３０の停止時間が長くなるという課題がある。
　また、図３及び図４に示すように、データのコピーが必要なチャンネルは、インタリーブ設定が変更されたチャンネルだけである。しかしながら、上記サーバ３０は、全てのデータのコピーを実行している。従って、データのコピーに時間がかかり、インタリーブ設定の変更のためのＯＳのメモリアクセスを含むトランザクションの停止時間、即ちサーバ３０の停止時間が長くなるという課題がある。
　上記課題に鑑み、明細書に開示されたメモリ制御装置、情報処理装置及びメモリ制御装置の制御方法は、インタリーブ設定の変更のための情報処理装置の停止時間を短縮することを目的とする。
　上記目的を達成するため、明細書に開示されたメモリ制御装置は、データを第１の複数のメモリに分割して記憶する第１メモリ群と、前記データを第２の複数のメモリに分割して冗長に記憶する第２メモリ群とに接続するメモリ制御装置であって、前記第１の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第１のインタリーブ設定に基づき、前記第１メモリ群にアクセスする第１の制御回路と、前記第２の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第２のインタリーブ設定に基づき、前記第２メモリ群にアクセスする第２の制御回路と、前記第１メモリ群及び前記第２メモリ群に含まれるメモリの個数が変化した場合に、変化後のメモリの個数に基づいて、第３のインタリーブ設定を決定する決定手段と、前記第３のインタリーブ設定と前記第１及び第２のインタリーブ設定とを比較し、データの分割数が異なるチャンネルを特定する特定手段と、前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１及び第２のインタリーブ設定を変更する変更手段と、前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーするコピー手段とを備える。
　明細書に開示された情報処理装置は、データを第１の複数のメモリに分割して記憶する第１メモリ群と、前記データを第２の複数のメモリに分割して冗長に記憶する第２メモリ群と、前記第１及び第２のメモリ群に接続するメモリ制御装置と、前記メモリ制御装置を介して前記第１及び第２のメモリ群にデータを読み書きする演算処理装置とを有する情報処理装置であって、前記メモリ制御装置は、前記第１の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第１のインタリーブ設定に基づき、前記第１メモリ群にアクセスする第１の制御回路と、前記第２の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第２のインタリーブ設定に基づき、前記第２メモリ群にアクセスする第２の制御回路と、前記第１メモリ群及び前記第２メモリ群に含まれるメモリの個数が変化した場合に、変化後のメモリの個数に基づいて、第３のインタリーブ設定を決定する決定手段と、前記第３のインタリーブ設定と前記第１及び第２のインタリーブ設定とを比較し、データの分割数が異なるチャンネルを特定する特定手段と、前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１及び第２のインタリーブ設定を変更する変更手段と、前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーするコピー手段とを備える。
　明細書に開示されたメモリ制御装置の制御方法は、データを第１の複数のメモリに分割して記憶する第１メモリ群、及び前記データを第２の複数のメモリに分割して冗長に記憶する第２メモリ群に接続されるメモリ制御装置の制御方法であって、前記第１メモリ群及び前記第２メモリ群に含まれるメモリ数が変化した場合に、当該メモリ数の情報及びデータの経路に基づいて、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第３のインタリーブ設定を決定し、前記第３のインタリーブ設定と前記メモリ制御装置に含まれる第１の制御回路の第１のインタリーブ設定及び前記メモリ制御装置に含まれる第２の制御回路の第２のインタリーブ設定とを比較し、前記第１の制御回路及び前記第２の制御回路の各々に含まれる複数のチャンネルのうち、データの分割数が異なるチャンネルを特定し、前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１及び第２のインタリーブ設定を変更し、前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーする。
　明細書に開示されたメモリ制御装置、情報処理装置及びメモリ制御装置の制御方法は、インタリーブ設定の変更のための情報処理装置の停止時間を短縮することができる。
サーバのインタリーブ設定を変更する方法を示す模式図である。 サーバのインタリーブ設定を変更する方法を示す模式図である。 メモリを追加した場合のインタリーブ設定変更前後のデータの状態を示す図である。 メモリを削減した場合のインタリーブ設定変更前後のデータの状態を示す図である。 本実施の形態に係るサーバ１００のハードウェア構成を示すブロック図である。 サーバ１００のインタリーブ設定の変更処理を示す模式図である。 サーバ１００のインタリーブ設定の変更処理を示す模式図である。 サーバ１００のインタリーブ設定の変更処理を示すフローチャートである。
　以下、図面を参照しながら本発明の実施の形態を説明する。
　本実施の形態では、図５に示すサーバ１００のインタリーブ設定の変更について説明する。サーバ１００は、再起動せずに、メモリの追加又は削減に伴うインタリーブ設定を最適に変更可能とするものである。インタリーブ設定とは、連続するアドレスのデータを分割して、データの分割数に対応する個数のメモリに当該分割されたデータを読み書きする設定である。以下、図５を用いて、サーバ１００の動作について説明する。
　図５は、本実施の形態に係るサーバのハードウェア構成を示すブロック図である。
　サーバ１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１０１、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）デバイス１０２、メモリコントローラ１０３、制御レジスタ１０４、インタリーブ制御回路１０５、二重化制御回路１０７、アクセス制御回路１０９，１１６（第１の制御回路，第２の制御回路）、及びメモリ１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅから構成されている。メモリ１１４Ａ～１１４Ｅはメモリ群Ａ１１４（第１メモリ群）を形成し、またメモリ１２１Ａ～１２１Ｅはメモリ群Ｂ１２１（第２メモリ群）を形成する。さらにアクセス制御回路１０９とメモリ群Ａ１１４は記憶回路群Ａ（Ｓｉｄｅ Ａ）１０８を形成し、アクセス制御回路１１６とメモリ群Ｂ１２１は記憶回路群Ｂ（Ｓｉｄｅ Ｂ）１１５を形成する。そして、記憶回路群Ａ１０８と記憶回路群Ｂ１１５はミラーリング構成（二重化構成）をとっている。つまり、サーバ１００は冗長化したメモリ群Ａ１１４及びメモリ群Ｂ１２１を有している。
　ここで、サーバ１００は、高信頼性を実現するためにメモリ群Ａ１１４とメモリ群Ｂ１２１との間で二重化しており、メモリが一方のメモリ群に新たに追加される場合又は削減される場合には、二重化を保つように他方のメモリ群に対しても対称に追加又は削減される。また、サーバ１００では、パーティション稼働中にメモリの追加又は削減が可能である。
　そして、サーバ１００は、メモリインタリーブを用いた書き込み制御により、連続するアドレスのデータをメモリ群Ａ１１４に記憶する。同様に、サーバ１００は、メモリインタリーブを用いた書き込み制御により、同一の連続するアドレスのデータをメモリ群Ｂ１２１にも冗長して記憶する。より具体的には、アクセス制御回路１０９は、連続するアドレスのデータをメモリ１１４Ａ～１１４Ｅにインタリーブ制御を用いて書き込み、又はインタリーブ制御を用いて連続するアドレスのデータを読み出すことにより、データアクセスを行う。ここで、メモリインタリーブとは、メモリコントローラ１０３が連続するアドレスを有するデータを一定の分割単位であるウェイごとに分割し、分割したデータを当該ウェイへ書き込み、又は当該ウェイから読み込むことである。換言すると、メモリ１１４Ａ～１１４Ｆには連続したメモリアドレスが割り当てられている。そして、メモリコントローラ１０３が、メモリ１１４Ａ，１１４Ｂの境界、メモリ１１４Ｂ，１１４Ｃの境界、メモリ１１４Ｃ，１１４Ｄの境界、及びメモリ１１４Ｄ，１１４Ｅの境界をまたいで連続アドレスへデータアクセスする。同様に、アクセス制御回路１１６は、メモリ１２１Ａ～１２１Ｅに連続するアドレスのデータについてインタリーブ制御を用いて書き込み、又はインタリーブ制御を用いて読み出すことにより、データアクセスを行う。即ち、メモリ１２１Ａ～１２１Ｅには連続したメモリアドレスが割り当てられている。メモリコントローラ１０３は、メモリ１２１Ａ，１２１Ｂの境界、メモリ１２１Ｂ，１２１Ｃの境界、メモリ１２１Ｃ，１２１Ｄの境界、及びメモリ１２１Ｄ，１２１Ｅの境界をまたいで連続アドレスへデータアクセスする。本実施の形態では、メモリ群Ａ１１４とメモリ群Ｂ１２１はミラーリングにより二重化されており、メモリ１１４Ａ，１２１Ａの組には同一のデータが記憶されている。同様に、メモリ１１４Ｂ，１２１Ｂの組、メモリ１１４Ｃ，１２１Ｃの組、メモリ１１４Ｄ，１２１Ｄの組、及びメモリ１１４Ｅ，１２１Ｅの組、それぞれ同一のデータが記憶されている。
　以下、サーバ１００が有する各ユニットの動作、機能について説明し、サーバ１００が実行するメモリインタリーブの再設定手順を説明する。
　以下、ＣＰＵ１０１について説明する。演算処理装置としてのＣＰＵ１０１は、サーバ１００における演算処理を行う。サーバ１００が実行する動作は、ＣＰＵ１０１が実行するプログラムが有する命令やサーバ１００に接続されるクライアント装置からの要求などに応じたデータのメモリからの読み出し、メモリへの書き込みなどである。サーバ１００は、ネットワークコントローラ等のＩ／Ｏデバイス１０２を介してクライアント装置などの外部装置とデータのやりとりを行う。そして、ＣＰＵ１０１はメモリコントローラ１０３を介してメモリ１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅのいずれかに対するアクセスを行う。このとき、メモリコントローラ１０３は、メモリ１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅのいずれかからデータを読み出し、又はメモリ１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅのいずれかへデータを書きこむ。
　ＣＰＵ１０１は、インタリーブ設定を変更するに際して、メモリ１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅを用いたデータ処理を停止するようにメモリコントローラ１０３を制御する。具体的には、ＣＰＵ１０１は、サーバ１００をスリープモードに設定して、図６に示すＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）２０１によるメモリアクセス等のトランザクションを停止する。サーバ１００上で実行されるソフトウェアの側面から見ると、図６に示すドライバ２０２がＯＳ２０１のトランザクションを停止する機能を有するソフトウェアであり、ドライバ２０２がＯＳ２０１のトランザクションを停止する。ここで、トランザクションとは、サーバ１００が実行するいくつかのセッションをひとまとまりにした処理のことである。またセッションは、サーバ１００において上記のクライアント装置からの要求によりデータベースなどを更新する際に発行されるデータベース管理システムにおける問い合わせ及び当該問い合わせに対する応答の単位である。また、ドライバ２０２はＯＳ２０１に組み込まれている。
　ＣＰＵ１０１はメモリのインタリーブ設定を、例えば、１－Ｗａｙインタリーブから２－Ｗａｙインタリーブに変更した場合、インタリーブ設定の変更に関連するメモリ１１４Ｅ，１２１Ｅ、及び新たに追加したメモリ１１４Ｆ，１２１Ｆを用いたデータ処理を再開する。
　次にメモリコントローラ１０３について説明する。メモリコントローラ１０３は、制御レジスタ１０４、インタリーブ制御回路１０５、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）１０６、二重化制御回路１０７、及びアクセス制御回路１０９，１１６を有している。インタリーブ制御回路１０５は、リード／ライト制御部１２２（読出制御手段）、インタリーブ制御部１２３（変更手段）及びデータコピー制御部１２４（コピー手段）を備えている。二重化制御回路１０７は、データ比較部１２５を備えている。アクセス制御回路１０９は、リード／ライト設定部１１０、インタリーブ設定部１１１、メモリコピー部１１２、及びメモリアクセス部１１３を備えている。アクセス制御回路１１６は、リード／ライト設定部１１７、インタリーブ設定部１１８、メモリコピー部１１９、及びメモリアクセス部１２０を備えている。また、アクセス制御回路１０９は、メモリ群Ａ１１４にアクセスするためのチャンネル＃０～＃５を備えている。同様に、アクセス制御回路１１６は、メモリ群Ｂ１２１にアクセスするためのチャンネル＃０～＃５を備えている。ここで、アクセス制御回路１０９が備えるメモリ群Ａ１１４にアクセスするための「チャンネル＃０～＃５」と、アクセス制御回路１１６が備えるメモリ群Ｂ１２１にアクセスするための「チャンネル＃０～＃５」とは名称が同一であるが、インタリーブグループ番号の設定が異なる。インタリーブグループ番号については、後述する。
　制御レジスタ１０４には、メモリコントローラ１０３が処理を実行するための設定情報が記憶されている。当該設定情報に基づき、インタリーブ制御回路１０５、二重化制御回路１０７、及びアクセス制御回路１０９，１１６が処理をそれぞれ実行する。
　インタリーブ制御回路１０５のリード／ライト制御部１２２は、リード／ライト設定部１１０，１１７のそれぞれのデータのリード／ライトを制御する。例えば、リード／ライト制御部１２２は、リード／ライト設定部１１０に記憶回路群Ａ１０８から読み出す方向のメモリアクセスを禁止する。この場合、アクセス制御回路１０９では、メモリ群Ａ１１４からの読み出し方向のアクセスが禁止される。同様に、リード／ライト制御部１２２は、リード／ライト設定部１１７に記憶回路群Ｂ１１５から読み出す方向のメモリアクセスを禁止する。この場合、アクセス制御回路１１６では、メモリ群Ｂ１２１からの読み出し方向のアクセスが禁止される。
　インタリーブ制御回路１０５のインタリーブ制御部１２３は、二重化している記憶回路群Ａ１０８、記憶回路群Ｂ１１５ごとに、即ちＳｉｄｅごとにメモリインタリーブを設定する。具体的には、インタリーブ制御部１２３は、アクセス制御回路１０９，１１６のチャンネル単位でインタリーブ設定を実施することにより、インタリーブ設定をチャンネル単位で変更できる。アクセス制御回路１０９，１１６のチャンネル単位のインタリーブ設定は、それぞれインタリーブ設定部１１１，１１８に格納される。
　インタリーブ制御回路１０５のデータコピー制御部１２４は、記憶回路群（Ｓｉｄｅ）単位で又はチャンネル単位で行われるデータのコピーを制御する。例えば、メモリ１１４Ａに記憶されているデータをメモリ１２１Ａにコピーする場合、データコピー制御部１２４は、メモリ１１４Ａに記憶されているデータを読み出すようにメモリコピー部１１２を制御し、その読み出されたデータをメモリ１２１Ａに書き込むようにメモリコピー部１１９を制御する。
　このように、インタリーブ制御回路１０５は、１）Ｓｉｄｅ単位又はチャンネル単位でインタリーブ設定を制御する機能、２）Ｓｉｄｅ単位でアクセス制御回路１０９，１１６のデータのリード／ライトを設定する機能、及び３）Ｓｉｄｅ単位又はチャンネル単位でデータをコピーする機能を有している。
　二重化制御回路１０７のデータ比較部１２５は、メモリアクセス部１１３，１２０が二重化しているメモリ群Ａ１１４、メモリ群Ｂ１２１からそれぞれ読み出したデータが同一であるかのチェックを行う。また、二重化制御回路１０７は、データ比較部１２５のチェック機能の停止及び再開を行う。さらに、二重化制御回路１０７は、記憶回路群Ａ１０８、記憶回路群Ｂ１１５の二重化状態を保つ制御を行う。二重化制御回路１０７が実行する二重化制御とは、メモリ群Ａ１１４とメモリ群Ｂ１２１に記憶するデータを常に同一にする制御であり、メモリ群Ａ１１４にインタリーブ制御を用いてデータを書き込んだら、メモリ群Ｂ１２１にもインタリーブ制御を用いて同一のデータを同時に書き込む制御である。
　記憶回路群Ａ１０８のアクセス制御回路１０９は、メモリ１１４Ａ～１１４Ｅが記憶するデータへのアクセスを制御する。具体的には、アクセス制御回路１０９のリード／ライト設定部１１０には、読み出し／書き込みの設定情報が格納されている。アクセス制御回路１０９のインタリーブ設定部１１１にはメモリインタリーブの設定情報が格納されている。アクセス制御回路１０９のメモリコピー部１１２は、メモリ１１４Ａ～１１４Ｅからデータを読み出し、データコピー制御部１２４を介してメモリ１２１Ａ～１２１Ｅに出力する、又はメモリ１２１Ａ～１２１Ｅのデータをメモリ１１４Ａ～１１４Ｅにコピーする。アクセス制御回路１０９のメモリアクセス部１１３は、メモリ１１４Ａ～１１４Ｅのデータを読み出し、データ比較部１２５に出力する。
　記憶回路群Ｂ１１５のアクセス制御回路１１６はメモリ１２１Ａ～１２１Ｅのデータへのアクセスを制御する。具体的には、アクセス制御回路１１６のリード／ライト設定部１１７には、読み出し／書き込みの設定情報が格納されている。アクセス制御回路１１６のインタリーブ設定部１１８にはメモリインタリーブの設定情報が格納されている。アクセス制御回路１１６のメモリコピー部１１９は、メモリ１２１Ａ～１２１Ｅからデータを読み出し、データコピー制御部１２４を介してメモリ１１４Ａ～１１４Ｅに出力する、又はメモリ１１４Ａ～１１４Ｅのデータをメモリ１２１Ａ～１２１Ｅにコピーする。アクセス制御回路１１６のメモリアクセス部１２０は、メモリ１２１Ａ～１２１Ｅのデータを読み出し、データ比較部１２５に出力する。
　図６は、サーバ１００上で動作するＯＳ２０１、ドライバ２０２、ファームウェア２０３、及びサーバ１００に含まれるメモリコントローラ１０３それぞれの関係を示す。
　図６に示すファームウェア２０３（決定手段、特定手段）は、図５に示すサーバ１００に内蔵されたＲＯＭ１０６に記憶される。ファームウェア２０３はハードウェアの起動処理や終了処理等の基本的な制御を行なうためにサーバ１００に組み込まれたソフトウェアであり、メモリコントローラ１０３に接続されるＣＰＵ１０１が実行するソフトウェアである。すなわち、ファームウェア２０３の処理は、メモリコントローラ１０３に接続されるＣＰＵ１０１が実行することにより実現される。
　ＣＰＵ１０１上で動作するファームウェア２０３は、メモリコントローラ１０３のインタリーブ設定、インタリーブの再設定に際して行うデータのコピー処理（データのメモリ１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅそれぞれへの書き込み処理）、コピー処理が終了したことをドライバ２０２に通知する処理などを実行する。さらに、ファームウェア２０３は、実装されているメモリ構成での最適なインタリーブ設定（第３のインタリーブ設定）とアクセス制御回路１０９又は１１６に設定されている現在のインタリーブ設定（第１及び第２のインタリーブ設定）とを比較し、データの分割数（Ｗａｙ数）が異なるチャンネルを特定する処理を実行する。また、ファームウェア２０３は、Ｓｉｄｅ単位で又はチャンネル単位で最適なインタリーブ設定をインタリーブ制御回路１０５に設定する処理を実行する。
　ここで、実装されているメモリ構成での最適なインタリーブ設定について説明する。ファームウェア２０３及びアクセス制御回路１０９，１１６は、図６に示すように、インタリーブ設定として、チャンネル番号とインタリーブグループ番号との関係を示すデータを有する。チャンネル番号は、各チャンネルを識別する番号である。インタリーブグループ番号とは、各チャンネルが連続するデータのグループに属するか又は異なるデータのグループに属するかを識別するための番号である。例えば、４－Ｗａｙインタリーブ設定では、連続するアドレスのデータを４分割して、チャンネル番号＃０～＃３のチャンネルを介して４個のメモリにそれぞれ分割されたデータが書き込まれるので、チャンネル番号＃０～＃３は連続するデータのグループに属する。従って、４つのチャンネル番号＃０～＃３に、共通のインタリーブグループ番号「０」が割り当てられている。また、チャンネル番号＃４のチャンネルは、４－Ｗａｙインタリーブ設定で使用されないので、チャンネル番号＃０～＃３のチャンネルと異なるデータのグループに属する。従って、チャンネル番号＃４に、「０」と異なるインタリーブグループ番号「１」が割り当てられている。インタリーブ設定は、チャンネル番号とインタリーブグループ番号との関係を示すデータであるので、ファームウェア２０３は、複数のインタリーブ設定を比較するときに、データの分割数が異なるチャンネルを特定し易くなる。
　ＣＰＵ１０１上で動作するファームウェア２０３は、サーバ１００に実装されているメモリの情報（具体的には、一つのメモリ群に含まれるメモリの個数情報）及びデータの経路に基づいて、データの分割数（Ｗａｙ数）を決めることにより、最適なインタリーブ設定を決定する。例えば、データの分割数（Ｗａｙ数）は、１、２、４、８、１６…のように２のｎ乗（ｎ：０以上の整数）になる。また、メモリアクセスの高速化を図る観点から、ファームウェア２０３は、例えば、データの分割数を、２のｎ乗の組み合わせであり且つ一つのメモリ群に含まれるメモリの個数を超えない範囲で、最大値に設定する。例えば、メモリ群Ａ１１４に含まれるメモリが５つの場合、データの分割数は２のｎ乗の組み合わせであり且つメモリの個数を超えない範囲で最大値に設定されるので、ファームウェア２０３は、データの分割数を「４」と「１」に決める。その後、メモリ群Ａ１１４に含まれるメモリが１つ増加し６つになった場合、データの分割数の候補は「４」「１」「１」又は「４」「２」となる。メモリが５つ又は６つの場合でも、４つに分割されるデータの経路は変動しないので、ファームウェア２０３は、メモリが６つの場合には、残り２つのメモリに格納されるデータの分割数を２のｎ乗の組み合わせであり且つメモリの個数を超えない範囲で最大値に設定する。即ち、ファームウェア２０３は、データの分割数を「４」と「２」に決める。これにより、最適なインタリーブ設定は、４－Ｗａｙインタリーブ設定と２－Ｗａｙインタリーブ設定の組み合わせになる。なお、データの最適な分割数について、ここでは２のｎ乗（ｎ：０以上の整数）であり且つメモリの個数を超えない範囲で最大値に設定する例を示したが、例えば、ｍのｎ乗（ｍ，ｎ：０以上の整数）の組み合わせであり且つメモリの個数を超えない範囲で最大値に設定しても良い。
　サーバ１００のメモリ群Ａ１１４及びメモリ群Ｂ１２１に新たにメモリ１１４Ｆ，１２１Ｆをそれぞれ追加する場合、メモリコントローラ１０３は、ＣＰＵ１０１がＯＳ２０１のメモリアクセスを含むトランザクションを停止した状態で、記憶回路群Ａ１０８及び記憶回路群Ｂ１１５を交互にインタリーブ設定を変更する。より具体的にはメモリ群Ａ１１４及びメモリ群Ｂ１２１に新たにメモリ１１４Ｆ，１２１Ｆをそれぞれ追加する場合、ファームウェア２０３が、追加されたメモリ構成での最適なインタリーブ設定を決定し、最適なインタリーブ設定とアクセス制御回路１１６に設定されている現在のインタリーブ設定とを比較し、データの分割数が異なるチャンネルを特定する。そして、インタリーブ制御回路１１５が、特定されたチャンネルに対応するアクセス制御回路１１６のインタリーブ設定を変更し、特定されたチャンネルに対応するメモリ群Ａ１１４のデータを、特定されたチャンネルに対応するメモリ群Ｂ１２１に新たなインタリーブ設定でコピーする。例えば、インタリーブ制御回路１１５は、２つの１－Ｗａｙインタリーブ設定のチャンネル＃４，＃５に対応するメモリ１１４Ｅ，１１４Ｆのデータをメモリ１２１Ｅ，１２１Ｆに２－Ｗａｙインタリーブ設定でコピーする。さらに、インタリーブ制御回路１１５が、特定されたチャンネルに対応するアクセス制御回路１０９のインタリーブ設定を変更し、特定されたチャンネルに対応するメモリ群Ｂ１２１のデータを、特定されたチャンネルに対応するメモリ群Ａ１１４に新たなインタリーブ設定でコピーする。例えば、インタリーブ制御回路１１５は、チャンネル＃４，＃５に対応するメモリ１２１Ｅ，１２１Ｆのデータをメモリ１１４Ｅ，１１４Ｆに２－Ｗａｙインタリーブ設定でコピーする。このように、インタリーブ制御回路１１５は、データの分割数が異なるチャンネルに対応するアクセス制御回路１１６，１０９のインタリーブ設定を順番に変更し、データの分割数が異なるチャンネルに対応するメモリのデータを新たなインタリーブ設定を用いてコピーすることにより、サーバ１００におけるメモリインタリーブの再設定を行う。従って、メモリ数の変更に応じて変更されるインタリーブ設定に関連するチャンネルのデータのみがコピーされる。メモリ数の変更に応じたメモリインタリーブの再設定は、メモリ数が増加したら増加した数に合わせてデータを分割して新たなインタリーブ設定を用いてメモリに記憶し、メモリ数が削減したら削減した数に合わせてデータを分割して新たなインタリーブ設定を用いてメモリに記憶することである。
　以下、図６～８を参照しながら、インタリーブ設定の変更処理を説明する。図６及び図７は、サーバ１００のインタリーブ設定の変更処理を示す模式図である。図８は、サーバ１００のインタリーブ設定の変更処理を示すフローチャートである。
　図６では、サーバ１００にメモリ１１４Ｆ、１２１Ｆをそれぞれ追加してから、アクセス制御回路１１６のインタリーブ設定の変更及び記憶回路群Ａ１０８から記憶回路群Ｂ１１５へデータのコピーが完了するまでの状態を示している。また、図７では、アクセス制御回路１０９のインタリーブ設定の変更及び記憶回路群Ｂ１１５から記憶回路群Ａ１０８へデータのコピーが完了するまでの状態を示している。本実施の形態では、サーバ１００にメモリ１１４Ｆ、１２１Ｆをそれぞれ追加することによって、チャンネル＃４，＃５に対応する２つの１－Ｗａｙインタリーブ設定を２－Ｗａｙインタリーブ設定に変更する場合を説明する。ｎ－Ｗａｙインタリーブ設定とは、連続するアドレスのデータをｎ分割して、ｎ個のメモリに書き込み／ｎ個のメモリから読み出す設定のことである。また、上記に示したようにドライバ２０２はＣＰＵ１０１で動作するソフトウェアであり、またファームウェア２０３はＣＰＵ１０１上で動作するソフトウェアである。そのため、以下ドライバ２０２の処理手順は、ＣＰＵ１０１がドライバ２０２を実行することにより実現される。またファームウェア２０３の処理手順は、ＣＰＵ１０１がファームウェア２０３を実行することにより実現される。
　まず、サーバ１００にメモリ１１４Ｆ及び１２１Ｆをそれぞれ追加する。メモリ１１４Ｆ，１２１Ｆがそれぞれ記憶回路群Ａ１０８，記憶回路群Ｂ１１５に追加されると、ファームウェア２０３及びメモリコントローラ１０３は追加されたメモリ１１４Ｆ及び１２１Ｆを認識し、初期化を行う（ステップＳ１）。ＯＳ２０１はファームウェア２０３及びメモリコントローラ１０３から追加されたメモリ１１４Ｆ及び１２１Ｆの情報をそれぞれ受け取ることにより、メモリ１１４Ｆ及び１２１Ｆをハードウェアの構成として認識する（ステップＳ２）。
　アクセス制御回路１０９及び１１６のインタリーブ設定を変更するため、ドライバ２０２は稼動しているＯＳ２０１のメモリアクセスを含むトランザクションを停止し、トランザクションを停止した旨をファームウェア２０３に通知する（ステップＳ３）。ドライバ２０２は、サーバ１００をスリープモードに設定してＯＳ２０１によるメモリアクセスを含むトランザクションを停止する。ハードウェアの動作としては、ＣＰＵ１０１がＯＳ２０１のトランザクションを停止する。換言すれば、ＣＰＵ１０１がＯＳ２０１のトランザクションを停止することにより、記憶回路群Ａ１０８及び記憶回路群Ｂ１１５に記憶しているデータを確定して、メモリコントローラ１０３のインタリーブ制御回路１０５がアクセス制御回路１０９，１１６のインタリーブ設定を変更する。記憶回路群Ａ１０８及び記憶回路群Ｂ１１５に記憶するデータを確定するために、ＣＰＵ１０１が記憶回路群Ａ１０８及び記憶回路群Ｂ１１５を用いたデータ処理を停止する。
　ＣＰＵ１０１上で動作するファームウェア２０３は、メモリ追加後の最適なインタリーブ設定を決定する（ステップＳ４）。具体的には、ファームウェア２０３は、実装されているメモリの情報（具体的には、一つのメモリ群に含まれるメモリの個数情報）及びデータの経路に基づいて、連続するアドレスを有するデータの分割数を決めることにより、最適なインタリーブ設定を決定する。データの分割数はｍのｎ乗（ｍ，ｎ：０以上の整数）の組み合わせになるので、記憶回路群Ａ１０８及び記憶回路群Ｂ１１５にそれぞれ６つのメモリが実装されている状態では、最適なインタリーブ設定は、４－Ｗａｙインタリーブ設定と２－Ｗａｙインタリーブ設定の組み合わせになる。図６では、最適なインタリーブ設定は、ファームウェア２０３に含まれている、チャンネル番号とインタリーブグループ番号との関係を示すデータである。ファームウェア２０３は、決定された最適なインタリーブ設定をアクセス制御回路１１６の現在のインタリーブ設定と比較し、データの分割数が異なるチャンネル番号を特定する（ステップＳ５）。図６では、データの分割数が異なるチャンネルのチャンネル番号は「＃４」及び「＃５」である。
　ファームウェア２０３は、メモリ群Ａ１１４及びメモリ群Ｂ１２１の読み出しデータの一致チェックを停止する（ステップＳ６）。メモリ群Ａ１１４及びメモリ群Ｂ１２１が二重化された状態で、いずれか一方のメモリ群からのデータの読み出しを禁止すると、二重化されたメモリ群Ａ１１２及びメモリ群Ｂ１１３からの読み出しデータが異なる。二重化制御回路１０７がこの状態をハードウェア障害として検知しないようにするために、ファームウェア２０３は、二重化制御回路１０７におけるメモリ群Ａ１１４及びメモリ群Ｂ１２１からの読み出しデータの一致チェックを抑止する。
　ファームウェア２０３は、ステップＳ５で特定されたチャンネル番号に対応する最適なインタリーブ設定をインタリーブ制御回路１０５のインタリーブ制御部１２３に設定する（ステップＳ７）。インタリーブ制御回路１０５のインタリーブ制御部１２３は、ファームウェア２０３から受け取ったチャンネル番号に対応する最適なインタリーブ設定を保存する（ステップＳ８）。図６では、ファームウェア２０３から受け取った又はファームウェア２０３で特定されたチャンネル番号に対応する最適なインタリーブ設定は、チャンネル番号「＃４」，「＃５」とインタリーブグループ番号「１」との関係を示すデータである。
　インタリーブ制御回路１０５のリード／ライト制御部１２２は、アクセス制御回路１１６に対して、記憶回路群Ｂ１１５からの読み出し（Ｒｅａｄ）方向のアクセスを禁止する（ステップＳ９）。記憶回路群Ｂ１１５のメモリ群１２１にデータが配置された後に、アクセス制御回路１１６のインタリーブ設定が変更されると、書き込んだデータと読み出したデータとの不整合が生じる。よって、リード／ライト制御部１２２は、アクセス制御回路１１６のデータ読み出しを禁止することで、アクセス制御回路１１６に不整合の生じているデータを使用できなくしている。ここでは、インタリーブ制御回路１０５は、アクセス制御回路１１６に対して、記憶回路群Ｂ１１５からの読み出し（Ｒｅａｄ）方向のアクセスを禁止した後、アクセス制御回路１０９に対して、記憶回路群Ａ１０８からの読み出し（Ｒｅａｄ）方向のアクセスを禁止する。しかし、このアクセスの禁止の順番は、一例である。インタリーブ制御回路１０５は、アクセス制御回路１０９に対して、記憶回路群Ａ１０８からの読み出し（Ｒｅａｄ）方向のアクセスを禁止した後、アクセス制御回路１１６に対して、記憶回路群Ｂ１１５からの読み出し（Ｒｅａｄ）方向のアクセスを禁止してもよい。
　インタリーブ制御回路１０５のインタリーブ制御部１２３は、ファームウェア２０３で特定されたチャンネル番号に対応する最適なインタリーブ設定を使ってアクセス制御回路１１６のインタリーブ設定を変更する（ステップＳ１０）。図６の例では、アクセス制御回路１１６のチャンネル番号「＃５」に対応するインタリーブグループ番号が「２」から「１」に変更されている。つまり、チャンネル番号「＃５」に対応するインタリーブグループ番号が「１」に変更されるので、インタリーブグループ番号「１」が設定されているチャンネル番号「＃４」及び「＃５」に対応するインタリーブ設定は、２つの１－Ｗａｙインタリーブ設定から１つの２－Ｗａｙインタリーブ設定に変更される。尚、ファームウェア２０３が、チャンネル番号「＃４」及び「＃５」に対応するインタリーブ設定を２つの１－Ｗａｙインタリーブ設定から１つの２－Ｗａｙインタリーブ設定に変更したことによって、ＣＰＵ１０１からはメモリ上のデータにアクセスするアドレスが変更されたように見える。そのため、ＯＳ２０１、ファームウェア２０３、ドライバ２０２から見ると、記憶回路群Ｂ１１５に記憶している、インタリーブ設定変更後のアドレスに格納されているデータは、インタリーブ設定変更前のデータとは異なったデータとして見える。
　インタリーブ制御回路１０５のデータコピー制御部１２４は、アクセス制御回路１０９の変更されるべきインタリーブ設定に係るチャンネル番号（「＃４」及び「＃５」）に対応するメモリ１１４Ｅ，１１４Ｆのデータを、アクセス制御回路１１６の変更されたインタリーブ設定に係るチャンネル番号（「＃４」及び「＃５」）に対応するメモリ１２１Ｅ，１２１Ｆにコピーする（ステップＳ１１）。インタリーブ制御回路１０５のデータコピー制御部１２４がメモリ１１４Ｅ，１１４Ｆから読み出すデータは、ＯＳ２０１のメモリアクセスを含むトランザクションを停止した時のデータである。
　インタリーブ制御回路１０５のリード／ライト制御部１２２は、アクセス制御回路１１６に対する記憶回路群Ｂ１１５からの読み出し（Ｒｅａｄ）方向のアクセス禁止を解除する（ステップＳ１２）。ファームウェア２０３やインタリーブ制御回路１０５のデータコピー制御部１２４はコピー終了時にコピーが正常に終了したか否かの判定を行っても良い。
　次に、インタリーブ制御回路１０５のリード／ライト制御部１２２は、アクセス制御回路１０９に対して、記憶回路群Ａ１０８からの読み出し（Ｒｅａｄ）方向のアクセスを禁止する（ステップＳ１３）。記憶回路群Ａ１０８のメモリ群１１４にデータが配置された後に、アクセス制御回路１０９のインタリーブ設定が変更されると、書き込んだデータと読み出したデータとの不整合が生じる。よって、リード／ライト制御部１２２は、アクセス制御回路１０９のデータ読み出しを禁止することで、アクセス制御回路１０９に不整合の生じているデータを使用できなくしている。
　インタリーブ制御回路１０５のインタリーブ制御部１２３は、ファームウェア２０３で特定されたチャンネル番号に対応する最適なインタリーブ設定を使ってアクセス制御回路１０９のインタリーブ設定を変更する（ステップＳ１４）。図７の例では、アクセス制御回路１０９のチャンネル番号「＃５」に対応するインタリーブグループ番号が「２」から「１」に変更されている。つまり、チャンネル番号「＃「＃５」に対応するインタリーブグループ番号が「１」に変更されるので、チャンネル番号「＃４」及び「＃５」に対応するインタリーブ設定は２つの１－Ｗａｙインタリーブ設定から１つの２－Ｗａｙインタリーブ設定に変更される。
　インタリーブ制御回路１０５のデータコピー制御部１２４は、アクセス制御回路１１６の変更されたインタリーブ設定に係るチャンネル番号（「＃４」及び「＃５」）に対応するメモリ１２１Ｅ，１２１Ｆのデータを、アクセス制御回路１０９の変更されたインタリーブ設定に係るチャンネル番号（「＃４」及び「＃５」）に対応するメモリ１１４Ｅ，１１４Ｆにコピーする（ステップＳ１５）。インタリーブ制御回路１０５のデータコピー制御部１２４がメモリ１２１Ｅ，１２１Ｆから読み出すデータは、ＯＳ２０１のメモリアクセスを含むトランザクションを停止した時のデータである。
　インタリーブ制御回路１０５のリード／ライト制御部１２２は、アクセス制御回路１０９に対する記憶回路群Ａ１０８の読み出し（Ｒｅａｄ）方向のアクセス禁止を解除する（ステップＳ１６）。インタリーブ制御回路１０５のデータコピー制御部１２４は、ファームウェア２０３にコピーが終了したことを通知する（ステップＳ１７）。ここでも、ファームウェア２０３やインタリーブ制御回路１０５のデータコピー制御部１２４はコピー終了時にコピーが正常に終了したか判定を行っても良い。
　ファームウェア２０３はメモリ群Ａ１１４及びメモリ群Ｂ１２１の読み出しデータの一致チェックを再開する（ステップＳ１８）。ファームウェア２０３はインタリーブ設定の変更処理が終了したことをドライバ２０２に通知し、ドライバ２０２はＯＳ２０１に対してメモリアクセスを含むトランザクションの再開を要求する（ステップＳ１９）。ＣＰＵ１０１は、ドライバ２０２からのＯＳ２０１に対するトランザクションの再開要求に応じて、メモリアクセスを含むトランザクションを再開する。つまり、サーバ１００はスリープモードから復帰して、メモリ群Ａ１１４及びメモリ群Ｂ１２１を用いたデータ処理を再開する。尚、上記の各ステップで取得する情報は、ＯＳ２０１やメモリコントローラ１０３の中に保存されており、ドライバ２０２やファームウェア２０３から適宜取得可能である。
　図６～８では、メモリが増加される場合のインタリーブ設定の変更処理を説明したが、メモリを削減する場合も、同様に図６～８のインタリーブ設定の変更処理が実行される。つまり、図６～８のインタリーブ設定の変更処理は、メモリの個数が変化するときに実行される。
　以上説明したように、本実施の形態によれば、最適なインタリーブ設定に従ってアクセス制御回路１０９，１１６のインタリーブ設定の一部が変更され、インタリーブ設定が変更されたチャンネルに対応するデータのみがコピーされるので、データのコピー時間やインタリーブ設定の変更のためのサーバ１００の停止時間を短縮することができる。また、メモリコントローラ１０３内でデータコピーが完了し、サーバ１００の再起動を必要とせずにインタリーブ設定の変更が完了するので、データのコピー時間やインタリーブ設定の変更のためのサーバ１００の停止時間を短縮することができる。
　また、サーバ１００は、冗長化したメモリのインタリーブ設定を交互に変更することによって、再起動を必要とせずに、インタリーブ設定を最適に変更することができる。さらに、サーバ１００は、メモリを増減した場合であっても、短時間でインタリーブの再設定を行うことができ、メモリアクセス帯域幅を向上することができる。
１００　サーバ
１０１　ＣＰＵ
１０２　Ｉ／Ｏデバイス
１０３　メモリコントローラ
１０４　制御レジスタ
１０５　インタリーブ制御回路
１０７　二重化制御回路
１０８　記憶回路群Ａ（Ｓｉｄｅ Ａ）
１０９，１１６　アクセス制御回路
１１４　メモリ群Ａ
１１４Ａ～１１４Ｅ，１２１Ａ～１２１Ｅ　メモリ
１１５　記憶回路群Ｂ（Ｓｉｄｅ Ｂ）
１２１　メモリ群Ｂ
１２２　リード／ライト制御部
１２３　インタリーブ制御部
１２４　データコピー制御部

Claims (8)

  1. 　データを第１の複数のメモリに分割して記憶する第１メモリ群と、前記データを第２の複数のメモリに分割して冗長に記憶する第２メモリ群とに接続するメモリ制御装置であって、
    　前記第１の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第１のインタリーブ設定に基づき、前記第１メモリ群にアクセスする第１の制御回路と、
    　前記第２の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第２のインタリーブ設定に基づき、前記第２メモリ群にアクセスする第２の制御回路と、
    　前記第１メモリ群及び前記第２メモリ群に含まれるメモリの個数が変化した場合に、変化後のメモリの個数に基づいて、第３のインタリーブ設定を決定する決定手段と、
    　前記第３のインタリーブ設定と前記第１及び第２のインタリーブ設定とを比較し、データの分割数が異なるチャンネルを特定する特定手段と、
    　前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１及び第２のインタリーブ設定を変更する変更手段と、
    　前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーするコピー手段と
    　を備えることを特徴とするメモリ制御装置。
  2. 　前記メモリ制御装置において、
    前記決定手段は、前記第３のインタリーブ設定におけるデータの分割数を、ｍのｎ乗であり（ｍ，ｎ：０以上の整数）且つ前記第１メモリ群又は前記第２メモリ群に含まれるメモリの個数を超えない範囲で、最大値に設定することを特徴とする請求項１に記載のメモリ制御装置。
  3. 　前記メモリ制御装置において、
    前記第１～第３のインタリーブ設定は、いずれも前記複数のチャンネルの各々を識別するチャンネル番号と、各チャンネルが連続するデータのグループに属するか又は異なるデータのグループに属するかを識別するための番号とを含むことを特徴とする請求項１又は２に記載のメモリ制御装置。
  4. 　前記メモリ制御装置において、
    前記変更手段が、前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１のインタリーブ設定を変更した後に、前記コピー手段は、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、
    　前記変更手段が前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第２のインタリーブ設定を変更した後に、前記コピー手段は、前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーされたデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーすることを特徴とする請求項１乃至３のいずれか１項に記載のメモリ制御装置。
  5. 　前記メモリ制御装置において、
    前記コピー手段は、コピー終了時にデータのコピーが正常に終了したか否かを判定することを特徴とする請求項１乃至４のいずれか１項に記載のメモリ制御装置。
  6. 　前記メモリ制御装置は、
    前記第１メモリ群及び前記第２メモリ群からのデータ読み出しを禁止する読出制御手段をさらに備え、
    　前記変更手段が前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１のインタリーブ設定を変更する前に、前記読出制御手段は、前記第１メモリ群からのデータ読み出しを禁止し、前記変更手段が前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第２のインタリーブ設定を変更する前に、前記読出制御手段は、前記第２メモリ群からのデータ読み出しを禁止することを特徴とする請求項１乃至５のいずれか１項に記載のメモリ制御装置。
  7. 　データを第１の複数のメモリに分割して記憶する第１メモリ群と、前記データを第２の複数のメモリに分割して冗長に記憶する第２メモリ群と、前記第１及び第２のメモリ群に接続するメモリ制御装置と、前記メモリ制御装置を介して前記第１及び第２のメモリ群にデータを読み書きする演算処理装置とを有する情報処理装置であって、
    　前記メモリ制御装置は、
    　前記第１の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第１のインタリーブ設定に基づき、前記第１メモリ群にアクセスする第１の制御回路と、
    　前記第２の複数のメモリに接続する複数のチャンネルを有し、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第２のインタリーブ設定に基づき、前記第２メモリ群にアクセスする第２の制御回路と、
    　前記第１メモリ群及び前記第２メモリ群に含まれるメモリの個数が変化した場合に、変化後のメモリの個数に基づいて、第３のインタリーブ設定を決定する決定手段と、
    　前記第３のインタリーブ設定と前記第１及び第２のインタリーブ設定とを比較し、データの分割数が異なるチャンネルを特定する特定手段と、
    　前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１及び第２のインタリーブ設定を変更する変更手段と、
    　前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーするコピー手段と
    　を備えることを特徴とする情報処理装置。
  8. 　データを第１の複数のメモリに分割して記憶する第１メモリ群、及び前記データを第２の複数のメモリに分割して冗長に記憶する第２メモリ群に接続されるメモリ制御装置の制御方法であって、
    　前記第１メモリ群及び前記第２メモリ群に含まれるメモリ数が変化した場合に、当該メモリ数の情報及びデータの経路に基づいて、データを分割して、当該データの分割数に対応する個数のメモリに分割されたデータを読み書きする第３のインタリーブ設定を決定し、
    　前記第３のインタリーブ設定と前記メモリ制御装置に含まれる第１の制御回路の第１のインタリーブ設定及び前記メモリ制御装置に含まれる第２の制御回路の第２のインタリーブ設定とを比較し、前記第１の制御回路及び前記第２の制御回路の各々に含まれる複数のチャンネルのうち、データの分割数が異なるチャンネルを特定し、
    　前記特定されたチャンネルに対応する部分の第３のインタリーブ設定を使って前記第１及び第２のインタリーブ設定を変更し、
    　前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーし、前記第２のインタリーブ設定の変更に係るチャンネルに対応するメモリのデータを前記第１のインタリーブ設定の変更に係るチャンネルに対応するメモリにコピーする、
    　ことを特徴とするメモリ制御装置の制御方法。
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