JPH0683717A - 大型耐故障不揮発性複数ポート・メモリー - Google Patents

大型耐故障不揮発性複数ポート・メモリー

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JPH0683717A
JPH0683717A JP5019446A JP1944693A JPH0683717A JP H0683717 A JPH0683717 A JP H0683717A JP 5019446 A JP5019446 A JP 5019446A JP 1944693 A JP1944693 A JP 1944693A JP H0683717 A JPH0683717 A JP H0683717A
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Abstract

(57)【要約】 【目的】 発生したエラーによる影響を最少にしてエラ
ー解放長時間オペレーションを可能にすること。 【構成】 多数の記号プレーンから成る大容量半導体メ
モリー(DRUM)と、３重複処理コア１３，１４，１５と、
処理コアの内容を外部装置に接続するＩ／Ｏチャンネル
・アダプタとから成り、大容量半導体メモリーは複数の
記号プレーンに亘ってストライプ構成され、各記号プレ
ーンはメモリーの故障封じ込め領域を含み、処理コアは
フェッチされた全データをエラー・チェック及び修正
し、記憶されるべきデータの修正及び検出コード・ビッ
トを発生し、各処理コアにＥＣＣ／票決機能選択機構を
設け複数の記号プレーンからの３以上の入力リンクを連
続監視することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はオンライン・トランザ
クション処理システム(OLTPS) のような大容量データ・
ベース・アプリケーションに使用する４乃至１２８ギガ
バイト位数の大型半導体基底耐故障及び不揮発性メモリ
ー・システムに関し、特にエラー解放動作又はオペレー
ションと、アプリケーション間及び複数のコンピュータ
間におけるデータの共用とがサイズ及びスピードに加え
て有意な設計基準であるメモリー・システムに関する。
【０００２】
【従来の技術】相互参照 この発明はこの出願の譲受人と同一人に譲渡された“ネ
ストされたフレーム通信プロトコル”と称するティー・
ビー・スミスによる１９９１年５月１０日出願の出願番
号第０７／６９８，６８５号に開示されている発明に関
係がある。出願番号第０７／６９８，６８５号出願の開
示はここに参照文献として編入される。
【０００３】この発生は、又本出願の譲受人と同一人に
譲渡された“スキュー・データ・ストリームの自動副尺
同期”と称する米国特許第５，０２０，０２３号に開示
されている発明にも関係がある。米国特許第５，０２
０，０２３号の開示も参照文献としてここに編入され
る。
【０００４】発明の背景 半導体記憶域又は記憶装置は従来コンピュータの主記憶
構成要素として、及びキャッシュ・ディスク制御装置の
記憶媒体として使用されてきた。オンライン・トランザ
クション処理(OLTP)システムにおける主記憶装置の多く
はディスク制御装置のキャッシュ機能と性質が類似する
よう適用されるディスク記憶装置のデータ・ブロックの
緩衝に使用される。
【０００５】緩衝及びキャッシュ機能（以下、キャッシ
ュという）はディスクに対する読取要求を代行受信し
て、主記憶バッファから又はディスク制御装置のキャッ
シュから要求データを供給することによって、物理的な
ディスク・アクセス数を最少にすることができる。主メ
モリーの緩衝記憶は、主記憶の緩衝により代行受信した
読取要求がＩ／Ｏ活動又はディスク活動を生じさせない
ため、コンピュータＩ／Ｏサブシステム及びディスク・
アクチュエータの負担を相当軽減することができる。
【０００６】ディスク制御装置のキャッシュにより満足
した読取要求は、なお、コンピュータに対しＩ／Ｏチャ
ンネル・オペレーションの開始を要求するが、実際のデ
ィスク・アクチュエータ活動は免除される。そして、キ
ャッシュから供給される場合の読取りに対する待ち時間
は短かいので、Ｉ／Ｏチャンネルの占有は非常に短縮さ
れる。
【０００７】各ディスク・アクチュエータは単に毎秒２
０乃至４０ランダム・アクセス要求（正確な数はディス
クの型式及び特定のアクセス・パターンによる）をサー
ビスすることができるのみであるから、物理的なディス
ク活動の減少は特に重要である。プロセッサ速度が改良
され、トランザクション速度及び複合度が増加すると、
物理的なディスク・アクセスの数を削減してディスク・
アクチュエータの経済的な数を満足させることが重要で
ある。
【０００８】例えば、システムが毎秒１０００トランザ
クションを処理し、各トランザクションが４０データ項
目をアクセスする（読取り又は書込み）とした場合、デ
ィスク・サブシステムをキャッシュ又は緩衝しないとす
れば、毎秒４０，０００回のディスク作動を支援する必
要があるであろう。
【０００９】これらアクセスを使用可能なディスク・ア
クチュエータのすべてに亘り、スキューなくスプレッド
又は分散できたとすれば、２，０００ほどのディスク・
アクチュエータが要求されることになるであろう。スキ
ューの影響がほとんどのシステムにおいてはその要求を
最少にする必要がある。読取要求の９０％が主メモリー
・バッファ（又は緩衝記憶装置）又はディスク・キャッ
シュで代行受信することができ、アクセス要求の１５％
のみが書込みであるとすれば、ディスク・アクチュエー
タの負担は７５％だけ削減される。
【００１０】ディスク・アクセスの削減に加え、上記両
方式は実質的に要求データの使用可能性に対する待ち時
間を減少する。これは効率を更によくし、及び並列実行
するトランザクション間の衝突の可能性を減少すること
になり、コンピュータ内の多重プログラミング・レベル
を相対的に減少することができる。
【００１１】それは、又トランザクションの応答時間を
減少し、主メモリーにおける緩衝より幾分長い待ち時間
を有するディスク制御装置のキャッシュは、ディスクの
データを数個のコンピュータ間で共用している場合に、
データの率直な共用を許容するので、主メモリー緩衝以
上の有意な利益を有する。主メモリーの緩衝において
は、そこにあるディスク・データを他のコンピュータに
よって変更する場合、一方のコンピュータの緩衝データ
を無効にするため、ある機構を設けなければならないと
いうように率直ではない。
【００１２】バッファ及びキャッシュのサイズが増大す
ると、読取り要求のより大きな分割部分を代行受信する
ことができる。極度に十分大きなメモリを使用すると、
読取要求をほとんど完全にバッファ又はキャッシュから
満足に供給することができる。そのようなシステムで
は、ディスク活動のほとんどはディスクに対する更新、
変更、又は追加のすべてを書込む必要性によって支配さ
れる。
【００１３】ディスクに対する全書込みに反映するため
のこの要求は、ディスク記憶装置を従来設計の主記憶装
置又はディスク制御装置のキャッシュ・メモリー（半導
体記憶装置）と比較した場合、ディスク（磁気）記憶装
置の方が広くより良い保（完）全性特性を有するという
理由から推進されるであろう。
【００１４】書込み又は更新活動はほとんどのOLTPワー
クロードに対するディスク要求の有意な分割部分を構成
するので、大量の半導体メモリーを設置している場合で
も、従来のOLTPシステムの大きさ及び処理量は終極的に
支援するディスク・アクチュエータの容量及び特性によ
って制限されることになる。
【００１５】従って、本発明に対する一次的動機は、大
規模半導体基底記憶サブシステムの保全特性を改良し
て、ディスクに対して変更又は更新を反映しないデータ
記憶装置として使用できるようにすることである。ディ
スク・データは屡同時に存在する他のシステムに二重化
（重複）されるので、そのメモリーはディスク記憶装置
の保全性プロフィールに対し有効に対抗しうるようにす
るため、耐故障及び不揮発性にしなければならない。
【００１６】これは、ディスクの支援がなく、データベ
ースを全部半導体メモリーに記憶させることを可能にす
る。それはディスク基底データベースのライトバック・
キャッシュを可能にする。ライトスルー・キャッシュに
代るライトバック・キャッシュは読取り及び書込みの両
方を代行受信することができるので、メモリーの追加に
伴いディスク・アクセスの数を連続的に減少させること
ができる。終極的に、ディスク・アクセスは、キャッシ
ュが十分大きくなったときには、すべて有効に除去する
ことができる。
【００１７】ここに開示した本発明による好ましい実施
例は、更に、この耐故障及び不揮発性メモリーを、複数
のクライアント・コンピュータ間で容易に共用すること
ができ、大容量トランザクション処理システムの構築を
容易にすることができるようにするところに位置付けす
ることを探求する。この目標を達成するため、耐故障プ
ロセッサ構成要素を耐故障及び不揮発性メモリーに組込
むことにより、データの共用キャッシュのため、及び収
容するデータベースの完全な記憶装置用として数個のク
ライアント・コンピュータ間で共用することができる知
能耐故障不揮発性メモリー・サブシステムを提供する。
【００１８】従来技術の説明 次に、具体的な従来技術について説明する。最も近い先
行技術であると思われるものとしては数個の耐故障コン
ピュータ設計がある。特に、ストラタス・コンピュータ
社（Stratus Computer Inc.)及びタンデム・コンピュー
タ社（Tandem Computer Inc.) は、適切なソフトウェア
及びＩ／Ｏ接続機構を増加して、共用データ記憶及びキ
ャッシュ機能に対する希望の保全性プロフィールを与え
る耐故障コンピュータ（例えば、それぞれストラタスＸ
Ａ２０００コンピュータ・モデル、及びタンデム保全性
コンピュータ・モデル）を製造し販売している。
【００１９】そのような増加を行うことは日常のシステ
ム統合タスクであり、発明当時の技術状態内にある。そ
の上、ＩＥＥＥ第１６回国際耐故障計算機シンポジュー
ム（オーストリア、ウィーン）の１９８６ダイジェスト
で発表された“高性能耐故障実時間コンピュータ・アー
キテクチャ”に記述されているようなFTCXコンピュータ
は本発明の耐故障プロセッサ構成要素として使用される
基本３重複処理コア技術の良い先行実施例である。
【００２０】これら先行技術例の各々はそれらの主記憶
構成要素の設計が本発明と最も顕著に異なるところであ
る。先行技術に使用されている主記憶を保護するための
基本技術は簡単な複製方式である。ストラタス機及びタ
ンデム機においては、両主記憶とも単に複製又は重複す
るのみであり、FTCXの主記憶は３重複される。
【００２１】
【発明が解決しようとする課題】上記のような複製は簡
単ではあるが、本発明にない数々の別な欠点を有する。
その第１は、実際的に経済的でないことである。すなわ
ち、本発明は、特に電力又はクロック構成要素のような
支援システムの故障及び制御又はシーケンスの故障等を
含むすべての故障から記憶装置を保護するためのオーバ
ーヘッドの減少を選択することができ、及びエラー修正
コードを有する複数の記号プレーンの堅い（又は強い）
同期並列動作を使用することができる。
【００２２】先行技術システムにおけるこの保護を与え
るためのオーバーヘッドは２重複に対しては１００％、
３重複に対しては２００％である。この数値は本発明の
好ましい実施例における同等の保護に対する１８％のオ
ーバーヘッドと比較すると、その差は明らかである。上
記の先行技術システムのコストは半導体メモリーのコス
トによって支配されるので、本発明では相当節約するこ
とができるということがわかる。
【００２３】第２は、本発明を使用した場合における複
数の記号プレーンの堅い同期並列動作は個有の高いメモ
リー帯域幅を有することである。すなわち、先行技術の
メモリー・システムの性能は大体従来設計の単一メモリ
ー・モジュールのそれと同等である。本発明の主記憶帯
域幅は単一モジュールの帯域幅の何倍も多い。
【００２４】本発明の好ましい実施例における有効帯域
幅は単一モジュールの帯域幅の１６倍もある。この本発
明による安価なコストと高い性能との組合せは本発明を
前述の大規模共用メモリー適用業務に対しより良く適し
たものとするであろう。
【００２５】本発明による全体的メモリー・アーキテク
チャの有意な構成要素は従来技術において知られたある
構成部分を組込み使用する。
【００２６】基本３重複処理コアは、本質的に、ＩＥＥ
Ｅ第１６回国際耐故障計算機シンポジューム（オースト
リア、ウィーン，１９８６年６月）のダイジェストで発
表された“高性能耐故障実時間コンピュータ・アーキテ
クチャ”、及びFTCSダイジェストの論文（１４〜１９
頁）に記述されているようなものである。
【００２７】逐次票決Ｉ／Ｏチャンネルを介して行う接
続は前述で照会した米国特許第５，０２０，０２３号
“スキュー・データ構造の自動副尺同期”、及び前述で
照会した米国特許出願第０７／６９８，６８５号（ネス
トされたフレーム通信プロトコル）に記述されているも
のに大変よく似ているものである。
【００２８】３重複処理コアと記号プレーンとの間の通
信も又、米国特許第５，０２０，０２３号に記述されて
いる複数の記号プレーンと３重複コアとの間のスキュー
を補償する技術を使用する。
【００２９】ここに使用するエラー修正コードはＩＳ．
エル．チェンが１９８９年３月６日に出願した特殊リー
ド−ソーロマン( Reed−Soloman ) ＥＣＣ（エラー・チ
ェック修正）コードの例である“低コスト記号エラー修
正コーディング及びデコーディング”と称する米国特許
出願第０７／３１８，９８３号に記述されているような
ものである。それは、本発明による構造にすれば、本発
明の特定のサイズ又は適用業務に対しより良く最適化す
るかもしれない他のエラー修正コードを当業者が選択し
うるかもしれないものと思われる。
【００３０】システムの独立した複数の記号プレーン及
び処理レール（rail）に対し同期時間基準を与えること
に使用する耐故障クロック・システムは、基本的に、耐
故障コンピュータ・システムに関するＩＥＥＥ第１６回
年例国際シンポジューム（オーストリア、ウィーン）で
提出された“高性能耐故障実時間コンピュータ・アーキ
テクチャ”と称する本発明の発明者によるこの論文に記
述されているようなものである。
【００３１】本発明は、多くの点で公知の先行技術と区
別される。例えば、米国特許第４，６５３，０５０号は
メモリー・モジュールの故障を修正する手段と、故障し
たモジュールを交換するためのメモリー・マッピング機
構等を開示する。ＥＣＣ技術の使用は単一メモリー・モ
ジュールの故障のために失われたデータの回復にエラー
修正コードを使用するようにした本発明に類似する。
【００３２】エラー修正は、どの発明にも独特ではな
く、業界で全く一般的である。本発明は、又広いクラス
の制御又はシーケンス障害又は故障を修正する手段又は
許容する手段において米国特許第４，６５３，０５０号
とは区別される。これは詳細に後述する本発明によるＥ
ＣＣ／票決機能(voter) 選択回路によって明示される。
【００３３】本発明は、又米国特許第４，６５３，０５
０号記載のものより強固な（異なる）点対点接続トポロ
ジィを使用し、米国特許第４，６５３，０５０号の記載
による接続機構における多数の単一故障点を有する共用
バス・トポロジィの使用と対比すると、本発明による相
互接続機構は如何なる単一故障点をも許容する又は故障
に耐えることができる。
【００３４】発明の目的 従って、本発明の第１の目的は、特に、大型オンライン
・トランザクション処理システム等に対する中央記憶施
設として使用するに適した超大型高信頼性不揮発性半導
体メモリー・システムを提供することである。
【００３５】更に、本発明の目的は、本質的に、長いエ
ラー解放オペレーションを可能にする上記のようなメモ
リー・システムを提供することである。
【００３６】本発明の他の目的は、大容量メモリー・ア
レイそれ自体の広いエラー修正及び検出コードの使用、
多くの制御及び通信モジュールにおける３モジュラの重
複、及び故障によって発生したエラーを必要以上に伝搬
することを防止するための故障封じ込め領域又は区画の
規律的使用によって、エラー解放オペレーションを達成
しうるシステムを提供することである。
【００３７】更に、本発明の他の目的は、エラー修正コ
ードの適用により、大容量メモリー・アレイからのエラ
ー解放データ内容が保証されるのみでなく、大容量メモ
リーと密接に関係する制御回路内における故障又は障害
をも検出及び修正する手段を提供するメモリー・システ
ムを提供することである。
【００３８】
【課題を解決するための手段】本発明は、上記の課題を
解決してその目的を達成するため、以下に記述するよう
に構成する。そして、実施例の記載及び図面に基づき詳
細に後述することによってそれを明らかにする。
【００３９】本発明は、広くは、３つの特有な構成要素
により理想的に構成される大型高信頼性半導体データ記
憶システムの設計によってその目的が達成される。その
第１は、大容量半導体メモリー・アレイ(DRAM)であり、
第２は最適に３重複された処理コアであり、第３は外部
装置に対しメモリーを接続する複数のチャンネル・アダ
プタである。
【００４０】これら各構成要素は故障が発生した特定の
故障封じ込め領域に故障を包囲するようにした複数の故
障封じ込め領域に区画される。大容量メモリーは複数の
記号プレーンに亘ってストライプ(stripe)又は接続さ
れ、各記号プレーンは大容量メモリー故障封じ込め領域
を含み、各記号プレーンはシステムからアクセスされる
指定のメモリー・ワードの少くとも１ビットを記憶す
る。
【００４１】処理コアはメモリーからフェッチされた全
データをエラー・チェック（検査）及び修正し（ＥＣ
Ｃ）、及びメモリーに記憶されるべき全データに対する
修正及び検出コード・ビットを発生するエラー検出及び
修正手段を含む。各記号プレーンはメモリーからのデー
タ・フェッチに先立ち、そのデータを応答として固有に
識別するフェッチ−応答(FETCH−RESPONSE) 制御フィー
ルドを生成する手段を含む。
【００４２】ＥＣＣ／票決機能選択機構は各処理コアに
設けられ、その入力において、フェッチ応答コマンド・
フィールドを識別する処理コアに接続されている複数の
記号プレーンからの３以上の入力リンクを連続監視す
る。多数決票決機構は監視中の入力リンクの大多数がフ
ェッチ−応答コマンド・フィールドを桁上げするか否か
を判別するために使用される。
【００４３】メモリー・アレイの全活動記号プレーンか
らのその後に続く全データ・フィールドをエラー修正／
検出回路を通して処理させるよう適切なスイッチ手段を
起動する。入力の多数決を行ったときに、１以上のフェ
ッチ−応答フィールドが適切なフェッチ−応答コマンド
を含まないということをＥＣＣ／票決機能選択機構が検
出した場合に、欠陥記号プレーンの制御回路における動
作にエラーが発生すると、その後の診断テストのために
フラグが立てられる。
【００４４】更に、本発明の一面によると、処理コアは
３モジュラ重複（ＴＭＲ）によってシステムのより大き
な信頼性を得ることができる。それによって、通信ハー
ドウェアに接続されたＩ／Ｏチャンネル・アダプタか、
又は大容量メモリーの記号プレーンのどちらかにより、
処理コアから受信した全送信をＴＭＲ検査することによ
って、処理コアの正しい動作を保証することができる。
又、システムを通して“副尺スキュー修正”を使用する
ことにより、高いデータ速度における有意により良いエ
ラー解放出力を可能にする。
【００４５】
【実施例】以下、添付図面に基づき本発明の実施例を詳
細に説明する。まず、本発明の概要について説明する。
本発明は耐故障及び不揮発性である大容量半導体記憶装
置に対する重要な構成要素である。かかる記憶装置は複
数のコンピュータに共用され、従来のディスク記憶装置
の代りにデータのファイル、カタログ及び（又は）他の
永久データ記憶装置として使用され、ディスク・サブシ
ステムに対するシステム性能の要求を最少にするディス
クのライトバック・キャッシュのために使用することが
できる。
【００４６】半導体メモリーとディスク間の有意な性能
に差があるため、かかるメモリー・システムを使用した
大型コンピュータを複合した結果の性能はディスク基底
等価システムのそれより劇的に良くすることができる。
記憶性能及びデータ保全性はそのどちらも記憶の単一点
の故障及びありうる複数障害のいずれによってもその影
響を受けない。記憶又は記憶装置の信頼性は少くとも完
全重複（二重化）ディスク記憶装置と同様に良い結果を
得ることができる。
【００４７】次に、図１に基づき本発明の説明を進行す
る。図１は４つの主サブシステムから成る記憶装置の全
体組織を示す図である。それら各サブシステムは、 １．典型的には、各クライアントのＣＰＵに対する個別
のチャンネルである数個の独立したチャンネル・アダプ
タから成るＩ／Ｏチャンネル・アダプタ・サブシステム
と、
【００４８】２．相互に同一データを使用する堅いクロ
ック同期で動作する３つの独立した同一の処理レール(r
ail)から成る３重複制御又は処理コアと、
【００４９】３．相互に堅いクロック同期で動作する複
数の独立した記号プレーンから成る大容量メモリー・サ
ブシステムと、
【００５０】４．粗調整ＤＣ電力を２つの一次ＤＣ配電
バスに供給する２つの独立したＡＣ−ＤＣ変換器から成
る二重複電力システムとから成る。
【００５１】これら各サブシステムは数個の故障封じ込
め領域（ＦＣＲ）を含み構成される。ＦＣＲは、簡単に
述べると、回路の定義済みブロックであり、内部故障の
物理的影響をそのブロックに封じ込めて、他のＦＣＲに
おける故障によって物理的影響を受けないように設計さ
れる。システムをＦＣＲに区画する大きさ及びその区画
は、図１では、そのシステムにおける各種類のＦＣＲに
対するその例を各ＦＣＲを点線で包囲して示す。
【００５２】それら４種類のＦＣＲは前述した４つの主
サブシステムと同一である。すなわち、 １．Ｉ／Ｏチャンネル・アダプタＦＣＲ。システムには
設置されたＩ／Ｏチャンネル当り１つのＩ／Ｏチャンネ
ル・アダプタがある。
【００５３】２．処理レールＦＣＲ。システムの好まし
い実施例では、３つの処理レールがある。
【００５４】３．記号プレーンＦＣＲ。本発明による実
施例では、１９の記号プレーンがあるが、この数は特定
の実施例に使用するエラー修正コードの機能に従い変え
ることができる。
【００５５】４．一次電力変換器ＦＣＲ。このシステム
には、２つの一次電力変換器がある。
【００５６】システムの全論理ＦＣＲ（電源には適用さ
れない）は、相互に堅いクロック同期で動作し、各ＦＣ
Ｒは、３重複処理コアの各レールにその一部が組込まれ
ている３重複クロック・システムから同報通信される３
重複クロック信号から局所クロック信号を個々に取出す
よう作用する。
【００５７】これら個々のＦＣＲ間の全通信は専用２地
点間リンクを介して行われ、副尺スキュー補償は要素間
の固有クロック・スキューの影響を除去するために使用
される。図１では、発明を不明瞭にするのを避けるた
め、少数の専用通信リンクのみを示したが、システムの
各ＦＣＲは専用２地点間リンクによって３レール処理コ
アの各レールに接続される。
【００５８】すなわち、処理コアの各レール１３，１
４，１５と各記号プレーンとの間に専用リンク１０，１
１，１２があり、処理コアの各レール１３，１４，１５
と各チャンネル・アダプタとの間には専用リンク１６，
１７，１８があり、処理コアの３つのレールを全部相互
に接続する専用リンク（図に示していない）がある。記
号プレーンを相互に接続するリンクはなく、チャンネル
・アダプタを相互に接続するリンクもない。
【００５９】その上、各ＦＣＲは、そのＦＣＲの部分で
ある専用ＤＣ−ＤＣ調整器から調整電力を取出し、個々
に電力供給される。このＤＣ−ＤＣ調整器は、２つの一
次ＤＣ電源バスの少くとも１つに電力供給が保持されて
いる限り、ＦＣＲに対して調整電力を供給することがで
きる。
【００６０】記憶装置は個々のＩ／Ｏチャンネル・アダ
プタ１９を介して接続されている客又はクライアント・
コンピュータにサービスを提供し、それら各コンピュー
タによって共用される。各チャンネル・アダプタ１９は
単信である。すなわち、重複要素がなく、個々独立に動
作する。記憶装置とクライアント・コンピュータとの間
に重複接続を希望する場合、コンピュータは、複数のチ
ャンネルを介して記憶装置に接続することができる。
【００６１】チャンネル・アダプタは入力データ・スト
リームを複製して、３重複処理コアのレール１３，１
４，１５の各々に対し同一複製を配布するよう機能す
る。それは、又３重複処理コアからの３重複送信を票決
又は多数決してチャンネル・アダプタから送信する単一
出力データ・ストリームを作成するよう機能する。
【００６２】この票決機能はシステムのプロセッサ・レ
ールの１つからのエラー送信をマスク（及び検出）す
る。この好ましい実施例においては、各チャンネルは前
述において照会した米国特許出願第０７／６９８，６８
５号に記述されているようなネストされたリンク・プロ
トコルを使用して、毎秒１００メガバイトで直列データ
・ストリームを処理する。
【００６３】このチャンネル・プロトコルの特性は本発
明の中心ではなく、ＩＢＭ社のESCON 光ファイバ直列チ
ャンネル・プロトコルを使用することができるというよ
うに、他の多くのチャンネル・プロトコルと交換使用す
ることができる。性能及びデータ待ち時間の理由から、
及び半導体メモリーの利点を最も十分に活用するため
に、チャンネルは可能な限り高いデータ速度で動作し、
最少の待ち時間で最適化することが望ましい。
【００６４】データ記憶装置とクライアント・コンピュ
ータとの間のメッセージは、３重複処理コア１３，１
４，１５によって処理される。この処理コアの各レール
は他の２つのレールと堅いクロック同期で動作し、各レ
ール内の同一データについて同一機能を実行する。その
レールからエラー送信を発生する単一レール故障は票決
回路の受信ＦＣＲによってマスクすることができる。
【００６５】３重複処理コアの設計及び動作は副尺スキ
ュー補償の増加及び改良と共にFTCXコンピュータについ
て照会した前述の刊行物に記載されたものと類似してい
る。副尺スキュー補償はコアのレール間、及びコアとそ
れを取囲むＦＣＲとの間の高帯域幅送信及びコアの高速
動作を可能にする。これは、そうでなければ、スキュー
が帯域幅及び動作速度を限定するためである。従って、
それを修正すると、帯域幅及び動作速度の両方を高くす
ることができる。
【００６６】この実施例におけるスキュー補償モジュー
ル（スキュー回路）は全リンクの受信端に配置される。
又、これらは各記号プレーンの各メモリー・ポートにお
ける受信回路に配置され、同様に処理コアの各メモリー
・ポート制御装置における各リンクに対する受信回路に
配置されるであろう。
【００６７】又、各処理コア・レールにおける各チャン
ネル制御装置の受信回路に、及び各チャンネル・アダプ
タの受信回路にスキュー回路が配備される。
【００６８】更に、図１において、それら受信回路の一
部としてスキュー補償モジュールを含むリンクを、その
リンク上に付した拡大ドットでマークして示す。これら
スキュー・モジュールは、通常、物理的に、そのブロッ
クの受信回路の一部として作用する機能ブロック内に配
置される。各並列データ・リンクは単一線で示され、各
リンク１０，１１，１２は９ビット幅（８データ・ビッ
ト及び１制御ビット）、及び各リンク１６，１７，１８
は１２８ビット幅（８ビット・バイト×１６）である。
【００６９】これらの条件下において、本発明は、処理
コアのメモリー・ポート制御装置による複数の記号プレ
ーンＦＣＲの並列動作及び制御を設ける。データは、単
一記号プレーンの故障のために失われたデータが処理コ
アのメモリー・ポート制御回路内の票決手段及びエラー
修正回路との組合せ手段によって再構成することができ
るというように、複数の記号プレーンに亘りデータをス
トライプ（又は縞状に接続）することにより経済的に記
憶することができる。
【００７０】複数の記号プレーンの並列動作は、又固有
に高いメモリー帯域幅を具備するものである。図２及び
図３は複数の記号プレーンに亘りデータをストライプす
る手段を例示する。この好ましい実施例では、データ記
号を記憶するために、１６記号プレーンを使用し、エラ
ー修正記号を記憶するために３記号プレーンが使用され
る。
【００７１】更に、本実施例では、各記号は８ビット・
データ・バイトである。実際に、各１６バイト（１２８
ビット）データ・ワードが１６データ・プレーンの各々
に１バイト宛記憶するように１６記号プレーンに亘りス
トライプされる。更に、メモリー・ポート制御装置は、
１６バイト・ワード当り３つのエラー修正記号（ＥＣ
Ｓ）を演算して、それらを３つのＥＣＳプレーンに亘り
ストライプし、データを記憶するときにそれらを記憶す
る。処理コアのレールにあるメモリー・ポート制御装置
と各記号プレーンとの間の接続は専用２地点間直列リン
クによって行われる。
【００７２】図４は記号プレーン・コマンド及びデータ
・ストリームに対するポート制御装置用ホーマットを示
す。このデータ・ストリームは９ビット制御／データ記
号の直列ストリームから成るものと見做すことができ
る。その記号のビット０は、制御／データ記号が制御記
号か又はデータ記号のどちらかであることを示す。記号
のビット１−８はデータ・バイト（ビット０＝０）か又
は制御バイト（ビット０＝１）のどちらかである。
【００７３】遊休(IDLE)制御記号はフレーム間で送信さ
れる。簡単な記憶(STORE) 要求に対し、フレームの第１
記号は記憶制御コードを含み、データを記憶するべきワ
ードのアドレスを含む４データ記号がそれに続き、更に
記憶するべき実際のデータがその後に続く。記憶するべ
きデータ・ブロックの長さは可変であり、データ・ブロ
ックの終末は新フレームの開始を印す遊休(IDLE)記号又
は他の制御記号によって限界が定められる。
【００７４】この好ましい実施例における直列データ・
ストリームの送信速度は毎秒２，５００万記号である。
制御記号の送信と各記号プレーンに対するアドレス・フ
ィールドの送信とは同一である。すなわち、各記号プレ
ーンに対する全１９送信のこれらフィールドは同一であ
る。
【００７５】そして、すべての記号プレーンは正確に相
互に同期して動作するので、それらは要求された動作に
関する限りにおいてすべて同一の要求を受信しなければ
ならない。従って、フレームのコマンド部の有効送信速
度は、１リンクにつき基本記号送信速度である。この実
施例において、それは毎秒２，５００万記号である。
【００７６】各記号プレーンに異なるデータが記憶され
るので、データ・フィールドの１送信に対する有効デー
タ速度は、各記号プレーンがそのプレーンに記憶される
べきデータ個有の複製を受信するのみであるため、更に
高速である。１６データ・プレーンを有するこの実施例
においては、大容量記号プレーン・メモリー・サブシス
テムに対するデータの有効送信速度は毎秒４０，０００
万データ・バイト（＋３ＥＣＳプレーンに対する毎秒
７，５００万ＥＣＳバイト）である。
【００７７】個々の記号プレーンに対する送信帯域幅は
なお毎秒２，５００万データ・バイトのみである。３重
複処理コアを有するこの実施例においては、各記号プレ
ーンは各コマンド及びデータ・フレームの３重複複製を
受信する。それは、レールの１つからのエラー送信を検
出してマスクするため、その記号（コマンド又はデータ
のどちらか）に対して記号基準による３重複送信を票決
する。
【００７８】この好ましい実施例における処理コアは設
置されたＩ／Ｏチャンネルの数及び文字により１乃至４
メモリー・ポート制御装置を配置することができる。各
記号プレーンはそれらのプロセッサ構成と一致させるた
め、１乃至４独立ポートを支援するよう構成することが
できる。
【００７９】各ポートは類似しており、その各々は現に
記述した単一ポートの複製であって、３重複処理レール
内に３重複ポート制御装置を含み、各記号プレーンには
各ポート制御装置からメモリー・ポートに対する専用リ
ンクを含む。
【００８０】図５はフェッチ(FETCH) 要求のホーマット
を示す。最初の４記号はデータ記号であり、フェッチさ
れるべき最初の１６バイト・ワードのアドレスを含み、
その後にブロック・サイズを含む２データ記号が続く。
このフェッチ要求は暗黙であり、遊休(IDLE)に続くデー
タ記号は暗黙指定フェッチの最初のアドレス・バイトで
ある。
【００８１】これは１サイクルだけフェッチの待ち時間
を減少する。フェッチが他のフレームの直後に続くべき
場合、フェッチ・アドレスの前に明示フェッチ制御記号
を挿入することによってそのフレームを区切るようにす
る。又、アドレスの送信はブロック・サイズの前であ
る。
【００８２】これは、メモリー・サイクルを開始するた
め（このとき、メモリーは遊休であるものと仮定す
る）、必要な情報が使用可能になるとすぐ、フェッチ・
オペレーションを開始することを可能にしてフェッチの
待ち時間を短縮することができる。記号プレーンからメ
モリー・ポート制御装置に対する応答ホーマットは図６
に示す。フェッチ・コマンド・ホーマット同様、応答ホ
ーマットは良いフェッチ待ち時間のために最適化され、
記号プレーンは単にデータ・ブロックの送信を開始す
る。
【００８３】遊休に続く応答フレームの最初の記号がデ
ータ記号であると、これは暗黙フェッチ−応答(FETCH−
RESPONSE) フレームである。フェッチ要求フレーム同
様、この応答フレームは先行する応答送信の直後に続く
べき場合、明示フェッチ−応答制御コードによって２つ
に分離される。
【００８４】図７は本発明の正に有意な機能である処理
コア・ポート制御装置の受信部の構造及びデータ・フロ
ーを例示する。これは、記号プレーンのデータと制御又
はシーケンス情報の故障の両方を修正する手段を実施す
るＥＣＣ／票決機能選択機構と称する機構である。すな
わち、データ故障はエラー修正コードを適用して修正さ
れ、制御又はシーケンス情報の故障は多数決票決ロジッ
クによって修正される。
【００８５】ＥＣＣ／票決機能選択機構は、データに対
するエラー修正コードの適用と、ポート制御装置と記号
プレーンのメモリー・ポートとを相互接続する１つのリ
ンクの故障又は記号プレーンの故障が免除されているシ
ーケンス情報に対する多数決票決との間を選択的に切換
える手段を提供する。この手段は後程詳細に説明する。
かかる機構はこの好ましい実施例の３重複された処理コ
アの各レールに配設される。
【００８６】又、記号プレーンは複数ポート化すること
ができ、それは各メモリー・ポートに対する処理コア内
に突合せ専用メモリー・ポート制御装置を持つことによ
って達成されることに注目するべきである。この好まし
い実施例においては、４つのメモリー・ポートがある。
従って、各レールに４個宛配設されて、合計１２ポート
制御装置となる。
【００８７】その上、上記手段は個々の処理コアがＴＭ
Ｒであるか否かに関係なく、記号プレーン又はリンクの
故障に対して十分に作動可能及び有効である。
【００８８】更に、詳細に説明すると、各記号プレーン
は相互に堅い同期で動作するので、ポート制御装置はフ
ェッチ要求に応答して記号プレーンのすべてから同時に
堅い同期の応答を受信する。それらはＥＣＣ／票決機能
選択回路を通して処理され、すべての記号プレーンの故
障はマスクされるか修正される。
【００８９】図５はこのＥＣＣ／票決機能選択回路の構
造を例示する。応答の制御又はシーケンス情報記号は１
９並列データ・ストリームのすべてに亘り常に同一であ
るが、フェッチされているデータ記号は常に記号プレー
ンごとに異なる。記号プレーン送信のサブセット、すな
わち１ビットは、記号がデータか制御情報かの判別に使
用される。
【００９０】この好ましい実施例においては、３ＥＣＳ
記号プレーンからの制御／データ記号は、票決機能５０
において個々に審査され、それらが制御か又はシーケン
ス情報記号かが判別される。これら３記号プレーン間の
票決は票決機能５０において単一ビットについて行わ
れ、記号がコマンドかデータ記号かの判別が行われる。
記号がかかるコマンド記号であると判別されると、票決
機能５１において次の票決が行われ、その記号を判別す
る。
【００９１】実際には、票決機能５１の機構は３ＥＣＳ
記号プレーン間の票決によってコマンド・ストリームを
構成し、このコマンド・ストリームはポート制御装置の
受信状態機５２の駆動に使用される。この可視構成の制
御ストリームはすべて受信したコマンド記号（遊休、フ
ェッチ−応答、等…）の他、受信したデータ・ストリー
ムの如何なるデータ記号にも代えられる単一の擬似制御
記号、データである。
【００９２】このコマンド・ストリームは３記号プレー
ン間の票決によって構成され、及び１度に１以上の記号
プレーンは失敗しえないものと仮定するので、この構成
のコマンド・ストリームは如何なる単一プレーン制御障
害による制御回路の故障にも拘らず修正される。故障し
た記号プレーンがＥＣＳプレーンの場合、票決（又は多
数決）で勝つことができる。如何なるデータ・プレーン
における故障も、それはその構成における役割りを持た
ないので、構成されたコマンド・ストリームが破壊され
ることはない。
【００９３】１６データ・プレーンからの記号は、了解
のためデータ記号プレーンの故障のすべてを検出し報告
するため構成されたコマンド・ストリームと追加的に比
較することはできるが、これは本発明の主な機能にとっ
て中心的なものではなく、説明は除外される。どの３記
号プレーンが応答制御ストリームの構成（票決）に使用
されるかの選択は任意であり、３ＥＣＳプレーンの選択
はこの好ましい実施例では感覚的基準で行われる。
【００９４】ポート制御装置の受信状態機５２は票決機
能５１及びマルチプレクサ（ＭＵＸ）５５の出力によっ
て指令され、エラー修正回路５３又はデータ選択回路５
４に対してデータを出力する責任がある。フェッチの場
合、ポート制御装置は応答データを待ち、遊休又はフェ
ッチ応答コードに続き第１のデータ記号から始まる１９
バイト幅のデータ・ストリームをエラー修正回路５３に
出力する。
【００９５】このエラー修正回路は入力の１６データ・
バイト及び３ＥＣＳバイトから取出された１６バイト・
データ・ワードを各サイクル毎に出力する。この好まし
い実施例で実施したエラー修正コードは如何なる欠落又
は誤りバイト（単一データ・バイト又は単一ＥＣＳバイ
トのどちらでも）でも完全に修正することができ、更に
如何なる２バイト故障でも検出することができる。
【００９６】エラー修正回路は選択的に使用可能化さ
れ、又は使用不能化される。それは入力データ・ストリ
ームの全記号位置が記号プレーンからストライプされた
データを含まないからである。エラー修正回路に対する
入力のこの選択的使用可能化及び使用不能化はＥＣＣ／
票決機能選択機構を含むポート制御装置の受信状態機及
び関連回路の責任である。
【００９７】フェッチ−応答において、ＥＣＣ回路はフ
ェッチ−応答コマンドの受信サイクル間で使用不能又は
遊休であり、次の送信に対する遊休又は応答コマンド記
号でマークされた送信の終了まで続くデータ記号ストリ
ームに対しては使用可能又は活動状態である。ＥＣＣ回
路はこの遊休又はコマンド記号を受信しているときには
使用不能である。
【００９８】明らかなストア又は記憶(STORE) 及びフェ
ッチ(FETCH) 記号プレーン要求／応答オペレーションに
加え、ポート制御装置は、又記号プレーンからのある記
号プレーン状況情報をフェッチする機構、及び記号プレ
ーンに対する構成及び制御情報を記憶する機構を含む。
【００９９】状況情報は屡プレーン間で異なる。例え
ば、この好ましい実施例は記号プレーン内部の従来のエ
ラー修正機構を使用して、記号プレーンのメモリー・ア
レイDRAMのソフト・エラー（最も頻繁にアルファ粒子の
放射によってひき起こされる）をマスクする。このエラ
ーは修正され、このエラー事象は記号プレーン内部の記
号プレーン状況アレイに記録される。
【０１００】記号プレーンから処理レールのメモリー・
ポート制御装置に送信されたデータは既に修正されてい
るため、このタイプのエラー事象は記号プレーン外部か
ら不可視である。又、それは、２つの記号プレーンが同
時に同一のソフト・エラーを持つということは考えられ
ないので、そのエラーが発生した記号プレーンに個有の
ものである。
【０１０１】ポート制御装置は記号プレーンからのこの
内部状況アレイのフェッチを可能にする機能を実現す
る。ポート制御装置は下記のように記号プレーンからの
状況フェッチを実行する。それは状況−フェッチ (STAT
US−FETCH)コマンドを目標記号プレーンに送信し、ダミ
ー−状況−フェッチ(DUMMY−STATUS−FETCH)を他の記号
プレーンに対し並列に送信する。
【０１０２】これは、そのダミー−状況−フェッチに対
し、全記号プレーン間の堅い同期を維持するため、目標
記号プレーンの実状況−フェッチ・オペレーションと並
列にダミー・オペレーションを実行することを可能にす
る。従って、全記号プレーンは状況−フェッチ−応答(S
TATUS-FETCH-REPLY)で応答するが、目標記号プレーンの
みが状況データを戻す。他の記号プレーンは同期オペレ
ーションを維持するため、データ・フィールドに０を戻
す。
【０１０３】ポート制御装置受信状況機５２は全記号プ
レーンからの並列送信をデータ・セレクタ５４に向け、
目標記号プレーンからの送信を選択させるためにそのセ
レクタを制御しなければならない。目標記号プレーンの
同一性は、その記号プレーンが要求を発送し応答を待っ
ているので、ポート制御装置には知られている。
【０１０４】ポート制御装置は内部記号プレーン回路を
構成し、制御する制御−記憶(CONTROL−STORE)コマン
ド、及びダミー−制御−記憶(DUMMY-CONTROL-STORE) コ
マンドを実行する。これらは、記号プレーンのソフト・
ドラム（DRAM）エラーによって生成されたかもしれない
ような種々のエラー状況表示を、ルーチン再構成コマン
ドのためにリセットするよう使用することができる。
【０１０５】その良い例は記号プレーン内に設置された
メモリーのサイズ及び構成を変更調節することである。
この好ましい実施例においては制御−記憶フレームは電
源立上り初期化中における全記号プレーンに亘るDRAMの
リフレッシュ活動の同期にも使用される。
【０１０６】記号プレーンに対するすべての要求に対
し、ポート制御装置が実際の応答時間を予測することは
不可能である。そのため、応答コマンド票決機能を介し
て行われる応答コマンド記号の処理が本発明の中心とな
る。フェッチ応答のタイミングはドラム（DRAM）リフレ
ッシュのような多くの干渉の影響、又は他のポートから
の干渉によって異なる。ポート受信回路はこの票決機能
を信頼して必要なシーケンス情報を引き出し、その制御
状況機を駆動する。
【０１０７】状況−フェッチ (STATUS−FETCH)の場合、
シーケンス情報は実際にダミー−状況−フェッチ動作を
実行している記号プレーンからの送信から最も頻繁に引
き出される。特に、この好ましい実施例において、状況
−フェッチがデータ・プレーンから出力されるとき、シ
ーケンス情報はそれのみダミー−状況−フェッチ動作を
実行する記号プレーンから引き出される。
【０１０８】基礎発明に対する拡張 基礎となる本発明の脈絡に対し、特定の適用業務に対す
る実施を最適化するためのある最適化及び機能を追加す
ることができる。以下、３つの特定の発明拡張について
説明する。その１は記号プレーンの共用、２は交換エラ
ー修正コード、３は記号プレーン・メモリーの並列修理
及びグレードアップを容易にする記号プレーンのエラー
除去又はスクラブ(scrub) である。
【０１０９】記号プレーンの予備 故障した記号プレーンを持つシステムの電子修理を行う
手段を具備することが真に可能である。かかる状況は、
記号プレーン・メモリー・システムが非常に大型である
とき、及びシステムの設置場所が遠いため、修理を後ま
わしにすることを希望するようなときに、最も頻繁に発
生する可能性がある。
【０１１０】これは故障したプレーンを交換するため、
電子的に交換することができる１以上の追加の予備記号
プレーンを準備することによって容易にすることができ
る。この好ましい実施例においては、単一の予備プレー
ンを設けた場合、このプレーンは第２０番プレーン（予
備）を構成した。このプレーンは他の１９の記号プレー
ンのいずれとも交換することができる。
【０１１１】図８は本発明を拡張して電子修理を可能に
する好ましい実施例を例示する。記号プレーンに対する
送信のための単一１９：１マルチプレクサ６０は予備記
号プレーンに対する送信のため１９個の並列ポート制御
装置送信の１つを選択する。
【０１１２】このマルチプレクサは処理コアにおいて走
行するメンテナンス処理（ソフトウェア）によって構成
され、交換される記号プレーンに対する送信の複製を予
備プレーンに対し追加送信するよう支持する。例えば、
プレーン７が交換されるべき場合、マルチプレクサはプ
レーン７に対する送信を切替えて予備プレーンに対する
送信を選択するよう構成する。
【０１１３】ポート制御装置は更に１９個の２：１マル
チプレクサ６２を含む。これらマルチプレクサは通常そ
れぞれの記号プレーンからポート制御装置に対して送信
するように構成される。電子修理が要求されたとき、予
備記号プレーンからの送信が故障記号プレーンからの送
信に切換えられる。例えば、プレーン７が交換されるべ
き場合、プレーン７に対する２：１マルチプレクサは予
備記号プレーンから受信した信号をプレーン７からの受
信信号に代えるよう構成される。
【０１１４】そこで、電子処理手段は単一の１９：１マ
ルチプレクサ６０と、故障した記号プレーンを予備プレ
ーンと電子交換するべき１９個の２：１マルチプレクサ
６２の１つとから構成されるべきである。予備記号プレ
ーンの内容は記号プレーン・アレイから大容量メモリー
の全内容を読取り、それを記号プレーン・メモリーに書
き戻すことによってロードすることができる。
【０１１５】その読取動作中、故障した記号プレーンか
らの欠落情報はポート制御装置のエラー修正回路によっ
て再構成される。この再構成データは書込サイクルを通
して予備プレーンに書込まれる。このエラー除去動作の
終了において、予備プレーンは、原記号プレーンが故障
したときに失われたものの再構成データがロードされ
る。このエラー除去動作はメモリーのすべての読取り及
び書込みをループする簡単なプログラムによって実行す
ることができるか、又は下記のようにハードウェアの補
助によることができる。
【０１１６】交換エラー修正コード この好ましい実施例は前述で照会したエス．エル．チェ
ンの米国特許出願第０７／３１８，９８３号に記述され
ているような“単一バイト・エラー修正／二重バイト・
エラー検出エラー修正コード”を使用する。交換エラー
修正コードは異なる適用業務を最適化するために使用す
ることができる。
【０１１７】例えば、このコードの二重エラー検出機能
は、二重エラーに対するエクスポージャが短時間の場
合、（エクスポージャは修理が行われるまでのみである
ような）ある適用業務に対して要求することはできな
い。２エラー修正記号は二重バイト・エラー検出のない
単一バイト・エラー修正のために要求されるのみであ
る。これは重複オーバーヘッドを１８％から１２％に減
少してより経済的である。
【０１１８】ハードウェア補助メモリーのエラー除去 この構成の多くは、メモリーのすべてがエラー除去され
る、すなわち、メモリーの全内容が記号プレーンから読
取られて再書込み（リライト）される、という要求を変
更することができる。予備記号プレーンと交換するとい
う前述の処理手順の例はエラー除去の必要性が発生しう
る数々の状況の単なる１例である。
【０１１９】メモリーに対する同時修理及び同時追加も
エラー除去動作を要求する。メモリーからエラー除去す
るべき時間は、メモリーがフェッチ／ストア・ループの
プログラム遂行によって全体的に駆動される場合、大型
メモリーに対しては非常に長時間であるかもしれない。
このフェッチ／ストア・ループは、そうでないと、間に
ある通常の記憶又はストア(STORE) がフェッチ／ストア
・オペレーションの記憶（ストア）部によって重ね書き
されてしまうことを防止するため、ワードをフェッチ／
ストア中ロックしなければならないため、機械の他のソ
フトウェアのオペレーションと調停することができる。
【０１２０】この好ましい実施例における記号プレーン
及びメモリー・ポート制御装置は不使用のメモリー帯域
幅を使用して、メモリーの高速ソフトウェアの透明エラ
ー除去を実行するためのハードウェアの補助を含む。ハ
ードウェア・エラー除去はすべての記号プレーンに対す
る制御／ストア(CONTROL−STORE)コマンドによって並列
に開始される。エラー除去されるべきメモリー範囲の開
始アドレス及び長さは各記号プレーンの特別エラー除去
制御レジスタに記憶される。
【０１２１】そこで、記号プレーンはエラー除去を開始
し、制御する。各ワードは記号プレーンからフェッチさ
れ、メモリー・ポート制御装置に送信される。図９にそ
のホーマットを示す。メモリー・ポート制御装置はエラ
ー除去ワード又はワード・ストリームを受信すると、そ
のワードをエラー修正回路を通して送信し、記号プレー
ンに再書込みする。
【０１２２】図１０は記号プレーンに対する再送信のた
めのホーマットを示す図である。記号プレーンがエラー
除去したデータを受信すると、そのメモリー位置の前の
内容を書換えて、修正データを有するそのワードの内容
を有効にリロードする。どちらの方向のエラー除去送信
でも通常のメモリー・トラフィックを可能にするようい
つでも優先使用することができ、記号プレーン内のメモ
リー・アレイそれ自体に対するアクセスは優先権基準で
通常のメモリー・トラフィックに対して第１に許可され
る。
【０１２３】従って、エラー除去によるメモリーの通常
使用に対する影響は最少である。ワードが最初エラー除
去機構によって読取られたときとそれが再書込みされた
ときとの間にはあるパイプライン待ち時間があるので、
通常のメモリー・トラフィックは、この待ち時間期間の
間、エラー除去されたメモリー位置に対して記憶が試み
られたかどうかを判別するため、記号プレーンによって
監視される。
【０１２４】エラー除去ハードウェアによって読取られ
たメモリー位置に対する書込みが試みられてはいたが、
再書込みはされていない場合、通常の書込みが進めら
れ、その位置に対するエラー除去データの再書込みは取
消される。すなわち、エラー除去ハードウェアはその点
からのエラー除去を支援して退避し、パイプラインのデ
ータを破棄する。
【０１２５】エラー修正回路を通してメモリー・ポート
制御装置に送信し、ポート制御装置から記号プレーンに
対して返信するパイプラインの効果は、いつでも数個の
エラー除去ワードが移動中であることができることを意
味するということに注目するべきである。通常のメモリ
ー活動とエラー除去との間のメモリー位置の競合は極く
まれであるから、エラー除去入力はエラー除去の性能に
影響を与えることはない。
【０１２６】この好ましい実施例におけるハードウェア
補助エラー除去はその背景で十分パイプライン化されて
おり、他のメモリー活動がそのポートに存在しないとき
には全ポート帯域幅で進行することができる。これは、
システムの通常のソフトウェア走行の性能に与える影響
を最少にして、毎秒４００メガバイト近くで全メモリー
のエラー除去を可能にする。
【０１２７】なお、背景におけるメモリーのハードウェ
ア補助エラー除去を支援するよう要求されるメモリー・
ポート制御装置の制御及びデータ路構造の増設は容易に
理解することができる。
【０１２８】以上、本発明の実施例を詳細に説明した
が、本発明をそれのみに限定することを意図するもので
はなく、本発明の精神から離れることなく、多くの変化
変更は可能である。そして、より信頼性、高速性、及び
多様性を達成するために拡張することが可能である。
【０１２９】
【発明の効果】本発明は、以上説明したように構成する
ことによって、処理コアを３モジュールに重複してエラ
ーによる再処理の確率を少くすると共に、各モジュール
及び記憶プレーンに発生したエラーをそこに封じ込めて
他に影響を与えないようにすると共に、メモリー・アレ
イ自体広いエラー修正及び検出コードを使用することに
よって非常に長時間のエラー解放オペレーションを達成
することができた。
【図面の簡単な説明】
【図１】本発明による主な機能構成要素を示すハイレベ
ル組織図
【図２】処理コア・メモリー・ポート制御装置（処理コ
ア）と記憶及びフェッチ動作用記号プレーンとの間の接
続を示す説明図
【図３】処理コア・メモリー・ポート制御装置（処理コ
ア）と記憶及びフェッチ動作用記号プレーンとの間の接
続を示す説明図
【図４】ポート制御装置の記憶又はストア(STORE) コマ
ンド送信ホーマットを示す説明図
【図５】ポート制御装置のフェッチ(FETCH) コマンド送
信ホーマットを例示する説明図
【図６】記号プレーンのフェッチ応答(FETCH RESPONSE)
送信ホーマットを例示する説明図
【図７】一般的にＥＣＣ／票決機能選択回路を含むメモ
リー・ポート制御装置の制御及びデータ路構造を示す接
続図
【図８】予備記号プレーンの交換を支援するよう要求さ
れるメモリー・ポート制御装置の制御及びデータ路構造
の増加を示す説明図
【図９】記号プレーンからポート制御装置に対するエラ
ー除去送信ホーマットを示す説明図
【図１０】ポート制御装置から記号プレーンに対するエ
ラー除去送信ホーマットを示す説明図
【符号の説明】
１０〜１２，１６〜１８ 専用リンク １３〜１５ 処理コア・レール １９ Ｉ／Ｏチャンネル ５０，５１ 票決機能 ５２ ポート制御装置状態機 ５３ エラー修正回路 ５４，５５ マルチプレクサ ６０ １９：１マルチプレクサ ６２ ２：１マルチプレクサ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 メモリー機能が複数の記号プレーンに亘
    りストライプされ、メモリー故障封じ込め領域を含み、
    各前記メモリー故障封じ込め領域は記憶システムにおい
    てアクセスされる指定のメモリー・ワードの少くとも１
    ビットを記憶する前記記号プレーンを含む大型耐故障高
    信頼性半導体データ記憶（メモリー）システムであっ
    て、 前記記憶システムは前記複数の記号プレーンを並列にア
    クセスする少くとも１つのメモリー・ポート制御装置を
    含む処理コアを含み、前記メモリー・ポート制御装置は
    前記メモリーからフェッチされた全データのエラーを検
    査し、メモリーに記憶されるべき全データに対するエラ
    ー修正及び検出コード・ビットを生成するエラー修正／
    検出機構を含み、各前記記号プレーンはメモリーからフ
    ェッチされたデータがメモリー・ポート制御装置に到着
    したというフェッチ−応答シーケンス情報を生成して要
    求プロセッサ及びリンクに信号する手段を含み、前記シ
    ーケンス情報は各記号プレーンで生成され、 前記記憶システムは、更に、各前記処理コアに入力され
    たフェッチ−応答シーケンス情報を識別するため、複数
    の信号プレーンからの前記処理コアに対する複数の入力
    リンクを連続監視するＥＣＣ／票決機能選択機構を含
    み、前記ＥＣＣ／票決機能選択機構は多数決票決手段を
    含み、監視した入力リンクの大多数が前記フェッチ−応
    答シーケンス情報を含むことを判別し、 前記記憶システムは、更に、前記判別に応答して、記号
    プレーンから入力リンクに現われた全データに対する前
    記フェッチ−応答シーケンス情報の受信後のエラーを検
    査するよう前記処理コアのエラー検出／修正回路手段を
    使用可能にする手段を含み、前記エラー検出回路は前記
    シーケンス情報が検出されるまで使用不能状態に維持さ
    れることを特徴とする大型耐故障高信頼性半導体データ
    記憶システム。
  2. 【請求項２】 完成した処理コアは３重複されて３処理
    コア・レールを形成し、 各々が一方の側においては記号プレーンのすべてに及び
    からデータ・リンクに接続され、他方の側においては前
    記メモリー・システムに接続された他の構成要素と通信
    するため処理コアとチャンネル・アダプタとの間のデー
    タ・リンクに接続されたレールと、 各々がそれ自体と各前記３コア・レールとの間にデータ
    路を有し、更に前記３処理レールから受信したデータ及
    び制御情報に対して“多数決票決”出力を選択する３デ
    ータ路に票決手段を含むようにした記号プレーン及びチ
    ャンネル・アダプタと、を含むことを特徴とする請求項
    １記載の大型耐故障高信頼性半導体データ記憶システ
    ム。
  3. 【請求項３】 前記処理コアは、前記記号プレーンすべ
    てからその入力に直接接続され、前記記号プレーンの１
    つのみをデータ入力として選択可能である個別の選択マ
    ルチプレクサ・スイッチと、選択されない全記号プレー
    ンに対しその記号プレーン・データが選択されなくても
    ダミー・データを作成させる手段とを含むことを特徴と
    する請求項１記載の大型耐故障高信頼性半導体データ記
    憶システム。
  4. 【請求項４】 各前記記号プレーンと各処理コアとの間
    の並列複数のビット・データ・リンクは副尺スキュー調
    節用手段を具備し、前記副尺スキュー調節手段すべては
    単一マスタ・システム・クロックで動作し、前記処理コ
    アと前記データ記憶システムの記号プレーンとの間で送
    信される全データは所定の最大スキュー許容値より良く
    なるようマスタ・システム・クロックと同期し及び整列
    して、前記副尺スキュー調節手段により与えられる前記
    最大値より少くないスキューを補償するようにしたこと
    を特徴とする請求項１記載の大型耐故障高信頼性半導体
    データ記憶システム。
  5. 【請求項５】 前記記憶システムは前記メモリーに少く
    とも１つの予備記号プレーンと、診断回路の制御の下に
    動作可能となり前記予備記号プレーンと処理コア入力と
    の間にデータ路を構成するスイッチ回路とを含み、前記
    予備記号プレーンはそこに向けられた全データを受信
    し、通常前記診断回路により“使用不能”と指定された
    記号プレーンからきたであろう全データを返送するよう
    にしたことを特徴とする請求項１記載の大型耐故障高信
    頼性半導体データ記憶システム。
  6. 【請求項６】 各前記記号プレーンは複数のポートを有
    し、前記記号プレーンのポートと同数の処理コア・ポー
    ト制御装置が設けられると共に、各前記処理コア・ポー
    ト制御装置はチャンネルを各記号プレーンの所定のポー
    トに接続するリンク手段と、完成したＥＣＣ／票決機能
    選択機構と、エラー検出／修正機構と、フェッチ−応答
    制御信号の受信後に前記エラー検出／修正機構を活動化
    する手段とを含むようにしたことを特徴とする請求項１
    記載の大型耐故障高信頼性半導体データ記憶システム。
  7. 【請求項７】 各記号プレーンは記憶システムにおいて
    アクセスされる指定のメモリー・ワードの少くとも１ビ
    ットを記憶する複数の記号プレーンに亘りメモリー機能
    をストライプする大型耐故障高信頼性半導体データ記憶
    （メモリー）システムであって、 前記記憶システムは、前記チャンネル・アダプタを介し
    てメモリーを高速通信リンクに選択的に接続し、前記デ
    ータ記憶システムに取付けられた他の機能エンティティ
    と通信する少くとも１つのメモリー・ポート制御機能及
    びチャンネル・ポート制御機能を含む処理コア・モジュ
    ールを含み、 前記処理コアは前記メモリーからフェッチされた全デー
    タをエラー検査し、メモリーに記憶されるべき全データ
    に対するエラー修正及び検出コード・ビットを生成する
    エラー修正／検出機構を含み、各前記記号プレーンはメ
    モリーからフェッチされ、処理コアに戻されるデータに
    先行しなければならないフェッチ−応答シーケンス情報
    を生成する手段を含み、前記シーケンス情報は各記号プ
    レーンで生成され、 前記記憶システムは、更に、各前記処理コアにおいて、
    複数の信号プレーンからのフェッチ−応答シーケンス情
    報を識別するべく複数の入力リンクを連続監視するＥＣ
    Ｃ／票決機能選択機構を含み、前記選択機構は監視した
    入力リンクの大多数がかかるシーケンス情報フィールド
    を含むことを判別する多数決票決手段を含み、 前記記憶システムは、更に、フェッチ−応答シーケンス
    情報の受信後に前記記号プレーンからの前記入力リンク
    に現われた全データのエラーを検査するべく前記処理コ
    アのエラー検出／修正機構を使用可能にするスイッチ手
    段を含む大型耐故障高信頼性半導体データ記憶システム
    において、 前記記号プレーンに組込まれた制御回路における修正オ
    ペレーションを保証する方法であって、 １．シーケンス情報が前記記号プレーンからの複数の監
    視入力リンクにあることを判別し、 ２．同一シーケンス情報が大多数の入力リンクに検出さ
    れたことを判別し、 ３．前記処理コアに対するその後のデータ送信すべてを
    前記エラー検出／修正回路に処理させる、各工程を含む
    ことを特徴とする修正オペレーション保証方法。
  8. 【請求項８】 前記修正オペレーション保証方法は監視
    したリンクの１つが他と一致しない場合、診断モジュー
    ルに対するシーケンス情報にエラーの通知を含むことを
    特徴とする請求項７記載の修正オペレーション保証方
    法。
  9. 【請求項９】 前記修正オペレーション保証方法は、 開始アドレスとエラー除去されるべきワード数とを供給
    する制御−ストア・コマンドを全記号プレーンに供給
    し、 前記処理コアの記号プレーン・ポート制御装置に対し順
    次ワードを送信する記号プレーンに対し前記エラー除去
    の制御を転送し、 前記記号プレーン・ポート制御装置はＥＣＣ／票決機能
    選択機構を使用するエラー除去コマンドを認識して、他
    の記号プレーンからのデータ及びＥＣＣ記号を使用する
    ことにより初期化されずに又は不正にロードされた記号
    プレーンからの欠落データを再構成し、 前記記号プレーン・ポート制御装置はＥＣＣ記号を再計
    算し、修正したデータ及び再計算したＥＣＣ記号を記号
    プレーン・ポートに戻し、 前記記号プレーンは前記データ及びＥＣＣ記号をエラー
    記号に重ね書きして記憶する、各工程を含むことを特徴
    とする請求項８記載の修正オペレーション保証方法。
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