JP2762856B2

JP2762856B2 - 図形パターン格納装置

Info

Publication number: JP2762856B2
Application number: JP4209885A
Authority: JP
Inventors: 博史片山
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1992-08-06
Filing date: 1992-08-06
Publication date: 1998-06-04
Anticipated expiration: 2013-06-04
Also published as: US5459834A; JPH0660192A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・ディスプ
レイやプリンタに図形を描画するための図形パターン格
納装置に関し、特に線図形を描画する図形パターン格納
装置に関する。

【０００２】

【従来の技術】従来、図形の描画においては、点線，一
点鎖線等の線種パターンを用いた線図形を描画する場合
や、塗りつぶしパターンを用いた図形内の塗りつぶし処
理を行う場合等がある。これらの線種パターンや塗りつ
ぶしパターンのような図形パターンは、あらかじめ指定
された記憶装置に格納されている。描画の際に必要に応
じて順次読み出され、描画の種類によって定まる処理・
加工を施されてから描画される。これらの処理・加工
は、汎用のマイクロプロセッサによって行うことも可能
であるが、高速性が要求される場合は、図形描画装置を
用いることが多い。この図形描画装置は、専用のハード
ウエアやファームウエアによって図形描画を高速に行う
装置である。

【０００３】かかる従来の図形描画装置において行われ
ている図形パターンを用いた図形の描画について、線種
パターンを用いた線図形の描画例を用い説明する。

【０００４】まず、図形パターンの指定には２種類あ
る。その第１は図形パターンを１ビット／ピクセルで規
定するものであり、この指定はカラー拡張モードと呼
ぶ。また、第２は図形パターンをｎビット／ピクセル
（ｎは描画先のピクセル当たりのビット数）で規定する
ものであり、この指定はメモリ・イミディエイト・モー
ドと呼ぶ。更に、線種パターンの場合はこれを定義する
ために３つのポインタがあり、それぞれパターンの先頭
を示すＴＯＰポインタ，パターンの終点を示すＴＡＩＬ
ポインタ，および参照すべきパターンの位置を示すカレ
ントポインタである。

【０００５】図８（ａ），（ｂ）はそれぞれ従来の一例
を説明するためのカラー拡張モードにおける図形パター
ンのマッピング説明図である。図８（ａ）に示すよう
に、カラー拡張モード時の線種パターンに関する操作手
順は、まず第１に線種パターン格納メモリ２４上に展開
されている線種パターンデータからカレントポインタが
示す線種パターンデータを含む１ワードをパターンレジ
スタ２７に読み込む。続いて第２にパターンレシスタ２
７からカレントポインタにより示される１ビットのデー
タをデータセレクタ２８により選択する。第３に、デー
タセレクタ２８の出力をさらにカラーレジスタ２５，２
６を選択するセレクタ２９へ入力し、カラー０レジスタ
２５とカラー１レジスタ２６のいずれかを選択する。続
いて第４に、セレクタ２９で選択されたカラーレジスタ
の値（ＳＲＣ）をラスタオペレーション回路３１へ入力
する。このラスタオペレーション回路３１は、セレクタ
２９からのＳＲＣと描画先メモリ３２からの描画先デー
タ（ＤＳＴ）およびマスク生成回路３０で作成されたマ
スク情報（ＭＳＫ）との入力を基に演算を行い、描画メ
モリ３２の新たな描画先データ（ＤＳＴ’）を生成す
る。尚、マスク生成回路３０およびラスタオペレーショ
ン回路３１の動作については、図形パターン格納装置に
直接は関係ないので説明を省略する。

【０００６】次に第５に、生成した新たな描画先データ
ＤＳＴ’の値を描画先のメモリ３２へ書き込む。更に第
６に、もし、“カレントポインタ＝ＴＡＩＬポインタ”
であった場合は、カレントポインタにＴＯＰポインタの
値をコピーする。それ以外の場合は、カレントポインタ
を‘＋１’する。ここで、この更新によってカレントポ
インタを含むワードが替わったときは、前述した第１の
手順に戻る。また逆に、カレントポインタが引き続き同
じワード内にある場合は、前述した第２の手順へ戻る。

【０００７】以上のような操作を行うことにより、図８
（ｂ）のような線を描くことができる。尚、ここでは１
ワードが３２ビット、１ピクセルが８ビットであり、し
かも線種パターンの値が‘０’のときに参照されるカラ
ー０レジスタ２５には、１６進数で‘５５５５５５５
５’が設定され、また‘１’のときに参照されるカラー
１レジスタ２６には、‘ＡＡＡＡＡＡＡＡ’が設定され
ている。

【０００８】次に、もう一つのメモリ・イミディエイト
・モード時の線種パターンに関する描画手順を図９
（ａ），（ｂ）により説明する。

【０００９】図９（ａ），（ｂ）はそれぞれ従来の一例
を説明するためのメモリ・イミディエイト・モードにお
ける図形パターンのマッピング説明図である。図９
（ａ）に示すように、メモリ・イミディエイト・モード
時の線種パターンに関する操作手順は、まず第１に、メ
モリ２４上に展開されている線種パターンデータから、
カレントポインタが示す線種パターンデータを含む１ワ
ードをパターンレジスタ２７に読み込む。次いで第２
に、カレントポインタによって示される線種パターンデ
ータが、描画先での描画位置になるようにパターンレジ
スタ２７の内容をバレルシフタ３４によってシフトす
る。このバレルシフタ３４はシフト量設定回路３３によ
りシフト量を決められる。続いて第３に、シフトされた
パターンレジスタ２７の値（ＳＲＣ）をラスタオペレー
ション回路３１へ入力する。このラスタオペレーション
回路３１は、ＳＲＣと描画先データ（ＤＳＴ）およびマ
スク発生回路３０で作られたマスク情報（ＭＳＫ）の入
力を基に演算を行い、新たな描画先データ（ＤＳＴ’）
を生成する。

【００１０】次に第４に、このデータＤＳＴ’の値を描
画先のメモリ３２へ書き込む。更に第５に、もし、“カ
レントポインタ＝ＴＡＩＬポインタ”であった場合は、
線種パターン格納メモリ２４内カレントポインタにＴＯ
Ｐポインタの値をコピーする。それ以外の場合は、カレ
ントポインタを１ピクセル分進める。この更新によって
カレントポインタを含むワード内にある場合は、前述し
た第２の手順へ戻る。

【００１１】以上のような操作を行うことにより、図９
（ｂ）のような線を描くことができる。尚、ここでは１
ワードが３２ビット、１ピクセルが８ビットである。

【００１２】一般に、図形パターンは図形描画装置の外
部にあるメモリ上に展開されていて、必要な時点でパタ
ーンレジスタに読み込んでから処理を行う。しかし、処
理速度を向上させるために、図形描画装置の内部に作業
用のメモリを持ち、最初に図形パターンを作業用メモリ
に転送していまう場合がある。これは外部メモリへのア
クセスに比べて内部メモリへのアクセスが高速化される
ためである。

【００１３】また、図形パターンをパターンレジスタの
サイズに制限し、直接パターンレジスタに設定する場合
も多い。この場合、線種パターンは１６ビットなどの固
定長しか扱えない代わりに、描画中にパターンレジスタ
の更新が生じないため、制御が簡単になり且つ高速化さ
れる。先の例では、第２乃至第４の手順のみを実行し、
第１のメモリからの読み込み処理と第５の判定とを行う
必要がなくなる。

【００１４】

【発明が解決しようとする課題】上述した従来の図形描
画装置における図形パターンを用いた図形パターン格納
装置は、以下のような欠点がある。

【００１５】１．図形パターンをパターンレジスタに直
接設定するのは、パターンの長さがパターンレジスタの
大きさによって制限されてしまう。

【００１６】２．図形描画装置内部の作業用メモリ上に
図形パターンデータを格納しておくのは、同じく図形パ
ターンの長さが作業用メモリの大きさによって制限され
る。

【００１７】３．図形パターンが長い場合にはメモリ上
にパターンを置き、短い場合には作業用メモリ上にパタ
ーンを置くといったように、図形パターンの定義長によ
ってパターンを格納する場所を変えることは、図形描画
装置を使用するアプリケーションにとって不要な混乱の
原因になる。

【００１８】４．図形描画装置内の作業用メモリに図形
パターンデータを格納するのは、あらかじめ図形パター
ン全体を主メモリ上から作業用メモリに転送しておく必
要がある。しかし、図形パターンを頻繁に変更するよう
な場合で且つ、図形パターンの長さ〉描画ピクセル数の
ときは、作業用メモリに図形パターン全体を転送するこ
とが大きなオーバーヘッドとなる。

【００１９】５．メモリ上に図形パターンがある場合で
且つパターンを一巡して先に使用した図形パターンデー
タと同じ部分を再度使用しようとしたとき、再度メモリ
上から図形パターンデータを読み込まなくてはならな
い。

【００２０】本発明の目的は、かかる図形パターンの取
扱いを一元化するとともに、高速化することのできる図
形パターン格納装置を提供することにある。

【００２１】

【課題を解決するための手段】本発明の図形パターン格
納装置は、それぞれ１ワード分の図形パターン・データ
を格納することができ且つ下位から上位へ一連の順序を
持つ複数のステージと、互いに隣接する上位のステージ
から下位のステージへデータを転送するシフト手段と、
前記複数のステージの中の任意のステージに対して外部
入力バスを通して前記図形パターン・データを格納する
ライト手段と、前記複数のステージの中の任意のステー
ジに対してフィードバック・バスを通して最下位のステ
ージに格納されている前記図形パターン・データを格納
するフィードバック手段と、前記シフト手段と前記ライ
ト手段および前記フィードバック手段のうちいずれを使
用するかを前記複数のステージの各々について選択する
選択手段とを有して構成される。

【００２２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示す図形パ
ターン格納装置（ピクセル・キャッシュ）の構成図であ
る。図１に示すように、本実施例のピクセル・キャッシ
ュ１は内部に図形パターンを格納するための構造を有す
る複数のステージ３と、複数のステージ３の中から図形
パターン・データの書き込みを行うためのステージ３を
特定するライトポインタ２と、複数のステージ３の中か
らステージ［０］のデータをフィードバックするための
ステージを特定するフィードバックポインタ５と、これ
らライトポインタ２およびフィードバックポインタ５の
制御を行い且つステータス情報の生成を行うピクセル・
キャッシュ制御回路６とを有する。また、各ステージ３
はキャッシュ入力バス４およびフィードバックバス７か
らデータを入力し、それぞれ次のステージへ出力する。
ステージ［０］の出力はフィードバックバス７へ出力さ
れるとともに、キャッシュ出力バス８に出力される。

【００２３】図２は図１に示すステージの構成図であ
る。図２に示すように、このステージ３はライトポイタ
２もしくはフィードバックポインタ５からの指示に基づ
きキャッシュ入力バス４からのデータ，上段ステージか
らのデータおよびフィードバックバス７からのデータを
切替えるデータ・セレクタ９と、選択されたデータを記
憶し且つその出力を下段ステージへ渡すためのステージ
・レジスタ１０とを有する。尚、最上段のステージだけ
はキャッシュ入力バス４とフィードバックバス７とのデ
ータを入力して選択する。

【００２４】次に、図１の回路動作説明に戻る。まず、
ピクセル・キャッシュ１は、ＩＮＩＴ信号，シフトイン
信号およびシフトアウト信号の３つの制御信号によって
制御される。このＩＮＩＴ信号がアクティブになると、
ピクセル・キャッシュ制御回路６の内部は初期化され、
それまでピクセル・キャッシュ１の内部に格納されてい
た図形パターンデータが無効にされる。また、シフトイ
ン信号がアクティブになると、その時点でキャッシュ入
力バス４へ入力されていた図形パターン・データの値が
ピクセル・キャッシュ１内に取り込まれる。更に、シフ
トアウト信号がアクティブになると、ピクセル・キャッ
シュ１内のデータがシフト／ローテートされ、キャッシ
ュ出力バス８へ新たな図形パターン・データが出力され
る。尚、ピクセル・キャッシュ１内での全ステージ３
は、基本的にはシフトレジスタ構成となっているが、ス
テージ［０］の出力はキャッシュ出力バス８へ出力する
とともに、フィードバック・バス７を介して任意のステ
ージへ転送することができる。この機能により、一度ピ
クセル・キャッシュ１内に格納した図形パターン・デー
タは各ステージの間を循環しつつ繰り返して使用するこ
とが可能になる。

【００２５】これらの動作を行うために、ピクセル・キ
ャッシュ制御回路６は、外部から設定されるキャッシュ
サイズ・レジスタと、シフトイン信号およびシフトアウ
ト信号によって制御されるカウンタＡ，カウンタＢを内
蔵する。なお、以下ではこのキャッシュサイズ・レジス
タに設定された値をＣＳＩＺＥ、２つのカウンタの値を
それぞれＣＡ，ＣＢとし、最大ステージ番号［３１］を
ＭＳＩＺＥと表すことにする。このＣＳＩＺＥは、その
ままフィードバック・ポインタ５へ送られ、ステージ
［０］のフィードバック先を指示するために用いられ
る。これにより、ステージ［０］からステージ［ＣＳＩ
ＺＥ］までの間のステージが図形パターンを格納するた
めに用いられる。また、ピクセル・キャッシュ制御回路
６の内部に設けられるカウンタＡはピクセル・キャッシ
ュ１内に有効データがいくつかあるかをカウントし、カ
ウンタＢは無効データを持つ最もステージ番号の小さい
ステージ数をカウントする。

【００２６】次に、ＩＮＩＴ信号がアクティブになるこ
とによって、ピクセル・キャッシュ制御回路６内の２つ
のカウンタＡ，Ｂはクリアされる。すなわち、ＣＡ＝０，ＣＢ＝０となる。しかる後、シフトイン信号がアクティブになる
ことによって、以下の手順で入力データをキャッシュす
る。

【００２７】１．カウンタの値ＣＢをライトポインタ２
に設定し、ステージ［ＣＢ］にキャッシュ入力バス４に
表われている図形パターン・データを格納する。

【００２８】２．各カウンタの値を更新する。

【００２９】ＣＡ＝ＣＡ＋１，ＣＢ＝ＣＢ＋１更に、シフトアウト信号がアクティブになることによっ
て、以下の手順で各ステージに格納されている図形パタ
ーン・データのシフト・ローテートを行う。

【００３０】１．ステージ［Ｎ］の値をステージ［Ｎ−
１］に転送する。このとき、ステージ［３１］には無効
データが入る。

【００３１】２．ただし、（ＣＳＩＺＥ≦ＭＳＩＺＥ）
の場合には、ステージ［０］の値はフィードバック・バ
ス７を介してステージ［ＣＳＩＺＥ］に転送される。逆
に、（ＣＳＩＺＥ〉ＭＳＩＺＥ）の場合は、ステージ
［０］の値はピクセル・キャッシュ１から失われる。

【００３２】３．カウンタの値を更新する。

【００３３】ＣＢ＝ＣＢ−１ｉｆ（ＣＳＩＺＥ〉ＭＳＩＺＥ）ｔｈｅｎＣＡ＝
ＣＡ−１また、シフトイン信号とシフトアウト信号は、同時にア
クティブになることも許容され、その場合の動作は次の
ように行われる。

【００３４】１．ステージ［Ｎ］の値をステージ［Ｎ−
１］に転送する。このとき、ステージ［３１］には無効
データが入る。

【００３５】２．ただし、（ＣＳＩＺＥ≦ＭＳＩＺＥ）
の場合には、ステージ［０］の値はフィードバック・バ
ス７を介してステージ［ＣＳＩＺＥ］に転送される。
（ＣＳＩＺＥ〉ＭＳＩＺＥ）の場合は、ステージ［０］
の値はピクセル・キャッシュ１から失われる。

【００３６】３．（ＣＢ−１）をライトポインタ２に設
定し、ステージ［ＣＢ−１］にキャッシュ入力バス４に
表われている図形パターン・データを格納する。

【００３７】４．カウンタの値を更新する。

【００３８】ｉｆ（ＣＳＩＺＥ≦ＭＡＸＳＩＺＥ）
ｔｈｅｎＣＡ＝ＣＡ＋１このように、ＣＳＩＺＥとＭＳＩＺＥの値の比較によっ
て動作を変えるのは、定義された図形パターン・データ
の全体をピクセル・キャッシュ１に格納することができ
るか否かによって、ピクセル・キャッシュ１の動作モー
ドが変わるためである。もし、ＣＳＩＺＥ≦ＭＳＩＺＥ
であれば、定義された図形パターン全体をピクセル・キ
ャッシュ１に格納することが可能である。このとき、ピ
クセル・キャッシュ１はステージ［０］からステージ
［ＣＳＩＺＥ］までを用いて図形パターンを格納し、格
納されたデータはシフトアウト制御によってこれらのス
テージの中を循環する。

【００３９】逆に、ＣＳＩＺＥ〉ＭＳＩＺＥであれば、
定義された図形パターン全体をピクセル・キャッシュ１
に格納することができない。このとき、ピクセル・キャ
ッシュ１はＦＩＦＯ（先入れ先出し装置）のような動作
をする。すなわち、シフトイン信号によって格納された
図形パターン・データは、シフトアウト信号がアクティ
ブになる度に順次下のステージへ移動し、最後にはステ
ージ［０］からのシフトアウトによってピクセル・キャ
ッシュ１から抹消される。

【００４０】また、ピクセル・キャッシュ１のステータ
ス情報は、ＥＭＰＴＹ信号とＦＵＬＬ信号によって示さ
れる。このＥＭＰＴＹ信号はステージ［０］が無効デー
タであることを示し、ＦＵＬＬ信号はピクセル・キャッ
シュ１内の有効ステージ｛ステージ［０］からステージ
［ＣＳＩＺＥ］またはステージ［ＭＳＩＺＥ］まで｝の
全てのステージに有効なデータが格納されていることを
示す。これらの信号は、ＦＵＬＬ＝（ＣＡ＝ＣＳＩＺＥ）（ＣＳＩＺＥ〉ＭＳ
ＩＺＥ）のときＦＵＬＬ＝（ＣＡ＝ＭＳＩＺＥ）（ＣＳＩＺＥ≦ＭＳ
ＩＺＥ）のときＥＭＰＴＹ＝（ＣＢ＝０）で生成することができる。

【００４１】次に、上述したピクセル・キャッシュ１を
用いた図形描画装置について説明する。

【００４２】図３は図１に示すピクセル・キャッシュを
用いた図形描画装置の構成図である。図３に示すよう
に、このシステム全体の制御は描画制御回路１１および
そこに含まれるファームウエアが行う。この描画制御回
路１１が行う基本的な機能は、以下のようなものであ
る。

【００４３】１．描画を指示された図形に応じて、描画
すべきピクセルの位置を順次算出し、そのピクセルに対
応する描画アドレスを発生する。

【００４４】２．カレントポインタが示す図形パターン
のワードアドレスに対してリード・アクセスを行う。そ
の結果、読み出されたデータはピクセル・キャッシュ１
０に格納する。

【００４５】３．描画すべきピクセルのワード内ビット
位置とそのピクセルに対応する図形パターン・データの
ワード内ビット位置との差を求め、バレルシフタ１２の
シフト量１３として設定する。

【００４６】４．描画先ピクセルのデータをリードし、
バレルシフタ１２を通したピクセル・キャッシュ１の出
力とマスク発生回路１４の出力をラスタオペレーション
回路１５で合成して新たな描画先データを作り、描画先
ピクセルに書き戻す。

【００４７】５．カレントポインタの値を更新し、カレ
ントポインタがワード境界を越えたならば、ピクセル・
キャッシュ１をシフトアウトする。尚、このカレントポ
インタの更新方法は、従来技術と同様である。

【００４８】上述したシステムの構成はバス幅が３２ビ
ット、すなわち１ワード＝４バイトである。また、ビッ
トアドレスはポインタが指し示すピクセルのビット単位
でのアドレスであり、ビットアドレスの下位５ビットは
ワード内のビット位置を示している。メモリアクセス時
には、ビットアドレスから下位５ビットを削除したワー
ドアドレスを出力し、このワードアドレスを単位として
メモリアクセスを行う。

【００４９】最初に、ＣＰＵ（図示省略）は描画制御回
路１１に対して図形パターンに関する定義情報を登録す
る。このとき、必要になる情報は、従来技術で示したの
と同様のＴＯＰポインタ，ＴＡＩＬポインタおよびパタ
ーンの参照開始点としてのカレントポインタに加えて、
さらにパターンワード数である。ここで、パターンワー
ド数は、定義されているパターン全体が何ワードにわた
っているかを示す値であり、パターンワード数＝ＴＡＩＬポインタのワードアドレス −ＴＯＰポインタのワードアドレスによって求めることができる。このパターンワード数
は、ピクセル・キャッシュ制御回路６内のキャッシュサ
イズ・レジスタに設定される。同時に、描画に先立って
ＩＮＩＴ信号をアクティブにし、ピクセル・キャッシュ
１を初期化する。

【００５０】かかるピクセル・キャッシュ１へ図形パタ
ーン・データを格納する場合、そのシーケンスから２通
りの方法が考えられる。第１の方法は、図形パターン・
データを一括して読み込もうとする方法である。

【００５１】図４は図３におけるピクセ・キャッシュに
対し一括読み込み制御を行う処理フロー図である。図４
に示すように、かかる処理において、描画制御回路１１
はピクセル・キャッシュ１がＦＵＬＬになるか、あるい
は描画すべき図形が必要とする図形パターンの長さ分を
ピクセル・キャッシュ１に格納するまで、図形パターン
・データのリードを繰り返す。その後は、ピクセル・キ
ャッシュ１がＥＭＰＴＹになるまで描画処理を行う。最
後に、ＥＭＰＴＹになった場合は、再び図形パターン・
リードに移行する。

【００５２】第２の方法は、図形パターン・データを１
ワード分リードし、そこに含まれる図形パターンを用い
て描画処理を行うという過程を繰り返す方法である。

【００５３】図５は図３におけるピクセル・キャッシュ
に対し分割読み込み制御を行う処理フロー図である。図
５に示すように、この処理は、例えば４ビット／ピクセ
ルの図形システムであれば、１ワード中に８ピクセル分
の図形パターン・データが入っているので、１ワードの
図形パターン・リードと８ピクセルの描画処理とが交互
に行われることになる。

【００５４】このように、第１の方法は、図形パターン
のリードが連続して生じるので、図形パターンを格納す
るメモリにページ・モード等の高速アクセス機構を使用
できる場合に有効である。また、第２の方法は、処理の
流れにおける分岐箇所が少なく、全体の制御が簡単にな
る。しかし、これら２つの方法とも、無駄な図形パター
ン・リードの削減による描画速度の向上という点では同
等である。

【００５５】次に、一旦図形パターンの全体がピクセル
・キャッシュ１に格納されてしまうと、それ以降はＥＭ
ＰＴＹ信号がアクティブになることはなく、ピクセル描
画処理だけを連続して行うようになる。図形パターン全
体がピクセル・キャッシュ１に格納できるかどうかは、
最初に図形パターンの定義を行うときに設定するパター
ンワード数（ピクセル・キャッシュ内ではキャッシュサ
イズ・レジスタに格納される）によって決定される。し
かし、その決定にかかわらず、パターンリード・描画シ
ーケンスは同じものを使用できる。

【００５６】最後に、本実施例と従来例との比較を行
う。まず、従来例でメモリ上に図形パターン・データを
おいた場合と比較する。最初の段階では、メモリ上から
図形パターン・データを読みだし、パターン・レジスタ
（従来例）やピクセル・キャッシュ（本実施例）に格納
するので、同等である。しかし、図形パターンがピクセ
ル・キャッシュ１内に格納されてしまう場合は、それ以
降の図形パターン・リードを行う必要がなくなるので、
本実施例はその分高速化される。

【００５７】また、従来例で、作業用メモリ上に図形パ
ターン・データをおいた場合と比較すると、本実施例の
ピクセル・キャッシュ１に図形パターン・データを格納
することと、作業用メモリ上に図形パターンを設定する
ことには、同等と考えることもできる。しかし、作業用
メモリに図形パターンを設定する場合は、通常パターン
全体を最初に制定する。これに対し、本実施例では実際
にマッピングに必要となる図形パターン・データしか格
納しないために、結果的に使用されない図形パターン・
データをリードする分だけ、従来例の方が遅くなる可能
性がある。

【００５８】更に、従来例で、パターン・レジスタに直
接図形パターンを設定する場合と比較すると、最初にパ
ターン・レジスタに図形パターンを設定することと、１
ワード分の図形パターン・データをピクセル・キャッシ
ュ１に格納することは同等と考えられる。そして、その
後は共に格納された図形パターン・データのみを用いて
パターン・マッピングを行うので、差異は生じない。

【００５９】図６は本発明の第２の実施例を示すピクセ
ル・キャッシュの構成図である。図６に示すように、本
実施例のピクセル・キャッシュ１の動作は前述した第１
の実施例におけるピクセルキャッシュと同様である。従
って、ピクセル・キャッシュ１を用いた図形描画装置の
構成や、図形パターン・データのリード・シーケンス
は、第１の実施例におけると同様、図３乃至図５が使用
できる。以下、ここでは、第１の実施例と異なる部分に
ついて主に説明する。

【００６０】図６において、ピクセル・キャッシュ１は
内部に図形パターンを格納するための構造を有する複数
のステージ３と、複数のステージ３の中からステージ
［０］のデータをフィードバックするためのステージを
特定するフィードバック・ポインタ５と、ピクセル・キ
ャッシュ１の大きさを指示するキャッシュ・サイズ・レ
ジスタ１７と、ピクセル・キャッシュ１内の有効データ
数をカウントするカウンタ１８とを有する。各ステージ
３はキャッシュ入力バス４とフィードバックバス７およ
び上段ステージ３からのデータを入力し、下段ステージ
に出力する。尚、ステージ［３１］だけは、‘０’を入
力する。

【００６１】図７は図６に示すステージの構成図であ
る。図７に示すように、各ステージ３はデータ・セレク
タ１９，２１と、このセレクタ１９の出力である図形パ
ターン・データを格納するためのステージ・レジスタ２
０と、このステージ・レジスタ２０に格納されているデ
ータが有効データであるか否かを示すＶビット２２と、
ゲート回路２３とを有する。特に、ゲート回路２３は次
のような論理式によって、セレクタ１９，２１の入力を
切り替えるための信号を作成する。

【００６２】

【００６３】ただし、‘・’は論理積、‘＋’は論理和
を表わし、Ｖｓｅｌｆは当該ステージのＶビットの値、
Ｖｌｏｗｅｒは当該ステージの一つ下段のステージのＶ
ビットの値、Ｖｕｐｐｅｒは当該ステージの一つ上段の
ステージのＶビットの値である。ここで、ステージ・レ
ジスタ２０の値とＶビット２２の値はペアで取り扱われ
る。また、２つのセレクタ１９，２１はゲート回路２３
の出力Ｓ１，Ｓ２の値によって表１のように入力を切り
替えることで、ピクセル・キャッシュ１内での図形パタ
ーン・データのシフト／ローテートを制御する。

【００６４】

【表１】

【００６５】尚、Ｖビット２２に関するセレクタ２１の
入力で、キャッシュ入力バス４が選択された場合、
‘１’となることはその定義から当然であるが、フィー
ドバック・バス７が選択された場合にも‘１’となる。
これは、ピクセル・キャッシュ１を制御する外部回路の
側で、ステージ［０］に有効データがある場合にしかシ
フトアウトを行わないように制御することを前提として
いる。

【００６６】最初は、ピクセル・キャッシュ１の外部よ
りキャッシュサイズ・レジスタ１７に値を設定し、ＩＮ
ＩＴ信号をアクティブにする。このＩＮＩＴ信号は、ピ
クセル・キャッシュ１内の全てのステージ３のＶビット
２２とカウンタ１８をクリアする。このＶビット２２が
クリアされると、この時点でピクセル・キャッシュ１内
には有効データがなくなる。

【００６７】一方、シフトイン信号とシフトアウト信号
とが単独で、あるいは両方が同時にアクティブになった
場合の各ステージ３のデータは、Ｓ１，Ｓ２の論理式と
表１によって導出される。またカウンタ１８の値は、前
述した第１の実施例におけるカウンタＡと同様の条件で
操作される。

【００６８】これらにより、ステータス情報としてのＥ
ＭＰＴＹ信号とＦＵＬＬ信号は、ＦＵＬＬ＝（カウンタ１８の値＝ＣＳＩＺＥ）（ＣＳ
ＩＺＥ＞ＭＳＩＺＥ）のときＦＵＬＬ＝（カウンタ１８の値＝ＭＳＩＺＥ）（ＣＳ
ＩＺＥ≦ＭＳＩＺＥ）のときＥＭＰＴＹ＝（ステージ［０］のＶビット＝０）で生成
される。

【００６９】上述したピクセル・キャッシュ１の外部仕
様は、第１の実施例におけるピクセルキャッシュと同一
である。そのため、ピクセル・キャッシュ１を用いた図
形描画装置の説明は、第１の実施例におけるのと同様で
あるので省略する。

【００７０】以上本発明の実施例について、メモリ・イ
ミディエント・モードにおける図形パターン・マッピン
グについてのみを説明したが、カラー拡張モードにおい
て同様に使用することができる。その場合は、ピクセル
・キャッシュ１の構成はそのままにし、図３におけるピ
クセル・キャッシュ１の出力を加工しラスタ・オペレー
ション回路１５へ入力する部分の処理を図９（ａ）に倣
って変更するのみである。

【００７１】更に、塗りつぶしパターンを用いた図形内
の塗りつぶし処理においても、線図形における線種パタ
ーンのマッピングと同様に行うことができる。その場合
には、塗りつぶし領域を水平直線の集合と考え、各水平
直線に対応する塗りつぶしパターン内の１ラインを線種
パターンとして設定すればよい。

【００７２】また、本実施例では、１ワードを３２ビッ
トであるとか、１ピクセルを４ビットである等の例を用
いて説明したが、これらの値は１ワードのビット数が１
ピクセルのビット数の整数倍となる関係を保つ限り任意
である。

【００７３】

【発明の効果】以上説明したように、本発明の図形パタ
ーン格納装置（ピクセル・キャッシュ）は、図形描画装
置における図形パターンの取扱いを一元的に制御でき、
しかも高速に描画を行うことができるという効果があ
る。

【００７４】すなわち、従来の図形パターン格納装置
は、図形パターンを格納する場所として、（ａ）メモリ
上、（ｂ）図形描画装置内の作業用メモリ上、（ｃ）図
形描画装置内のパターン・レジスタ上の３通りが代表的
であるが、これらの格納場所の相違は、図形パターン定
義長の自由度と図形の描画速度のトレードオフによって
決定する必要がある。しかし、本発明のピクセル・キャ
ッシュは、図形パターン・データをメモリ上におき、か
つ従来の３通りの方法と同等、またはそれ以上の速度で
図形に図形パターンをマッピングすることができる。

【００７５】また、本発明は図形パターンの格納場所が
‘メモリ上’と一箇所に決まっているため、従来のよう
に「図形パターンが長い場合はメモリ上におき、短い場
合は作業用メモリ上やパターン・レジスタにおく」とい
った区別をする必要がなく、一つの描画制御ルーチンで
あらゆる図形パターンに対応することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すピクセル・キャッ
シュの構成図である。

【図２】図１に示すステージの構成図である。

【図３】図１に示すピクセル・キャッシュを用いた図形
描画装置の構成図である。

【図４】図３におけるピクセル・キャッシュに対し一括
読み込み制御を行う処理フロー図である。

【図５】図３におけるピクセル・キャッシュに対し分割
読み込み制御を行う処理フロー図である。

【図６】本発明の第２の実施例を示すピクセル・キャッ
シュの構成図である。

【図７】図６に示すステージの構成図である。

【図８】従来の一例を説明するためのカラー拡張モード
における図形パターンのマッピング図である。

【図９】従来の一例を説明するためのメモリ・イミディ
エイト・モードにおける図形パターンのマッピング図で
ある。

【符号の説明】

１ピクセル・キャッシュ（図形パターン格納装置）２ライトポインタ３ステージ４キャッシュ入力バス５フィードバックポインタ６ピクセル・キャッシュ制御回路７フィードバックバス８キャッシュ出力バス９，１９，２１データ・セレクタ１０，２０ステージ・レジスタ１７キャッシュ・サイズ・レジスタ１８カウンタ２２Ｖビット２３ゲート回路

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ１ワード分の図形パターン・デ
ータを格納することができ且つ下位から上位へ一連の順
序を持つ複数のステージと、互いに隣接する上位のステ
ージから下位のステージへデータを転送するシフト手段
と、前記複数のステージの中の任意のステージに対して
外部入力バスを通して前記図形パターン・データを格納
するライト手段と、前記複数のステージの中の任意のス
テージに対してフィードバック・バスを通して最下位の
ステージに格納されている前記図形パターン・データを
格納するフィードバック手段と、前記シフト手段と前記
ライト手段および前記フィードバック手段のうちいずれ
を使用するかを前記複数のステージの各々について選択
する選択手段とを有することを特徴とする図形パターン
格納装置。
【請求項２】前記選択手段は、前記ライト手段を選択
するステージを示すライト・ポインタと、前記フィード
バック手段を選択するステージを示すフィードバック・
ボインタと、外部からの入力要求信号および出力要求信
号によって前記ライト・ポインタを更新する手段とを備
えた請求項１記載の図形パターン格納装置。
【請求項３】前記ステージは、図形パターン・データ
を格納するためのレジスタと、前記レジスタに格納され
ている値が有効であるか否かを示すフラグとを備え、前
記フラグの情報と外部からの入力要求信号および出力要
求信号に基づき前記ライト・ポインタを生成する請求項
１記載の図形パターン格納装置。