JP2762856B2 - 図形パターン格納装置 - Google Patents

図形パターン格納装置

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JP2762856B2 JP4209885A JP20988592A JP2762856B2 JP 2762856 B2 JP2762856 B2 JP 2762856B2 JP 4209885 A JP4209885 A JP 4209885A JP 20988592 A JP20988592 A JP 20988592A JP 2762856 B2 JP2762856 B2 JP 2762856B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はコンピュータ・ディスプ
レイやプリンタに図形を描画するための図形パターン格
納装置に関し、特に線図形を描画する図形パターン格納
装置に関する。
【0002】
【従来の技術】従来、図形の描画においては、点線,一
点鎖線等の線種パターンを用いた線図形を描画する場合
や、塗りつぶしパターンを用いた図形内の塗りつぶし処
理を行う場合等がある。これらの線種パターンや塗りつ
ぶしパターンのような図形パターンは、あらかじめ指定
された記憶装置に格納されている。描画の際に必要に応
じて順次読み出され、描画の種類によって定まる処理・
加工を施されてから描画される。これらの処理・加工
は、汎用のマイクロプロセッサによって行うことも可能
であるが、高速性が要求される場合は、図形描画装置を
用いることが多い。この図形描画装置は、専用のハード
ウエアやファームウエアによって図形描画を高速に行う
装置である。
【0003】かかる従来の図形描画装置において行われ
ている図形パターンを用いた図形の描画について、線種
パターンを用いた線図形の描画例を用い説明する。
【0004】まず、図形パターンの指定には2種類あ
る。その第1は図形パターンを1ビット/ピクセルで規
定するものであり、この指定はカラー拡張モードと呼
ぶ。また、第2は図形パターンをnビット/ピクセル
(nは描画先のピクセル当たりのビット数)で規定する
ものであり、この指定はメモリ・イミディエイト・モー
ドと呼ぶ。更に、線種パターンの場合はこれを定義する
ために3つのポインタがあり、それぞれパターンの先頭
を示すTOPポインタ,パターンの終点を示すTAIL
ポインタ,および参照すべきパターンの位置を示すカレ
ントポインタである。
【0005】図8(a),(b)はそれぞれ従来の一例
を説明するためのカラー拡張モードにおける図形パター
ンのマッピング説明図である。図8(a)に示すよう
に、カラー拡張モード時の線種パターンに関する操作手
順は、まず第1に線種パターン格納メモリ24上に展開
されている線種パターンデータからカレントポインタが
示す線種パターンデータを含む1ワードをパターンレジ
スタ27に読み込む。続いて第2にパターンレシスタ2
7からカレントポインタにより示される1ビットのデー
タをデータセレクタ28により選択する。第3に、デー
タセレクタ28の出力をさらにカラーレジスタ25,2
6を選択するセレクタ29へ入力し、カラー0レジスタ
25とカラー1レジスタ26のいずれかを選択する。続
いて第4に、セレクタ29で選択されたカラーレジスタ
の値(SRC)をラスタオペレーション回路31へ入力
する。このラスタオペレーション回路31は、セレクタ
29からのSRCと描画先メモリ32からの描画先デー
タ(DST)およびマスク生成回路30で作成されたマ
スク情報(MSK)との入力を基に演算を行い、描画メ
モリ32の新たな描画先データ(DST’)を生成す
る。尚、マスク生成回路30およびラスタオペレーショ
ン回路31の動作については、図形パターン格納装置に
直接は関係ないので説明を省略する。
【0006】次に第5に、生成した新たな描画先データ
DST’の値を描画先のメモリ32へ書き込む。更に第
6に、もし、“カレントポインタ=TAILポインタ”
であった場合は、カレントポインタにTOPポインタの
値をコピーする。それ以外の場合は、カレントポインタ
を‘+1’する。ここで、この更新によってカレントポ
インタを含むワードが替わったときは、前述した第1の
手順に戻る。また逆に、カレントポインタが引き続き同
じワード内にある場合は、前述した第2の手順へ戻る。
【0007】以上のような操作を行うことにより、図8
(b)のような線を描くことができる。尚、ここでは1
ワードが32ビット、1ピクセルが8ビットであり、し
かも線種パターンの値が‘0’のときに参照されるカラ
ー0レジスタ25には、16進数で‘5555555
5’が設定され、また‘1’のときに参照されるカラー
1レジスタ26には、‘AAAAAAAA’が設定され
ている。
【0008】次に、もう一つのメモリ・イミディエイト
・モード時の線種パターンに関する描画手順を図9
(a),(b)により説明する。
【0009】図9(a),(b)はそれぞれ従来の一例
を説明するためのメモリ・イミディエイト・モードにお
ける図形パターンのマッピング説明図である。図9
(a)に示すように、メモリ・イミディエイト・モード
時の線種パターンに関する操作手順は、まず第1に、メ
モリ24上に展開されている線種パターンデータから、
カレントポインタが示す線種パターンデータを含む1ワ
ードをパターンレジスタ27に読み込む。次いで第2
に、カレントポインタによって示される線種パターンデ
ータが、描画先での描画位置になるようにパターンレジ
スタ27の内容をバレルシフタ34によってシフトす
る。このバレルシフタ34はシフト量設定回路33によ
りシフト量を決められる。続いて第3に、シフトされた
パターンレジスタ27の値(SRC)をラスタオペレー
ション回路31へ入力する。このラスタオペレーション
回路31は、SRCと描画先データ(DST)およびマ
スク発生回路30で作られたマスク情報(MSK)の入
力を基に演算を行い、新たな描画先データ(DST’)
を生成する。
【0010】次に第4に、このデータDST’の値を描
画先のメモリ32へ書き込む。更に第5に、もし、“カ
レントポインタ=TAILポインタ”であった場合は、
線種パターン格納メモリ24内カレントポインタにTO
Pポインタの値をコピーする。それ以外の場合は、カレ
ントポインタを1ピクセル分進める。この更新によって
カレントポインタを含むワード内にある場合は、前述し
た第2の手順へ戻る。
【0011】以上のような操作を行うことにより、図9
(b)のような線を描くことができる。尚、ここでは1
ワードが32ビット、1ピクセルが8ビットである。
【0012】一般に、図形パターンは図形描画装置の外
部にあるメモリ上に展開されていて、必要な時点でパタ
ーンレジスタに読み込んでから処理を行う。しかし、処
理速度を向上させるために、図形描画装置の内部に作業
用のメモリを持ち、最初に図形パターンを作業用メモリ
に転送していまう場合がある。これは外部メモリへのア
クセスに比べて内部メモリへのアクセスが高速化される
ためである。
【0013】また、図形パターンをパターンレジスタの
サイズに制限し、直接パターンレジスタに設定する場合
も多い。この場合、線種パターンは16ビットなどの固
定長しか扱えない代わりに、描画中にパターンレジスタ
の更新が生じないため、制御が簡単になり且つ高速化さ
れる。先の例では、第2乃至第4の手順のみを実行し、
第1のメモリからの読み込み処理と第5の判定とを行う
必要がなくなる。
【0014】
【発明が解決しようとする課題】上述した従来の図形描
画装置における図形パターンを用いた図形パターン格納
装置は、以下のような欠点がある。
【0015】1.図形パターンをパターンレジスタに直
接設定するのは、パターンの長さがパターンレジスタの
大きさによって制限されてしまう。
【0016】2.図形描画装置内部の作業用メモリ上に
図形パターンデータを格納しておくのは、同じく図形パ
ターンの長さが作業用メモリの大きさによって制限され
る。
【0017】3.図形パターンが長い場合にはメモリ上
にパターンを置き、短い場合には作業用メモリ上にパタ
ーンを置くといったように、図形パターンの定義長によ
ってパターンを格納する場所を変えることは、図形描画
装置を使用するアプリケーションにとって不要な混乱の
原因になる。
【0018】4.図形描画装置内の作業用メモリに図形
パターンデータを格納するのは、あらかじめ図形パター
ン全体を主メモリ上から作業用メモリに転送しておく必
要がある。しかし、図形パターンを頻繁に変更するよう
な場合で且つ、図形パターンの長さ〉描画ピクセル数の
ときは、作業用メモリに図形パターン全体を転送するこ
とが大きなオーバーヘッドとなる。
【0019】5.メモリ上に図形パターンがある場合で
且つパターンを一巡して先に使用した図形パターンデー
タと同じ部分を再度使用しようとしたとき、再度メモリ
上から図形パターンデータを読み込まなくてはならな
い。
【0020】本発明の目的は、かかる図形パターンの取
扱いを一元化するとともに、高速化することのできる図
形パターン格納装置を提供することにある。
【0021】
【課題を解決するための手段】本発明の図形パターン格
納装置は、それぞれ1ワード分の図形パターン・データ
を格納することができ且つ下位から上位へ一連の順序を
持つ複数のステージと、互いに隣接する上位のステージ
から下位のステージへデータを転送するシフト手段と、
前記複数のステージの中の任意のステージに対して外部
入力バスを通して前記図形パターン・データを格納する
ライト手段と、前記複数のステージの中の任意のステー
ジに対してフィードバック・バスを通して最下位のステ
ージに格納されている前記図形パターン・データを格納
するフィードバック手段と、前記シフト手段と前記ライ
ト手段および前記フィードバック手段のうちいずれを使
用するかを前記複数のステージの各々について選択する
選択手段とを有して構成される。
【0022】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図1は本発明の第1の実施例を示す図形パ
ターン格納装置(ピクセル・キャッシュ)の構成図であ
る。図1に示すように、本実施例のピクセル・キャッシ
ュ1は内部に図形パターンを格納するための構造を有す
る複数のステージ3と、複数のステージ3の中から図形
パターン・データの書き込みを行うためのステージ3を
特定するライトポインタ2と、複数のステージ3の中か
らステージ[0]のデータをフィードバックするための
ステージを特定するフィードバックポインタ5と、これ
らライトポインタ2およびフィードバックポインタ5の
制御を行い且つステータス情報の生成を行うピクセル・
キャッシュ制御回路6とを有する。また、各ステージ3
はキャッシュ入力バス4およびフィードバックバス7か
らデータを入力し、それぞれ次のステージへ出力する。
ステージ[0]の出力はフィードバックバス7へ出力さ
れるとともに、キャッシュ出力バス8に出力される。
【0023】図2は図1に示すステージの構成図であ
る。図2に示すように、このステージ3はライトポイタ
2もしくはフィードバックポインタ5からの指示に基づ
きキャッシュ入力バス4からのデータ,上段ステージか
らのデータおよびフィードバックバス7からのデータを
切替えるデータ・セレクタ9と、選択されたデータを記
憶し且つその出力を下段ステージへ渡すためのステージ
・レジスタ10とを有する。尚、最上段のステージだけ
はキャッシュ入力バス4とフィードバックバス7とのデ
ータを入力して選択する。
【0024】次に、図1の回路動作説明に戻る。まず、
ピクセル・キャッシュ1は、INIT信号,シフトイン
信号およびシフトアウト信号の3つの制御信号によって
制御される。このINIT信号がアクティブになると、
ピクセル・キャッシュ制御回路6の内部は初期化され、
それまでピクセル・キャッシュ1の内部に格納されてい
た図形パターンデータが無効にされる。また、シフトイ
ン信号がアクティブになると、その時点でキャッシュ入
力バス4へ入力されていた図形パターン・データの値が
ピクセル・キャッシュ1内に取り込まれる。更に、シフ
トアウト信号がアクティブになると、ピクセル・キャッ
シュ1内のデータがシフト/ローテートされ、キャッシ
ュ出力バス8へ新たな図形パターン・データが出力され
る。尚、ピクセル・キャッシュ1内での全ステージ3
は、基本的にはシフトレジスタ構成となっているが、ス
テージ[0]の出力はキャッシュ出力バス8へ出力する
とともに、フィードバック・バス7を介して任意のステ
ージへ転送することができる。この機能により、一度ピ
クセル・キャッシュ1内に格納した図形パターン・デー
タは各ステージの間を循環しつつ繰り返して使用するこ
とが可能になる。
【0025】これらの動作を行うために、ピクセル・キ
ャッシュ制御回路6は、外部から設定されるキャッシュ
サイズ・レジスタと、シフトイン信号およびシフトアウ
ト信号によって制御されるカウンタA,カウンタBを内
蔵する。なお、以下ではこのキャッシュサイズ・レジス
タに設定された値をCSIZE、2つのカウンタの値を
それぞれCA,CBとし、最大ステージ番号[31]を
MSIZEと表すことにする。このCSIZEは、その
ままフィードバック・ポインタ5へ送られ、ステージ
[0]のフィードバック先を指示するために用いられ
る。これにより、ステージ[0]からステージ[CSI
ZE]までの間のステージが図形パターンを格納するた
めに用いられる。また、ピクセル・キャッシュ制御回路
6の内部に設けられるカウンタAはピクセル・キャッシ
ュ1内に有効データがいくつかあるかをカウントし、カ
ウンタBは無効データを持つ最もステージ番号の小さい
ステージ数をカウントする。
【0026】次に、INIT信号がアクティブになるこ
とによって、ピクセル・キャッシュ制御回路6内の2つ
のカウンタA,Bはクリアされる。すなわち、 CA=0,CB=0 となる。しかる後、シフトイン信号がアクティブになる
ことによって、以下の手順で入力データをキャッシュす
る。
【0027】1.カウンタの値CBをライトポインタ2
に設定し、ステージ[CB]にキャッシュ入力バス4に
表われている図形パターン・データを格納する。
【0028】2.各カウンタの値を更新する。
【0029】CA=CA+1,CB=CB+1 更に、シフトアウト信号がアクティブになることによっ
て、以下の手順で各ステージに格納されている図形パタ
ーン・データのシフト・ローテートを行う。
【0030】1.ステージ[N]の値をステージ[N−
1]に転送する。このとき、ステージ[31]には無効
データが入る。
【0031】2.ただし、(CSIZE≦MSIZE)
の場合には、ステージ[0]の値はフィードバック・バ
ス7を介してステージ[CSIZE]に転送される。逆
に、(CSIZE〉MSIZE)の場合は、ステージ
[0]の値はピクセル・キャッシュ1から失われる。
【0032】3.カウンタの値を更新する。
【0033】CB=CB−1 if (CSIZE〉MSIZE) then CA=
CA−1 また、シフトイン信号とシフトアウト信号は、同時にア
クティブになることも許容され、その場合の動作は次の
ように行われる。
【0034】1.ステージ[N]の値をステージ[N−
1]に転送する。このとき、ステージ[31]には無効
データが入る。
【0035】2.ただし、(CSIZE≦MSIZE)
の場合には、ステージ[0]の値はフィードバック・バ
ス7を介してステージ[CSIZE]に転送される。
(CSIZE〉MSIZE)の場合は、ステージ[0]
の値はピクセル・キャッシュ1から失われる。
【0036】3.(CB−1)をライトポインタ2に設
定し、ステージ[CB−1]にキャッシュ入力バス4に
表われている図形パターン・データを格納する。
【0037】4.カウンタの値を更新する。
【0038】if (CSIZE≦MAXSIZE)
then CA=CA+1 このように、CSIZEとMSIZEの値の比較によっ
て動作を変えるのは、定義された図形パターン・データ
の全体をピクセル・キャッシュ1に格納することができ
るか否かによって、ピクセル・キャッシュ1の動作モー
ドが変わるためである。もし、CSIZE≦MSIZE
であれば、定義された図形パターン全体をピクセル・キ
ャッシュ1に格納することが可能である。このとき、ピ
クセル・キャッシュ1はステージ[0]からステージ
[CSIZE]までを用いて図形パターンを格納し、格
納されたデータはシフトアウト制御によってこれらのス
テージの中を循環する。
【0039】逆に、CSIZE〉MSIZEであれば、
定義された図形パターン全体をピクセル・キャッシュ1
に格納することができない。このとき、ピクセル・キャ
ッシュ1はFIFO(先入れ先出し装置)のような動作
をする。すなわち、シフトイン信号によって格納された
図形パターン・データは、シフトアウト信号がアクティ
ブになる度に順次下のステージへ移動し、最後にはステ
ージ[0]からのシフトアウトによってピクセル・キャ
ッシュ1から抹消される。
【0040】また、ピクセル・キャッシュ1のステータ
ス情報は、EMPTY信号とFULL信号によって示さ
れる。このEMPTY信号はステージ[0]が無効デー
タであることを示し、FULL信号はピクセル・キャッ
シュ1内の有効ステージ{ステージ[0]からステージ
[CSIZE]またはステージ[MSIZE]まで}の
全てのステージに有効なデータが格納されていることを
示す。これらの信号は、 FULL=(CA=CSIZE) (CSIZE〉MS
IZE)のとき FULL=(CA=MSIZE) (CSIZE≦MS
IZE)のとき EMPTY=(CB=0) で生成することができる。
【0041】次に、上述したピクセル・キャッシュ1を
用いた図形描画装置について説明する。
【0042】図3は図1に示すピクセル・キャッシュを
用いた図形描画装置の構成図である。図3に示すよう
に、このシステム全体の制御は描画制御回路11および
そこに含まれるファームウエアが行う。この描画制御回
路11が行う基本的な機能は、以下のようなものであ
る。
【0043】1.描画を指示された図形に応じて、描画
すべきピクセルの位置を順次算出し、そのピクセルに対
応する描画アドレスを発生する。
【0044】2.カレントポインタが示す図形パターン
のワードアドレスに対してリード・アクセスを行う。そ
の結果、読み出されたデータはピクセル・キャッシュ1
0に格納する。
【0045】3.描画すべきピクセルのワード内ビット
位置とそのピクセルに対応する図形パターン・データの
ワード内ビット位置との差を求め、バレルシフタ12の
シフト量13として設定する。
【0046】4.描画先ピクセルのデータをリードし、
バレルシフタ12を通したピクセル・キャッシュ1の出
力とマスク発生回路14の出力をラスタオペレーション
回路15で合成して新たな描画先データを作り、描画先
ピクセルに書き戻す。
【0047】5.カレントポインタの値を更新し、カレ
ントポインタがワード境界を越えたならば、ピクセル・
キャッシュ1をシフトアウトする。尚、このカレントポ
インタの更新方法は、従来技術と同様である。
【0048】上述したシステムの構成はバス幅が32ビ
ット、すなわち1ワード=4バイトである。また、ビッ
トアドレスはポインタが指し示すピクセルのビット単位
でのアドレスであり、ビットアドレスの下位5ビットは
ワード内のビット位置を示している。メモリアクセス時
には、ビットアドレスから下位5ビットを削除したワー
ドアドレスを出力し、このワードアドレスを単位として
メモリアクセスを行う。
【0049】最初に、CPU(図示省略)は描画制御回
路11に対して図形パターンに関する定義情報を登録す
る。このとき、必要になる情報は、従来技術で示したの
と同様のTOPポインタ,TAILポインタおよびパタ
ーンの参照開始点としてのカレントポインタに加えて、
さらにパターンワード数である。ここで、パターンワー
ド数は、定義されているパターン全体が何ワードにわた
っているかを示す値であり、 パターンワード数=TAILポインタのワードアドレス −TOPポインタのワードアドレス によって求めることができる。このパターンワード数
は、ピクセル・キャッシュ制御回路6内のキャッシュサ
イズ・レジスタに設定される。同時に、描画に先立って
INIT信号をアクティブにし、ピクセル・キャッシュ
1を初期化する。
【0050】かかるピクセル・キャッシュ1へ図形パタ
ーン・データを格納する場合、そのシーケンスから2通
りの方法が考えられる。第1の方法は、図形パターン・
データを一括して読み込もうとする方法である。
【0051】図4は図3におけるピクセ・キャッシュに
対し一括読み込み制御を行う処理フロー図である。図4
に示すように、かかる処理において、描画制御回路11
はピクセル・キャッシュ1がFULLになるか、あるい
は描画すべき図形が必要とする図形パターンの長さ分を
ピクセル・キャッシュ1に格納するまで、図形パターン
・データのリードを繰り返す。その後は、ピクセル・キ
ャッシュ1がEMPTYになるまで描画処理を行う。最
後に、EMPTYになった場合は、再び図形パターン・
リードに移行する。
【0052】第2の方法は、図形パターン・データを1
ワード分リードし、そこに含まれる図形パターンを用い
て描画処理を行うという過程を繰り返す方法である。
【0053】図5は図3におけるピクセル・キャッシュ
に対し分割読み込み制御を行う処理フロー図である。図
5に示すように、この処理は、例えば4ビット/ピクセ
ルの図形システムであれば、1ワード中に8ピクセル分
の図形パターン・データが入っているので、1ワードの
図形パターン・リードと8ピクセルの描画処理とが交互
に行われることになる。
【0054】このように、第1の方法は、図形パターン
のリードが連続して生じるので、図形パターンを格納す
るメモリにページ・モード等の高速アクセス機構を使用
できる場合に有効である。また、第2の方法は、処理の
流れにおける分岐箇所が少なく、全体の制御が簡単にな
る。しかし、これら2つの方法とも、無駄な図形パター
ン・リードの削減による描画速度の向上という点では同
等である。
【0055】次に、一旦図形パターンの全体がピクセル
・キャッシュ1に格納されてしまうと、それ以降はEM
PTY信号がアクティブになることはなく、ピクセル描
画処理だけを連続して行うようになる。図形パターン全
体がピクセル・キャッシュ1に格納できるかどうかは、
最初に図形パターンの定義を行うときに設定するパター
ンワード数(ピクセル・キャッシュ内ではキャッシュサ
イズ・レジスタに格納される)によって決定される。し
かし、その決定にかかわらず、パターンリード・描画シ
ーケンスは同じものを使用できる。
【0056】最後に、本実施例と従来例との比較を行
う。まず、従来例でメモリ上に図形パターン・データを
おいた場合と比較する。最初の段階では、メモリ上から
図形パターン・データを読みだし、パターン・レジスタ
(従来例)やピクセル・キャッシュ(本実施例)に格納
するので、同等である。しかし、図形パターンがピクセ
ル・キャッシュ1内に格納されてしまう場合は、それ以
降の図形パターン・リードを行う必要がなくなるので、
本実施例はその分高速化される。
【0057】また、従来例で、作業用メモリ上に図形パ
ターン・データをおいた場合と比較すると、本実施例の
ピクセル・キャッシュ1に図形パターン・データを格納
することと、作業用メモリ上に図形パターンを設定する
ことには、同等と考えることもできる。しかし、作業用
メモリに図形パターンを設定する場合は、通常パターン
全体を最初に制定する。これに対し、本実施例では実際
にマッピングに必要となる図形パターン・データしか格
納しないために、結果的に使用されない図形パターン・
データをリードする分だけ、従来例の方が遅くなる可能
性がある。
【0058】更に、従来例で、パターン・レジスタに直
接図形パターンを設定する場合と比較すると、最初にパ
ターン・レジスタに図形パターンを設定することと、1
ワード分の図形パターン・データをピクセル・キャッシ
ュ1に格納することは同等と考えられる。そして、その
後は共に格納された図形パターン・データのみを用いて
パターン・マッピングを行うので、差異は生じない。
【0059】図6は本発明の第2の実施例を示すピクセ
ル・キャッシュの構成図である。図6に示すように、本
実施例のピクセル・キャッシュ1の動作は前述した第1
の実施例におけるピクセルキャッシュと同様である。従
って、ピクセル・キャッシュ1を用いた図形描画装置の
構成や、図形パターン・データのリード・シーケンス
は、第1の実施例におけると同様、図3乃至図5が使用
できる。以下、ここでは、第1の実施例と異なる部分に
ついて主に説明する。
【0060】図6において、ピクセル・キャッシュ1は
内部に図形パターンを格納するための構造を有する複数
のステージ3と、複数のステージ3の中からステージ
[0]のデータをフィードバックするためのステージを
特定するフィードバック・ポインタ5と、ピクセル・キ
ャッシュ1の大きさを指示するキャッシュ・サイズ・レ
ジスタ17と、ピクセル・キャッシュ1内の有効データ
数をカウントするカウンタ18とを有する。各ステージ
3はキャッシュ入力バス4とフィードバックバス7およ
び上段ステージ3からのデータを入力し、下段ステージ
に出力する。尚、ステージ[31]だけは、‘0’を入
力する。
【0061】図7は図6に示すステージの構成図であ
る。図7に示すように、各ステージ3はデータ・セレク
タ19,21と、このセレクタ19の出力である図形パ
ターン・データを格納するためのステージ・レジスタ2
0と、このステージ・レジスタ20に格納されているデ
ータが有効データであるか否かを示すVビット22と、
ゲート回路23とを有する。特に、ゲート回路23は次
のような論理式によって、セレクタ19,21の入力を
切り替えるための信号を作成する。
【0062】
【0063】ただし、‘・’は論理積、‘+’は論理和
を表わし、Vselfは当該ステージのVビットの値、
Vlowerは当該ステージの一つ下段のステージのV
ビットの値、Vupperは当該ステージの一つ上段の
ステージのVビットの値である。ここで、ステージ・レ
ジスタ20の値とVビット22の値はペアで取り扱われ
る。また、2つのセレクタ19,21はゲート回路23
の出力S1,S2の値によって表1のように入力を切り
替えることで、ピクセル・キャッシュ1内での図形パタ
ーン・データのシフト/ローテートを制御する。
【0064】
【表1】
【0065】尚、Vビット22に関するセレクタ21の
入力で、キャッシュ入力バス4が選択された場合、
‘1’となることはその定義から当然であるが、フィー
ドバック・バス7が選択された場合にも‘1’となる。
これは、ピクセル・キャッシュ1を制御する外部回路の
側で、ステージ[0]に有効データがある場合にしかシ
フトアウトを行わないように制御することを前提として
いる。
【0066】最初は、ピクセル・キャッシュ1の外部よ
りキャッシュサイズ・レジスタ17に値を設定し、IN
IT信号をアクティブにする。このINIT信号は、ピ
クセル・キャッシュ1内の全てのステージ3のVビット
22とカウンタ18をクリアする。このVビット22が
クリアされると、この時点でピクセル・キャッシュ1内
には有効データがなくなる。
【0067】一方、シフトイン信号とシフトアウト信号
とが単独で、あるいは両方が同時にアクティブになった
場合の各ステージ3のデータは、S1,S2の論理式と
表1によって導出される。またカウンタ18の値は、前
述した第1の実施例におけるカウンタAと同様の条件で
操作される。
【0068】これらにより、ステータス情報としてのE
MPTY信号とFULL信号は、 FULL=(カウンタ18の値=CSIZE) (CS
IZE>MSIZE)のとき FULL=(カウンタ18の値=MSIZE) (CS
IZE≦MSIZE)のとき EMPTY=(ステージ[0]のVビット=0)で生成
される。
【0069】上述したピクセル・キャッシュ1の外部仕
様は、第1の実施例におけるピクセルキャッシュと同一
である。そのため、ピクセル・キャッシュ1を用いた図
形描画装置の説明は、第1の実施例におけるのと同様で
あるので省略する。
【0070】以上本発明の実施例について、メモリ・イ
ミディエント・モードにおける図形パターン・マッピン
グについてのみを説明したが、カラー拡張モードにおい
て同様に使用することができる。その場合は、ピクセル
・キャッシュ1の構成はそのままにし、図3におけるピ
クセル・キャッシュ1の出力を加工しラスタ・オペレー
ション回路15へ入力する部分の処理を図9(a)に倣
って変更するのみである。
【0071】更に、塗りつぶしパターンを用いた図形内
の塗りつぶし処理においても、線図形における線種パタ
ーンのマッピングと同様に行うことができる。その場合
には、塗りつぶし領域を水平直線の集合と考え、各水平
直線に対応する塗りつぶしパターン内の1ラインを線種
パターンとして設定すればよい。
【0072】また、本実施例では、1ワードを32ビッ
トであるとか、1ピクセルを4ビットである等の例を用
いて説明したが、これらの値は1ワードのビット数が1
ピクセルのビット数の整数倍となる関係を保つ限り任意
である。
【0073】
【発明の効果】以上説明したように、本発明の図形パタ
ーン格納装置(ピクセル・キャッシュ)は、図形描画装
置における図形パターンの取扱いを一元的に制御でき、
しかも高速に描画を行うことができるという効果があ
る。
【0074】すなわち、従来の図形パターン格納装置
は、図形パターンを格納する場所として、(a)メモリ
上、(b)図形描画装置内の作業用メモリ上、(c)図
形描画装置内のパターン・レジスタ上の3通りが代表的
であるが、これらの格納場所の相違は、図形パターン定
義長の自由度と図形の描画速度のトレードオフによって
決定する必要がある。しかし、本発明のピクセル・キャ
ッシュは、図形パターン・データをメモリ上におき、か
つ従来の3通りの方法と同等、またはそれ以上の速度で
図形に図形パターンをマッピングすることができる。
【0075】また、本発明は図形パターンの格納場所が
‘メモリ上’と一箇所に決まっているため、従来のよう
に「図形パターンが長い場合はメモリ上におき、短い場
合は作業用メモリ上やパターン・レジスタにおく」とい
った区別をする必要がなく、一つの描画制御ルーチンで
あらゆる図形パターンに対応することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示すピクセル・キャッ
シュの構成図である。
【図2】図1に示すステージの構成図である。
【図3】図1に示すピクセル・キャッシュを用いた図形
描画装置の構成図である。
【図4】図3におけるピクセル・キャッシュに対し一括
読み込み制御を行う処理フロー図である。
【図5】図3におけるピクセル・キャッシュに対し分割
読み込み制御を行う処理フロー図である。
【図6】本発明の第2の実施例を示すピクセル・キャッ
シュの構成図である。
【図7】図6に示すステージの構成図である。
【図8】従来の一例を説明するためのカラー拡張モード
における図形パターンのマッピング図である。
【図9】従来の一例を説明するためのメモリ・イミディ
エイト・モードにおける図形パターンのマッピング図で
ある。
【符号の説明】
1 ピクセル・キャッシュ(図形パターン格納装置) 2 ライトポインタ 3 ステージ 4 キャッシュ入力バス 5 フィードバックポインタ 6 ピクセル・キャッシュ制御回路 7 フィードバックバス 8 キャッシュ出力バス 9,19,21 データ・セレクタ 10,20 ステージ・レジスタ 17 キャッシュ・サイズ・レジスタ 18 カウンタ 22 Vビット 23 ゲート回路

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 それぞれ1ワード分の図形パターン・デ
    ータを格納することができ且つ下位から上位へ一連の順
    序を持つ複数のステージと、互いに隣接する上位のステ
    ージから下位のステージへデータを転送するシフト手段
    と、前記複数のステージの中の任意のステージに対して
    外部入力バスを通して前記図形パターン・データを格納
    するライト手段と、前記複数のステージの中の任意のス
    テージに対してフィードバック・バスを通して最下位の
    ステージに格納されている前記図形パターン・データを
    格納するフィードバック手段と、前記シフト手段と前記
    ライト手段および前記フィードバック手段のうちいずれ
    を使用するかを前記複数のステージの各々について選択
    する選択手段とを有することを特徴とする図形パターン
    格納装置。
  2. 【請求項2】 前記選択手段は、前記ライト手段を選択
    するステージを示すライト・ポインタと、前記フィード
    バック手段を選択するステージを示すフィードバック・
    ボインタと、外部からの入力要求信号および出力要求信
    号によって前記ライト・ポインタを更新する手段とを備
    えた請求項1記載の図形パターン格納装置。
  3. 【請求項3】 前記ステージは、図形パターン・データ
    を格納するためのレジスタと、前記レジスタに格納され
    ている値が有効であるか否かを示すフラグとを備え、前
    記フラグの情報と外部からの入力要求信号および出力要
    求信号に基づき前記ライト・ポインタを生成する請求項
    1記載の図形パターン格納装置。
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JPH0660192A JPH0660192A (ja) 1994-03-04
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US5459834A (en) 1995-10-17
JPH0660192A (ja) 1994-03-04

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